JP2001508235A - 電子素子の実装手段及び実装方法 - Google Patents
電子素子の実装手段及び実装方法Info
- Publication number
- JP2001508235A JP2001508235A JP51927698A JP51927698A JP2001508235A JP 2001508235 A JP2001508235 A JP 2001508235A JP 51927698 A JP51927698 A JP 51927698A JP 51927698 A JP51927698 A JP 51927698A JP 2001508235 A JP2001508235 A JP 2001508235A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- linear expansion
- module
- coefficient
- carrier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 31
- 229910052751 metal Inorganic materials 0.000 claims abstract description 79
- 239000002184 metal Substances 0.000 claims abstract description 79
- 239000010949 copper Substances 0.000 claims abstract description 50
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 47
- 229910052802 copper Inorganic materials 0.000 claims abstract description 47
- 239000010410 layer Substances 0.000 claims description 259
- 239000012790 adhesive layer Substances 0.000 claims description 34
- 239000000463 material Substances 0.000 claims description 19
- -1 perfluoro Chemical group 0.000 claims description 9
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 8
- 229910052721 tungsten Inorganic materials 0.000 claims description 8
- 239000010937 tungsten Substances 0.000 claims description 8
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 7
- 229910052750 molybdenum Inorganic materials 0.000 claims description 7
- 239000011733 molybdenum Substances 0.000 claims description 7
- UIFRCFMIMRGTFB-UHFFFAOYSA-N [Cu].[W].[Cu] Chemical compound [Cu].[W].[Cu] UIFRCFMIMRGTFB-UHFFFAOYSA-N 0.000 claims description 3
- 239000000969 carrier Substances 0.000 claims description 3
- BLNMQJJBQZSYTO-UHFFFAOYSA-N copper molybdenum Chemical compound [Cu][Mo][Cu] BLNMQJJBQZSYTO-UHFFFAOYSA-N 0.000 claims description 3
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims 2
- 239000011247 coating layer Substances 0.000 claims 1
- 230000001419 dependent effect Effects 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 abstract description 14
- 239000004020 conductor Substances 0.000 description 43
- 230000008878 coupling Effects 0.000 description 15
- 238000010168 coupling process Methods 0.000 description 15
- 238000005859 coupling reaction Methods 0.000 description 15
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 7
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 7
- 230000000694 effects Effects 0.000 description 7
- 238000005530 etching Methods 0.000 description 7
- 238000007747 plating Methods 0.000 description 7
- 229920001343 polytetrafluoroethylene Polymers 0.000 description 6
- 239000004810 polytetrafluoroethylene Substances 0.000 description 6
- 238000003801 milling Methods 0.000 description 5
- 229910001369 Brass Inorganic materials 0.000 description 4
- 239000004593 Epoxy Substances 0.000 description 4
- 239000010951 brass Substances 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 229940058401 polytetrafluoroethylene Drugs 0.000 description 4
- 238000005476 soldering Methods 0.000 description 4
- 229910017315 Mo—Cu Inorganic materials 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 3
- 230000001070 adhesive effect Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 229910000962 AlSiC Inorganic materials 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 229920001774 Perfluoroether Polymers 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000005336 cracking Methods 0.000 description 2
- 239000011888 foil Substances 0.000 description 2
- 239000003292 glue Substances 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 238000003786 synthesis reaction Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052770 Uranium Inorganic materials 0.000 description 1
- 238000004026 adhesive bonding Methods 0.000 description 1
- CSDREXVUYHZDNP-UHFFFAOYSA-N alumanylidynesilicon Chemical compound [Al].[Si] CSDREXVUYHZDNP-UHFFFAOYSA-N 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 239000002648 laminated material Substances 0.000 description 1
- 230000013011 mating Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 239000002689 soil Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
- H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/05—Insulated conductive substrates, e.g. insulated metal substrate
- H05K1/056—Insulated conductive substrates, e.g. insulated metal substrate the metal substrate being covered by an organic insulating layer
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/06—Thermal details
- H05K2201/068—Thermal details wherein the coefficient of thermal expansion is important
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10227—Other objects, e.g. metallic pieces
- H05K2201/10416—Metallic blocks or heatsinks completely inserted in a PCB
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
- H05K2201/10621—Components characterised by their electrical contacts
- H05K2201/10674—Flip chip
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0058—Laminating printed circuit boards onto other substrates, e.g. metallic substrates
- H05K3/0061—Laminating printed circuit boards onto other substrates, e.g. metallic substrates onto a metallic substrate, e.g. a heat sink
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- Power Engineering (AREA)
- Materials Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
- Wire Bonding (AREA)
- Structure Of Printed Boards (AREA)
Abstract
(57)【要約】
本発明は、温度補償手段がプリント基板内のキャリヤの溝に完全に又は部分的に挿入されている、プリント基板上のチップのための温度補償された土台を製造する方法と装置とに関する。チップは、温度補償手段上に配置される。温度補償手段は、チップの下のキャリヤの溝内に挿入された金属片を含んでいる。銅層の厚みと金属片の厚みは、銅層の上面に生じた線膨張率がチップの線膨張係数に等しいか、又はこれよりもやや大きくなるような寸法にされている。上記と別の実施例として、温度補償手段はチップの下のキャリヤの溝内に挿入されたモジュールを含んでいてもよい。誘電層の線膨張率が温度補償手段に生ずる線膨張率に顕著な影響を及ぼすことがないように、薄い誘電層がキャリヤに固着されている。
Description
【発明の詳細な説明】
発明の名称
電子素子の実装手段及び実装方法技術分野
本発明は、電子素子を温度補償してプリント基板上に積層する装置と方法に関
するものである。従来の技術
現在の技術において、プリント基板は適切な材料の幾つかの層から製作されて
いる。最下層は、例えばキャリヤと呼ばれ、真鍮又はFR4エポキシガラスから
なるものでよい。キャリヤ上には、例えば銅のような適切な導電性材料からなる
、1つ又はそれ以上のパターン層のような残りの層が配置される。
プリント基板を製造するには、特に、メッキ、輪郭のフライス削り、及びエッ
チングの3つの異なる公知の製造工程が用いられる。
メッキとは、プリント基板の1つの層を、例えば銅のような適切な導電性物質
でメッキする工程を意味する。
輪郭のフライス削りとは、プリント基板から、プリント基板上の例えば溝や接
点パッドのような所望の輪郭をフライス削りする工程を意味する。例えばチップ
のような電子部品をプリント基板上の接点パッドに接続できるようにする。
エッチングとは、プリント基板上のある層の不要にメッキされた部分をエッチ
ングすることによって、その層から所望の導電パターンを浮かび上がらせる工程
を意味する。エッチングされた導電パターンは、プリント基板上の接点パッド間
の電気的結合部でもよく、前記結合部は導体とも呼ばれる。
プリント基板内のメッキされた細部は、場合によっては、その細部を腐食から
防護し、かつハンダ付け可能な表面を生成するために、例えばニッケル又は金の
ような適切な成分で表面処理されてもよい。
プリント基板は電子部品を所定位置に保持するためのキャリヤとして使用され
、プリント基板はこれらの部品を所望のように電気的に相互接続する上記導体を
備えている。部品の例としては、チップ、増幅器、変圧器、抵抗、コンデンサ及
び誘導子などがある。
プリント基板上の接点パッドは、部品をプリント基板上の導体と接続するため
に使用され、プリント基板は端子を備え、それによって外部部品をプリント基板
に接続でき、ひいてはプリント基板上の所望の部品と接続できる。
プリント基板は多層板と呼ばれる幾つかのパターン層(多層)で製造すること
ができる。多層板は、例えば銅のようなパターン層と呼ばれる金属層からなり、
例えばPTFE(ポリテトラフルオロエチレン;PolyTetraFluoroEthylene)のよ
うな誘電体の絶縁層によって互いに分離されている。金属層は、相互接続される
層の間に延びるバイアス(vais)と呼ばれるメッキされた貫通穴を介して電気的に
相互接続される。
絶縁層は、金属層のエッチング中に金属層が短絡することを防止するために金
属層を互いに絶縁する。金属層と絶縁層との間の積層箔がこれらの層を互いに固
着するので、互いにずれることはない。積層箔は、例えばPFA成分(パーフル
オロエルコキシ:Perf1uoroAlcoxy)からなっているものでよい。
チップとは、プリント基板上の意図する接触面上に配置された電子回路である
。チップは、チップを接触面に接続する結合部を備えている。結合部は、例えば
、ボンディングパッドと呼ばれる結合面からなっていてもよく、又はチップ上の
隆起部分(elevations)からなっていてもよい。
チップは、例えばアルミニウムのワイヤ、すなわちボンディング・ワイヤによ
ってパターン層上の導体と接続される。ボンディング・ワイヤは、チップの接合
面とプリント基板の導体との間に接続されている。
チップが、隆起部分、すなわちフリップチップの結合面内の“凸部(bumps)”
、を有するいわゆるフリップチップ(flip-chip)である場合、フリップチップは
隆起部分によりパターン層の導体の真上に配置される。
MCM−モジュール(多重チップ・モジュール:Multi-Chip-Module)は、多数
のチップ、例えば5個から6個のチップを備えている。1つ又は幾つかのMCM
ーモジュールを、より大型のプリント基板であるいわゆるマザーボード上に集積
してもよい。MCM−モジュールを、チップの結合部の上部に位置する切り込み
からなるハウジング内に格納してもよい。
チップは一般に土台(bedding)の線膨張に敏感であり、このような線膨張は温
度変動の間にチップ及び土台で生ずるものである。
温度変動は、例えば、プリント基板上の回路内を導通する電流によって回路が
加熱することにより発生する。これが回路を加熱させ、熱は回路の土台にも伝達
する。
一般に、チップと土台の線膨張率は異なっているので、チップと土台は温度の
変化と共に異なる率で膨張してチップ内に大きな張力が生じ、その結果チップが
破壊され易くなる。
プリント基板内の、チップの線膨張率とは異なる線膨張率のキャリヤ上に直接
配設されたチップは、電流がチップを導通するようにスイッチオンされ、熱がチ
ップ内に放散する低温始動(cold start)中に、特に容易に亀裂を生ずる。
チップの亀裂を防止するため、チップとキャリヤとの間にチップの線膨張率に
等しいか、又はやや大きい線膨張率の材料を備えることによって、チップとキャ
リヤとの間に温度補償面を作成することが知られている。
理論上は、チップと等しい線膨張率の材料を使用することが最適な条件である
が、チップよりもやや大きい線膨張率を有する材料を使用する方がより好適であ
る。しかしながら、チップは膨張ではなく圧縮される場合もある。従って、土台
内に生ずる線膨張率はチップの線膨張率未満であってはならない。何故ならば、
その場合、チップの土台は、チップが膨張する温度の変動によってはチップ程に
は膨張しないためである。
チップは、例えばハンダ付け又は接着によって土台に固着されるので、高温で
土台の上に実装され、この温度ではチップと土台は互いに張力がない関係にある
。土台の線膨張率はチップのそれよりも幾らか大きいため、冷却中に土台はチッ
プよりも大きく収縮して、土台によってチップが圧縮されるので、チップは通常
の室温下では圧縮状態になる。そのため、チップは最初から既に圧縮状態にある
ので、温度が上昇した場合にチップは膨張せず、土台はチップ以上に膨張する。
GaAs(ガリウム砒素)から製造したチップ、すなわちGaAs−チップは
極めて脆性が高く、従って例えばシリコン製のチップ(Si−チップ)よりも土
台内での線膨張に著しく敏感である。GaAs−チップは、ほとんどの場合、電
子素子が1GHz以上の周波数で動作する高周波システムで使用される。
先行技術によれば、モリブデン板又はタングステン板の両側に、例えば銅メッ
キをすることによって、温度補償面を作成することができる。モリブデン及びタ
ングステン成分の線膨張率は低いので(4ないし5ppm/℃)、温度が変動し
ても成分の膨張は極めて少ない。
成形されたCu−Mo−Cuモジュール又はCu−Wo−Cuモジュールに生
ずる線膨張率は、例えば6.55ppm/℃であり、これはGaAs−チップの
線膨張率に近似している。成形されたモジュールの一方の銅の面をキャリヤ上に
ハンダ付け又は接着し、ユニットの別の銅の而にチップをハンダ付け又は接着す
る。Cu−Mo−Cuモジュール及びCu−Wo−Cuモジュールは固定された
別個のユニットを構成する。
上記の方法の欠点は、Cu−Mo−Cuモジュール及びCu−Wo−Cuモジ
ュールが固定された別個のユニットを形成するので、チップの下のパターン・エ
ッチングを行うことがより困難になることである。
上面で生ずる線膨張率がチップの線膨張率に近似しているアルミニウム−シリ
コン−カーバイドの、合成モジュールとも呼ばれるモジュールとして作成された
土台の上に、直接チップを実装することも知られている。チップがGaAs−チ
ップである場合、上面の線膨張率が例えば6.5ppm/℃である例えばAIS
iCの合成モジュールが使用される。
先行技術の別の方法としては、両面を銅メッキしたモリブデン板又はタングス
テン板でキャリヤ全体を製造するものであり、その結果生ずるキャリヤの線膨張
率はGaAs−チップの線膨張率と同様になる。チップはキャリヤの一方の銅面
にハンダ付け又は接着される。この方法の欠点は、タングステン及びモリブデン
を使用するとコストが高いことにある。
特開平6−61358号は、導電層とプリント基板とを絶縁するための誘電体
としてPFA材料を使用することを開示している。
米国特許第5,172,301号は、冷却体314のモジュール化されたノヴ
ィーズ(nobbies)314bがプリント基板306から切欠かれた目標の溝312内に
配置されている、特に図3に示される方法を開示している。ユニット302は冷
却体314の反対面の溝312の上に配置され、ノヴィーズ314bがユニット
302内で発生した熱を冷却体314に向かって下方に逃がす。発明の概要
本発明が解決しようとする課題の1つは、プリント基板上のチップのための温
度補償がなされた簡単で低コストの土台を提供し、かつ温度補償がなされた土台
を製造するための簡単で低コストの方法を提供することにある。
本発明の別の諜題は、温度補償がなされた土台上のチップがプリント基板上に
占めるスペースが少なくて済むような、コンパクトな解決策を提供することにあ
る。
従って、本発明の1つの目的は、プリント基板の温度補償された土台上にチッ
プを備えたシステムがコンパクトになるように、プリント基板上のチップのため
の温度補償がなされた簡単で低コストの土台を提供し、かつ温度補償がなされた
土台を製造するための簡単で低コストの方法を提供することにある。
上記の目的を達成するため、本発明は、チップの下のキャリヤ内に、完全に、
又は部分的に挿入された温度補償手段を使用する。本発明は、更に、プリント基
板の金属層間の絶縁材料及び積層材料の双方として、例えばPFA−層を使用す
るものである
より具体的には、本発明の方法は、キャリヤ内に完全に又は部分的に挿入され
た温度補償手段を備えるものである。誘電層が接着層によって温度補償手段に固
着され、誘電層は例えば銅のような適切な材料のパターン層でメッキされる。
接着層は、例えばPFA−層でよい。PFA−層を誘電層として直接使用して
もよく、従って、PFA−物質は誘電層と接着層の双方として使用される。
パターン層をエッチングで除去して導体が形成され、チップが温度補償手段の
上部に配置されるように、チップが導体と接続される。誘電層は、本発明に基づ
き、他の層と比較して薄く、誘電層の線膨張率は温度補償手段に生ずる線膨張率
には顕著な影響を及ぼさない。
温度補償手段は、チップの下のキャリヤ内に挿入された、例えばタングステン
又はモリブデンの金属片からなり、この金属片の上面はキャリヤの上面と面一で
ある。例えば銅のような金属層が、キャリヤの上面と金属片の上面に接着層で固
着される。
金属層と金属片の厚みは、それらの線膨張率が金属層の上面でチップの線膨張
率に等しいか、僅かに大きくなるように設計され、前記上面はチップの真下に配
置される。この上面はチップに最も近接している。金属層の上面に生ずる線膨張
率がチップの線膨張率に近似しているので、チップと温度補償手段とは温度の変
動によりほぼ等しい膨張を示し、チップに亀裂が生じない。
あるいは、温度補償手段は、例えば上記のようなCu−Wo−Cu−モジュー
ル、又は上記のようにCu−Mo−Cu−モジュール、又は上記のようにAIS
iC−モジュールからなっていてもよい。モジュールは、チップの下のキャリヤ
内に挿入され、モジュールの上面はキャリヤの上面と面一である。
本発明の利点は、温度補償手段をキャリヤ内に、完全に又は部分的に挿入する
ことでプリント基板がコンパクトになることにある。
本発明の別の利点は、小さい金属片をキャリヤ内に挿入するだけなので、温度
補償手段の製造が簡単かつ低コストであることにある。
別の利点は、公知の技術を利用し、かつ市場で容易に入手できる材料を使用す
るので、本発明の目的物の製造時間が短いことにある。
更に別の利点は、プリント基板内の金属層の間に直接PFA−層を使用するの
で、プリント基板内の層が薄くなると共に、層の間の接着が良好になることにあ
る。
本発明の別の利点は、キャリヤ内に挿入されたモジュールを使用することで、
下層のモジュールを短絡させることなくチップの下のパターン層をエッチングす
ることが可能であることにある。
更に別の利点は、温度補償手段を、チップを配置したいプリント基板のキャリ
ヤ内のどの位置に配置してもよいことにある。
次に、本発明の好適な実施例を添付図面をして詳細に説明する。図面の簡単な説明
図1は、本発明に従う温度補償手段を備えたプリント基板に接続されたチップ
の概略断面図である。
図2は、チップの上から見た概略透視図である。
図3は、図1のチップとプリント基板の概略上面図である。
図4は、フリップチップを下から見た概略透視図である。
図5は、本発明に従うプリント基板上の温度補償手段上のフリップチップの概
略断面図である。
図6は、図5のフリップチップとプリント基板の概略上面図である。
図7は、本発明に従うプリント基板上の別の温度補償手段上のフリップチップ
の概略断面図である。
図8は、本発明に従う接地層がプリント基板内に集積されている、図7のフリ
ップチップとプリント基板とを示す図である。
図9は、本発明に従う溝を設けたキャリヤの概略上面図である。
図10は、図9のキャリヤのA−A線に沿った断面図である。
図11は、本発明に従う金属板が溝内に配置されている、図9のキャリヤのA
−A線に沿った断面図である。
図12は、本発明に従う銅の層が接着層によってキャリヤ及び金属片に固着さ
れている、図9のキャリヤのA−A線に沿った断面図である。
図13は、本発明に従うメッキされた誘電層が銅の層上に配置されている、図
9のキャリヤのA−A線に沿った断面図である。
図14は、本発明に従うメッキされた誘電層がチップの溝を設けている、図9
のキャリヤのA−A線に沿った断面図である。
図15は、本発明に従うチップがチップ溝内に配置されている、図9のキャリ
ヤのA−A線に沿った断面図である。
図16は、本発明に従う温度補償手段を備えたプリント基板の概略断面図であ
る。
図17は、図16のプリント基板の概略上面図である。
図18は、本発明に従うプリント基板上の温度補償手段上のフリップチップの
概略断面図である。
図19は、本発明に従うプリント基板上の温度補償手段の代替実施例の概略断
面図である
図20は、本発明に従う他の温度補償手段の例のフリップチップの概略断面図
である。
図21は、本発明に従う接地層がプリント基板内に集積されている、図20の
プリント基板を示す図である。好適な実施例
図1−図3を参照して、以下の実施例により本発明を説明する。
図1は、プリント基板3上のチップ1を示している。プリント基板3は、キャ
リヤ5と、温度補償手段4と、誘電層9と、パターン層11とを備えている。
チップ1は、長さl1、幅b1及び上面13を有している。チップ1は、ボンデ
ィング・パッドと呼ばれる4つの結合面15を有しており、この結合面15は図
2に示すようにチップの上面13上に配置されている。
結合面15の数は4つに限定されるものではなく、それ以上でも以下でもよい
。図はチップの上面13上の結合面15の位置の例を示しており、結合面15は
チップの中心に対して対称に配置されている。
例えばアルミニウム製のワイヤ17、すなわちボンディング・ワイヤが、第1
端部19でハンダ付けによってチップの結合面15に固着されており、ワイヤ1
7は第1端部19と対向する第2端部でプリント基板の導体に固着され、チップ
1はワイヤ17を介してプリント基板の他の部品に接続されている。図2には1
本のワイヤ17だけを示してある。
プリント基板3の最下層はキャリヤ5を形成しており、前記キャリヤ5は例え
ば真鍮又はFR4エポキシガラスのような適切な材料からなっている。キャリヤ
5は厚みt1を有し、下面及び上面21を有している。キャリヤ5は上面21に
溝23を設けており、前記溝23の深さt2は、図1に示すようにキャリヤの厚
みt1よりも浅い。
温度補償手段4は、金属片25と、薄いPFA接着層27と、銅の層29とか
らなっている。
金属片25は溝23内に配置され、金属片25の下面31は、例えばPFA(
パーフルオロアルコキシ;PerFluoroAlcoxy)のような薄い接着材24によって、
溝23に固着されている。金属片25の下面31とは反対側の金属片25の上面
33は、図示のようにキャリヤの上面21と面一である。
プリント基板3の異なる層は、図面を明瞭にするために他の図面と同様に拡大
してある。
金属層25は、キャリヤ5内に完全に挿入されているので、本発明に従うプリ
ント基板3内の温度補償手段4はコンパクトに製造される。
金属片25は例えばタングステン又はモリブデンからなり、厚さtwoを有して
おり、金属片の長さは溝23の長さに等しく、金属片の幅は溝23の幅に等しく
、金属片の長さはチップの長さl1よりも長いか等しく、金属片の幅はチップの
幅b1よりも長いか等しい。
銅の層29は厚さtcuを有しており、銅層の下面35は接着層27によってキ
ャリヤの上面21と金属片の上面33とに固着されている。
誘電層9は、上面39にパターン層11がメッキされており、パターン層11
は例えば銅のような導電性材料からなっている。図示のように、誘電層9は、誘
電層の上面39とは反対側の下面41が、銅層の下面35とは反対側の銅層の上
面37に向き合うように、配置されている。
接着層は、誘電層9を銅層29に固着するために使用されている。接着層とし
ては、例えばPFA層が用いられる。又、誘電層9をPFA材料から製造しても
よく、このPFA材料は誘電層9と接着層の双方として利用される。
必要ならば、パターン層をメッキした幾つかの誘電層を前記のパターン層11
上に配置して、プリント基板3内に幾つかの層を設けるようにすることができる
。以下の例では、本発明をより明瞭に説明するために、1つのパターン層11だ
けを使用した場合を説明する。
チップの溝43が誘電層9内に設けられ、チップ溝の底部は図示のように銅層
29の一部からなっている。チップ溝43は金属片25の上面上に設けられ、溝
43の長さはチップの長さl1よりも長いか等しく、溝43の幅はチップの幅b1
の幅よりも広いか等しい。
パターン層11は、図3に示すように、エッチングされた導体45からなって
おり、前記導体45はチップの溝43と接触しない。
図1のように、チップ1は、金属片25の上方のチップの溝43内に配置され
、チップの下面は、例えば接着又はハンダ付けによって銅層29に固着される。
このようにして、チップ1は、温度補償手段の上面を構成する銅層の上面37
に隣接して配置されている。
前述したように、ワイヤ17は第1端部19でチップの結合面15に固着され
ており、ワイヤの第2端部は、図3に示すようにパターン層11上の導体45に
固着されている。図3はチップの溝43内に配置され、ワイヤ17を介して導体
45と接続されているチップ1の上面図を示している。
図3はプリント基板3上の導体45の位置の例を示しており、導体45はチッ
プ1の中心に対して対称に配置されている。導体45の数は図示した数に限定さ
れるものではない。
銅層の上面37における線膨張率は、銅層29の線膨張率と、接着層27の線
膨張率と、金属片25の線膨張率とを合成した係数である。銅層の厚みtcuと金
属片の厚みtwoは、銅層の上面37に生じる線膨張率がチップ1の線膨張率に等
しいか、僅かに大きくなるように設計されている。
チップ1がGaAs−チップであり、金属片25がタングステン片である場合
の、銅層の厚みtcuと金属片の厚みtwoの例を以下に示す。本発明によれば、接
着層27は銅層29や金属片25と比較して厚さが薄いので、接着層27は温度
補償手段4に生ずる線膨張率に顕著な影響を及ぼさない。接着層の厚みは、例え
ば12μmである。
薄い接着層27は温度補償手段4の線膨張率に顕著な影響を及ぼすことはない
ので、これらの膨張はこの例では銅層29と金属片25とを構成しているより厚
い層によって制御される。
銅層の厚みtcuを70μmとして設計し、金属片の厚みtwoを500μmとし
て設計すると、銅層の上面37で生ずる線膨張率は約6.5ppm/℃(摂氏1
度当たりの百万分の一)となる。GaAs−チップの線膨張率は約5.6−5.
9ppm/℃である。
使用されるチップがフリップチップ2である、前述の例に対する本発明の他の
実施例を、以下に図4−図6を参照して説明する。
フリップチップは、プリント基板上の導体上に配置できるチップであり、フリ
ップチップの下でのエッチングを可能にする。フリップチップは、下面に、隆起
部分、すなわちフリップチップをプリント基板に接続するために導体に固着され
る結合ユニットを有している。
図4は、下面14と、上面と、4つの結合面とを備えたフリップチップ2を示
している。結合面16はフリップチップの下面14に配置され、結合ユニット1
8は各結合面16に取付けられている。
前述の例と同様に、薄い接着材料24によって金属片25がキャリヤ5内の溝
23内に実装される。銅層29は、前述し図5に示したように、薄いPFA接着
層27によって、キャリヤの上面21と金属片の上面33とにに固着されている
。これらの層は、本発明をより明瞭に説明するために図面では拡大してある。
誘電層9はパターン層11でメッキされ、前述のように銅層29に固着されて
いる。PFAは例えば誘電体として用いられる。本発明によれば、誘電層9は銅
層29及び金属片25に比較して薄いので、誘電層の線膨張率は銅層の上面37
に生ずる線膨張率に顕著に影響を及ぼすことがない。
導体46はパターン層11からエッチングされ、前記導体46は第1端部47
を備えている。
パターン層11内のチップ結合領域49は、後に詳述するように金属片25の
上方に配置されている。
チップ結合領域49の幅はフリップチップ2の幅に等しく、チップ結合領域4
9の長さはフリップチップ2の長さに等しい。
導体の第1端部47はチップ結合領域49内に配置され、フリップチップ2は
チップ結合領域49の上方に実装され、結合ユニット18は導体の第1端部上に
実装されている。結合ユニット18が導体46上に実装されたフリップチップ2
の上面図を示す、図6を参照されたい。
図7は、本発明に従う温度補償手段の他の実施例を示しており、使用されるチ
ップはフリップチップ51である。この実施例は、金属層、すなわち接地層をフ
リップチップ51とキャリヤ61との間に配置しない例を示している。
温度補償手段は、本発明によればモジュール55と薄い誘電層57とからなっ
ている。
モジュール55は、例えば、銅−モリブデン−銅からなるモジュール、すなわ
ちCu−Mo−Cu−モジュール、又は銅−タングステン−銅からなるモジュー
ル、すなわちCu−Wo−Cu−モジュール、又はアルミニウム−シリコン−カ
ーバイドからなるモジュール、すなわちAlSiC−モジュールであり、これに
ついては後に詳述する。
モジュール55は、キャリヤ61内の溝59内に完全に挿入され、キャリヤは
例えば真鍮又はFR4エポキシガラス製であり、モジュール55の下面65は接
着層54によって溝59内に実装され、モジュールの下面65とは反対側のモジ
ュール55の上面67はキャリヤ61の上面63と面一である。
モジュールの上面67における線膨張率は、フリップチップ51の線膨張率に
等しいか、それよりもやや大きい。
モジュール55の長さは溝59の長さに等しく、モジュール55の幅は溝59
の幅に等しく、モジュール55の長さはフリップチップ51の長さよりも長いか
等しく、モジュール55の幅はフリップチップ51の幅よりも長いか等しい。
図示のように、誘電層57は下面69でキャリヤの上面63とモジュールの上
面67に固着され、誘電層57には誘電層の下面69とは反対側の上面71にパ
ターン層73がメッキされている。
誘電層57は、例えばPFA層のような接着層によってキャリヤ61とモジュ
ール55とに固着されている。PFAを誘電体として使用することもできるので
、PFA材料を誘電層と接着層の双方として利用できる。本発明によれば、誘電
層はモジュールの層と比較して薄いので、誘電層の線膨張率はモジュールの上面
67における線膨張率に顕著な影響を及ぼすことはない。
導体75は、パターン層73からエッチングされるので、導体75の第1端部
はフリップチップ51のチップ結合領域77内に位置している。チップ結合領域
77とはモジュール55の上面に配置されるパターン層73の領域てある。
チップ結合領域77の幅はフリップチップ51の幅に等しく、チップ結合領域
の長さはフリップチップ51の長さに等しい。前述したように、フリップチップ
51は、図示の通り、結合ユニット79でパターン層73内の導体75の第1端
部上に実装されている。
上記の例から、キャリヤ61の全体をAlSiC−モジュールとして製造でき
ることが判る。この場合、本発明による誘電層57が薄いと、フリップチップ5
1の真下のキャリヤの上面において生ずる線膨張率はフリップチップ51の線膨
張率に等しいか、それよりもやや大きいので、上記のモジュール55は必要ない
。従って、誘電層の線膨張率はキャリヤの上面63における線膨張率に顕著な影
響を及ぼすことはない。
図8は、前述の例の他の実施例を示しており、接地層81が前述の実施例に記
載のパターン層73とキャリヤ61との間に配置されている。
モジュール55はキャリヤ61内に完全に挿入されているので、前述の例で説
明したように、モジュールの上面67はキャリヤの上面63と面一である。
第1誘電層83は、下面85でキャリヤの上面63とモジュールの上面67と
に固着されている。
接地層81は、下面89で第1誘電層の下面85とは反対側の第1誘電層の上
面87に固着されている。
第2誘電層93の下面95は、接地層81の上面91に固着されている。接地
層の上面91は接地層の下面89の反対側にある。第2誘電層93は、第2誘電
層の下面95とは反対側の上面97にパターン層73がメッキされている。
第1誘電層83と第2誘電層93とは、例えばPFA層のような接着層によっ
て、キャリヤ61と、モジュール55と、接地層81とにそれぞれ固着されてい
る。PFAを誘電体としても利用できるので、PFA材料を誘電層と接着層の双
方として使用できる。
導体75は、前述の例で記載したと同様にパターン層73からエッチングされ
るので、フリップチップ51の結合ユニット79は、モジュール55上方の導体
75の第1端部上に実装される。
第1誘電層83と、接地層81と、第2誘電層93とは、本発明によれば、モ
ジュールの層と比較して薄いので、それぞれの線膨張率はモジュールの上面67
における線膨張率に顕著な影響を及ぼすことはない。
以下の例では、図9−図15を参照して、前述の例に基づくチップ1用の温度
補償手段4を製造するための本発明の方法を記載する。チップ1は、例えばGa
As−チップ(ガリウム砒素チップ)でよい。
前述のキャリヤ105が図9に示されており、キャリヤ105は例えば真鍮又
はFR4エポキシガラスのような適切な材料からなっている。キャリヤ105は
厚みt1と上面121とを有している。
本発明の方法の第1ステップは、キャリヤの上面121に溝123をフライス
削りするステップであり、前記溝123の深さは図10に示すように、キャリヤ
の厚みt1よりも浅い。図10は図9のA−A線に沿った断面図であり、フライ
ス加工された溝123を設けたキャリヤ105の側面図である。
溝123の長さはチップの長さl1よりも長いか等しく、溝123の幅はチッ
プの幅b1よりも長いか等しい。
溝123をフライス加工した後の次の製造ステップは、図11に示すように、
下面131と上面133とを有する金属片125を溝123内に配置するステッ
プである。金属片125は、その下面131で例えばPFA(パーフルオロアル
コキシ;PerFluoroAlcoxy)のような薄い接着層124によって溝123に固着さ
れる。金属片の上面121は図示のとおりキャリヤの上面121と面一である。
尚、図は本発明をより明瞭に示すために拡大してある。
金属片125は、例えばタングステン又はモリブデン製のものでよい。金属片
125の長さは溝123の長さに等しく、金属片125の幅は溝123の幅に等
しい。
製造工程の第3ステップは、銅の層129をキャリヤの上面121及び金属片
の上面133上に配置するステップである。銅層129は厚みtcuを有しており
、図12に示すように、薄い接着層127によってキャリヤ105と金属片12
5とに固着される。
引き続いて、誘電層109が銅層129の上方に配置され(図13参照)、前
記誘電層109は、例えば銅のような適切な導電性材料のパターン層111でメ
ッキされる。
製造工程の次のステップは、図14に示すように誘電層109内にチップの溝
143をフライス削りするステップである。
その後で、図14に示すように、導体145を形成するパターンがパターン層
111内でエッチングされる。
製造工程の次のステップでは、チップ1が金属片125の上方の溝143内に
配置され、チップ1の下面が例えば接着又はハンダ付けによって銅層129に固
着される(図15参照)。
ワイヤ17が、第1端部19でチップの結合面15に固着され、ワイヤの第2
端部はパターン層111からエッチングされた導体145に固着される。
以下の例は、前述の例及び図16−18を参照して、フリップチップ2用の温
度補償手段4を製造するための本発明の方法を示しており、上記図面は本発明を
より明瞭に示すために拡大してある。フリップチップ2については、上記により
詳細に説明してある。
前述の例と同様に、金属片125がキャリヤ105内にフライス削りされた溝
123内に配置され、金属片の下面131は薄い接着層134によって溝123
内に固着される。銅層129は、図12を参照して前述したように、薄いPFA
接着層127によってキャリヤの上面121と、金属片の上面133とに固着さ
れる。
その後、前述の例と同様に、誘電層109が銅層129の上に配置され(図1
3参照)、前記誘電層109は前述のようにパターン層111でメッキされる。
本発明によれば、誘電層109は銅層129及び金属片125と比較して薄い
ので、誘電層109の線膨張率が誘電層109に隣接する銅層の上面137に生
ずる線膨張率に顕著な影響を及ぼすことはない。
製造工程の次のステップは、パターン層111からパターンをエッチングする
ステップであり、前記パターンは図16に示すように導体146を構成する。
図16の上面図が図17に示されており、エッチングされた導体146が図1
7に示されている。チップ結合領域149が図17に示すようにパターン層11
1からエッチング加工される。チップ結合領域149とは、金属片125の上方
に配置されるパターン層111の領域である。導体146の第1端部147が図
示の通りチップ結合領域149内に配置される。
続いて、フリップチップ2がチップ結合領域149の上に配置され、図18に
示すように、フリップチップの結合ユニット18が導体の第1端部147に実装
される。
以下の例では、フリップチップ51用の温度補償手段を製造するための本発明
の他の実施例を説明する。
図19に示すように、モジュール155がキャリヤ161内のフライス加工さ
れた溝159内に配置され、前記モジュール155は下面165と上面167と
を備えている。モジュール155は、例えば銅−モリブデン−銅からなるモジュ
ール、すなわちCu−Mo−Cu−モジュール、又は銅−タングステン−銅から
なるモジュール、すなわちCu−Wo−Cu−モジュール、又はアルミニウム−
シリコン−カーバイドからなるモジュール、すなわち、すなわちAlSiC−モ
ジュールであり、前記モジュールについては前述した通りである。
モジュール155は、その下面165で例えばPFT(パーフルオロアルコキ
シ)の薄い接着層164によって溝159に固着される。モジュールの上面16
7は、図示の通り、キャリヤ161の上面163と面一である。
モジュール155の長さは溝159の長さに等しく、モジュール155の幅は
溝159の幅に等しい。更に、モジュール155の長さはフリップチップ51の
長さよりも長いか等しく、モジュール155の幅はフリップチップ51の幅より
も広いか等しい。
続いて、例えばPFAである誘電層157がキャリヤの上面163及びモジュ
ールの上面167の上に配置される。本発明によれば、誘電層157はモジュー
ルの層と比較して薄いので、誘電層157の線膨張率がモジュールの上面167
の線膨張率に顕著な影響を及ぼすことはない。誘電層157は、図示のように例
えば銅のような適切な導電性材料のパターン層173でメッキされる。
製造工程の次のステップは、パターン層173からパターンをエッチングする
ステップであり、前記パターンは図20に示すように導体175を形成する。チ
ップ結合領域177がパターン層173からエッチングされる。
チップ結合領域177は、モジュール155の上に配置されたパターン層17
3の表面部分である。導体175の第1端部がチップ結合領域177内に配置さ
れる。
次に図20に示すように、フリップチップ51がチップ結合領城177の上方
に配置され、フリップチップの結合ユニット79が導体の第1端部176に実装
される。
図21は、第1誘電層183がキャリヤの上面163とモジュールの上面16
7上に配置される、前記の例の他の実施例を示している。
続いて、図示の通り、接地層181が第1誘電層183上に配置され、第2誘
電層が接地層181上に配置される。
第2誘電層193は、前述の例に従ってまた図示の通り、パターン層173で
メッキされ、導体175がパターン層173からエッチングされる。更に、チッ
プ結合領域177が、前述のようにパターン層173からエッチングされる。
続いて、図21に示すように、フリップチップ51がチップ結合領域177の
上方に配置され、フリップチップの結合ユニット79が第1端部176に実装さ
れる。
本発明によれば、第1誘電層183、第2誘電層193及び接地層181は、
モジュールの層と比較して薄いので、対応する線膨張率がモジュールの上面16
7における線膨張率に顕著な影響を及ぼすことはない。
前述の例における誘電層及び接着層はPFA材料層に限定されるものではなく
、PFAと同様の電気的特性を有する他の物質も同様に使用できる。その1例が
PTFE(ポリテトラフルオロエチレン;PolyTetraFluoro-Ethylene)である。
─────────────────────────────────────────────────────
フロントページの続き
(81)指定国 EP(AT,BE,CH,DE,
DK,ES,FI,FR,GB,GR,IE,IT,L
U,MC,NL,PT,SE),OA(BF,BJ,CF
,CG,CI,CM,GA,GN,ML,MR,NE,
SN,TD,TG),AP(GH,KE,LS,MW,S
D,SZ,UG,ZW),EA(AM,AZ,BY,KG
,KZ,MD,RU,TJ,TM),AL,AM,AT
,AU,AZ,BA,BB,BG,BR,BY,CA,
CH,CN,CU,CZ,DE,DK,EE,ES,F
I,GB,GE,GH,HU,ID,IL,IS,JP
,KE,KG,KP,KR,KZ,LC,LK,LR,
LS,LT,LU,LV,MD,MG,MK,MN,M
W,MX,NO,NZ,PL,PT,RO,RU,SD
,SE,SG,SI,SK,SL,TJ,TM,TR,
TT,UA,UG,UZ,VN,YU,ZW
Claims (1)
- 【特許請求の範囲】 1. キャリヤ(5、61)を備えるプリント基板(3)上の回路(1、2、5 1)のための温度補償手段であって、 前記温度補償手段(4)がキャリヤ(5、61)の上面(21、63)内に完 全に又は部分的に挿入され、前記温度補償手段の上面(37、67)での線膨張 率が前記回路の線膨張率に等しいか、それよりもやや大きく、前記回路(1、2 、51)が前記温度補償手段の上面(37、67)に隣接して配置され、前記温 度補償手段(4)が少なくとも2つの異なる物質からなっており、 前記温度補償手段(4)の上面(37、67)に生ずる線膨張率が前記異なる 物質の線膨張率に依存することを特徴とする温度補償手段。 2. 前記温度補償手段(4)は、金属ユニット(25)と、接着層(27)と 、接地層(29)とを備え、 前記金属ユニット(25)はキャリヤ(5)の溝(23)内に完全に挿入され 、前記金属ユニット(25)の下面(31)は溝(23)に固着され、前記金属 ユニット(25)の下面(31)とは反対側の上面(33)はキャリヤの上面( 21)と面一であり、 前記接着層(27)はキャリヤの上面(21)及び金属ユニットの上面(33 )上に配置され、 前記接地層(29)はその下面(35)を前記接着層(27)上に配置され、 前記接着層(27)は金属ユニット(25)及び接地層(29)と比較して薄 い層に設計されていることにより、前記接着層の線膨張率は前記温度補償手段( 4)に生ずる線膨張率に影響を及ぼさず、前記金属層(25)と接地層(29) の厚みは、前記接地層の下面(35)とは反対側の上面(37)において生ずる 線膨張率が前記回路(1、2)の線膨張率に等しいか、それよりもやや大きくな るように設計されていることを特徴とする請求項1に記載の温度補償手段。 3. 前記回路(1、2)が前記金属ユニット(25)の上に配置され、前記金 属ユニットの上面(33)の面積は、前記回路の下面の面積よりも大きいか、こ れに等しいことを特徴とする請求項2に記載の温度補償手段。 4. 前記回路(1)は前記接地層の上面(37)上に配置されることを特徴と する請求項3に記載の温度補償手段。 5. 前記誘電層(9)が前記接地層(29)と回路(2)との間に配置され、 前記誘電層(9)は前記接地層(29)及び金属ユニット(25)と比較して薄 い層として設計されているので、前記誘電層の線膨張率は前記接地層の上面(3 7)に生ずる線膨張率に影響を及ぼさないことを特徴とする請求項3に記載の温 度補償手段。 6. 前記回路(2)がフリップチップであることを特徴とする請求項5に記載 の温度補償手段。 7. 前記金属ユニット(25)をタングステン又はモリブデンから製造し、前 記接地層(29)が銅の層であることを特徴とする請求項4又は6に記載の温度 補償手段。 8. 前記プリント基板(3)が層(57、83)を備え、前記温度補償手段( 4)がモジュール(55)を備え、 前記モジュール(55)はキャリヤ(61)の溝(59)内に完全に挿入され 、前記モジュール(55)の下面(65)は溝(59)に固着され、前記モジュ ール(55)の下面(65)とは反対側の上面(67)はキャリヤの上面(63 )と面一であり、 前記層(57、83)は、キャリヤの上面(63)とモジュールの上面(67 )との上、及び被覆層(73、81)の上に配置された接着層であり、前記層( 57、83)は誘電特性を有しており、 前記層(57、83)は前記モジュール(55)の層と比較して薄い層として 設計されているので、前記層の線膨張率は前記モジュールの上面(67)におけ る線膨張率に影響を及ぼさず、前記モジュール(55)は、前記モジュールの上 面(67)の線膨張率が前記回路(51)の線膨張率に等しいか、それよりもや や大きくなるように設計されていることを特徴とする請求項1に記載の温度補償 手段。 9. 前記回路(51)が前記モジュール(55)上に配置され、前記モジュー ルの上面(67)の面積は前記回路の下面の面積よりも大きいか、これに等しい ことを特徴とする請求項8に記載の温度補償手段。 10. 前記回路(51)がフリップチップであることを特徴とする請求項9に 記載の温度補償手段。 11. 前記モジュール(55)が、銅−タングステン−銅のモジュール、又は 銅−モリブデン−銅のモジュール、又はアルミニウム−シリコン−カーバイドの モジュールであることを特徴とする請求項10に記載の温度補償手段。 12. 前記温度補償手段(4)が、少なくとも1つの上部誘電層(93)と少 なくとも1つのパターン層(81)とを備え、 前記1つのパターン層(81)は前記層(83)上に配置され、前記1つの上 部誘電層(93)は各パターン層(81)上に配置されており、 前記上部誘電層(93)とパターン層(81)とは前記モジュール(55)の 層と比較して薄い層として設計されているので、これらの層により生ずる線膨張 率は前記モジュールの上面(67)における線膨張率に影響を及ぼさないことを 特徴とする請求項11に記載の温度補償手段。 13. 前記上部誘電層(93)と層(57、83)とがPFA層(パーフルオ ロエルコキシ層)であることを特徴とする請求項12に記載の温度補償手段。 14. キャリヤ(105、161)を備えるプリント基板(3)上の回路(1 、2、51)のための温度補償手段を提供する方法であって、 前記温度補償手段(4)を前記キャリヤ(105、161)の上面(121、 163)内に完全に又は部分的に挿入するステップと、 前記温度補償手段(4)の上面(137、167)における線膨張率が前記回 路の線膨張率に等しいか、これよりもやや大きくなるように、前記温度補償手段 (4)を設計するステップと、 前記回路(1、2、51)を前記温度補償手段の上面(137、167)に隣 接して配置するステップと、 前記温度補償手段(4)の上面(136、167)に生ずる線膨張率が少なく とも2つの異なる材料の線膨張率に依存するように、前記温度補償手段(4)を 前記異なる材料で組立てるステップとを含むことを特徴とする方法。 15. 前記温度補償手段(4)が金属ユニット(125)と接着層(127) と接地層(129)とを備え、 前記方法が、 前記金属ユニット(125)の下面(131)が溝(123)内に固着され 、前記金属ユニット(125)の下面(131)とは反対側の上面(133)が 前記キャリヤの上面(121)と面一になるように、前記金属ユニット(125 )を前記キャリヤ(105)の溝(123)内に完全に挿入するステップと、 前記接着層(27)を前記キャリヤの上面(121)と金属ユニットの上面 (133)との上に配置するステップと、 前記接地層(129)を前記接着層(127)上に配置するステップと、 前記接着層(127)の線膨張率が前記接地層の上面(137)で生ずる線 膨張率に影響を及ぼさないように、前記接着層(127)を前記金属層(125 )及び接地層(129)と比較して薄い層として設計するステップと、 前記接地層の上面(137)に生ずる線膨張率が前記回路(1、2)の線膨 張率に等しいか、これよりもやや大きくなるように,前記金属ユニット(125 )及び接地層(129)の厚みを設計するステップとを含むことを特徴とする請 求項14に記載の方法。 16. 前記方法が、前記回路(1、2)を前記金属ユニット(125)の上方 に配置するステップを含み、前記金属ユニットの上面(133)の面積が前記回 路の下面の面積よりも大きいか、これに等しいことを特徴とする請求項15に記 載の方法。 17. 前記方法が、前記回路(1)を前記接地層の上面(137)上に配置す るステップを含むことを特徴とする請求項16に記載の方法。 18. 前記誘電層(109)を前記接地層(129)と前記回路(2)との間 に配置するステップを含み、前記誘電層(109)の線膨張率が前記接地層の上 面(137)において生ずる線膨張率に影響を及ぼさないように、前記誘電層( 125)を前記金属ユニット(125)及び接地層(129)と比較して薄い層 として設計することを特徴とする請求項16に記載の方法。 19. 前記プリント基板(3)が層(157、183)を備え、前記温度補償 手段(4)がモジュール(155)を備え、 前記方法が、 前記モジュール(155)の下面(165)が溝(159)に固着し、前記 モジュール(155)の下面(165)とは反対側の上面(167)が前記キャ リヤの上面(163)と面一になるように、前記モジュール(155)を前記キ ャリヤ(161)の溝(159)内に完全に挿入するステップと、 前記接着層であり誘電特性を有する前記層(157、183)を、前記キャ リヤの上面(163)及び前記モジュールの上面(167)の上、及び被覆層( 173、181)上に配置するステップと、 前記層(157、183)の線膨張率が前記モジュールの上面(167)に おける線膨張率に影響を及ぼさないように、前記層(157、183)を前記モ ジュール(155)の層と比較して薄い層として設計するステップと、 前記モジュールの上面(167)における線膨張率を前記回路(51)の線膨 張率に等しいか、これよりもやや大きくなるように設計するステップとを含むこ とを特徴とする請求項14に記載の方法。 20. 前記方法が、前記回路(51)を前記モジュール(155)上に配置す るステップを含み、前記モジュールの上面(167)の面積が前記回路の下面の 面積よりも大きいか、これに等しいことを特徴とする請求項19に記載の方法。 21. 前記温度補償手段(4)が、少なくとも1つの上部誘電層(193)と 少なくとも1つのパターン層(181)とを備え、 前記方法が、 前記パターン層(181)を層(183)上に配置し、前記上部誘電層(1 93)を各パターン層(181)上に配置するステップと、 前記上部誘電層(193)とパターン層(181)とに生ずる線膨張率が前 記モジュールの上面(167)における線膨張率に影響を及ぼさないように、前 記上部誘電層(193)とパターン層(181)とを前記モジュール(155) の層と比較して薄い層として設計するステップとを含むことを特徴とする請求項 20に記載の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SE9603863-3 | 1996-10-21 | ||
SE9603863A SE509570C2 (sv) | 1996-10-21 | 1996-10-21 | Temperaturkompenserande organ och förfarande vid montering av elektronik på ett mönsterkort |
PCT/SE1997/001700 WO1998018302A1 (en) | 1996-10-21 | 1997-10-10 | Means and method for mounting electronics |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001508235A true JP2001508235A (ja) | 2001-06-19 |
Family
ID=20404336
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP51927698A Pending JP2001508235A (ja) | 1996-10-21 | 1997-10-10 | 電子素子の実装手段及び実装方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US6108205A (ja) |
EP (1) | EP0956746A1 (ja) |
JP (1) | JP2001508235A (ja) |
AU (1) | AU4731497A (ja) |
SE (1) | SE509570C2 (ja) |
WO (1) | WO1998018302A1 (ja) |
Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6292374B1 (en) * | 1998-05-29 | 2001-09-18 | Lucent Technologies, Inc. | Assembly having a back plate with inserts |
US6317331B1 (en) | 1998-08-19 | 2001-11-13 | Kulicke & Soffa Holdings, Inc. | Wiring substrate with thermal insert |
EP2634793A3 (en) * | 2002-05-31 | 2014-03-26 | Thermo Finnigan LLC | Mass spectrometer with improved mass accuracy |
US20040216864A1 (en) * | 2003-04-30 | 2004-11-04 | Wong Marvin Glenn | CTE matched application specific heat sink assembly |
US20050057907A1 (en) * | 2003-09-12 | 2005-03-17 | Hewlett-Packard Development Company, L.P. | Circuit board assembly |
US6842341B1 (en) * | 2003-10-02 | 2005-01-11 | Motorola, Inc. | Electrical circuit apparatus and method for assembling same |
US7345891B2 (en) | 2003-10-07 | 2008-03-18 | Hewlett-Packard Development Company, L.P. | Circuit board assembly |
US7061126B2 (en) * | 2003-10-07 | 2006-06-13 | Hewlett-Packard Development Company, L.P. | Circuit board assembly |
US7056144B2 (en) | 2004-02-19 | 2006-06-06 | Hewlett-Packard Development Company, L.P. | Offset compensation system |
FR2868987B1 (fr) * | 2004-04-14 | 2007-02-16 | Arjo Wiggins Secutity Sas Soc | Structure comportant un dispositif electronique, notamment pour la fabrication d'un document de securite ou de valeur |
GB2422249A (en) * | 2005-01-15 | 2006-07-19 | Robert John Morse | Power substrate |
JP2009502024A (ja) * | 2005-06-27 | 2009-01-22 | ラミナ ライティング インコーポレーテッド | 発光ダイオードパッケージ及びその製造方法 |
US7742310B2 (en) * | 2006-09-29 | 2010-06-22 | Hewlett-Packard Development Company, L.P. | Sequencer |
US7397666B2 (en) * | 2006-10-25 | 2008-07-08 | Hewlett-Packard Development Company, L.P. | Wedge lock |
US8201325B2 (en) * | 2007-11-22 | 2012-06-19 | International Business Machines Corporation | Method for producing an integrated device |
TWI377653B (en) * | 2009-02-16 | 2012-11-21 | Unimicron Technology Corp | Package substrate strucutre with cavity and method for making the same |
CN101652027B (zh) * | 2009-09-07 | 2011-05-04 | 皆利士多层线路版(中山)有限公司 | 一种带散热片的线路板制造工艺 |
US9941185B2 (en) | 2013-09-20 | 2018-04-10 | GE Intelligent Platforms, Inc | Variable heat conductor |
DE102014114095B4 (de) | 2014-09-29 | 2017-03-23 | Danfoss Silicon Power Gmbh | Sintervorrichtung |
DE102014114093B4 (de) | 2014-09-29 | 2017-03-23 | Danfoss Silicon Power Gmbh | Verfahren zum Niedertemperatur-Drucksintern |
DE102014114096A1 (de) * | 2014-09-29 | 2016-03-31 | Danfoss Silicon Power Gmbh | Sinterwerkzeug für den Unterstempel einer Sintervorrichtung |
DE102014114097B4 (de) | 2014-09-29 | 2017-06-01 | Danfoss Silicon Power Gmbh | Sinterwerkzeug und Verfahren zum Sintern einer elektronischen Baugruppe |
DE102015104956A1 (de) | 2015-03-31 | 2016-10-06 | Infineon Technologies Ag | Gedruckte Leiterplatte mit einem Leiterrahmen mit eingefügten gehäusten Halbleiterchips |
Family Cites Families (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2486755A1 (fr) * | 1980-07-11 | 1982-01-15 | Socapex | Support de composants electroniques pour circuits hybrides de grandes dimensions |
GB2097998B (en) * | 1981-05-06 | 1985-05-30 | Standard Telephones Cables Ltd | Mounting of integrated circuits |
JPS60214941A (ja) * | 1984-04-10 | 1985-10-28 | 株式会社 潤工社 | プリント基板 |
JPS60225750A (ja) * | 1984-04-24 | 1985-11-11 | 株式会社 潤工社 | プリント基板 |
KR910009491B1 (en) * | 1984-07-09 | 1991-11-19 | Rogers Corp | Flexible circuit lamination |
FR2605828A1 (fr) * | 1986-10-28 | 1988-04-29 | Univ Metz | Element de compensation de contraintes d'origine thermique ou mecanique, notamment pour circuit imprime, et procede de fabrication d'un tel element mis en oeuvre dans un circuit imprime |
US4899208A (en) * | 1987-12-17 | 1990-02-06 | International Business Machines Corporation | Power distribution for full wafer package |
US5050040A (en) * | 1988-10-21 | 1991-09-17 | Texas Instruments Incorporated | Composite material, a heat-dissipating member using the material in a circuit system, the circuit system |
US5412247A (en) * | 1989-07-28 | 1995-05-02 | The Charles Stark Draper Laboratory, Inc. | Protection and packaging system for semiconductor devices |
US5080958A (en) * | 1989-08-01 | 1992-01-14 | E. I. Du Pont De Nemours And Company | Multilayer interconnects |
US5204416A (en) * | 1990-04-17 | 1993-04-20 | Raychem Corporation | Crosslinked fluorinated poly(arylene ether) |
US5287247A (en) * | 1990-09-21 | 1994-02-15 | Lsi Logic Corporation | Computer system module assembly |
JP2960560B2 (ja) * | 1991-02-28 | 1999-10-06 | 株式会社日立製作所 | 超小型電子機器 |
US5181025A (en) * | 1991-05-24 | 1993-01-19 | The United States Of America As Represented By The Secretary Of The Air Force | Conformal telemetry system |
JPH0661358A (ja) * | 1991-06-28 | 1994-03-04 | Digital Equip Corp <Dec> | 誘電絶縁体として“テフロンpfa”又は“テフロンfep”を用いた積層薄膜回路及びその形成方法 |
US5172301A (en) * | 1991-10-08 | 1992-12-15 | Lsi Logic Corporation | Heatsink for board-mounted semiconductor devices and semiconductor device assembly employing same |
JP2677735B2 (ja) * | 1992-05-22 | 1997-11-17 | 三菱電機株式会社 | 混成集積回路装置 |
JPH0818402B2 (ja) * | 1993-06-03 | 1996-02-28 | 日本ピラー工業株式会社 | 積層板および積層板用混合フィルム |
JPH0790626B2 (ja) * | 1993-06-03 | 1995-10-04 | 日本ピラー工業株式会社 | 積層板の製造方法 |
JPH0786717A (ja) * | 1993-09-17 | 1995-03-31 | Fujitsu Ltd | プリント配線板構造体 |
US5360942A (en) * | 1993-11-16 | 1994-11-01 | Olin Corporation | Multi-chip electronic package module utilizing an adhesive sheet |
US5542175A (en) * | 1994-12-20 | 1996-08-06 | International Business Machines Corporation | Method of laminating and circuitizing substrates having openings therein |
US5687062A (en) * | 1996-02-20 | 1997-11-11 | Heat Technology, Inc. | High-thermal conductivity circuit board |
-
1996
- 1996-10-21 SE SE9603863A patent/SE509570C2/sv not_active IP Right Cessation
-
1997
- 1997-10-10 JP JP51927698A patent/JP2001508235A/ja active Pending
- 1997-10-10 WO PCT/SE1997/001700 patent/WO1998018302A1/en not_active Application Discontinuation
- 1997-10-10 AU AU47314/97A patent/AU4731497A/en not_active Abandoned
- 1997-10-10 EP EP97909792A patent/EP0956746A1/en not_active Withdrawn
- 1997-10-20 US US08/953,916 patent/US6108205A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6108205A (en) | 2000-08-22 |
WO1998018302A1 (en) | 1998-04-30 |
SE509570C2 (sv) | 1999-02-08 |
SE9603863D0 (sv) | 1996-10-21 |
EP0956746A1 (en) | 1999-11-17 |
SE9603863L (sv) | 1998-04-22 |
AU4731497A (en) | 1998-05-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2001508235A (ja) | 電子素子の実装手段及び実装方法 | |
US8222747B2 (en) | Multilayer wiring substrate mounted with electronic component and method for manufacturing the same | |
KR101076061B1 (ko) | 3차원의 모든 유기체 배선 구조들을 제조하기 위한 방법 | |
JP4760930B2 (ja) | Ic搭載基板、多層プリント配線板、及び製造方法 | |
US5604673A (en) | Low temperature co-fired ceramic substrates for power converters | |
EP0343400B1 (en) | Electronic package assembly with flexible carrier and method of making it | |
US20040001325A1 (en) | Single or multi-layer printed circuit board with recessed or extended breakaway tabs and method of manufacture thereof | |
US20020088116A1 (en) | Method of making a CTE compensated chip interposer | |
US6555763B1 (en) | Multilayered circuit board for semiconductor chip module, and method of manufacturing the same | |
JP4943236B2 (ja) | パネルを含む回路基板およびその製造方法 | |
JPH10256429A (ja) | 半導体パッケージ | |
JPH07254759A (ja) | パワー混成集積回路装置 | |
JP3691995B2 (ja) | 半導体パッケージ及びその製造方法並びに半導体装置 | |
JP2004128230A (ja) | 電子部品実装装置とその製造方法 | |
US5675183A (en) | Hybrid multichip module and methods of fabricating same | |
JP2784523B2 (ja) | 電子部品搭載用基板 | |
JP2784525B2 (ja) | 電子部品搭載用基板 | |
JPH0787220B2 (ja) | Pga用基板の製造方法 | |
JPH10173083A (ja) | 電子部品搭載用配線基板とその製造方法 | |
JP3112885B2 (ja) | 半導体部品実装モジュール | |
JPH1154646A (ja) | 半導体素子用パッケージおよびその製造方法 | |
JP2531467B2 (ja) | テ―プキャリアパッケ―ジ | |
JP3234045B2 (ja) | 多層配線基板 | |
JP2001267486A (ja) | 半導体装置及び半導体モジュール | |
JPH03237791A (ja) | 混成集積回路 |