JP2001503929A

JP2001503929A - オーバーサンプリングされたノイズ整形用の混合信号プロセッサ

Info

Publication number: JP2001503929A
Application number: JP50300298A
Authority: JP
Inventors: エス．トリパシ，アダ; エル．デラノ，カリ
Original assignee: トリパステクノロジー，インコーポレイテッド
Priority date: 1996-06-20
Filing date: 1997-05-28
Publication date: 2001-03-21
Also published as: WO1997049175A1; EP0906659A4; TW326603B; KR20000016744A; US5777512A; KR100451806B1; EP0906659A1

Abstract

(57)【要約】フィードバックループ中にノイズ整形のための周波数選択的ネットワーク（３１４）を有する、信号処理回路が提供される。フィードバックループ中のサンプリングアナログ−デジタル変換器（３１８）は、ナイキスト周波数を実質的に越えるサンプリング周波数で動作する。スイッチングデバイス（３１２）は、サンプリングアナログ−デジタル変換器により駆動され、連続時間出力信号を生成し、連続時間出力信号が周波数選択的ネットワーク（３１４）により連続的にモニタされかつ周波数選択的ネットワーク（３１４）にフィードバックされることにより、フィードバックループ中のノイズおよび歪み補正を行う。また、スイッチング出力の連続時間フィードバックとともに、アナログ−デジタル変換器の出力の状態フィードバック（すなわちデジタルまたはサンプル化）を組み合わせて用い得る。

Description

【発明の詳細な説明】オーバーサンプリングされたノイズ整形用の混合信号プロセッサ発明の背景本発明は、オーバーサンプリングされたノイズ整形用の信号処理の分野であって、例えば、シグマ−デルタ変調技術などを含む分野に関する。具体的には、本発明は、インテリジェントパワーアプリケーションおよび様々な他の信号処理アプリケーションのための、オーバーサンプリングされたノイズ整形用の混合信号処理の方法およびデバイスを提供する。本明細書では、混合信号処理とは、連続時間(例えば、アナログ)信号および離散時間(例えば、デジタル、またはサンプリングされたアナログ)信号の両方の処理を指す。本発明は、パルス幅変調(ＰＷＭ)技術が使用され得る任意のアプリケーションにおいて、ＰＷＭ技術と置き換えられる。例えば、本明細書に記載される特定の実施形態において、本発明は、効率の向上、および低ノイズおよび歪み性能の向上のために、ＰＷＭではなく、修正オーバーサンプリングされたノイズ整形用のプロセッサを使用するスイッチング電力増幅器を提供する。マルチメディア能力を備えるパーソナルコンピュータ（ＰＣ）の市場は、急速に拡大している。消費者は、より高度なソフトウェアアプリケーションおよびＣＤ−ＲＯＭのタイトルを実行するために、より高速なプロセッサおよび改良されたグラフィックスを必要としている。しかし、多くのアプリケーションについては、単に、処理速度および高品質ビデオの点で十分でないだけである。例えばビデオゲームなどの場合、市場では、高ボリュームでステレオ品質の音声が必要とされている。さらに、３次元の「サラウンド音声」効果を忠実に再現するためには、高忠実度（fidelity）音声再生が必須である。現在のＰＣ音声カードは、典型的には、１〜２ワットの出力電力を消費する１６ビットアーキテクチャを使用している。消費者が、これよりもはるかに高いオーディオ電力を必要としているとすれば、マルチメディアＰＣは、一般に、別個の電源によって電力供給される線形電力増幅器（例えば、クラスＡＢ）を含む衛星スピーカとともに利用可能である。典型的なクラスＡＢのオーディオ増幅器の実際の効率は、ピーク電力の約６０％であるが、平均またはｒｍｓの出力レベルではそれよりもかなり低い。例えば、１０Ｗ_rmsでは、クラスＡＢの増幅器の効率は、２０〜３０％の範囲である可能性が高い。効率が２５％であり、所望のオーディオ出力が１０Ｗ_rms／チャネルであるとすると、スピーカを駆動するためだけに８０Ｗの電力が必要とされる。典型的なＰＣでは２００Ｗ〜２５０Ｗしか利用可能でないことを考えると、別個の電源が必要であることは明らかである。線形電力増幅器本来の非効率のため、オーディオ増幅の問題点に対して他の様々なアプローチが考えられてきた。例えば、ＰＷＭを用いるクラスＤの増幅器は、電力効率の面で線形電力増幅器よりも明らかに有利であるため、幾つかのアプリケーションにおいて使用されている。しかし、現在のＰＷＭ技術では、多くの歪みの原因のため、信号電力のＴＨＤ＋ノイズに対する比は、４０〜６０ｄＢのオーダでしか達成されていない。この歪みの原因としては、変調間歪み（interm odulation distortion）、サンプル周波数のサイドバンドからベースバンドへのスペクトルの折り返し（foldback）、非対称な立ち上がりおよび立ち下がり時間、ローからハイおよびハイからローへの非対称な伝搬遅延、「生成される前に破壊される（break before make）」（即ち、「デッドゾーン（dead zone）」）歪み、電源の跳ね返り（supply bounce）、および、歪み特性が、低オーバーサンプリング比のため、オーディオバンドにわたって大幅に変動すること、などがある。例えば、サンプル周波数を増加させる（それにより、サンプルサイドバンドをベースバンドから離れるように移動させる）ことなどによりこれらの問題点を解決する試みは、パルスの立ち上がりおよび立ち下がり時間が、サンプルクロック期間の有意な部分となり、他のタイプの歪みが支配的になる場合には、制限される。従って、現在のＰＷＭ技術では、少なくとも９０ｄＢのノイズ拒絶が必要とされる、適度なエンドオーディオアプリケーションから高度なエンドオーディオアプリケーションのために十分な音声品質を生成することができない。この要求に答えて、オーバーサンプリングされたノイズ整形用の変調器、具体的には、シグマ−デルタ変調器を、ノイズ整形特性のために使用するスイッチングオーディオ増幅器を設計する幾つかの試みがなされてきた。H．BallanおよびM ． Declercq、12V Σ-Δ Class-D Amplifier in 5V CMOS Technology、pp．559-562 (IEEE 1995 Custom Integrated Circuits Conference)参照。しかし、以下に説明するように、電力ＭＯＳトランジスタをシグマ−デルタ変調器ループに含むと、増幅器の全体的な性能を妨げる別の問題点が生じる。標準の１次シグマ−デルタ変調器１００が図１に示される。積分器１０２は、比較器１０４と直列接続される。比較器１０４は、実質的に、サンプリングレートｆ_sを有する２レベル量子化器である。比較器１０４の出力は、デジタル−アナログ変換器（Ｄ／Ａ）１０６および加算器１０８を介して、積分器１０２にフィードバックされる。このフィードバックにより、量子化された出力信号の平均値が、変調器１００への入力の平均値を追跡するように強制される。量子化された出力と、変調器入力とのいかなる差も、積分器１０２に蓄積され、最終的に補正される。１次シグマ−デルタ変調器の場合、量子化エラーによって生じる信号バンドのノイズは、オーバーサンプリング比（ＯＳＲ）を２倍するごとに約９ｄＢだけ低減される。ＯＳＲは、ｆ_s／２ｆ_Oによって与えられ、ここで、２ｆ_Oは、ナイキストレート、即ち、ベースバンド信号のバンド幅ｆ_Oの２倍である。２次シグマ−デルタ変調器の場合、ＯＳＲが同じだけ増加すると、このノイズは、約１５ｄＢ（９ｄＢ＋６ｄＢ）だけ低減される。しかし、上述のように、ＯＳＲの増加、即ち、ｆ_sの増加によって達成されるノイズの向上は、出力信号の立ち上がりおよび立ち下がり時間がサンプル期間に関して有意になると、最終的に制限される。シグマ−デルタ変調技術の完全な説明については、CandyおよびTemesによる、Oversampling Del ta-Sigma Data Converters、pp．1-25（IEEE Press、1992）を参照されたい。上記のように、標準のシグマ−デルタ変調器に電力ＭＯＳトランジスタを挿入すると、性能に関する他の問題点が生じる。オーディオアプリケーションの場合、電力ＭＯＳトランジスタは、比較的低いインピーダンスを駆動するため、優れた全体的効率を得るためには、１オームよりも小さい出力インピーダンスを有していなければならない。従って、そのようなトランジスタのスイッチング特性は比較的低速であり、図２に示されるような理想的なスイッチング特性とは異なるため、典型的には−６０ｄＢレベルまたはそれ以上である歪みを発生する。図２の電力ＭＯＳトランジスタのスイッチング特性は、周知のトーテムポール構成で配列されたｐチャネルＭＯＳＦＥＴおよびｎチャネルＭＯＳＦＥＴの典型例である。標準のシグマ−デルタ変調器が、デジタルまたは状態（state）フィードバック（即ち、図１のＤ／Ａ１０６）を使用するため、電力トランジスタ出力の非対称なエッジは、積分器段では見られない。従って、標準のシグマ−デルタ変調器は、状態フィードバックだけを使用するため、電力ＭＯＳトランジスタによって導入される歪みを補正することはできない。さらに、現代のシグマ−デルタ変調器はサンプリング積分器を使用するので、単に、未変換の電力トランジスタ出力を、積分器段に戻すように給送するだけでは、効果的ではなかった。このことは、サンプリング積分器が、高い周波数歪みに対してエイリアスの問題を有する傾向にあるという事実に起因する。加えて、電力ＭＯＳトランジスタ段によって導入される遅延によって、フィードバックが、入力と次第に非相関になり、さらにフィードバックの補正機能(cor rective function)を低下させる。さらに、電力ＭＯＳトランジスタ段に起因する追加的な遅延が、回路の安定性に悪い影響を及ぼす。つまり、標準のシグマ− デルタ変調器の使用によって達成される、いかなるノイズ除去の向上も、電力ＭＯＳトランジスタ段およびこれに関連するドライバ段によって導入される歪みによって、無意味になる。前述の議論から見て、オーディオおよびマルチメディアアプリケーションのための、高効率、低歪みの電力増幅器が必要とされていることは明白である。発明の要旨本発明は、インテリジェント電力アプリケーションおよび多岐にわたる他の信号処理アプリケーションのための、オーバーサンプリングされたノイズ整形混合信号プロセッサ(oversampled noise-shaping mixed-signal processor)を提供する。上述のように、本発明のプロセッサは、ＰＷＭが使用されるあらゆるアプリケーションにおいてＰＷＭ技術に替えて使用され得る。例えばこれは、モータ制御アプリケーション、パワーファクタ補正(power factor correction)、スイッチングレギュレータ、共鳴モードスイッチング、無停電電源装置など、潜在的に何千ものアプリケーションを含む。従って、本明細書中には具体的な実施形態が説明されるが、本発明は多くの異なるアプリケーションでの使用のために最適化され得るということが理解される。具体的な実施形態によると、高効率で、非常に低い歪みを有する比較的強力な出力信号を発生するスイッチング電力増幅器が提供される。この結果を達成するために、本発明はまず、電力スイッチング段の出力からの（純粋状態フィードバックと対比した）連続時間フィードバックを使用する。このことが、出力に含まれた全ての情報が、入力との比較のために利用可能であることを確実にする。従って、本明細書中に記載された修正されたオーバーサンプリングノイズ整形変調器が、スイッチング段の電力ＭＯＳトランジスタによって導入される歪みを考慮してこれを訂正することを可能にする。第２に、本発明は、そうでなければベースバンドを許容不可能な程度にまで妨害し得る、電力ＭＯＳトランジスタによって導入されるフィードバックパス上の高周波数の歪みのエイリアス効果を減少するような方法で、連続時間フィードバックを提供する。第１の実施形態によると、ローパスエイリアス防止(anti-alia sing)フィルタが、フィードバックパス内で使用される。第２の実施形態によると、連続時間積分器が、電力スイッチング段出力からのフィードバックを受け取る積分器段のために使用される。第３の実施形態によると、連続時間フィードバックを受け取る１個以上の積分器が、比較器サンプル周波数についてオーバーサンプリングされる。本発明に含まれる解決法のそれぞれにおいて、低周波数歪みを補償する連続時間フィードバックの使用、およびフィードバックパスを介して導入される高周波数の歪みの、エイリアス効果を緩和または減少させる何らかの手段が組み合わされている。本発明はベースバンドアプリケーションに限定されないということと、本明細書中に記載された実施形態の様々な改変例が、高周波数の電力増幅および他の様々な高周波数アプリケーションを含むいかなる周波数帯においても本発明を使用することを可能にするということが理解される。これらの改変例は例えば、フィードバックパス内でのバンドパスフィルタの使用、バンドパス構成内に接続された積分器および１つの積分器段の出力から他の出力へのフィードフォワード(feed forward)を含み得る。以下に説明するように、本発明のさまざまな実施形態が、連続時間フィードバックおよび状態フィードバック（例えばデジタルのまたは量子化されたフィードバック）のさまざまな組合せを有する、異なる次元のオーバーサンプリングノイズ整形プロセッサを、異なる積分器段に適用する。第１の積分器段への入力における歪みは、最終的な歪みの主要な原因なので、後の段であれば純粋状態のフィードバックを使用してもよい。さらに、以下に見られるように、状態フィードバックの小さな画分が、ループの安定化を目的として、第１の積分器段に導入され得る。以上のように、本発明によると、ノイズの整形を目的としてフィードバックループ内に周波数選択的ネットワークを含む、信号処理回路が提供される。フィードバックループ内のサンプリングＡ−Ｄ変換器は、実質的にナイキスト周波数を超えるサンプル周波数で動作する。スイッチングデバイスが、サンプリングＡ− Ｄ変換器により駆動され、フィードバックループ内のノイズおよび歪みの訂正のための、周波数選択的ネットワークヘフィードバックされる連続時間出力信号を発生する。さらに具体的な実施形態において、エイリアス効果は、さまざまな手段によって減少される。本発明の本質および利点が、本明細書の残りの部分および図面を参照することによりさらに理解され得る。図面の簡単な説明図１は、標準の一次のオーバーサンプリングノイズ整形変調器の、簡略ブロック図である。図２は、典型的な電力ＭＯＳトランジスタのスイッチング特性を、理想的なスイッチング特性と比較したグラフである。図３Ａ〜図３Ｄは、本発明により設計された、二次修正されたオーバーサンプリングノイズ整形デジタル増幅器の具体的な実施形態を示す簡略ブロック図である。図４Ａおよび図４Ｂは、本発明により設計された、二次修正されたオーバーサンプリングノイズ整形デジタル増幅器の、２つの具体的な実施形態の簡略ブロック図である。図５は、本発明の第３の実施形態により設計された、三次修正されたオーバーサンプリングノイズ整形デジタル増幅器の、簡略ブロック図である。図６は、本発明の第４の実施形態により設計された、三次修正されたオーバーサンプリングノイズ整形デジタル増幅器の、簡略ブロック図である。図７は、従来技術により設計された、従来のバックレギュレータの簡略ブロック図である。図８は、本発明の具体的な実施形態によって設計された、オーバーサンプリングされたノイズ整形混合信号プロセッサを使用する、修正されたバックレギュレータの簡略ブロック図である。図９は、典型的なＰＷＭ発生器に対応するパワースペクトル密度のプロットに重ねられた、オーバーサンプリングされたノイズ整形混合信号プロセッサに対応するパワースペクトル密度のプロットである。図１０は、本発明の具体的な実施形態により設計された、ノイズ整形混合信号プロセッサの、簡略ブロック図である。図１１は、本発明の別の具体的な実施形態の、簡略ブロック図である。特定の実施形態の説明図３Ａ〜図３Ｄは、本発明に従って設計された、２次修正されオーバーサンプリングされたノイズ整形デジタル増幅器の４つの実施形態３００，３４０、３５０および３６０の簡略ブロック図である。これらの実施形態の共通の特徴に関して述べると、人力信号が、加算器３０４を介して第１積分器段３０２に導入される。第１積分器段３０２の出力は、加算器３０８を介して第２積分器段３０６に伝送される。サンプル周波数ｆ_sでサンプリングされるクロック化比較器段３１０は、第２積分器段３０６の出力を受け取り、得られるロジック信号をパワースイッチング段３１２に伝送する。これらの実施形態によれば、パワースイッチング段の出力は、ローパスエイリアス防止フィルタ３１４および連続時間ゲイン段３１６を介して第１積分器段３０２に（および図３Ａおよび図３Ｄでは、連続時間ゲイン段３１７を介して第２積分器段３０６に）選択的にフィードバックされる。ローパスフィルタ３１４は、連続時間フィードバック信号から高周波数の歪みを除去することによって、スイッチング段３１２により生成される高周波数歪みのエイリアス効果を減少させる。ゲイン段３１６および３１７のゲインレベルは、積分器段がそれぞれのダイナミックレンジ内の最適レベルで動作するように設定される。この連続時間フィードバック信号により、積分器は、出力信号の実際の立ち上がりおよび立ち下がりエッジを調べてこれらを補償することができる。増幅器への入力がベースバンド信号ではないアプリケーションでは、エイリアス防止フィルタ３１４は、入力の帯域にとって適切なカットオフ周波数を有するバンドパスフィルタを含み得、積分器３０２および３０６はそれぞれ、共振器などのバンドパスに等価な要素に置き換えられ得る。他の実施形態によれば、積分器３０２および３０６は、同じ効果を実現するために、適切な帯域に調整されるバンドパス積分器として構成され得る。つまり、本明細書で述べる実施形態の原理は、ベースバンドアプリケーションに対してだけではなく、任意の所望の周波数帯域に対しても用いられ得る。例えば、本発明のオーバーサンプリングされたノイズ整形混合信号プロセッサは、携帯電話の９００ＭＨｚパワー増幅器を実現するために用いられ、増幅器の効率の向上により携帯電話のバッテリ寿命を潜在的に２倍以上にする。図３Ａ〜図３Ｄの様々な実施形態によれば、比較器段３１０の出力もまた、Ｄ／Ａ変換器３１８および３１９を介して積分器段にフィードバックされ、上述の連続時間フィードバックに加えて、状態フィードバックを提供する。図３Ａの増幅器３００では、連続時間フィードバック信号のみが積分器に供給される。図３Ｂの増幅器３４０では、連続時間フィードバックは積分器３０２のみに提供され、状態フィードバックは積分器３０６に提供される。図３Ｃの増幅器３５０では、積分器３０６には状態フィードバックのみが提供され、積分器３０２には加算器３２４を介して連続時間フィードバックと状態フィードバックとの組み合わせが提供されて、ローパスフィルタ３１４の遅延によって生成されるループの不安定性が補償される。最後に、図３Ｄの増幅器３６０では、連続時間フィードバックと状態フィードバックとの組み合わせが、それぞれ加算器３２４および３２６を介して積分器３０２および３０６に提供される。連続時間フィードバックと状態フィードバックとの様々な組み合わせが、本発明の範囲から外れることなく、異なる次数の回路を有する積分器段に与えられ得ることは理解され得る。図４Ａおよび図４Ｂは、本発明に従って設計された、２次修正されオーバーサンプリングされたノイズ整形デジタル増幅器の２つの実施形態４００および４４０の簡略ブロック図である。これら２つの実施形態の共通の特徴に関して述べると、入力信号が、加算器４０４を介して第１積分器段４０２に導入される。第１積分器段４０２の出力は、加算器４０８を介して第２積分器段４０６に伝送される。サンプル周波数ｆ_sでサンプリングされるクロック化比較器段４１０は、第２積分器段４０６の出力を受け取り、得られるロジック信号をパワースイッチング段４１２に伝送する。パワースイッチング段の連続時間出力は、連続時間ゲイン段４１６および加算器４０４を介して第１積分器段４０２にフィードバックされる。図４Ａの増幅器４００では、連続フィードバックが、連続時間ゲイン段４１７および加算器４０８を介して第２積分器段４０６に提供される。もしくは、図４Ｂの増幅器４４０では、比較器４１０の出力からの状態フィードバックが、Ｄ／Ａ変換器４１８およおび加算器４０８を介して第２積分器段４０６に供給される。増幅器４００および４４０の連続時間フィードバックパスには、高周波数エイリアスを減らすためのエイリアス防止フィルタは用いられない。何故なら、積分器段４０２および４０６は、本来は低い周波数を受け入れ高い周波数を拒絶する連続時間積分器を備えているからである。これにより上述のエイリアスの問題が除かれる。他の特定の実施形態によれば、第１積分器段の入力時のエラーが、最終的な歪みの中心的な原因であるため、第１積分器のみが連続時間積分器である。後の積分器段は、サンプリングされた積分器を用いてもよく、またエイリアス防止フィルタリングを行ってまたはこれは行わずに、状態および／または連続時間フィードバックを用いてもよい。増幅器４００および４４０の他の特定の実施形態によれば、エイリアス防止フィルタは、フィードバックパスには用いられない。何故なら、積分器段４０２および４０６は、比較器のサンプル周波数ｆ_sに対してオーバーサンプリングされるサンプリングされた積分器を備え、これによって高周波数エイリアスを減少させるからである。図５は、本発明の第３の実施形態に従って設計された、３次修正されオーバーサンプリングされたノイズ整形デジタル増幅器５００の簡略ブロック図である。入力信号が、加算器５０４を介して第１積分器段５０２に導入される。第１積分器段５０２の出力は第２積分器段５０６に伝送され、ここから加算器５０８を介して第３積分器段５０９に伝送される。サンプル周波数ｆ_sでサンプリングされるクロック化比較器段５１０は、加算器５２８を介して第３積分器段５０９の出力を受け取り、得られるロジック信号をパワースイッチング段５１２に伝送する。パワースイッチング段５１２の連続時間出力は、ローパスエイリアス防止フィルタ５１４ならびに連続時間ゲイン段５１６および５１７を介して、それぞれ第１積分器段５０２に（加算器５２４および５０４を介して）、および第３積分器５０９に（加算器５２６および５０８を介して）フィードバックされる。状態フィードバックは、比較器５１０の出力からＤ／Ａ変換器および減衰段５１８および５１９を介して提供される。状態フィードバックは、加算器５２４および５２６で連続時間フィードバックと組み合わされ、次にそれぞれ第１および第３積分器段５０２および５０９に提供される。第１積分器段５０２の出力から加算器５０８へとフィードフォワードパスが提供され、フィードバックパスから第２積分器段５０６の入力へのフィードバックをエミュレートする。フィードフォワードパスはまた、積分器段のダイナミックレンジを向上させる働きをする。増幅器５００はサンプリングされた積分器（例えば、スイッチングされたキャパシタ積分器）を用いるため、連続時間フィードバックパス内にローパスフィルタ５１４が挿入され、上述のようにエイリアス効果を減少させる。もっと特定の実施形態では、比較器５１０の入力に、加算器５２８を介してディザ入力が供給され、これによって、周波数整形されたランダムまたは疑似ランダムノイズが、色調除去のために導入され得る。図６は、本発明の第４の実施態様に従って設計された３次修正されたオーバーサンプリングされたノイズ整形ディジタル増幅器６００の簡略ブロック図である。入力信号は、加算器６０４を介して第１の積分器段６０２に入力される。第１の積分器段６０２の出力は、第２の積分器段６０６に送信され、第２の積分器段６０６から、加算器６０８を介して第３の積分器段６０９に送信される。サンプル周波数ｆ_sでサンプリングされたクロック比較器段６１０は、第３の積分器段６０９の出力を受信し、得られる論理信号をパワースイッチング段６１２に送信する。パワースイッチング段６１２の連続時間出力は、連続時間ゲイン段６１６および加算器６０４を介して第１の積分器段６０２にフィードバックされる。第１の積分器段へのフィードバックパスにはエイリアス防止フィルタは必要ない。なぜなら、第１の積分器段は、連続時間積分器を含んでいるからである。連続時間フィードバックはまた、ゲイン段６１７、ローパスエイリアス防止フィルタ６１４および加算器６０８を介して第３の積分器段６０９に与えられる。ローパスフィルタ６１４は、サンプリングされた積分器を含むため、第３の積分器段へのフィードバックパスに挿入される。図５の実施態様では、フィードフォワードパスは、第１の積分器段６０２の出力から加算器６０８に提供され、フィードバックパスから第２の積分器段６０６の入力へのフィードバックをエミュレートし、全体としてダイナミックレンジが増加する。本発明を具体的な実施態様を参照しながら特定的に示し、説明したが、当業者には言うまでもなく、形態および詳細の上述および他の変更は、本発明の精神または範囲を逸脱せずになされ得る。例えば、上記のように、異なる順序でオーバーサンプリングされたノイズ整形構成が使用され得る。さらに、連続時間フィードバックおよび状態フィードバックの異なる組合せが、異なる積分器段に対して用いられ得る。フィルタ、ゲイン、連続時間積分器、およびオーバーサンプリングされた積分器の異なる組合せもまた、フィードバックパスにおける高周波数歪みのエイリアス効果を減少させるために用いられ得る。上記の実施態様のバンドパスが実現され得ることは重要な注目すべき点である。本発明がアナログ入力の処理に限定されないことにも留意されたい。即ち、入力インターフェースにわずかな調節を行うだけで１ビットディジタル入力（図１１を参照しながら説明した）を処理するための本発明の様々な実施態様が構成され得る。例えば、本発明のオーバーサンプリングされたノイズ整形混合信号プロセッサは、広範囲なソースからの１ビットディジタル入力を処理するために、ディジタルパワー増幅アプリケーションに用いられ得る。さらに、スイッチングパワー増幅の分野は、本発明が使用され得る多くの分野のうちの１つに過ぎない。上記のように、本発明は、ＰＷＭが使用される実質的にすべてのアプリケーション、例えば、モータ制御アプリケーション、パワーファクタ補正、スイッチング調節器、共振モードスイッチングパワー供給などにおけるＰＷＭ技術の代わりに用いられ得る。図７は、従来のバック調節器７００の簡略ブロック図を示す。バック調節器７００は、調節されたＤＣ（Ｖ_REG）を調節されていないＤＣソース（Ｖ_UNREG）からのロード７０２に与えるために用いられる周知のスイッチング調節器設計である。Ｖ_UNREGは、インダクタ７０４およびキャパシタ７０６を含むローパスＬＣフィルタに、ＰＷＭ生成器７１０によってスイッチングされるＭＯＳＦＥＴ７０８を介して与えられる。典型的な応用において、インダクタ７０４は、５０から２００μＨの範囲であり、キャパシタ７０６は、１００から２０００μＦの範囲である。キャパシタ７０６の値は、所望のロード駆動能力および特定のリップル要求に依存する。電流漏れパスは、逆回復ダイオード７１２（典型的には、ショットキーダイオード）によって提供される。抵抗器７１４および７１６を含む抵抗器ネットワークは、調節されたＤＣ出力電圧を、調節されたＤＣ電圧と基準電圧Ｖ_refとを比較する本質的に異なる増幅器である誤り検出回路７１８に与える。誤り検出回路７１８の出力は、ＰＷＭ生成器７１０を駆動し、検出されたＶ_refからの偏差値に応じてデューティサイクルを調整する。即ち、調節されたＤＣ電圧が低いと検出される場合には、ＰＷＭ生成器７１０は、ＭＯＳＦＥＴ７Ｏ８のゲートに適用されるデューティサイクルを増加させる。逆に、調節されたＤＣ電圧が高いと検出される場合には、ＰＷＭ生成器７１０は、デューティサイクルを減少させる。図８は、本発明の具体的な実施態様によって設計されたオーバーサンプリングされたノイズ整形混合信号プロセッサ８２０を用いる修正されたバック調節器８００を示す。調節器８００は、ＰＷＭ生成器７１０および誤り検出回路７１８の代わりに、プロセッサ８２０および誤り増幅器８２２を用い、フィードバックが、ＭＯＳＦＥＴ８０８の出力から抵抗器８２４および８２６を介して得られること以外は、図７の調節器７００と同様に設計される。プロセッサ８２０は、図３Ａから３Ｄ、４Ａ、４Ｂ、５および６を参照しながら上述した実施態様、または図１０を参照しながら以下に説明する実施態様のいずれとも同様に構成され得る。ロード８０２、インダクタ８０４、キャパシタ８０６、ＭＯＳＦＥＴ８０８、ダイオード８１２、ならびに抵抗器８１４および８１６は、図７に同様に参照符号を付した対応部分と実質的に同じ機能を果たす。ＰＷＭ生成器の代わりに本発明の混合信号プロセッサを用いると、いくつかの利点が得られ得る。これは図９を参照しながら理解され得る。図９は、オーバーサンプリングされたノイズ整形混合信号プロセッサに対応するパワースペクトル密度のプロット９００を、典型的なＰＷＭ生成器に対応するパワースペクトル密度のプロット９０２に重畳したものを示す。図示するように、ＰＷＭ生成器の信号パワーの多くは、ｆ_clkを中心とした狭いバンド内にある。これに対して、同一のパワ−ＭＯＳ技術では、本発明のプロセッサは、同様のＰＷＭ生成器に対するサンプル周波数よりも実質的に高いサンプル周波数で動作し得る。これは、ＰＷＭ応用に対するサンプル周波数が、変化するパルス幅によって限定されるためである。即ち、ＰＷＭに対するサンプル周波数は、変調が発生する狭いパルスと広いパルスとの間でその範囲が提供されなければならないため限定される。ＭＯＳＦＥＴのスイッチング時間は、最小パルス幅を決定し、クロック周期は、最大パルス幅を決定する。この限定は、言うまでもなくパルス幅変調を用いない本発明にとっては問題ではない。従って、サンプル周波数の選択に応じて、本発明に従って設計されたプロセッサに対するノイズパワーは、周波数と共に増加するものの、ｆ_clkを中心とした領域においてはかなり低くなり得る。しかし、出力においてより多くのノイズが許容される場合、レギュレータ８００における本発明の使用の相関的利点は、インダクタ８０４およびキャパシタ８０６が小型化され得るということである。例えば、レギュレータ８００が用いられるアプリケーションがレギュレータ７００によって導入されるリップルと同量のリップルを許容し得る場合、レギュレータ８００のＬＣフィルタの帯域幅は、レギュレータ７００のＬＣフィルタと同量のノイズエネルギーを含むように増加され得る。すなわち、インダクタ８０４およびキャパシタ８０６のいずれか又は両方のサイズが減少され得る。従って、ノイズエネルギーの増大は、より小さくより軽いＬＣ成分を有することによって得られる利点により相殺される。さらに、より小さくより軽いＬＣ成分を有する場合、レギュレータ８００は、図７に示す従来のバックレギュレータ設計よりもはるかに迅速にロードの変化に適合し得るという点で、より良好なダイナミックロードレギュレーションを有し得る。修正されたバックレギュレータ８００の、図７に示すＰＷＭレギュレータに対する別の利点は、ＭＯＳＦＥＴへの入力における遷移（transitions）の数に関する。ＰＷＭアプリケーションの場合、レギュレーションポイントを決定するのはパルス幅である。従って、与えられたサンプリングレートｆ_clkの場合、２ｆ_c _lk の遷移がある。しかし、レギュレータ８００の場合、遷移は必要なときにのみ行われる。このことは、同一のサンプリング周波数に対して、遷移は２ｆ_clkよりも実質的に少ないことを意味する。本発明は、広範囲のアプリケーションにおけるインプリメンテーションの場合、図１０の信号プロセッサ１０００によって表され得る。周波数選択的ネットワーク１００２は、いくつかの実施形態において、図３〜図６の積分器に対応するが、例えば、１以上の共振器段を含む様々な異なるタイプの回路をも含み得る。サンプリングアナログ−ディジタル（Ａ／Ｄ）コンバータ１００４は、ネットワーク１００２からの出力を加算器１０１２を介して受け取り、その後ｆ_sでサンプリングされてスイッチングデバイス１００６に送信される。Ａ／Ｄコンバータ１００４およびスイッチングデバイス１００６はそれぞれ概して、図３〜図６の比較器およびパワースイッチング段に対応する。これらの特徴の各々は、様々な様式でインプリメントされ得ることが理解される。例えば、Ａ／Ｄコンバータ１００４は２レベル量子化器またはｎレベル量子化器であり得る。さらに、スイッチングデバイス１００６は、単一のトランジスタまたはパワースイッチングネットワークを含み得る。スイッチングデバイス１００６からの連続時間出力はその後フィードバック手段１００８および加算器１０１０を介してネットワーク１００２の入力にフィードバックされる。上述の特定の実施形態の場合のように、スイッチングデバイス１００６の出力における様々な歪みの影響を低減または回避するために、連続時間フィードバックが用いられる。色調除去の目的で周波数整形されたランダムな又は擬似ランダムなノイズを導入するために、任意のディザ入力が加算器１０１２を介して設けられ得る。概して、ディザリング技術は、本発明とコンパチブルであり、当業者には理解されるように、オーバーサンプリングされたノイズ整形混合信号プロセッサ内に多くのポイントで導入され得る。フィードバック手段１００８は、連続時間ゲイン、およびいくつかの実施形態によると、Ａ／Ｄコンバータ１００４およびスイッチングデバイス１００６により導入されるエイリアス影響を低減する、ローパスまたはバンドパスフィルタリングのいずれかを含む。他の実施形態によると、周波数選択的ネットワークがエイリアス防止特性を有している場合、フィードバックパスにおけるフィルタリングは必要でない。これは、いくつかのアナログ周波数選択的ネットワーク、またはｆ_sに対してオーバーサンプリングされたサンプリングされた周波数選択的ネットワークの場合である。しかし、アナログネットワークがエイリアス防止特性を有していない場合またはサンプリングされたネットワークが同一のｆ_sを用いている場合、フィードバックパスにおけるフィルタリングが、そのエイリアス防止効果のために採用される。スイッチングデバイス１００６の出力からの連続的な且つ状態フィードバックおよびその様々な組み合わせは、周波数選択的ネットワーク１００２内の中間点から導入され得ることもまた理解される。このようなフィードバックの実施例を、図３〜図６を参照して述べた特定の実施形態の第２および第３の積分器段に関して示す。本発明はアナログ入力の処理に限定されないこともまた留意されるべきである。すなわち、本発明の様々な実施形態は、入力インターフェースに対する僅かな調整のみによりディジタル入力を処理するように構成され得る。例えば、図１１に示すディジタルパワー増幅でのアプリケーションにおいて、ディジタルシグマ −デルタ変調器１１００は、１６ビットのディジタル入力（ブロック１１０１における適切な補間およびアンサンプリングの後）を受け取り、変調器１１００の出力において単一ビットに変換する。変調器１１００は様々なディジタル、オーバーサンプリング、ノイズ整形プロセッサのいずれかであり得ること、および必要な補間／アップサンプリング（ブロック１１０１）は様々な周知の技術によって達成され得ることが理解される。変調器１１０２は、変調器１１００から入力された単一ビットを受け取って上述したようにパワー増幅を行う、本発明によって設計された混合信号プロセッサである。変調器１１０２は、１ビット信号がパワースイッチング段に直接入力された場合に導入されるパワースイッチング関連の歪みを補正する。同期クロックが混合信号プロセッサ１１０２に使用可能でない場合、クロックを回復させるために位相同期ループが採用され得る。あるいは、混合信号プロセッサ１１０２は、例えば、連続時間積分器などのエイリアス防止特性を有する場合に非同期的に動作し得る。図１１を参照して述べた原理は、シグマ−デルタディジタル−アナログ変換においても用いられ得る。以前のディジタル−アナログ解法は典型的には、シグマ −デルタ変調器または他のディジタル、オーバーサンプリング、ノイズ整形プロセッサから１ビット入力を受け取り、１ビット入力をアナログ信号に変換する積分器を用いる。しかし、アナログ信号は、一部には積分器段の開ループの性質のために、様々なアナログドメイン欠陥の影響を受けやすい。これらの欠陥を補正するためにアナログ積分器段に代えて、本発明の混合信号プロセッサが用いられ得る。従って、本明細書に記載した信号処理技術およびデバイスはこのような広い適用、例えば、ＰＷＭが用いられる何れの場所にも用いられ得るため、本発明の範囲は、明細書に記載の実施形態に限定されるべきではなく、添付の請求の範囲を参照して決定されるべきである。

Claims

【特許請求の範囲】１．フィードバックループ中にあり、入力を有する少なくとも１つの積分器段と、該フィードバックループ中にあり、該少なくとも１つの積分器段に結合された離散時間サンプリング段であって、離散的な時間区間のみにおいてサンプル周波数でアナログ信号をサンプリングする、離散時間サンプリング段と、該フィードバックループ中にあり、該サンプリング段に結合されたスイッチング段であって、入力および出力を有するスイッチング段と、該スイッチング段の出力から該少なくとも１つの積分器段の入力までの連続時間フィードバックパスであって、該フィードバックループを閉じ、該フィードバックループはさらに該サンプル周波数に対応するエイリアス効果を減少させる手段を有している、連続時間フィードバックパスと、を有する、オーバーサンプリングされたノイズ整形混合信号プロセッサ。２．前記連続時間フィードバックパスに結合された少なくとも１つの加算器および、連続時間フィードバックおよび状態フィードバックの組み合わせを前記複数の積分器段のうち少なくとも１つに提供する状態フィードバックパスをさらに有する、請求項１に記載のオーバーサンプリングされたノイズ整形混合信号プロセッサ。３．前記減少手段は、前記連続時間フィードバックパス中にエイリアス防止フィルタを有する、請求項１に記載のオーバーサンプリングされたノイズ整形混合信号プロセッサ。４．前記プロセッサは複数の積分器段を有し、該複数の積分器段のうち少なくとも１つは連続時間積分器を有している、請求項１に記載のオーバーサンプリングされたノイズ整形混合信号プロセッサ。５．前記プロセッサは複数の積分器段を有し、該複数の積分器段のうち少なくとも１つはサンプリングされた積分器を有している、請求項１に記載のオーバーサンプリングされたノイズ整形混合信号プロセッサ。６．前記サンプリングされた積分器は、前記サンプル周波数についてオーバーサンプリングされている、請求項１に記載のオーバーサンプリングされたノイズ整形混合信号プロセッサ。７．色調除去のためにディザリング信号を導入する手段をさらに有する、請求項１に記載のオーバーサンプリングされたノイズ整形混合信号プロセッサ。８．フィードバックループ中にあり、入力を有する第１の積分器段と、該フィードバックループ中にあり、該第１の積分器段に結合された、入力を有する第２の積分器段と、該フィードバックループ中にあり、該第２の積分器段に結合された比較器段と、該フィードバックループ中にあり、該比較器段に結合された入力および出力を有する、電力スイッチング段と、該電力スイッチング段の出力から該第１および第２の積分器段のうち少なくとも１つの入力までの連続時間フィードバックパスであって、これにより該フィードバックループを閉じ、該フィードバックループはさらにサンプル周波数に対応するエイリアス効果を減少させる手段を有している、連続時間フィードバックパスと、を有する、スイッチング電力増幅器。９．フィードバックループ中にあり、入力を有する第１の積分器段と、該フィードバックループ中にあり、該第１の積分器段に結合された、入力を有する第２の積分器段と、該フィードバックループ中にあり、該第２の積分器段に結合された離散時間比較器段と、該フィードバックループ中にあり、該比較器段に結合された入力および出力を有する、電力スイッチング段と、該電力スイッチング段の出力から該第１および第２の積分器段のうち少なくとも１つの入力までの連続時間フィードバックパスであって、これにより該フィードバックループを閉じ、該フィードバックループはさらにサンプル周波数に対応するエイリアス効果を減少させる手段を有している、連続時間フィードバックパスと、を有する、スイッチング電力増幅器。１０．前記プロセッサは複数の積分器段を有し、該プロセッサは前記スイッチング段の入力から前記複数の積分器段のうち少なくとも１つまでの状態フィードバックパスをさらに有している、請求項１に記載のオーバーサンプリングされたノイズ整形混合信号プロセッサ。１１．前記連続時間フィードバックパス、前記状態フィードバックパス、ならびに前記第１および第２の積分器段のうち少なくとも１つの入力に結合され、これらに連続時間フィードバックおよび状態フィードバックの組み合わせを提供する加算器をさらに有する、請求項１０に記載のスイッチング電力増幅器。１２．前記減少手段は、前記連続時間フィードバックパス中にエイリアス防止フィルタを有する、請求項９に記載のスイッチング電力増幅器。１３．前記電力スイッチング段は複数のＤＭＯＳトランジスタを有する、請求項９に記載のスイッチング電力増幅器。１４．前記複数のＤＭＯＳ増幅器は、Ｈブリッジ構成に設けられている、請求項１３に記載のスイッチング電力増幅器。１５．色調除去のためにディザリング信号を導入する手段をさらに有する、請求項９に記載のスイッチング電力増幅器。１６．フィードバックループ中にあり、入力を有する第１の積分器段と、該フィードバックループ中にあり、該第１の積分器段に結合された、入力を有する第２の積分器段と、該フィードバックループ中にあり、該第２の積分器段に結合された、入力を有する第３の積分器段と、該フィードバックループ中にあり、該第３の積分器段に結合された離散比較器段と、該フィードバックループ中にあり、該比較器段に結合された入力および出力を有する、電力スイッチング段と、該電力スイッチング段の出力から該第１、第２および第３の積分器段のうち少なくとも１つの入力までの連続時間フィードバックパスであって、これにより該フィードバックループを閉じ、該フィードバックループはさらにサンプル周波数に対応するエイリアス効果を減少させる手段を有している、連続時間フィードバックパスと、を有する、スイッチング電力増幅器。１７．前記連続時間フィードバックパス、ならびに前記第１、第２および第３の積分器段のうち少なくとも１つの入力に結合された加算器と、前記電力スイッチング段から該加算器までの状態フィードバックパスと、をさらに有し、該加算器は、該第１、第２および第３の積分器段のうち少なくとも１つの入力に、連続時間フィードバックおよび状態フィードバックの組み合わせを提供する、請求項１６に記載のスイッチング電力増幅器。１８．前記減少手段は、前記連続時間フィードバックパス中にエイリアス防止フィルタを有する、請求項１６に記載のスイッチング電力増幅器。１９．前記電力スイッチング段は複数のＤＭＯＳトランジスタを有する、請求項１６に記載のスイッチング電力増幅器。２０．前記複数のＤＭＯＳ増幅器は、Ｈブリッジ構成に設けられている、請求項１９に記載のスイッチング電力増幅器。２１．色調除去のためにディザリング信号を導入する手段をさらに有する、請求項１６に記載のスイッチング電力増幅器。２２．入力信号を周波数選択的ネットワークに導入することにより周波数選択された信号を発生する工程と、該周波数選択された信号を、離散的な時間区間のみにおいて所定のサンプル周波数でサンプリングすることにより、サンプル信号を生成する工程と、該サンプル信号をスイッチングすることにより、連続時間出力信号を生成する工程と、該連続時間出力信号を該周波数選択的ネットワークにフィードバックすることにより、ノイズ整形信号を生成する工程と、を包含する、信号処理方法。２３．前記導入工程は、少なくとも１つの積分器段によって行われ、前記方法はさらに、前記サンプルを該少なくとも１つの積分器段にフィードバックする工程を包含する、請求項２２に記載の方法。２４．前記連続時間出力信号と前記サンプル信号とを組み合わせることにより、組み合わせられたフィードバック信号を生成する工程と、該組み合わせられたフィードバック信号を前記少なくとも１つの積分器段にフィードバックする工程と、をさらに包含する、請求項２３に記載の方法。２５．エイリアス効果を減少させる工程をさらに包含する、請求項２２に記載の方法。２６．前記減少工程は、前記連続時間出力信号を、前記周波数選択的ネットワークへの前記フィードバック前に、エイリアス防止フィルタでフィルタリングすることを包含する、請求項２５に記載の方法。２７．前記周波数選択的ネットワークは少なくとも１つのサンプル化段を有しており、前記減少工程は、前記少なくとも１つのサンプリングされた段を前記サンプル周波数についてオーバーサンプリングすることを包含する、請求項２５に記載の方法。２８．前記周波数選択的ネットワークは少なくとも１つの積分器段を有しており、前記減少工程は、該少なくとも１つの積分器段にエイリアス防止特性を与えることを包含する、請求項２５に記載の方法。２９．色調除去のために前記周波数選択された信号にディザリング信号を導入する工程をさらに包含する、請求項２２に記載の方法。３０．前記入力信号はアナログ信号を包含する、請求項２２に記載の方法。３１．前記入力信号はデジタル信号を包含する、請求項２２に記載の方法。３２．フィードバックループ中の周波数選択的ネットワークと、該フィードバックループ中にあり、サンプル周波数でサンプリングされるサンプリングアナログ−デジタル変換器と、該サンプリングアナログ−デジタル変換器によって駆動されるように結合され、連続時間出力信号を生成するスイッチングデバイスと、該連続時間出力信号を連続的に感知し、該周波数選択的ネットワークにフィードバックすることにより、該フィードバックループ中におけるノイズおよび歪み補正ならびにノイズ整形を行う手段と、を有する、信号処理回路。３３．前記周波数選択的ネットワークは、エイリアス防止特性を有するアナログ周波数選択的ネットワークである、請求項３２に記載の信号処理回路。３４．前記周波数選択的ネットワークはアナログ周波数選択的ネットワークであり、前記感知およびフィードバック手段はエイリアス防止フィルタを有する、請求項３２に記載の信号処理回路。３５．前記周波数選択的ネットワークはサンプリングされた周波数選択的ネットワークである、請求項３２に記載の信号処理回路。３６．前記サンプル化周波数選択的ネットワークは、前記サンプル周波数についてオーバサンプリングされている、請求項３５に記載の信号処理回路。３７．前記感知およびフィードバック手段はエイリアス防止フィルタを有する、請求項３５に記載の信号処理回路。３８．前記周波数選択的ネットワークは少なくとも１つの積分器段を有する、請求項３２に記載の信号処理回路。３９．前記周波数選択的ネットワークは少なくとも１つの共振器段を有する、請求項３２に記載の信号処理回路。４０．前記サンプリングアナログ−デジタル変換器は、２レベル量子化器を有する、請求項３２に記載の信号処理回路。４１．前記サンプリングアナログ−デジタル変換器は、ｎレベル量子化器を有する、請求項３２に記載の信号処理回路。４２．前記周波数選択的ネットワークは、アナログ入力信号を受け取るように構成された、請求項３２に記載の信号処理回路。４３．前記周波数選択的ネットワークは、デジタル入力信号を受け取るように構成された、請求項３２に記載の信号処理回路。４４．前記サンプリングアナログ−デジタル変換器からのサンプリングされた信号を、前記周波数選択的ネットワーク内の少なくとも１つの中間ポイントにフィードする第２のフィードバック手段をさらに有する、請求項３２に記載の信号処理回路。４５．フィードバックループ中にあり、入力を有する少なくとも１つの積分器段と、該フィードバックループ中にあり、該少なくとも１つの積分器段に結合されたサンプリング段であって、サンプル周波数でアナログ信号をサンプリングする、サンプリング段と、該フィードバックループ中にあり、該サンプリング段に結合されたスイッチング段であって、入力および出力を有するスイッチング段と、該スイッチング段の出力から該少なくとも１つの積分器段の入力までの連続時間フィードバックパスであって、該フィードバックループを閉じ、該フィードバックループはさらに該サンプル周波数に対応するエイリアス効果を減少させる手段を有している、連続時間フィードバックパスと、を有するオーバーサンプリングされたノイズ整形混合信号プロセッサであって、該プロセッサは複数の積分器段を有し、該プロセッサはさらに、該スイッチング段の入力から該複数の積分器段のうち少なくとも１つまでの状態フィードバックパスを有している、オーバーサンプリングされたノイズ整形混合信号プロセッサ。４６．前記連続時間フィードバックパスに結合された少なくとも１つの加算器および、連続時間フィードバックおよび状態フィードバックの組み合わせを前記複数の積分器段のうち少なくとも１つに提供する状態フィードバックパスをさらに有する、請求項４５に記載のオーバーサンプリングされたノイズ整形混合信号プロセッサ。４７．前記プロセッサは複数の積分器段を有し、該複数の積分器段のうち少なくとも１つはサンプル化積分器を有している、請求項45に記載のオーバーサンプリングされたノイズ整形混合信号プロセッサ。４８．前記サンプリング積分器は、前記サンプル周波数についてオーバーサンプルされている、請求項４７に記載のオーバーサンプリングされたノイズ整形混合信号プロセッサ。４９．色調除去のためにディザリング信号を導入する手段をさらに有する、請求項４８に記載のオーバーサンプリングされたノイズ整形混合信号プロセッサ。５０．入力信号を周波数選択的ネットワークに導入することにより周波数選択された信号を発生する工程と、該周波数選択された信号を、時間区間をおいてサンプル周波数でサンプリングすることにより、サンプル信号を生成する工程と、該サンプル信号をスイッチングすることにより、連続時間出力信号を生成する工程と、エイリアス効果を減少させて該連続時間出力信号を該周波数選択的ネットワークにフィードバックすることにより、ノイズ整形信号を生成する工程と、を包含する信号処理方法であって、該周波数選択的ネットワークは少なくとも１つのサンプル化段を有しており、該減少工程は該少なくとも１つのサンプル化段を前記サンプル周波数についてオーバーサンプルすることを包含する、方法。５１．入力信号を周波数選択的ネットワークに導入することにより、周波数選択された信号を発生する工程と、該周波数選択された信号を、時間区間をおいてサンプル周波数でサンプリングすることにより、サンプル信号を生成する工程と、該サンプル信号をスイッチングすることにより、連続時間出力信号を生成する工程と、該連続時間出力信号を該周波数選択的ネットワークにフィードバックすることにより、ノイズ整形信号を生成する工程と、色調除去のために該周波数選択された信号にディザリング信号を導入する手段と、を包含する、信号処理方法。