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JP2001345205A - Method of forming thin-film resistor element in printed board, thin-film resistor element and thin-film capacitor element - Google Patents

Method of forming thin-film resistor element in printed board, thin-film resistor element and thin-film capacitor element

Info

Publication number
JP2001345205A
JP2001345205A JP2001102412A JP2001102412A JP2001345205A JP 2001345205 A JP2001345205 A JP 2001345205A JP 2001102412 A JP2001102412 A JP 2001102412A JP 2001102412 A JP2001102412 A JP 2001102412A JP 2001345205 A JP2001345205 A JP 2001345205A
Authority
JP
Japan
Prior art keywords
layer
thin
film resistor
thin film
printed circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001102412A
Other languages
Japanese (ja)
Inventor
Motoshi Shindo
素志 真道
Keishi Segawa
恵嗣 瀬川
Mitsuru Otsuki
充 大槻
Shigeru Michiwaki
茂 道脇
Koichi Kamiyama
孝一 神山
Hisanori Yoshimizu
久典 吉水
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Victor Company of Japan Ltd
Original Assignee
Victor Company of Japan Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Victor Company of Japan Ltd filed Critical Victor Company of Japan Ltd
Priority to JP2001102412A priority Critical patent/JP2001345205A/en
Publication of JP2001345205A publication Critical patent/JP2001345205A/en
Priority to US10/113,621 priority patent/US20020171530A1/en
Pending legal-status Critical Current

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  • Apparatuses And Processes For Manufacturing Resistors (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Manufacturing Of Printed Circuit Boards (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide a method of forming a thin-film resistor in a printed board in which the thin-film resistor, in which size and thickness are controlled with high accuracy, can be formed. SOLUTION: The method of forming the thin-film resistor element 10 in the printed board 12 has a thin-film resistance-layer forming process, in which a thin-film resistance layer 26 having fixed thickness is formed by a dry process used for a semiconductor process or the like on an insulating layer 14 on the printed board, a conductive-layer forming process, in which a conductive layer 28 is formed onto the thin-film resistance layer, and a thin-film resistor forming process, in which the thin-film resistor 16 having a fixed resistance value is formed between at least two conductive-layer pads 18 by forming the conductive- layer pads by selectively etching the conductive layer. Accordingly, the thin-film resistor, in which size and thickness are controlled with high accuracy, can be formed. The upper and lower electrode layers are formed by interposing a dielectric layer on the inside by using the same technique, and a thin-film capacitor can also be formed.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、プリント基板にお
ける薄膜抵抗体素子の形成方法、薄膜抵抗体素子及び薄
膜コンデンサ素子に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a thin film resistor on a printed circuit board, a thin film resistor, and a thin film capacitor.

【0002】[0002]

【従来の技術】一般に、各種電子機器等に用いられるプ
リント基板は、更なる小型化及び軽量化が求められてお
り、その中でも抵抗体をどのように組み込むかは、その
抵抗値の精度を維持しつつ小型化する要請と相まって、
重要なことである。このような抵抗体を形成する方法の
一例として、例えばセラミック基板を用いた場合には、
このセラミック基板の表面の配線上に抵抗ペーストを印
刷法によって塗布し、抵抗体を形成することは広く一般
的に行われている。この印刷法によって形成した抵抗体
を、印刷抵抗体と呼ぶ。
2. Description of the Related Art In general, printed circuit boards used in various electronic devices and the like are required to be further reduced in size and weight. Among them, how to incorporate a resistor maintains the accuracy of the resistance value. Together with the demand for miniaturization
It is important. As an example of a method of forming such a resistor, for example, when a ceramic substrate is used,
It is common practice to apply a resistive paste on the wiring on the surface of the ceramic substrate by a printing method to form a resistor. A resistor formed by this printing method is called a print resistor.

【0003】このような印刷抵抗体の製造方法について
図20を参照して説明する。図20において、2はセラ
ミック基板であり、その表面は絶縁層(絶縁状態)とな
っている。まず、このセラミック基板2上にAg−Pd
ペースト等よりなる導電ペーストを印刷法によって塗布
することによって所定の間隔だけ離間された導電層パッ
ド4を形成する(図20(A))。次に、上記離間され
た導電層パッド4間をつなぐようにして抵抗ペーストを
印刷法によって塗布することによって、印刷抵抗体6を
形成する。
A method for manufacturing such a printed resistor will be described with reference to FIG. In FIG. 20, reference numeral 2 denotes a ceramic substrate, the surface of which is an insulating layer (insulated state). First, Ag-Pd is placed on the ceramic substrate 2.
A conductive paste made of a paste or the like is applied by a printing method to form conductive layer pads 4 separated by a predetermined distance (FIG. 20A). Next, a printed resistor 6 is formed by applying a resistive paste by a printing method so as to connect the separated conductive layer pads 4.

【0004】[0004]

【発明が解決しようとする課題】ところで、上記印刷抵
抗体6の抵抗値は、上記抵抗ペーストの塗布形成サイ
ズ、すなわち抵抗長L、抵抗幅W(図示せず)、膜厚t
に依存する。このように印刷抵抗体6の寸法サイズによ
り抵抗値が変化するので、次のような問題があった。ま
ず、上記導電ペーストや抵抗ペーストをスクリーン印刷
する際に、このニジミ、印刷ズレ等が発生することは避
け難く、印刷抵抗体6の抵抗値がばらついてしまう、と
いう問題があった。また、特に上記抵抗ペーストの膜厚
は、スキージ圧、スキージ角度等の印刷条件や抵抗ペー
ストの粘度等の管理が難しいことからバラツキが大き
く、その結果、印刷抵抗体6の抵抗値のバラツキを更に
助長してしまう、といった問題もあった。
By the way, the resistance value of the printed resistor 6 is determined by the applied size of the resistor paste, that is, the resistance length L, the resistance width W (not shown), and the film thickness t.
Depends on. As described above, since the resistance value changes depending on the size of the printed resistor 6, the following problem occurs. First, when screen printing is performed on the conductive paste or the resistive paste, it is difficult to avoid the occurrence of bleeding, printing deviation, and the like, and there has been a problem that the resistance value of the printed resistor 6 varies. In particular, the thickness of the resistor paste varies greatly because printing conditions such as squeegee pressure and squeegee angle, and the viscosity of the resistor paste are difficult to control. As a result, the variation in the resistance value of the printed resistor 6 further increases. There was also a problem that it would be encouraged.

【0005】また、導電層パッド4が銅の場合には、こ
れとのオーミックコンタクトが取りにくく、導電層パッ
ド4の接点部で余計な抵抗を持ってしまうため、印刷抵
抗体6の形成後、設計値通りの抵抗値を得にくい、とい
った問題もある。このため、この抵抗値が設定値に対し
±30%程度とバラツキが大きくなるのが一般的である
ので、そのため最終段階でトリミング等による抵抗値の
調整が必要になる不都合もあった。また、上述のような
小型、薄膜化の要請は、抵抗のみならず、コンデンサ素
子にもあった。この要請に対応したコンデンサ素子とし
て、例えば特開平9−116247号公報に開示された
ものが知られている。ここで開示されているものは、絶
縁層に開口部を設けてここに誘電体ペーストを埋め込
み、このペーストを上下電極で挟むことによってコンデ
ンサを形成するものである。しかしながら、通常、絶縁
層の厚みは数十μm以上あるため、誘電体の膜厚が厚
く、高容量には不利である。本発明は、以上のような問
題点に着目し、これを有効に解決すべく創案されたもの
であり、その目的は寸法や厚さが高精度にコントロール
された薄膜抵抗体を形成することができるプリント基板
における薄膜抵抗体の形成方法、薄膜抵抗体及び薄膜コ
ンデンサ素子を提供することにある。
When the conductive layer pad 4 is made of copper, ohmic contact with the conductive layer pad 4 is difficult to make, and the contact portion of the conductive layer pad 4 has an extra resistance. There is also a problem that it is difficult to obtain a resistance value as designed. For this reason, the resistance value generally has a large variation of about ± 30% with respect to the set value. Therefore, there is a disadvantage that the resistance value needs to be adjusted by trimming or the like in the final stage. In addition, the demand for miniaturization and thinning as described above has been placed not only on resistors but also on capacitor elements. As a capacitor element corresponding to this request, for example, a capacitor element disclosed in Japanese Patent Application Laid-Open No. Hei 9-116247 is known. In this case, a capacitor is formed by providing an opening in an insulating layer, filling a dielectric paste in the opening, and sandwiching the paste between upper and lower electrodes. However, since the thickness of the insulating layer is usually several tens μm or more, the thickness of the dielectric is large, which is disadvantageous for high capacity. The present invention has been made in view of the above problems, and has been made in order to effectively solve the problems. The purpose of the present invention is to form a thin film resistor whose dimensions and thickness are controlled with high precision. It is an object of the present invention to provide a method of forming a thin film resistor on a printed circuit board, a thin film resistor, and a thin film capacitor element.

【0006】[0006]

【課題を解決するための手段】請求項1に係る発明によ
れば、プリント基板における薄膜抵抗体素子の形成方法
において、前記プリント基板上の絶縁層の上に半導体プ
ロセス等に用いられるドライプロセスにより所定の厚さ
の薄膜抵抗層を形成する薄膜抵抗層形成工程と、前記薄
膜抵抗層の上に導電層を形成する導電層形成工程と、前
記導電層を選択的にエッチングして少なくとも2つの導
電層パッドを形成することにより前記導電層パッド間に
所定の抵抗値の薄膜抵抗体を形成する薄膜抵抗体形成工
程とを有するようにしたものである。これにより、膜厚
の精度の高い薄膜抵抗層を形成でき、しかもフォトリソ
法により導電層パッドを形成しているのでその平面的な
寸法精度も高くでき、結果的に、薄膜抵抗体の抵抗値の
バラツキを抑えて、これを高い精度で制御することが可
能となる。
According to a first aspect of the present invention, in a method of forming a thin film resistor element on a printed circuit board, a dry process used for a semiconductor process or the like is formed on an insulating layer on the printed circuit board. Forming a thin-film resistance layer having a predetermined thickness; forming a conductive layer on the thin-film resistance layer; and selectively etching the conductive layer to form at least two conductive layers. Forming a thin film resistor having a predetermined resistance value between the conductive layer pads by forming layer pads. As a result, a thin-film resistance layer with high film thickness accuracy can be formed, and since the conductive layer pads are formed by the photolithography method, the planar dimensional accuracy can be increased. As a result, the resistance value of the thin-film resistor can be improved. Variations can be suppressed and controlled with high accuracy.

【0007】この場合、請求項2に規定するように、前
記薄膜抵抗体は、コア材上に絶縁層とパターン化された
導電層とを順次積層するビルドアップ基板またはビルド
アップ多層基板の形成時に作られるようにしてもよい。
請求項3に係る発明は、上記請求項1の方法発明により
製造された薄膜抵抗体を規定したものであり、すなわ
ち、プリント基板における薄膜抵抗体素子において、前
記プリント基板上の絶縁層の上に半導体プロセス等に用
いられるドライプロセスにより形成された所定の厚さの
薄膜抵抗層と、前記薄膜抵抗体を形成するために前記薄
膜抵抗層の上に離間させて形成された少なくとも2つの
導電層パッドとを備える。この場合、請求項4に規定す
るように、前記薄膜抵抗体が、内層に設けられた薄膜抵
抗体の場合には、この薄膜抵抗体の上部、またはこの近
傍の導電層の上部の絶縁層には、放熱用の凹部が形成さ
れるようしてもよい。これによれば、薄膜抵抗体より発
生する熱の放熱性を高めることが可能となる。請求項5
に係る発明によれば、プリント基板における薄膜コンデ
ンサ素子において、前記プリント基板上の絶縁層の上に
半導体プロセス等に用いられるドライプロセスにより形
成された所定の厚さの下部電極層と、前記下部電極層上
に前記ドライプロセスにより形成された誘電体層と、前
記誘電体層上に前記ドライプロセスにより形成された上
部電極層とを備え、前記下部電極層は前記上部電極層よ
りも水平方向に延ばされて下部電極引き出し用パッドに
接続されていることを特徴とするプリント基板における
薄膜コンデンサ素子である。これにより、薄膜や平面的
な寸法精度の高い上部、下部電極層や誘電体層を形成で
き、結果的に、容量値のバラツキを抑えて、これを高い
精度で制御することが可能となる。この場合、例えば請
求項6に規定するように、前記上部電極層の上面と前記
下部電極引き出し用パッドの上面は実質的に同一高さに
なされている。また、例えば請求項7に規定するよう
に、前記プリント基板上の絶縁層は、請求項3または4
に規定される薄膜抵抗体素子が形成されている絶縁層と
同一であり、前記薄膜抵抗体素子と同一面側に設けられ
ている。
In this case, as defined in claim 2, the thin-film resistor is used for forming a build-up substrate or a build-up multilayer substrate in which an insulating layer and a patterned conductive layer are sequentially laminated on a core material. It may be made.
According to a third aspect of the present invention, there is provided a thin film resistor manufactured by the method according to the first aspect of the present invention. That is, in a thin film resistor element on a printed board, the thin film resistor is provided on an insulating layer on the printed board. A thin-film resistance layer having a predetermined thickness formed by a dry process used in a semiconductor process or the like; and at least two conductive layer pads formed separately on the thin-film resistance layer to form the thin-film resistor And In this case, as described in claim 4, when the thin film resistor is a thin film resistor provided in an inner layer, the thin film resistor may be provided on an insulating layer above the thin film resistor or on a conductive layer near the thin film resistor. May be formed with a concave portion for heat radiation. According to this, it is possible to enhance the heat dissipation of the heat generated from the thin film resistor. Claim 5
According to the invention according to the present invention, in the thin film capacitor element on the printed board, the lower electrode layer having a predetermined thickness formed by a dry process used in a semiconductor process or the like on the insulating layer on the printed board; A dielectric layer formed on the layer by the dry process; and an upper electrode layer formed on the dielectric layer by the dry process, wherein the lower electrode layer extends more horizontally than the upper electrode layer. A thin-film capacitor element on a printed circuit board, which is connected to a lower electrode lead-out pad. As a result, a thin film, upper and lower electrode layers and a dielectric layer having high planar dimensional accuracy can be formed, and as a result, it is possible to suppress variations in capacitance values and control them with high accuracy. In this case, the upper surface of the upper electrode layer and the upper surface of the lower electrode lead-out pad are substantially at the same height. Further, for example, as defined in claim 7, the insulating layer on the printed circuit board is provided in claim 3 or 4.
And is provided on the same surface side as the thin-film resistor element.

【0008】[0008]

【発明の実施の形態】以下に、本発明に係るプリント基
板における薄膜抵抗体素子の形成方法、薄膜抵抗体素子
及び薄膜コンデンサ素子の一実施例を添付図面に基づい
て詳述する。図1は本発明に係る薄膜抵抗体素子の第1
実施例を示す斜視図、図2は本発明に係る薄膜抵抗体素
子の第2実施例を示す斜視図、図3は本発明に係る薄膜
抵抗体素子の第3実施例を示す断面図である。本発明
は、スクリーン印刷方法を用いた従来の方法とは全く異
なる方法を用いて薄膜抵抗体を形成するものである。図
1(A)に示すように、この薄膜抵抗体素子10は、プ
リント基板12の表面にある絶縁層14上に形成され
る。この場合、この絶縁層14はプリント基板12自体
の表面の絶縁層の場合もあるし、プリント基板12上に
複数層に亘ってビルドアップ層の形成を行なった後の絶
縁層の場合もあり、いずれの絶縁層の場合でも適用でき
る。尚、実際のプリント基板12の基本構成は、コア材
上に、例えば銅よりなる層パターンが形成されている
が、図示例ではこの層パターンの記載を省略している。
この場合、絶縁層14は、上記層パターンよりも上層に
形成されている。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of a method for forming a thin film resistor element on a printed circuit board, a thin film resistor element and a thin film capacitor element according to the present invention will be described below in detail with reference to the accompanying drawings. FIG. 1 shows a first example of a thin film resistor element according to the present invention.
FIG. 2 is a perspective view showing a second embodiment of the thin-film resistor element according to the present invention, and FIG. 3 is a cross-sectional view showing a third embodiment of the thin-film resistor element according to the present invention. . According to the present invention, a thin film resistor is formed using a method completely different from a conventional method using a screen printing method. As shown in FIG. 1A, the thin-film resistor element 10 is formed on an insulating layer 14 on the surface of a printed circuit board 12. In this case, the insulating layer 14 may be an insulating layer on the surface of the printed circuit board 12 itself, or may be an insulating layer after a build-up layer is formed over a plurality of layers on the printed circuit board 12; Any of the insulating layers can be applied. In the actual basic configuration of the printed circuit board 12, a layer pattern made of, for example, copper is formed on the core material, but the illustration of the layer pattern is omitted in the illustrated example.
In this case, the insulating layer 14 is formed above the layer pattern.

【0009】上記薄膜抵抗体素子10は、この絶縁層1
4の上面に、図示例では所定の厚さtで例えば長方形状
にパターン形成された薄膜抵抗体16と、この薄膜抵抗
体16の両端部上に形成された例えばCuよりなる一対
の導電層パッド18とにより主に構成されている。この
薄膜抵抗体素子10の抵抗値は、薄膜抵抗体16の厚さ
t及びパターンサイズ、詳しくは抵抗幅Wと抵抗長L
(一対の導電層パッド18の対向面間の距離)とに依存
する。上記薄膜抵抗体16を形成するには、半導体プロ
セス等に用いられるドライプロセスが使用される。この
ドライプロセスによる成膜方法には、スパッタ法、イオ
ンプレーティング法、蒸着法、CVD法等がある。ドラ
イプロセスによる成膜の特長は、従来用いていたスクリ
ーン印刷法に比べて、膜厚のコントロールがし易いた
め、所定の膜厚に精度良く成膜することが可能である。
また、ドライプロセスでは、パターニング方法にフォト
リソがあるが、これもスクリーン印刷法に比べて、パタ
ーン精度がよい。
The above-mentioned thin-film resistor element 10 is made of the insulating layer 1
On the upper surface of the thin film resistor 4, a thin film resistor 16 having a predetermined thickness t in the illustrated example and patterned in a rectangular shape, for example, and a pair of conductive layer pads made of Cu, for example, formed on both ends of the thin film resistor 16 18 mainly. The resistance value of the thin-film resistor element 10 is determined by the thickness t and the pattern size of the thin-film resistor 16, specifically, the resistance width W and the resistance length L.
(The distance between the opposing surfaces of the pair of conductive layer pads 18). To form the thin film resistor 16, a dry process used in a semiconductor process or the like is used. As a film forming method by this dry process, there are a sputtering method, an ion plating method, an evaporation method, a CVD method and the like. One of the features of the film formation by the dry process is that the film thickness can be easily controlled as compared with the screen printing method used conventionally, so that the film can be formed with a predetermined film thickness with high accuracy.
In the dry process, there is photolithography as a patterning method, which also has better pattern accuracy than the screen printing method.

【0010】また、一対の導電層パッド18を形成する
には、表面全体に導電層を形成し、この導電層のみを選
択的(薄膜抵抗体16の層を残して導電層のみをエッチ
ング)、かつ所定サイズ(抵抗長L×抵抗幅W)にエッ
チングすることで、下層の薄膜抵抗体16の層を露出さ
せて薄膜抵抗体16を形成し、これにより任意の抵抗値
に設定することができる。以上により、ドライプロセス
によってスクリーン印刷法よりも精度の高い薄膜抵抗体
16を形成することができる。尚、上記薄膜抵抗体16
等は、絶縁層例えば樹脂と導電層パッド18を形成する
導電層例えばCuとの密着性をとるためのコンタクト層
を利用して形成することができる。
In order to form a pair of conductive layer pads 18, a conductive layer is formed on the entire surface, and only this conductive layer is selectively (only the conductive layer is etched leaving the thin film resistor 16 layer). In addition, by etching to a predetermined size (resistance length L × resistance width W), the lower layer of the thin-film resistor 16 is exposed to form the thin-film resistor 16, whereby an arbitrary resistance value can be set. . As described above, the thin film resistor 16 having higher accuracy than the screen printing method can be formed by the dry process. The thin film resistor 16
And the like can be formed by using an insulating layer, such as a resin, and a contact layer for obtaining adhesion between the conductive layer, which forms the conductive layer pad 18, such as Cu.

【0011】本出願人が、先の出願(特願平11−95
469号)でも触れたように、ファインパターン化によ
り導電層と絶縁層の密着性が落ちるため、従来の表面処
理方法では十分な密着性がとれないので、絶縁層と導電
層の間にドライプロセスによるコンタクト層を形成する
ことを提案した。このコンタクト層にパターニングを施
してこれを薄膜抵抗体16とする。この薄膜抵抗体16
の材料としては、Ni、Ni−Cr、Ni−Cuなど様
々な抵抗材料を適用することが可能である。このよう
に、図1(A)に示す第1実施例の薄膜抵抗体素子10
は基本モデルを示しており、図1(B)に示す薄膜抵抗
体素子10Aは、例えば薄膜抵抗体16の幅W2を変え
た実施例を示している。図2に示す第2実施例は、中央
の導電層パッド18Aを共通にして例えば図1(A)に
示す形状の薄膜抵抗体素子10と図1(B)に示す形状
の薄膜抵抗体素子10Aとを直列に接続した実施例を示
している。それぞれの抵抗長さを、L1及びL2として
表している。
[0011] The present applicant has filed an earlier application (Japanese Patent Application No. 11-95).
No. 469), the adhesion between the conductive layer and the insulating layer is reduced by the fine patterning, and the conventional surface treatment method cannot provide sufficient adhesiveness. It has been proposed to form a contact layer by the following method. This contact layer is patterned to form a thin film resistor 16. This thin film resistor 16
, Various resistance materials such as Ni, Ni—Cr, and Ni—Cu can be applied. Thus, the thin-film resistor element 10 of the first embodiment shown in FIG.
1 shows a basic model, and a thin film resistor element 10A shown in FIG. 1B shows an embodiment in which the width W2 of the thin film resistor 16 is changed, for example. In the second embodiment shown in FIG. 2, the thin film resistor element 10 having the shape shown in FIG. 1A and the thin film resistor element 10A having the shape shown in FIG. Are connected in series. The respective resistance lengths are represented as L1 and L2.

【0012】また、図3に示す第3実施例は、例えばコ
ア材上に絶縁層とパターン化された導電層とを順次積層
するようにして形成されたビルドアップ基板(ビルドア
ップ多層基板を含む)に本発明を適用したものである。
すなわち、下層の薄膜抵抗体16Aと上層の薄膜抵抗体
16Bとが、その間に絶縁層14Aを介在して積層され
ており、上記両薄膜抵抗体16A、16Bの両側は、そ
れぞれ例えばCuよりなる導電層パッド18Bにより接
続されている。これにより、両薄膜抵抗体16A、16
Bは、並列接続されている。ここでは各薄膜抵抗体16
A、16Bの抵抗長さをそれぞれL3及びL4として表
している。
In the third embodiment shown in FIG. 3, for example, a build-up substrate (including a build-up multilayer substrate) formed by sequentially laminating an insulating layer and a patterned conductive layer on a core material is included. ) To which the present invention is applied.
That is, a lower layer thin film resistor 16A and an upper layer thin film resistor 16B are laminated with an insulating layer 14A interposed therebetween, and both sides of the thin film resistors 16A and 16B are each made of a conductive material made of, for example, Cu. They are connected by layer pads 18B. Thereby, both the thin film resistors 16A, 16A
B is connected in parallel. Here, each thin film resistor 16
The resistance lengths of A and 16B are represented as L3 and L4, respectively.

【0013】次に、上記した薄膜抵抗体素子の製造方法
について図4も参照して説明する。ここではプリント基
板として、例えば板状のコアの表面に銅張を形成してな
るビルドアップ多層基板としてのコア材を用いた場合を
例にとって説明する。図4(A)において20は、樹脂
板等よりなるコア22の表面に銅張24がなされたコア
材(プリント基板)であり、この銅張24は例えばフォ
トリソによるウェットエッチングがなされて内層パター
ン24Aとなっている。この内層パターン24Aの表面
は、黒化処理やソフトエッチング等の表面処理が施され
て、その上にスクリーン印刷等によって、絶縁層14が
形成されている。そして、この絶縁層14に対してドラ
イ、或いはウェットプロセスにより表面処理(粗化或い
は活性化処理)を施す。
Next, a method of manufacturing the above-described thin film resistor element will be described with reference to FIG. Here, an example in which a core material as a build-up multilayer substrate in which a copper-clad is formed on the surface of a plate-shaped core is used as a printed board will be described as an example. In FIG. 4A, reference numeral 20 denotes a core material (printed circuit board) having a surface of a core 22 made of a resin plate or the like and having a copper clad 24 formed thereon. It has become. The surface of the inner layer pattern 24A is subjected to surface treatment such as blackening or soft etching, and the insulating layer 14 is formed thereon by screen printing or the like. Then, the insulating layer 14 is subjected to a surface treatment (roughening or activating treatment) by a dry or wet process.

【0014】次に、図4(B)に示すように、この絶縁
層14上に抵抗体となる材料(例えばNi:99.9%
を使用)をドライプロセス、例えばスパッタ法により成
膜し、所定の厚さ、例えば0.15μm程度の薄膜抵抗
層26を堆積する。この時の成膜条件は、例えば使用ガ
ス=Ar、ガス圧=0.4Pa(3mTorr)、DC
電源出力=400W、温度=常温である。この時、上記
スパッタ法による薄膜抵抗層26の膜厚のバラツキは±
5%程度であり、従来の印刷法による抵抗ペーストの膜
厚のバラツキである±20%に比べて、膜厚精度ははる
かに良好である。また、薄膜抵抗層26のパターン形成
における寸法精度は±5%程度である。次に、この薄膜
抵抗層26でメッキ導通をとり、図4(C)に示すよう
にこの薄膜抵抗層26の上に例えばCuよりなる導電層
28を電気メッキにより形成し、更にフォトリソによっ
て外層となるパターンを形成する。特に、抵抗率の高い
抵抗材料を用いる場合、メッキ導通がとりにくいため、
薄膜抵抗層26の形成後に、薄膜Cu層をスパッタ等で
形成することで、銅メッキが可能となる。この時のパタ
ーニングは、導電層28及び薄膜抵抗層26の両方をエ
ッチングする。例えば導電層Cu/薄膜抵抗層Niの場
合には、塩化第二銅溶液を使用すればこれらを同時にエ
ッチングすることができる。また、導電層28と薄膜抵
抗層26は設計仕様によって別々にエッチングしても良
いし、同時にエッチングしても良い。
Next, as shown in FIG. 4B, a material (for example, Ni: 99.9%
Is formed by a dry process, for example, a sputtering method, and a thin film resistance layer 26 having a predetermined thickness, for example, about 0.15 μm is deposited. The film forming conditions at this time are, for example, gas used = Ar, gas pressure = 0.4 Pa (3 mTorr), DC
Power output = 400 W, temperature = normal temperature. At this time, the variation in the film thickness of the thin-film resistance layer 26 due to the sputtering method is ±
The accuracy of the film thickness is much better than ± 20%, which is about 5%, which is a variation in the film thickness of the resistance paste by the conventional printing method. The dimensional accuracy in pattern formation of the thin-film resistance layer 26 is about ± 5%. Next, plating conduction is established with the thin film resistance layer 26, a conductive layer 28 made of, for example, Cu is formed on the thin film resistance layer 26 by electroplating as shown in FIG. Is formed. In particular, when using a resistive material having a high resistivity, plating continuity is difficult to take.
By forming a thin-film Cu layer by sputtering or the like after the formation of the thin-film resistance layer 26, copper plating becomes possible. In this patterning, both the conductive layer 28 and the thin-film resistance layer 26 are etched. For example, in the case of the conductive layer Cu / thin film resistance layer Ni, if a cupric chloride solution is used, these can be etched simultaneously. Further, the conductive layer 28 and the thin-film resistance layer 26 may be etched separately according to design specifications, or may be etched simultaneously.

【0015】次に、図4(D)に示すように選択エッチ
ングのマスク材として、例えば通常は保護膜として使わ
れているフォトソルダーレジスト30をスクリーン印刷
で塗布し、露光・現像を行なうことで薄膜抵抗体となる
パターンを形成する。このフォトソルダーレジスト30
は、次工程のアルカリエッチング溶液に対応するため、
耐アルカリ性の性質を持つものを使用するのがよい。次
に、図4(E)に示すように、上記フォトソルダーレジ
スト30をマスクとして、上記導電層28のみをエッチ
ングする。通常、Cuをエッチングする溶液は酸系のも
のであるが、下地の薄膜抵抗層26を残すためにここで
はアルカリ性の溶液を使用し、選択性を持たせる。エッ
チング液として、例えばメルテックス社製のAプロセス
溶液を使用できる。また、エッチング条件は、温度=4
5℃・時間=60秒にてスプレー方式で行えばよい。こ
の結果、導電層28を形成するCuはマスク部分を残し
て完全にエッチアウトされ、下地の薄膜抵抗層26が表
面に露出される。露出した薄膜抵抗層の表面をESCA
(アルバックファイ社製)にて表面分析した結果、スパ
ッタ後の表面状態と比較してNiのピーク量には差がな
かった。また、Niよりなる薄膜抵抗層26の厚みを測
定したが、スパッタ後との差はなかった。
Next, as shown in FIG. 4D, as a mask material for selective etching, for example, a photo solder resist 30, which is usually used as a protective film, is applied by screen printing, and is exposed and developed. A pattern to be a thin film resistor is formed. This photo solder resist 30
Corresponds to the alkali etching solution in the next step,
It is preferable to use one having alkali resistance. Next, as shown in FIG. 4E, only the conductive layer 28 is etched using the photo solder resist 30 as a mask. Usually, the solution for etching Cu is an acid-based solution. However, in order to leave the underlying thin-film resistance layer 26, an alkaline solution is used here to provide selectivity. As the etching solution, for example, an A process solution manufactured by Meltex can be used. The etching conditions were as follows: temperature = 4.
It may be performed by a spray method at 5 ° C. and time = 60 seconds. As a result, the Cu forming the conductive layer 28 is completely etched out except for the mask portion, and the underlying thin film resistance layer 26 is exposed on the surface. Exposing the surface of the exposed thin film resistance layer to ESCA
As a result of surface analysis using (manufactured by ULVAC-PHI), there was no difference in the peak amount of Ni as compared with the surface state after sputtering. The thickness of the thin-film resistance layer 26 made of Ni was measured, and there was no difference from the value after sputtering.

【0016】次に、マスクとなったフォトソルダーレジ
スト30を剥離することにより、図4(F)に示すよう
に、残留した導電層28が導電層パッド18として露出
形成されることになる。この時、フォトソルダーレジス
ト30の剥離は専用液、例えば日本マクダーミッド社製
のレジストストリッパー9296を使用した。このよう
に、図4(D)、図4(E)及び図4(F)に示すパタ
ーニングをフォトリソプロセス等を用いることで薄膜抵
抗体16のサイズの寸法精度を±5%にすることができ
るため、従来用いたスクリーン印刷法の抵抗ペーストの
寸法精度±10%に比べて精度良く寸法を管理すること
ができる。また、上述したような薄膜抵抗体16に限ら
ず、抵抗体は通電することによって発熱する。この発熱
の程度は、電流密度、抵抗材料、設置状態などによる。
例えば内層抵抗体は外層抵抗体に比べて上下に絶縁層
(樹脂)によってサンドイッチされているため放熱性が
悪く、このため発熱による温度上昇が大きくなるなどの
特性を有する。そこで、下記に示すように薄膜抵抗体1
6の放熱性を向上させるようにしてもよい。
Next, by removing the photo solder resist 30 serving as a mask, the remaining conductive layer 28 is exposed and formed as the conductive layer pad 18 as shown in FIG. At this time, the photo solder resist 30 was stripped using a dedicated liquid, for example, a resist stripper 9296 manufactured by MacDermid Japan. As described above, the dimensional accuracy of the size of the thin film resistor 16 can be made ± 5% by using the photolithography process or the like for the patterning shown in FIGS. 4D, 4E, and 4F. Therefore, it is possible to control the dimensions with high accuracy compared to the dimensional accuracy ± 10% of the resistance paste of the conventionally used screen printing method. Further, the resistor is not limited to the thin film resistor 16 described above, and generates heat when energized. The degree of the heat generation depends on the current density, the resistance material, the installation state, and the like.
For example, the inner-layer resistor is sandwiched by an insulating layer (resin) above and below the outer-layer resistor, so that it has poor heat radiation properties, and thus has a characteristic that the temperature rise due to heat generation becomes large. Therefore, as shown below, the thin film resistor 1
6 may be improved in heat dissipation.

【0017】まず、抵抗長L5の短い薄膜抵抗体16
を、図5(A)に示すように直列に配置することで、図
5(B)に示す抵抗長の長い薄膜抵抗体16よりも大き
な電力を印加することが可能となる。この際、抵抗長L
5、L6は以下に示す式の関係になる。抵抗長L5×n
(正の整数)=抵抗長L6また、図6(A)及び図6
(B)に示すように、薄膜抵抗体16が絶縁層32によ
り覆われて内層されている場合には、この薄膜抵抗体1
6の上部、またはこの近傍の導電層(導電層パッド1
8)の上部の絶縁層32に、放熱用の凹部34となる、
例えば穴や溝を形成し、放熱を促進させるようにしても
よい。この図示例では導電層パッド18の上方において
絶縁層32に凹部34を形成している場合を示してい
る。また、この場合、図7(A)及び図7(B)に示す
ように、上記放熱用の凹部34の内面に、例えば導電性
材料よりなる熱伝導層36を設けて放熱効率を促進させ
るようにしてもよい。また更に、この場合、図8に示す
ように、上記熱伝導層36にフォトリソ、レーザ加工、
粗化処理等によって凹凸状のフィン38を形成してその
表面積を増加することにより、より一層放熱効率を向上
させるようにしてもよい。
First, the thin film resistor 16 having a short resistance length L5 is used.
Are arranged in series as shown in FIG. 5A, it is possible to apply a larger power than the thin film resistor 16 having a longer resistance length shown in FIG. 5B. At this time, the resistance length L
5, L6 has the relationship of the following equation. Resistance length L5 × n
(Positive integer) = resistance length L6 FIGS. 6A and 6
As shown in (B), when the thin film resistor 16 is covered with the insulating layer 32 and is formed as an inner layer, the thin film resistor 1
6 or a conductive layer (conductive layer pad 1)
8) In the upper insulating layer 32 of FIG.
For example, holes and grooves may be formed to promote heat radiation. In the illustrated example, a case where a recess 34 is formed in the insulating layer 32 above the conductive layer pad 18 is shown. In this case, as shown in FIGS. 7A and 7B, a heat conductive layer 36 made of, for example, a conductive material is provided on the inner surface of the concave portion 34 for heat radiation so as to promote heat radiation efficiency. It may be. Still further, in this case, as shown in FIG.
By forming the uneven fins 38 by a roughening process or the like and increasing the surface area thereof, the heat radiation efficiency may be further improved.

【0018】また、ここでは同一平面上において薄膜抵
抗体を形成した場合を例にとって説明したが、これに限
定されず、絶縁層に形成したビアホールを介して同一平
面上の回路パターン間、或いは異なる層の回路パターン
間に薄膜抵抗体を接合する場合にも本発明を適用できる
のは勿論である。例えば図9は内層回路パターンの間に
薄膜抵抗体を形成する場合を示す断面図である。図9
(A)に示すように例えばコア材20の表面の内層回路
パターン40上に形成された絶縁層42にビアホール4
4を形成して上記内層回路パターン40を露出させてお
き、この表面全体に薄膜抵抗層46と例えばCuよりな
る導電層48とを順次積層する。
Further, the case where the thin film resistor is formed on the same plane has been described as an example, but the present invention is not limited to this. The circuit patterns on the same plane may be different from each other via via holes formed in the insulating layer, or may be different. Of course, the present invention can be applied to a case where a thin film resistor is joined between circuit patterns of layers. For example, FIG. 9 is a sectional view showing a case where a thin film resistor is formed between inner layer circuit patterns. FIG.
As shown in (A), for example, via holes 4 are formed in insulating layer 42 formed on inner layer circuit pattern 40 on the surface of core material 20.
4 is formed to expose the inner layer circuit pattern 40, and a thin film resistance layer 46 and a conductive layer 48 made of, for example, Cu are sequentially laminated on the entire surface.

【0019】次に、図9(B)に示すように、上記導電
層48と上記薄膜抵抗層46とを一体的にエッチングす
ることによりパターンニングする(図4(C)参照)。
次に、図9(C)に示すように、最上層のCu導電層4
8のみを選択的にパターンエッチングすることによって
下地の薄膜抵抗層46を表面に露出させるようにしてい
る(図4(E)及び(F)参照)。これによれば、ビア
ホール44を形成して任意の箇所に薄膜抵抗体を形成す
ることができる。
Next, as shown in FIG. 9B, patterning is performed by integrally etching the conductive layer 48 and the thin film resistance layer 46 (see FIG. 4C).
Next, as shown in FIG. 9C, the uppermost Cu conductive layer 4 is formed.
The underlying thin-film resistance layer 46 is exposed on the surface by selectively pattern-etching only 8 (see FIGS. 4E and 4F). According to this, the thin film resistor can be formed at an arbitrary position by forming the via hole 44.

【0020】上記実施例にあっては、能動素子として薄
膜抵抗体素子を形成する場合について説明したが、これ
に限定されず、能動素子として例えばコンデンサ素子、
或いはコイル素子を上述したような方法を用いて作成し
てもよい。ここで、上述した方法を用いて作成される薄
膜コンデンサ素子について説明する。ここでは、前述し
た薄膜抵抗体素子の製造方法と同様に、半導体プロセス
等で用いられる成膜技術(ドライプロセス)を用い、薄
膜コンデンサ素子をプリント基板に形成したり、或いは
内蔵することを特徴とする。詳しくは、下部電極層、誘
電体層、上部電極層をスパッタなどのドライプロセス
(または、メッキ等のウェットプロセスの併用)により
形成する。このドライプロセスによる成膜方法は他に、
スパッタ、イオンプレーティング、蒸着、CVD等を用
いることもできる。このドライプロセスによる成膜の特
長は、膜厚のコントロールがし易いため、所定の膜厚
に、且つ精度良く成膜でき、しかも薄膜化が容易なため
に高容量が得られることである。また、フォトリソ法に
より精度のよい電極パターンを形成することができる。
その結果、容量のバラツキが小さく精度の良いコンデン
サが得られる。
In the above embodiment, the case where the thin film resistor element is formed as the active element has been described. However, the present invention is not limited to this.
Alternatively, the coil element may be created using the method as described above. Here, a thin-film capacitor element manufactured using the above-described method will be described. Here, similarly to the above-described method of manufacturing a thin film resistor element, a thin film capacitor element is formed on a printed circuit board or is built in using a film forming technique (dry process) used in a semiconductor process or the like. I do. Specifically, the lower electrode layer, the dielectric layer, and the upper electrode layer are formed by a dry process such as sputtering (or a wet process such as plating). Other film formation methods using this dry process include:
Sputtering, ion plating, vapor deposition, CVD and the like can also be used. The feature of the film formation by the dry process is that the film thickness can be easily controlled, so that the film can be formed with a predetermined film thickness and with high accuracy, and the thin film can be easily formed to obtain a high capacity. Further, an accurate electrode pattern can be formed by a photolithography method.
As a result, a capacitor with small variation in capacitance and high accuracy can be obtained.

【0021】ここで、上記薄膜コンデンサ素子の製造方
法について添付図面を参照して説明する。図10及び図
11は本発明の薄膜コンデンサ素子を作る製造方法を示
す図、図12は図10(G)中の薄膜コンデンサ素子を
示す斜視図、図13は図12に示す薄膜コンデンサ素子
の平面図である。まず、図10(A)において、図1に
おいて説明したと同様なプリント基板12上に、スクリ
ーン印刷等により絶縁層14を形成する。この点は、図
1に示す構造と同じである。尚、これ以降の図10
(B)〜(G)、及び図11においてはプリント基板1
2の記載を省略する。次に、図10(B)に示すよう
に、逆スパッタなどのドライプロセスにより絶縁層14
の表面を活性化処理する。この時、この表面は分子レベ
ルで活性化するのみならず、ある程度、表面粗化もされ
る。この時の表面粗さRaは1μm以下である。次に、
下部電極層50となる材料をドライプロセスにより成膜
する。この下部電極層50はコンタクト層52(例えば
NiCr)と導電層54(例えばCu)とから成る。こ
こではコンタクト層52の膜厚を0.1μm,導電層5
4の膜厚を0.3μmとし、それぞれ順次スパッタによ
り形成した。尚、このNiCrのコンタクト層52は、
後述する薄膜抵抗体としても機能することになる。
Here, a method for manufacturing the above-mentioned thin film capacitor element will be described with reference to the accompanying drawings. 10 and 11 are views showing a method of manufacturing the thin film capacitor element of the present invention, FIG. 12 is a perspective view showing the thin film capacitor element in FIG. 10 (G), and FIG. 13 is a plan view of the thin film capacitor element shown in FIG. FIG. First, in FIG. 10A, an insulating layer 14 is formed on a printed circuit board 12 similar to that described in FIG. 1 by screen printing or the like. This is the same as the structure shown in FIG. Note that FIG.
(B) to (G) and the printed circuit board 1 in FIG.
2 is omitted. Next, as shown in FIG. 10B, the insulating layer 14 is formed by a dry process such as reverse sputtering.
Surface is activated. At this time, this surface is not only activated at the molecular level, but is also roughened to some extent. At this time, the surface roughness Ra is 1 μm or less. next,
A material for the lower electrode layer 50 is formed by a dry process. The lower electrode layer 50 includes a contact layer 52 (for example, NiCr) and a conductive layer 54 (for example, Cu). Here, the thickness of the contact layer 52 is 0.1 μm,
The thickness of each of No. 4 was 0.3 μm, and each of them was formed sequentially by sputtering. The NiCr contact layer 52 is
It will also function as a thin film resistor described later.

【0022】次に、図10(C)に示すように、メタル
マスク(図示せず)をセットし、コンデンサ素子を作る
必要な部分のみに、下部コンタクト層56、誘電体層5
8及び上部コンタクト層60を順次スパッタでそれぞれ
成膜して積層する。ここでは下部及び上部コンタクト層
56、60は共にそれぞれ、NiCrよりなり、それぞ
れの膜厚は共に0.1μm であり、誘電体層58はアル
ミナよりなり、その膜厚は0.1〜1.0μmである。
これらのコンタクト層の他の材料としてはPt、Ni,
Tiなどがある。また、誘電体層58の他の材料として
はBST,PZT,STO,TiOなどがある。次
に、図10(D)に示すように、メタルマスクを取り外
して上部電極層62となる材料をスパッタし、導電層6
4を全面に形成する。ここでは導電層64の材料として
Cuを用い、膜厚を0.3μmとした。次に、図10
(E)に示すように、電気Cuメッキを行い、Cuメッ
キ層66を形成する。ここではCuメッキ層66の厚さ
は25μmとした。
Next, as shown in FIG. 10C, a metal mask (not shown) is set, and the lower contact layer 56 and the dielectric
8 and the upper contact layer 60 are sequentially formed and laminated by sputtering. Here, the lower and upper contact layers 56 and 60 are both made of NiCr, each of which has a thickness of 0.1 μm, the dielectric layer 58 is made of alumina, and has a thickness of 0.1 to 1.0 μm. It is.
Other materials for these contact layers include Pt, Ni,
Ti and the like. Other materials of the dielectric layer 58 include BST, PZT, STO, TiO 2 and the like. Next, as shown in FIG. 10D, the metal mask is removed, and a material for the upper electrode layer 62 is sputtered to form a conductive layer 6.
4 is formed on the entire surface. Here, Cu was used as the material of the conductive layer 64, and the film thickness was 0.3 μm. Next, FIG.
As shown in (E), electric Cu plating is performed to form a Cu plating layer 66. Here, the thickness of the Cu plating layer 66 was 25 μm.

【0023】次に、図10(F)に示すように、スクリ
ーン印刷法、または電着法でフォトレジスト68を形成
し、これをパターニングする。この時、上部電極層62
に対応する部分となるフォトレジスト68の面積は、下
層の誘電体層58の面積よりも少し大きく設定してお
き、また、下部電極引き出し用パッド70(図10
(G)参照)に対応する部分にもフォトレジスト68の
パターンを形成しておく。次に、図10(G)に示すよ
うに、プリント基板で一般的に用いられるエッチング液
(塩化第二銅溶液、塩化第二鉄溶液など)により、上記
パターン化されたフォトレジスト68をマスクとして、
パターンエッチングを行う。尚、このエッチング液とし
ては、銅やNiCrはエッチングするが、誘電体層58
はエッチングできないものを用いる。そして、その後に
レジスト68を剥離する。この工程でのポイントは、同
時に上部電極層62と下部電極層50をエッチングして
パターニング形成するため、上下の電極層62、50の
位置ズレが生じない点である。これにより、下部電極層
50と誘電体層58と上部電極層50とよりなる薄膜コ
ンデンサ素子72を形成することができる。この場合、
下部電極層50は、誘電体層58の端部よりも更に水平
方向に延びており、そして、その先端側は下部電極引き
出し用パッド70に接続されて、そのパッド70の上端
は上記上部電極層62の上端と略同一高さになってい
る。
Next, as shown in FIG. 10F, a photoresist 68 is formed by a screen printing method or an electrodeposition method, and is patterned. At this time, the upper electrode layer 62
The area of the photoresist 68 corresponding to the area of the lower electrode layer is set to be slightly larger than the area of the lower dielectric layer 58, and the lower electrode lead-out pad 70 (FIG. 10).
A pattern of the photoresist 68 is also formed in a portion corresponding to (G). Next, as shown in FIG. 10G, the patterned photoresist 68 is used as a mask by an etching solution (a cupric chloride solution, a ferric chloride solution, or the like) generally used for a printed circuit board. ,
Perform pattern etching. Incidentally, copper or NiCr is etched as the etching solution, but the dielectric layer 58 is etched.
Use a material that cannot be etched. After that, the resist 68 is peeled off. The point in this step is that the upper electrode layer 62 and the lower electrode layer 50 are simultaneously etched and patterned to form no displacement between the upper and lower electrode layers 62 and 50. Thus, a thin film capacitor element 72 including the lower electrode layer 50, the dielectric layer 58, and the upper electrode layer 50 can be formed. in this case,
The lower electrode layer 50 extends further in the horizontal direction than the end of the dielectric layer 58, and the tip side is connected to a lower electrode lead-out pad 70, and the upper end of the pad 70 is connected to the upper electrode layer. The height is substantially the same as the upper end of the reference numeral 62.

【0024】この時の薄膜コンデンサ素子72の部分の
みの斜視図は図12に示され、また、この平面図は図1
3に示されている。尚、図10(G)においては、後述
するように薄膜抵抗体素子を形成するためのランド部7
4が形成されており、これはコンタクト層52、導電層
54、導電層64及びCuメッキ層66の積層構造とな
っている。以上により薄い誘電体膜を使った薄膜コンデ
ンサ素子72を絶縁層14上に形成することができる。
そして、さらにこのコンデンサ素子72が形成されてい
る絶縁層と同じ絶縁層14上に薄膜抵抗体素子を形成す
る場合には、次の工程を追加することで可能となる。こ
の薄膜抵抗体素子を形成するには、図10(G)にて示
したランド部74を用いる。
FIG. 12 is a perspective view of only the thin film capacitor element 72 at this time, and FIG.
It is shown in FIG. In FIG. 10 (G), a land portion 7 for forming a thin film resistor element is described later.
4 is formed, and has a laminated structure of the contact layer 52, the conductive layer 54, the conductive layer 64, and the Cu plating layer 66. As described above, the thin film capacitor element 72 using the thin dielectric film can be formed on the insulating layer 14.
Further, when a thin-film resistor element is formed on the same insulating layer 14 as the insulating layer on which the capacitor element 72 is formed, the following steps can be added. To form this thin film resistor element, the land 74 shown in FIG. 10 (G) is used.

【0025】まず、図10(G)に示す構造の絶縁層1
4の上面側に、図11(A)に示すように、スクリーン
印刷法、または電着法でフォトレジスト76を形成し、
抵抗体素子形成用のパターニングを施す。次に、図11
(B)に示すように、アルカリ性エッチング液(例えば
メルテックス社製Aプロセス)や蟻酸系エッチング液
(例えばメック社製CZ8100)により、Cu膜のみ
を選択的にエッチングして、Ni−Crのコンタクト層
52よりなる薄膜抵抗体素子78を形成する。次に、以
上のように形成した薄膜抵抗体素子78や薄膜コンデン
サ素子72などの受動素子の内蔵化を図る。まず、Cu
膜の表面処理を行った後、図11(C)に示すようにス
クリーン印刷等により絶縁層80を全面に形成する。
First, the insulating layer 1 having the structure shown in FIG.
As shown in FIG. 11A, a photoresist 76 is formed on the upper surface of the substrate 4 by a screen printing method or an electrodeposition method.
Patterning for forming a resistor element is performed. Next, FIG.
As shown in (B), only the Cu film is selectively etched with an alkaline etching solution (for example, A process manufactured by Meltex Co.) or a formic acid-based etching solution (for example, CZ8100 manufactured by MEC Co., Ltd.), and the contact of Ni—Cr is etched. A thin-film resistor element 78 composed of the layer 52 is formed. Next, the passive elements such as the thin film resistor element 78 and the thin film capacitor element 72 formed as described above are incorporated. First, Cu
After performing the surface treatment of the film, an insulating layer 80 is formed over the entire surface by screen printing or the like as shown in FIG.

【0026】次に、図11(D)に示すように、レーザ
加工等によりコンタクトをとるためのVIAホール82
をそれぞれの電極に向けて形成し、逆スパッタなどのド
ライプロセスにより絶縁層80の表面を活性化処理し、
この表面にコンタクト層84(例えばNiCr)と導電
層86(例えばCu)を順次積層して形成する。ここで
は、コンタクト層84の膜厚を0.1μm、導電層86
の膜厚を0.3μmにそれぞれ設定し、順次スパッタに
て形成した。次に、図11(E)に示すように、プリン
ト基板の表面全体に電気Cuメッキを行い、Cuメッキ
層88を形成する。ここではメッキ層88の厚さを25
μmとした。次に、図11(F)に示すように、絶縁層
80上のコンタクト層84、導電層86及びCuメッキ
層88を図10(F)及び図10(G)で説明したと同
様な方法でパターニングする。以上により、プリント基
板上に薄膜コンデンサ素子72と薄膜抵抗体素子78と
を内蔵させることができる。
Next, as shown in FIG. 11D, a VIA hole 82 for making contact by laser processing or the like is formed.
Is formed toward each electrode, and the surface of the insulating layer 80 is activated by a dry process such as reverse sputtering.
On this surface, a contact layer 84 (for example, NiCr) and a conductive layer 86 (for example, Cu) are sequentially laminated and formed. Here, the contact layer 84 has a thickness of 0.1 μm and the conductive layer 86 has a thickness of 0.1 μm.
Was set to 0.3 μm, and formed sequentially by sputtering. Next, as shown in FIG. 11E, electric Cu plating is performed on the entire surface of the printed circuit board to form a Cu plating layer 88. Here, the thickness of the plating layer 88 is 25
μm. Next, as shown in FIG. 11 (F), the contact layer 84, the conductive layer 86 and the Cu plating layer 88 on the insulating layer 80 are formed by the same method as described with reference to FIGS. 10 (F) and 10 (G). Perform patterning. As described above, the thin film capacitor element 72 and the thin film resistor element 78 can be built in the printed circuit board.

【0027】ここで以上のように形成した薄膜コンデン
サ素子72の電気的特性を図14及び図15に示す。図
14は誘電体層の厚さと絶縁抵抗との関係を示すグラ
フ、図15は誘電体層の厚さと容量値との関係を示すグ
ラフである。図14及び図15に示すグラフから明らか
なように、誘電体層58であるアルミナの膜厚が厚いほ
ど、絶縁抵抗が大きくなり、更にキャパシタンス容量が
小さくなることを確認することができた。尚、上部電極
層62の面積と誘電体層58の厚さの設定で所望のコン
デンサ容量値を得ることができる。このように、本実施
例では、半導体プロセス等で用いられるドライプロセス
により薄膜コンデンサ素子を絶縁層上に形成することが
できるので、電極や誘電体のパターンの寸法精度を上げ
て、コンデンサ容量のバラツキを抑制して精度を高くす
ることができる。
FIGS. 14 and 15 show the electrical characteristics of the thin film capacitor element 72 formed as described above. FIG. 14 is a graph showing the relationship between the thickness of the dielectric layer and the insulation resistance, and FIG. 15 is a graph showing the relationship between the thickness of the dielectric layer and the capacitance value. As is clear from the graphs shown in FIGS. 14 and 15, it was confirmed that as the thickness of the alumina as the dielectric layer 58 was larger, the insulation resistance was larger and the capacitance was smaller. Note that a desired capacitor capacitance value can be obtained by setting the area of the upper electrode layer 62 and the thickness of the dielectric layer 58. As described above, in the present embodiment, the thin film capacitor element can be formed on the insulating layer by a dry process used in a semiconductor process or the like. And the accuracy can be increased.

【0028】また、下地の絶縁層の表面を逆スパッタな
どのドライプロセスで活性化して上層との密着性を向上
させているので、ショートが多発するといった問題があ
る従来の表面粗化手法を用いた場合と異なり、耐電圧の
向上を図ることができると共に、薄膜化が可能なため高
容量化に有利である。また、上部電極層と下部電極層
(誘電体層膜をエッチングマスクとする)と下部電極引
き出し用パッドを同時にパターンエッチングするので、
これにより、工程数の削減を図ることができる。また、
それらを同時にパターンエッチングするため、上下間の
電極位置ズレが生ずることもない。また、上部電極を電
気メッキにより形成するため、上部電極層の膜厚を厚く
することができ、その結果、上部電極層の引き出しパッ
ドを設けることなく、薄膜コンデンサ素子の直上にVI
Aホールを形成することが可能である。また、絶縁層形
成前の表面処理による上部電極層及び誘電体層のダメー
ジもない。また、上部電極層の上端と下部電極引き出し
用パッドの上端が略同一水平レベルなので、VIAホー
ルを形成する際に、加工レーザのパワーを同じに設定で
き、煩わしいパワー調整を行う必要がない。
In addition, since the surface of the underlying insulating layer is activated by a dry process such as reverse sputtering to improve the adhesion with the upper layer, a conventional surface roughening method, which has a problem that frequent short circuits occur, is used. Unlike the above case, the withstand voltage can be improved, and the film can be thinned, which is advantageous for increasing the capacity. Since the upper electrode layer, the lower electrode layer (using the dielectric layer film as an etching mask) and the lower electrode lead-out pad are simultaneously subjected to pattern etching,
Thereby, the number of steps can be reduced. Also,
Since they are simultaneously pattern-etched, there is no shift in electrode position between the upper and lower sides. Further, since the upper electrode is formed by electroplating, the thickness of the upper electrode layer can be increased. As a result, the VI electrode can be formed directly above the thin film capacitor element without providing a lead-out pad for the upper electrode layer.
An A hole can be formed. Further, there is no damage to the upper electrode layer and the dielectric layer due to the surface treatment before the formation of the insulating layer. In addition, since the upper end of the upper electrode layer and the upper end of the lower electrode lead-out pad are substantially at the same horizontal level, the power of the processing laser can be set to be the same when forming a VIA hole, and there is no need to perform cumbersome power adjustment.

【0029】また、ここでは能動素子として薄膜抵抗体
素子や薄膜コンデンサ素子を形成した場合を例にとって
説明したが、これに限定されず、例えば薄膜コイル素子
も形成することができる。この場合には、図10(G)
に示すグランド部74に、例えば図16及び図17に示
すように、Cuメッキ層66、導電層64、54及びコ
ンタクト層52を螺旋状にエッチング形成し、その両端
を電極とすればよい。ここで図16は薄膜コイル素子9
0の平面図を示し、図17は図16中のA−A線矢視断
面図である。
Further, the case where a thin-film resistor element or a thin-film capacitor element is formed as an active element has been described as an example, but the present invention is not limited to this. For example, a thin-film coil element can also be formed. In this case, FIG.
For example, as shown in FIGS. 16 and 17, a Cu plating layer 66, conductive layers 64 and 54, and a contact layer 52 may be spirally etched and formed on the ground portion 74 shown in FIG. Here, FIG.
0 is a plan view, and FIG. 17 is a sectional view taken along the line AA in FIG.

【0030】上記実施例では薄膜コンデンサ素子72の
誘電体層58をスパッタで形成したが、これをペースト
印刷等で形成するようにしてもよい。ここで、上述のよ
うに形成される本発明の他の変形例を図18及び図19
を参照して説明する。図18及び図19は、本発明の他
の変形例の薄膜コンデンサ素子の製造方法を示す図であ
る。尚、ここではプリント基板の一面(上面)にペース
トコンデンサ素子を形成し、他の一面(下面)に薄膜抵
抗体素子を形成する場合を例にとって説明するが、両者
をいずれか一面側に並設するようにして形成してもよい
のは勿論である。まず、図18(A)に示すように、プ
リント基板12の表面に形成されている例えばCuより
なる導電層92を所定のパターンにエッチング形成し、
更に、密着強度を図るためにこの表面を、例えばメック
社製のCZ−8100等を用いてマイクロエッチングす
る。図示例では下面の導電層は除去されている。尚、上
記導電層92としては、プリント基板12の表面に予め
形成されている銅膜を用いてもよいし、積層途中に形成
した銅膜を用いてもよいのは勿論である。
In the above embodiment, the dielectric layer 58 of the thin film capacitor element 72 is formed by sputtering, but it may be formed by paste printing or the like. Here, another modified example of the present invention formed as described above is shown in FIGS.
This will be described with reference to FIG. 18 and 19 are views showing a method for manufacturing a thin film capacitor element according to another modification of the present invention. Here, a case where a paste capacitor element is formed on one surface (upper surface) of a printed circuit board and a thin film resistor element is formed on another surface (lower surface) will be described as an example. Of course, it may be formed as follows. First, as shown in FIG. 18A, a conductive layer 92 made of, for example, Cu formed on the surface of the printed circuit board 12 is etched and formed in a predetermined pattern.
Further, this surface is micro-etched by using, for example, CZ-8100 manufactured by Mec Co., Ltd. in order to increase the adhesion strength. In the illustrated example, the conductive layer on the lower surface has been removed. As the conductive layer 92, a copper film formed in advance on the surface of the printed circuit board 12 or a copper film formed during lamination may be used.

【0031】次に、図18(B)に示すように、プリン
ト基板12の両面全体にエポキシ樹脂等からなる誘電率
の低い有機樹脂をコーティングして絶縁層94を形成す
る。次に、図18(C)に示すように、外層との導通を
取るために、CO レーザ或いはYAGレーザ等を用
いてブラインド状のVIAホール96とコンデンサを形
成するためのザグリ孔98を、上記導電層92に対応さ
せて絶縁層94に形成する。この場合、絶縁層94にキ
ャパシタ相当面積の凹部をレーザで形成する際、1ショ
ットで開口できる径の1/2〜1/1の間隔でレーザビ
ームを移動させ、パルスショットで凹部を形成するのが
よい。これによれば、絶縁層94に蓄積される熱による
影響を小さく抑えることができ、精度の良い面積を得る
ことができる。
Next, as shown in FIG. 18B, the entire surface of the printed circuit board 12 is coated with an organic resin having a low dielectric constant such as an epoxy resin to form an insulating layer 94. Next, as shown in FIG. 18C, a blind via hole 96 for forming a capacitor and a counterbore hole 98 for forming a capacitor are formed by using a CO 2 laser or a YAG laser in order to establish conduction with the outer layer. An insulating layer 94 is formed corresponding to the conductive layer 92. In this case, when forming a recess having an area equivalent to a capacitor in the insulating layer 94 with a laser, the laser beam is moved at an interval of 1/2 to 1/1 of the diameter that can be opened in one shot, and the recess is formed by a pulse shot. Is good. According to this, the influence of the heat accumulated in the insulating layer 94 can be reduced, and a highly accurate area can be obtained.

【0032】次に、コンデンサを形成するために上記ザ
グリ孔98にのみ対応する印刷マスク99をマスクとし
て用い、チタン酸バリウム等の誘電率の高いフィラーを
含有するペーストをスキージ102で印刷し、上記ザグ
リ孔98内に高誘電率ペースト100を充填する。この
時に充填するペースト100の量は、硬化後に絶縁層9
4のザグリ孔98の深さと同じ、もしくは若干低くなる
ように印刷マスク99の厚み等の印刷条件を設定する。
また、ペーストの粘度によってはディスペンサを用いて
もよい。次に、図18(E)に示すように、上記充填し
たペースト100が平坦にレベリングされるまでホール
ドした後、このペースト100を硬化させる。次に、図
19(A)に示すように、上下両面の絶縁層94の表面
及び上記ペースト100の表面を、アルゴン等のプラズ
マエッチングを用いて活性化(マイクロエッチング)さ
せる。この時の表面粗さRaは、例えば0.01〜1μ
m程度の範囲内である。
Next, a paste containing a filler having a high dielectric constant such as barium titanate is printed with a squeegee 102 using a printing mask 99 corresponding to only the counterbore holes 98 as a mask to form a capacitor. The high-dielectric paste 100 is filled in the counterbore hole 98. The amount of the paste 100 to be filled at this time depends on the amount of the insulating layer 9 after curing.
The printing conditions such as the thickness of the print mask 99 are set to be equal to or slightly lower than the depth of the counterbore hole 98 of No. 4.
A dispenser may be used depending on the viscosity of the paste. Next, as shown in FIG. 18E, after the filled paste 100 is held until it is leveled flat, the paste 100 is cured. Next, as shown in FIG. 19A, the upper and lower surfaces of the insulating layer 94 and the surface of the paste 100 are activated (micro-etched) using plasma etching such as argon. The surface roughness Ra at this time is, for example, 0.01 to 1 μm.
m.

【0033】次に、図19(B)に示すように、プリン
ト基板12の両面全面に、無電解メッキ、またはスパッ
タ法でニッケル、またはニッケル合金を薄く形成してコ
ンタクト層104を形成する。このコンタクト層104
は、下面側では抵抗パターンになるので、その厚さは必
要とされる抵抗値に応じて調整する。例えば要求抵抗値
に応じて、その厚さは0.010〜2.0μmの範囲内
で調整可能である。次に、図19(C)に示すように、
プリント基板12の両面に上記コンタクト層104を下
地として電気メッキによりCuメッキ層106を形成す
る。
Next, as shown in FIG. 19B, nickel or a nickel alloy is thinly formed on the entire surface of both sides of the printed circuit board 12 by electroless plating or sputtering to form a contact layer 104. This contact layer 104
Is a resistance pattern on the lower surface side, and its thickness is adjusted according to a required resistance value. For example, the thickness can be adjusted within a range of 0.010 to 2.0 μm according to a required resistance value. Next, as shown in FIG.
A Cu plating layer 106 is formed on both surfaces of the printed circuit board 12 by electroplating using the contact layer 104 as a base.

【0034】次に、図19(D)に示すように、外層導
通パターン、抵抗、コンデンサとなる各パターンを、ド
ライフィルムレジストやEDレジストとエッチング液を
用いてパターン形成する。このエッチング液としては、
ニッケルまたはニッケル合金と銅の両方を溶解するエッ
チング液、例えば塩化第2銅溶液等を用いる。この場
合、ペーストコンデンサ素子112の上部電極層106
Aの大きさは、この下部のザグリ孔18の径よりもひと
回り以上大きく設定するのがよい。これによれば、上部
電極層106Aの下層との密着強度の向上及び耐湿性の
向上を図ることができる。
Next, as shown in FIG. 19D, patterns for forming the outer layer conduction pattern, the resistor, and the capacitor are formed by using a dry film resist or an ED resist and an etching solution. As this etching solution,
An etching solution that dissolves both nickel or a nickel alloy and copper, for example, a cupric chloride solution or the like is used. In this case, the upper electrode layer 106 of the paste capacitor element 112
The size of A is preferably set at least one size larger than the diameter of the counterbore hole 18 at the bottom. According to this, the adhesion strength to the lower layer of the upper electrode layer 106A and the moisture resistance can be improved.

【0035】次に、図19(E)に示すように、抵抗と
なるパターンに抵抗パターンレジストをのせて、ニッケ
ルまたはニッケル合金には溶解せずに銅のみを溶解する
選択エッチング液を用いて下面側をエッチングすること
により、抵抗パターン108を形成する。ここでは、例
えばドライフィルムレジストを用い、エッチング液とし
て蟻酸をベースとしたメック社製のCZ−8100やア
ルカリ現像型レジストを用い、エッチング液としてアン
モニアをベースとしたAプロセス(メルテックス社製)
等を用いることができる。これにより、下面側の薄膜抵
抗体素子110と上面側のペーストコンデンサ素子11
2を形成することができる。その後は、必要に応じては
んだ付けランド用のソルダーレジストやシルク印刷、表
面処理(金メッキや耐熱フラックス等)を行う。
Next, as shown in FIG. 19 (E), a resist pattern is placed on the pattern serving as a resistor, and the lower surface is formed by using a selective etching solution that dissolves only copper without dissolving in nickel or a nickel alloy. By etching the side, a resistance pattern 108 is formed. Here, for example, a dry film resist is used, a formic acid-based CZ-8100 or an alkali developing type resist based on formic acid is used as an etchant, and an ammonia-based A process is used as an etchant (manufactured by Meltex Corporation).
Etc. can be used. Thereby, the thin film resistor element 110 on the lower surface side and the paste capacitor element 11 on the upper surface side
2 can be formed. Thereafter, solder resist for the soldering land, silk printing, and surface treatment (such as gold plating and heat-resistant flux) are performed as necessary.

【0036】本実施例では、ペースト100の表面をプ
ラズマエッチングすることで表面にサブミクロンのアン
カー(凹凸)をつける効果と表面を活性化させる効果を
利用し、且つコンタクト層104として銅より結合力の
強いニッケルまたはニッケル合金を用い、その上に銅メ
ッキを行うことで密着強度の高い電極が形成できる。ま
た、高誘電率ペースト100の充填に際して、印刷マス
ク99の開口径を充填面積よりも小さくすることで、高
誘電率ペースト100のザグリ開口径からのはみ出しを
抑え、且つペースト高さを絶縁層94の厚みと同一、も
しくはそれより低くすることで、ペースト除去するため
の研磨工程を省くことができ、しかも研磨しないことで
絶縁層94の表面の粗さを抑えることができる。
In the present embodiment, the effect of providing a submicron anchor (irregularities) on the surface by plasma etching the surface of the paste 100 and the effect of activating the surface are utilized, and the bonding strength of the contact layer 104 is higher than that of copper. An electrode having high adhesion strength can be formed by using nickel or a nickel alloy having high strength and performing copper plating thereon. Also, when filling the high dielectric constant paste 100, the opening diameter of the print mask 99 is made smaller than the filling area, so that the high dielectric constant paste 100 does not protrude from the counterbore opening diameter, and the height of the paste is reduced by the insulating layer 94. By setting the thickness to be equal to or less than the thickness, a polishing step for removing the paste can be omitted, and the roughness of the surface of the insulating layer 94 can be suppressed by not polishing.

【0037】[0037]

【発明の効果】以上説明したように、本発明のプリント
基板における薄膜抵抗体素子の形成方法、薄膜抵抗体素
子及び薄膜コンデンサ素子によれば、次のように優れた
作用効果を発揮することができる。請求項1乃至3に規
定する発明によれば、寸法や厚さが高精度にコントロー
ルされた薄膜抵抗体を形成することができ、例えば従来
のペースト抵抗では設定値に対して±30%程度のばら
つきだったのに対し、本発明の薄膜抵抗体では設定値に
対して±10%程度のばらつきに抑えることができる。
この結果、高精度でかつオーミックコンタクトの良好な
薄膜抵抗体を形成することができる。請求項4に規定す
る発明によれば、薄膜抵抗体、或いはその近傍の構造設
計によって導通時に薄膜抵抗体から発生する熱を効率よ
く放熱することができる。請求項5〜7に規定する発明
によれば、薄膜や平面的な寸法精度の高い上部、下部電
極層や誘電体層を形成でき、結果的に、容量値のバラツ
キを抑えて、これを高い精度で制御することができる。
As described above, according to the method for forming a thin film resistor element on a printed circuit board, the thin film resistor element and the thin film capacitor element of the present invention, the following excellent operational effects can be obtained. it can. According to the inventions defined in claims 1 to 3, it is possible to form a thin-film resistor whose dimensions and thickness are controlled with high precision. In contrast to the variation, the thin-film resistor of the present invention can suppress the variation to about ± 10% of the set value.
As a result, a high-precision thin-film resistor having good ohmic contact can be formed. According to the invention defined in claim 4, the heat generated from the thin-film resistor at the time of conduction can be efficiently radiated by the thin-film resistor or the structural design in the vicinity thereof. According to the inventions defined in claims 5 to 7, it is possible to form a thin film and upper and lower electrode layers and a dielectric layer with high planar dimensional accuracy, and consequently suppress variations in capacitance value and increase the thickness. It can be controlled with precision.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明に係る薄膜抵抗体素子の第1実施例を示
す斜視図である。
FIG. 1 is a perspective view showing a first embodiment of a thin film resistor element according to the present invention.

【図2】本発明に係る薄膜抵抗体素子の第2実施例を示
す斜視図である。
FIG. 2 is a perspective view showing a second embodiment of the thin-film resistor element according to the present invention.

【図3】本発明に係る薄膜抵抗体素子の第3実施例を示
す断面図である。
FIG. 3 is a sectional view showing a third embodiment of the thin-film resistor element according to the present invention.

【図4】薄膜抵抗体素子の製造方法を示す工程図であ
る。
FIG. 4 is a process chart showing a method for manufacturing a thin-film resistor element.

【図5】本発明の変形例を説明する説明図である。FIG. 5 is an explanatory diagram illustrating a modified example of the present invention.

【図6】放熱用の凹部を有する薄膜抵抗体素子を示す断
面図である。
FIG. 6 is a cross-sectional view showing a thin-film resistor element having a heat-dissipating recess.

【図7】放熱用の凹部を有する他の薄膜抵抗体素子を示
す断面図である。
FIG. 7 is a cross-sectional view showing another thin-film resistor element having a concave portion for heat dissipation.

【図8】放熱用の凹部を有する更に他の薄膜抵抗体素子
を示す断面図である。
FIG. 8 is a sectional view showing still another thin-film resistor element having a heat-dissipating recess.

【図9】内層回路パターンの間に薄膜抵抗体を形成する
場合を示す断面図である。
FIG. 9 is a sectional view showing a case where a thin film resistor is formed between inner layer circuit patterns.

【図10】本発明の薄膜コンデンサ素子を作る製造方法
を示す図である。
FIG. 10 is a view showing a manufacturing method for manufacturing the thin film capacitor element of the present invention.

【図11】本発明の薄膜コンデンサ素子を作る製造方法
を示す図である。
FIG. 11 is a view showing a manufacturing method for manufacturing the thin film capacitor element of the present invention.

【図12】図10(G)中の薄膜コンデンサ素子を示す
斜視図である。
FIG. 12 is a perspective view showing the thin film capacitor element in FIG. 10 (G).

【図13】図12に示す薄膜コンデンサ素子の平面図で
ある。
FIG. 13 is a plan view of the thin film capacitor element shown in FIG.

【図14】誘電体層の厚さと絶縁抵抗との関係を示すグ
ラフである。
FIG. 14 is a graph showing the relationship between the thickness of a dielectric layer and the insulation resistance.

【図15】誘電体層の厚さと容量値との関係を示すグラ
フである。
FIG. 15 is a graph showing a relationship between a thickness of a dielectric layer and a capacitance value.

【図16】薄膜コイル素子を示す平面図である。FIG. 16 is a plan view showing a thin-film coil element.

【図17】図16中のA−A線矢視断面図である。FIG. 17 is a sectional view taken along line AA in FIG. 16;

【図18】本発明の他の変形例の薄膜コンデンサ素子の
製造方法を示す図である。
FIG. 18 is a view illustrating a method of manufacturing a thin-film capacitor element according to another modification of the present invention.

【図19】本発明の他の変形例の薄膜コンデンサ素子の
製造方法を示す図である。
FIG. 19 is a view illustrating a method of manufacturing a thin-film capacitor element according to another modification of the present invention.

【図20】従来の印刷抵抗体の製造方法を示す工程図で
ある。
FIG. 20 is a process chart showing a conventional method for manufacturing a printed resistor.

【符号の説明】[Explanation of symbols]

10…薄膜抵抗体素子、12…プリント基板、14…絶
縁層、16…薄膜抵抗体、18…導電層パッド、20…
コア材、26…薄膜抵抗層、28…導電層、32…絶縁
層、34…放熱用の凹部、50…下部電極層、58…誘
電体層、62…上部電極層、70…下部電極引き出し用
パッド、72…薄膜コンデンサ素子、78…薄膜抵抗体
素子、110…薄膜抵抗体素子、112…薄膜(ペース
ト)コンデンサ素子。
DESCRIPTION OF SYMBOLS 10 ... Thin film resistor element, 12 ... Printed circuit board, 14 ... Insulating layer, 16 ... Thin film resistor, 18 ... Conductive layer pad, 20 ...
Core material, 26 thin-film resistance layer, 28 conductive layer, 32 insulating layer, 34 concave portion for heat dissipation, 50 lower electrode layer, 58 dielectric layer, 62 upper electrode layer, 70 lower electrode lead-out Pad: 72: thin film capacitor element; 78: thin film resistor element; 110: thin film resistor element; 112: thin film (paste) capacitor element.

フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H05K 3/46 H05K 3/46 B (72)発明者 大槻 充 神奈川県横浜市神奈川区守屋町3丁目12番 地 日本ビクター株式会社内 (72)発明者 道脇 茂 神奈川県横浜市神奈川区守屋町3丁目12番 地 日本ビクター株式会社内 (72)発明者 神山 孝一 神奈川県横浜市神奈川区守屋町3丁目12番 地 日本ビクター株式会社内 (72)発明者 吉水 久典 神奈川県横浜市神奈川区守屋町3丁目12番 地 日本ビクター株式会社内Continued on the front page (51) Int.Cl. 7 Identification FI FI Theme Court II (Reference) H05K 3/46 H05K 3/46 B (72) Inventor Mitsuru Otsuki 3-12 Moriyacho, Kanagawa-ku, Yokohama-shi, Kanagawa Japan Victor Co., Ltd. (72) Inventor Shigeru Michiwaki 3-12-12 Moriyacho, Kanagawa-ku, Yokohama-shi, Kanagawa Prefecture Japan Victor Co., Ltd. (72) Koichi Kamiyama 3--12 Moriyacho, Kanagawa-ku, Yokohama-shi, Japan Japan Victor Co., Ltd. (72) Inventor Hisanori Yoshimizu 3-12-12 Moriyacho, Kanagawa-ku, Yokohama, Kanagawa

Claims (7)

【特許請求の範囲】[Claims] 【請求項1】 プリント基板における薄膜抵抗体素子の
形成方法において、前記プリント基板上の絶縁層の上に
半導体プロセス等に用いられるドライプロセスにより所
定の厚さの薄膜抵抗層を形成する薄膜抵抗層形成工程
と、前記薄膜抵抗層の上に導電層を形成する導電層形成
工程と、前記導電層を選択的にエッチングして少なくと
も2つの導電層パッドを形成することにより前記導電層
パッド間に所定の抵抗値の薄膜抵抗体を形成する薄膜抵
抗体形成工程とを有するようにしたことを特徴とするプ
リント基板における抵抗体素子の形成方法。
1. A method for forming a thin film resistor element on a printed circuit board, wherein the thin film resistor layer having a predetermined thickness is formed on an insulating layer on the printed circuit board by a dry process used in a semiconductor process or the like. A forming step, a conductive layer forming step of forming a conductive layer on the thin-film resistance layer, and selectively etching the conductive layer to form at least two conductive layer pads, thereby providing a predetermined space between the conductive layer pads. A step of forming a thin film resistor having a resistance value of: 3. A method of forming a resistor element on a printed circuit board.
【請求項2】 前記薄膜抵抗体は、コア材上に絶縁層と
パターン化された導電層とを順次積層するビルドアップ
基板またはビルドアップ多層基板の形成時に作られるこ
とを特徴とする請求項1記載の抵抗体素子の形成方法。
2. The method according to claim 1, wherein the thin film resistor is formed at the time of forming a build-up substrate or a build-up multilayer substrate in which an insulating layer and a patterned conductive layer are sequentially laminated on a core material. A method for forming the resistor element according to the above.
【請求項3】 プリント基板における薄膜抵抗体素子に
おいて、前記プリント基板上の絶縁層の上に半導体プロ
セス等に用いられるドライプロセスにより形成された所
定の厚さの薄膜抵抗層と、前記薄膜抵抗体を形成するた
めに前記薄膜抵抗層の上に離間させて形成された少なく
とも2つの導電層パッドとを備えたことを特徴とするプ
リント基板における薄膜抵抗体素子。
3. A thin film resistor element on a printed circuit board, comprising: a thin film resistor layer having a predetermined thickness formed on a dielectric layer on the printed circuit board by a dry process used in a semiconductor process or the like; And at least two conductive layer pads formed apart from each other on the thin film resistance layer to form a thin film resistance element.
【請求項4】 前記薄膜抵抗体が、内層に設けられた薄
膜抵抗体の場合には、この薄膜抵抗体の上部、またはこ
の近傍の導電層の上部の絶縁層には、放熱用の凹部が形
成されることを特徴とする請求項3記載の薄膜抵抗体素
子。
4. In the case where the thin-film resistor is a thin-film resistor provided in an inner layer, a heat-dissipating recess is formed in an upper portion of the thin-film resistor or in an insulating layer above a conductive layer in the vicinity thereof. 4. The thin film resistor element according to claim 3, wherein said thin film resistor element is formed.
【請求項5】 プリント基板における薄膜コンデンサ素
子において、前記プリント基板上の絶縁層の上に半導体
プロセス等に用いられるドライプロセスにより形成され
た所定の厚さの下部電極層と、前記下部電極層上に前記
ドライプロセスにより形成された誘電体層と、前記誘電
体層上に前記ドライプロセスにより形成された上部電極
層とを備え、前記下部電極層は前記上部電極層よりも水
平方向に延ばされて下部電極引き出し用パッドに接続さ
れていることを特徴とするプリント基板における薄膜コ
ンデンサ素子。
5. A thin film capacitor element on a printed circuit board, comprising: a lower electrode layer having a predetermined thickness formed on an insulating layer on the printed circuit board by a dry process used in a semiconductor process or the like; A dielectric layer formed by the dry process, and an upper electrode layer formed by the dry process on the dielectric layer, wherein the lower electrode layer extends more horizontally than the upper electrode layer A thin-film capacitor element on a printed circuit board, wherein the thin-film capacitor element is connected to a lower electrode lead-out pad.
【請求項6】 前記上部電極層の上面と前記下部電極引
き出し用パッドの上面は実質的に同一高さになされてい
ることを特徴とする請求項5記載のプリント基板におけ
る薄膜コンデンサ素子。
6. The thin-film capacitor element according to claim 5, wherein an upper surface of the upper electrode layer and an upper surface of the lower electrode lead-out pad are substantially at the same height.
【請求項7】 前記プリント基板上の絶縁層は、請求項
3または4に規定される薄膜抵抗体素子が形成されてい
る絶縁層と同一であり、前記薄膜抵抗体素子と同一面側
に設けられていることを特徴とする請求項5または6記
載のプリント基板における薄膜コンデンサ素子。
7. The insulating layer on the printed circuit board is the same as the insulating layer on which the thin-film resistor element defined in claim 3 is formed, and is provided on the same surface as the thin-film resistor element. 7. The thin film capacitor element on a printed circuit board according to claim 5, wherein
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004319561A (en) * 2003-04-11 2004-11-11 Toppan Printing Co Ltd Element built-in substrate and method of manufacturing the same
KR100585203B1 (en) * 2004-02-27 2006-06-01 대덕전자 주식회사 Method of manufacturing a buried resistor in a printed circuit board
JP2010045100A (en) * 2008-08-11 2010-02-25 Ngk Spark Plug Co Ltd Wiring board, ic electric characteristics inspection wiring board, and production of wiring board
KR101089840B1 (en) * 2009-04-01 2011-12-05 삼성전기주식회사 Circuit board module and manufacturing method thereof
KR101112567B1 (en) * 2009-03-25 2012-02-16 한국생산기술연구원 Method of forming sensing element for warpage in the electronic package board and electronic package board comprising the sensing element
JP2017050367A (en) * 2015-08-31 2017-03-09 株式会社伸光製作所 Printed circuit board and manufacturing method of the same
KR20180128969A (en) * 2016-05-06 2018-12-04 가부시키가이샤 니혼 마이크로닉스 Multilayer wiring board and probe card using the same
KR20200031874A (en) * 2018-09-17 2020-03-25 삼성전기주식회사 An electronic component and manufacturing method thereof

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004319561A (en) * 2003-04-11 2004-11-11 Toppan Printing Co Ltd Element built-in substrate and method of manufacturing the same
KR100585203B1 (en) * 2004-02-27 2006-06-01 대덕전자 주식회사 Method of manufacturing a buried resistor in a printed circuit board
JP2010045100A (en) * 2008-08-11 2010-02-25 Ngk Spark Plug Co Ltd Wiring board, ic electric characteristics inspection wiring board, and production of wiring board
KR101112567B1 (en) * 2009-03-25 2012-02-16 한국생산기술연구원 Method of forming sensing element for warpage in the electronic package board and electronic package board comprising the sensing element
KR101089840B1 (en) * 2009-04-01 2011-12-05 삼성전기주식회사 Circuit board module and manufacturing method thereof
US8330049B2 (en) 2009-04-01 2012-12-11 Samsung Electro-Mechanics Co., Ltd. Circuit board module and method of manufacturing the same
JP2017050367A (en) * 2015-08-31 2017-03-09 株式会社伸光製作所 Printed circuit board and manufacturing method of the same
KR20180128969A (en) * 2016-05-06 2018-12-04 가부시키가이샤 니혼 마이크로닉스 Multilayer wiring board and probe card using the same
KR102084108B1 (en) 2016-05-06 2020-03-03 가부시키가이샤 니혼 마이크로닉스 Multilayer Wiring Board and Probe Card Using the Same
KR20200031874A (en) * 2018-09-17 2020-03-25 삼성전기주식회사 An electronic component and manufacturing method thereof
JP2020047910A (en) * 2018-09-17 2020-03-26 サムソン エレクトロ−メカニックス カンパニーリミテッド. Electronic component and manufacturing method thereof
KR102127807B1 (en) * 2018-09-17 2020-06-29 삼성전기주식회사 An electronic component and manufacturing method thereof
US10861625B2 (en) 2018-09-17 2020-12-08 Samsung Electro-Mechanics Co Ltd Electronic component and manufacturing method thereof

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