JP2001284252A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP2001284252A JP2001284252A JP2000094535A JP2000094535A JP2001284252A JP 2001284252 A JP2001284252 A JP 2001284252A JP 2000094535 A JP2000094535 A JP 2000094535A JP 2000094535 A JP2000094535 A JP 2000094535A JP 2001284252 A JP2001284252 A JP 2001284252A
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor device
- projection
- angle
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02439—Materials
- H01L21/02488—Insulating materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02587—Structure
- H01L21/0259—Microstructure
- H01L21/02595—Microstructure polycrystalline
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
- H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
- H01L21/02686—Pulsed laser beam
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
- H10D30/0314—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral top-gate TFTs comprising only a single gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6725—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device having supplementary regions or layers for improving the flatness of the device
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/01—Manufacture or treatment
- H10D86/021—Manufacture or treatment of multiple TFTs
- H10D86/0221—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies
- H10D86/0223—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies comprising crystallisation of amorphous, microcrystalline or polycrystalline semiconductor materials
- H10D86/0229—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies comprising crystallisation of amorphous, microcrystalline or polycrystalline semiconductor materials characterised by control of the annealing or irradiation parameters
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/40—Crystalline structures
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Optics & Photonics (AREA)
- Crystallography & Structural Chemistry (AREA)
- Materials Engineering (AREA)
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
- Drying Of Semiconductors (AREA)
- Liquid Crystal (AREA)
Abstract
(57)【要約】
【課題】 半導体膜に生じる突起を除去してその表面を
平坦にし、良好な特性を有する半導体装置及びその製造
方法を提供する。 【解決手段】 絶縁性基板10上に、a−Si膜12を
成膜し、そのa−Si膜12にレーザー光14を照射し
て溶融再結晶化してp−Si膜13にした際に生じる突
起100に対して、イオンミリング法によるイオンビー
ムを入射角度60°〜90°で照射することにより、そ
の突起100を除去してしまい、p−Si膜13の表面
を平坦にすることにより、 p−Si膜13とゲート電
極15との間で十分な絶縁をとることができる。
平坦にし、良好な特性を有する半導体装置及びその製造
方法を提供する。 【解決手段】 絶縁性基板10上に、a−Si膜12を
成膜し、そのa−Si膜12にレーザー光14を照射し
て溶融再結晶化してp−Si膜13にした際に生じる突
起100に対して、イオンミリング法によるイオンビー
ムを入射角度60°〜90°で照射することにより、そ
の突起100を除去してしまい、p−Si膜13の表面
を平坦にすることにより、 p−Si膜13とゲート電
極15との間で十分な絶縁をとることができる。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、半導体膜の表面を平坦にした半導体
装置及びその製造方法に関する。
の製造方法に関し、半導体膜の表面を平坦にした半導体
装置及びその製造方法に関する。
【0002】
【従来の技術】以下に、従来の薄膜トランジスタ(Thin
Film Transistor、以下、「TFT」と称する。)の製
造方法について説明する。
Film Transistor、以下、「TFT」と称する。)の製
造方法について説明する。
【0003】図7に多結晶化された多結晶シリコン膜の
表面状態を示し、図8に図7中のA−A線に沿った従来
の薄膜トランジスタの製造工程断面図を示す。
表面状態を示し、図8に図7中のA−A線に沿った従来
の薄膜トランジスタの製造工程断面図を示す。
【0004】工程1(図8(a)):ガラス、石英ガラ
ス等から成る絶縁性基板10上に、非晶質シリコン膜
(以下、「a−si膜」と称する。)11をCVD法を
用いて成膜する。
ス等から成る絶縁性基板10上に、非晶質シリコン膜
(以下、「a−si膜」と称する。)11をCVD法を
用いて成膜する。
【0005】工程2(図8(b)):そのa−Si膜1
0にXeCl、KrF、ArFなどの線状のエキシマレ
ーザ14を一方から他方に向かって走査しながら照射し
てアニール処理を行って、a−Si膜12を溶融再結晶
化し多結晶化させて多結晶シリコン膜(以下、「p−S
i膜」と称する。)13にする。
0にXeCl、KrF、ArFなどの線状のエキシマレ
ーザ14を一方から他方に向かって走査しながら照射し
てアニール処理を行って、a−Si膜12を溶融再結晶
化し多結晶化させて多結晶シリコン膜(以下、「p−S
i膜」と称する。)13にする。
【0006】このとき、a−Si膜12の表面にエキシ
マレーザビーム14を矢印方向に走査しながら照射する
ことによりa−Si膜12が溶融されて再結晶化が進
む。即ち、レーザ照射14によって加熱されたa−Si
膜12は溶融した後に冷却されて再結晶化されてp−S
i膜となる。ところが、その際に各結晶の粒界がぶつか
りあってその箇所が隆起して突起100が生じてしま
う。
マレーザビーム14を矢印方向に走査しながら照射する
ことによりa−Si膜12が溶融されて再結晶化が進
む。即ち、レーザ照射14によって加熱されたa−Si
膜12は溶融した後に冷却されて再結晶化されてp−S
i膜となる。ところが、その際に各結晶の粒界がぶつか
りあってその箇所が隆起して突起100が生じてしま
う。
【0007】工程3(図8(c)):p−Si膜13上
に、CVD法にてSiO2膜から成るゲート絶縁膜14
を全面に形成する。そして、クロム(Cr)、モリブデ
ン(Mo)などの高融点金属からなる金属膜をスパッタ
法を用いて形成し、ホトリソグラフィ技術及びRIE
(Reactive Ion Etching:活性化イオンエッチング)法
によるドライエッチング技術を用いて所定形状に加工し
て、ゲート電極15を形成する。
に、CVD法にてSiO2膜から成るゲート絶縁膜14
を全面に形成する。そして、クロム(Cr)、モリブデ
ン(Mo)などの高融点金属からなる金属膜をスパッタ
法を用いて形成し、ホトリソグラフィ技術及びRIE
(Reactive Ion Etching:活性化イオンエッチング)法
によるドライエッチング技術を用いて所定形状に加工し
て、ゲート電極15を形成する。
【0008】そして、Pチャネル型のTFTを形成する
場合には、ゲート電極15をマスクとして、ゲート絶縁
膜14を介してp−Si膜13に対してボロン(B)等
のP型イオンを注入し、Nチャネル型のTFTを形成す
る場合には、リン(P)等のN型イオンを注入する。こ
れにより、能動層であるp−Si膜13のゲート電極1
5で覆われた部分がチャネル領域13cとなり、その両
側の部分がソース領域13s及びドレイン領域13dと
なる。
場合には、ゲート電極15をマスクとして、ゲート絶縁
膜14を介してp−Si膜13に対してボロン(B)等
のP型イオンを注入し、Nチャネル型のTFTを形成す
る場合には、リン(P)等のN型イオンを注入する。こ
れにより、能動層であるp−Si膜13のゲート電極1
5で覆われた部分がチャネル領域13cとなり、その両
側の部分がソース領域13s及びドレイン領域13dと
なる。
【0009】その後、CVD法を用いてSiO2膜単
体、又はSiO2膜とSiN膜との2層からなる層間絶
縁膜16を形成する。
体、又はSiO2膜とSiN膜との2層からなる層間絶
縁膜16を形成する。
【0010】工程4(図8(d)):そして、ドレイン
領域13dに対応した位置に層間絶縁膜16及びゲート
絶縁膜14を貫通する第1のコンタクトホール17をp
−Si膜13に到達するように形成し、この第1のコン
タクトホール17部分に、アルミニウム等の金属からな
るドレイン電極19を形成する。このドレイン電極19
の形成は、例えば、第1のコンタクトホール17が形成
された層間絶縁膜16上にスパッタリングして堆積する
とともに第1のコンタクトホール17に充填したアルミ
ニウムをパターニングすることで形成される。
領域13dに対応した位置に層間絶縁膜16及びゲート
絶縁膜14を貫通する第1のコンタクトホール17をp
−Si膜13に到達するように形成し、この第1のコン
タクトホール17部分に、アルミニウム等の金属からな
るドレイン電極19を形成する。このドレイン電極19
の形成は、例えば、第1のコンタクトホール17が形成
された層間絶縁膜16上にスパッタリングして堆積する
とともに第1のコンタクトホール17に充填したアルミ
ニウムをパターニングすることで形成される。
【0011】そして、ドレイン電極19が形成された層
間絶縁膜16及びドレイン電極19上に平坦化絶縁膜2
0を形成して表面を平坦化する。この平坦化絶縁膜20
は、アクリル樹脂溶液を塗布し、焼成してアクリル樹脂
層を形成してなっており、このアクリル樹脂層は、ゲー
ト電極15、ドレイン電極19による凹凸を埋めて表面
を平坦化することができる。
間絶縁膜16及びドレイン電極19上に平坦化絶縁膜2
0を形成して表面を平坦化する。この平坦化絶縁膜20
は、アクリル樹脂溶液を塗布し、焼成してアクリル樹脂
層を形成してなっており、このアクリル樹脂層は、ゲー
ト電極15、ドレイン電極19による凹凸を埋めて表面
を平坦化することができる。
【0012】さらに、ソース領域13s上に平坦化絶縁
膜20であるアクリル樹脂層、層間絶縁膜16及びゲー
ト絶縁膜14を貫通する第2のコンタクトホール21を
形成し、この第2のコンタクトホール21部分に、ソー
ス13sに接続されてアクリル樹脂層上に広がる表示電
極22を形成する。この表示電極22は、第2のコンタ
クトホール21が形成された平坦化絶縁膜15上に透明
導電膜、例えばITO(Indium Thin Oxide:酸化イン
ジウム錫)を積層し、そして、その透明導電膜上にレジ
スト膜を塗布した後、所定の電極パターンを形成し、エ
ッチングガスとして、HBrガス及びCl2を用いてド
ライエッチング法、例えばRIE法によって露出した透
明導電膜をエッチングすることにより形成される。
膜20であるアクリル樹脂層、層間絶縁膜16及びゲー
ト絶縁膜14を貫通する第2のコンタクトホール21を
形成し、この第2のコンタクトホール21部分に、ソー
ス13sに接続されてアクリル樹脂層上に広がる表示電
極22を形成する。この表示電極22は、第2のコンタ
クトホール21が形成された平坦化絶縁膜15上に透明
導電膜、例えばITO(Indium Thin Oxide:酸化イン
ジウム錫)を積層し、そして、その透明導電膜上にレジ
スト膜を塗布した後、所定の電極パターンを形成し、エ
ッチングガスとして、HBrガス及びCl2を用いてド
ライエッチング法、例えばRIE法によって露出した透
明導電膜をエッチングすることにより形成される。
【0013】
【発明が解決しようとする課題】ところが、上述のよう
に製造したTFTによれば、レーザビーム照射によって
a−Si膜が溶融再結晶化される際に、各結晶の粒界が
ぶつかりあってその箇所が隆起して生じたp−Si膜1
3表面の突起100の上層に形成したゲート絶縁膜14
の厚みが突起100が生じた箇所においては薄くなって
しまうことになる。この突起100は、p−Si膜13
の厚みが約400Åの場合に、その厚みと同じく約40
0Åにもなってしまう。このため、p−Si膜13とゲ
ート電極15との間で十分な絶縁をとることができな
い、あるいは突起100の高さがゲート絶縁膜14の厚
みよりも大きい場合にはp−Si膜13とゲート電極1
5とが短絡してしまうという欠点があった。
に製造したTFTによれば、レーザビーム照射によって
a−Si膜が溶融再結晶化される際に、各結晶の粒界が
ぶつかりあってその箇所が隆起して生じたp−Si膜1
3表面の突起100の上層に形成したゲート絶縁膜14
の厚みが突起100が生じた箇所においては薄くなって
しまうことになる。この突起100は、p−Si膜13
の厚みが約400Åの場合に、その厚みと同じく約40
0Åにもなってしまう。このため、p−Si膜13とゲ
ート電極15との間で十分な絶縁をとることができな
い、あるいは突起100の高さがゲート絶縁膜14の厚
みよりも大きい場合にはp−Si膜13とゲート電極1
5とが短絡してしまうという欠点があった。
【0014】また、突起100には印加された電圧によ
って電界が集中してしまい、やはり絶縁破壊を起こして
しまい、p−Si膜13とゲート電極15とが短絡して
しまうという欠点があった。
って電界が集中してしまい、やはり絶縁破壊を起こして
しまい、p−Si膜13とゲート電極15とが短絡して
しまうという欠点があった。
【0015】更に、ゲート電極15に印加された電圧の
p−Si膜13対して印加される電圧が絶縁性基板面内
でばらつきが生じてしまうことになり、結果として特性
の不均一なTFTが形成されてしまうという欠点があっ
た。そのTFTを液晶表示装置等の表示装置に採用した
場合には、表示画面内においてばらつきが生じてしまう
という欠点もあった。
p−Si膜13対して印加される電圧が絶縁性基板面内
でばらつきが生じてしまうことになり、結果として特性
の不均一なTFTが形成されてしまうという欠点があっ
た。そのTFTを液晶表示装置等の表示装置に採用した
場合には、表示画面内においてばらつきが生じてしまう
という欠点もあった。
【0016】そこで、本発明は、上述の欠点に鑑みて為
されたものであって、半導体膜に生じる突起を除去して
その表面を平坦にし、良好な特性を有する半導体装置及
びその製造方法を提供することを目的とする。
されたものであって、半導体膜に生じる突起を除去して
その表面を平坦にし、良好な特性を有する半導体装置及
びその製造方法を提供することを目的とする。
【0017】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、絶縁性基板上に非単結晶半導体膜を形成する
工程と、該非単結晶半導体膜を加熱処理する工程と、該
加熱処理により生じた前記非単結晶半導体膜の突起を物
理的除去方法により除去する工程と、を備えたものであ
る。
造方法は、絶縁性基板上に非単結晶半導体膜を形成する
工程と、該非単結晶半導体膜を加熱処理する工程と、該
加熱処理により生じた前記非単結晶半導体膜の突起を物
理的除去方法により除去する工程と、を備えたものであ
る。
【0018】また、上述の半導体装置の製造方法は、前
記加熱処理工程は、レーザ光を照射して溶融再結晶化さ
せる工程である半導体装置の製造方法である。
記加熱処理工程は、レーザ光を照射して溶融再結晶化さ
せる工程である半導体装置の製造方法である。
【0019】また、上述の半導体装置の製造方法は、前
記物理的除去方法が、イオンミリングのイオンビームを
前記突起に対して照射して除去する方法である半導体装
置の製造方法である。
記物理的除去方法が、イオンミリングのイオンビームを
前記突起に対して照射して除去する方法である半導体装
置の製造方法である。
【0020】更に、前記イオンミリングのイオンビーム
の入射方向と、前記非単結晶半導体膜面に対する垂線と
の成す角θが、60°〜90°である半導体装置の製造
方法である。
の入射方向と、前記非単結晶半導体膜面に対する垂線と
の成す角θが、60°〜90°である半導体装置の製造
方法である。
【0021】また、本発明の半導体装置は、絶縁性基板
上に形成した非単結晶半導体膜を加熱処理した際に生じ
る前記非単結晶半導体膜の突起をイオンビームを照射す
ることにより除去することによって、前記非単結晶半導
体膜の表面が平坦である半導体装置である。
上に形成した非単結晶半導体膜を加熱処理した際に生じ
る前記非単結晶半導体膜の突起をイオンビームを照射す
ることにより除去することによって、前記非単結晶半導
体膜の表面が平坦である半導体装置である。
【0022】
【発明の実施の形態】以下に、本発明の半導体装置の製
造方法をTFTを備えた液晶表示装置に採用した場合に
ついて説明する。
造方法をTFTを備えた液晶表示装置に採用した場合に
ついて説明する。
【0023】図1に、本発明のTFTの製造工程断面図
を示し、図2に液晶表示装置の断面図を示す。
を示し、図2に液晶表示装置の断面図を示す。
【0024】工程1(図1(a)):ガラス、石英ガラ
ス等から成る絶縁性基板10上に、SiO2膜単体、あ
るいはSiN膜及びSiO2膜から成る絶縁性膜11を
CVD法等を用いて形成する。これは、絶縁性基板から
のナトリウム(Na)イオン等の不純物がその上に形成
する半導体膜(p−Si膜)に浸入することを防止する
ためである。不純物が浸入する恐れがない無アルカリガ
ラス基板等を用いる場合には必ずしも必要ではない。
ス等から成る絶縁性基板10上に、SiO2膜単体、あ
るいはSiN膜及びSiO2膜から成る絶縁性膜11を
CVD法等を用いて形成する。これは、絶縁性基板から
のナトリウム(Na)イオン等の不純物がその上に形成
する半導体膜(p−Si膜)に浸入することを防止する
ためである。不純物が浸入する恐れがない無アルカリガ
ラス基板等を用いる場合には必ずしも必要ではない。
【0025】また、本発明においては、絶縁性基板は、
表面が絶縁性を呈する基板も含むものとする。即ち、半
導体基板上にSiN膜及びSiO2膜から成る絶縁性膜
11を堆積したものであっても良い。
表面が絶縁性を呈する基板も含むものとする。即ち、半
導体基板上にSiN膜及びSiO2膜から成る絶縁性膜
11を堆積したものであっても良い。
【0026】絶縁膜11上に、a−si膜12をCVD
法を用いて成膜する。そのa−Si膜12の膜厚は、3
00〜1000Åであり、本実施の形態においては40
0Åとした。
法を用いて成膜する。そのa−Si膜12の膜厚は、3
00〜1000Åであり、本実施の形態においては40
0Åとした。
【0027】工程2(図1(b)):そのa−Si膜1
2に波長が308nmで線状のエキシマレーザを一方か
ら他方に向かって走査しながら照射してアニール処理を
行って、a−Si膜12を溶融再結晶化し多結晶化させ
て多結晶シリコン膜(以下、「p−Si膜」と称す
る。)13にする。
2に波長が308nmで線状のエキシマレーザを一方か
ら他方に向かって走査しながら照射してアニール処理を
行って、a−Si膜12を溶融再結晶化し多結晶化させ
て多結晶シリコン膜(以下、「p−Si膜」と称す
る。)13にする。
【0028】このとき、a−Si膜の表面にエキシマレ
ーザビームを照射することによりa−Si膜が溶融され
て再結晶化が進む。即ち、レーザ照射によって加熱され
たa−Si膜は溶融した後に冷却されて再結晶化される
が、その際に各結晶の粒界がぶつかりあってその箇所が
隆起して突起100が生じてしまう。
ーザビームを照射することによりa−Si膜が溶融され
て再結晶化が進む。即ち、レーザ照射によって加熱され
たa−Si膜は溶融した後に冷却されて再結晶化される
が、その際に各結晶の粒界がぶつかりあってその箇所が
隆起して突起100が生じてしまう。
【0029】レーザービームとしては、波長λ=308
nmのXeClエキシマレーザーを使用してもよく、ま
た、波長λ=193nmのArFエキシマレーザーを使
用してもよい。
nmのXeClエキシマレーザーを使用してもよく、ま
た、波長λ=193nmのArFエキシマレーザーを使
用してもよい。
【0030】工程3(図1(c)):次に、イオンミリ
ング装置からのイオンビーム110を照射してその突起
100をエッチングする。
ング装置からのイオンビーム110を照射してその突起
100をエッチングする。
【0031】p−Si膜の突起100をエッチングする
ために、p−Si膜13の表面に対して角度θの角を成
す方向からArイオン照射110をする。
ために、p−Si膜13の表面に対して角度θの角を成
す方向からArイオン照射110をする。
【0032】工程4(図1(d)):そうして、p−S
i膜13の表面の突起100を除去して、p−Si膜1
3表面を平坦にする。
i膜13の表面の突起100を除去して、p−Si膜1
3表面を平坦にする。
【0033】工程5(図1(e)):p−Si膜13上
に、CVD法にてSiO2膜から成るゲート絶縁膜14
を全面に形成する。そして、Cr、Moなどの高融点金
属からなる金属膜をスパッタ法を用いて形成し、ホトリ
ソグラフィ技術及びRIE法によるドライエッチング技
術を用いて所定形状に加工して、ゲート電極15を形成
する。
に、CVD法にてSiO2膜から成るゲート絶縁膜14
を全面に形成する。そして、Cr、Moなどの高融点金
属からなる金属膜をスパッタ法を用いて形成し、ホトリ
ソグラフィ技術及びRIE法によるドライエッチング技
術を用いて所定形状に加工して、ゲート電極15を形成
する。
【0034】そして、ゲート電極15をマスクとして、
ゲート絶縁膜14を介してp−Si膜13にP型または
N型のイオンを注入する。即ち、形成すべきTFTのタ
イプに応じて、ゲート電極15に覆われていないp−S
i膜13にP型またはN型のイオンを注入する。
ゲート絶縁膜14を介してp−Si膜13にP型または
N型のイオンを注入する。即ち、形成すべきTFTのタ
イプに応じて、ゲート電極15に覆われていないp−S
i膜13にP型またはN型のイオンを注入する。
【0035】Pチャネル型のTFTを形成する場合に
は、ボロン(B)等のP型イオンを注入し、Nチャネル
型のTFTを形成する場合には、リン(P)等のN型イ
オンを注入する。これにより、能動層であるp−Si膜
13のうちゲート電極15で覆われた部分がチャネル領
域13cとなり、その両側の部分がソース領域13s及
びドレイン領域13dとなる。
は、ボロン(B)等のP型イオンを注入し、Nチャネル
型のTFTを形成する場合には、リン(P)等のN型イ
オンを注入する。これにより、能動層であるp−Si膜
13のうちゲート電極15で覆われた部分がチャネル領
域13cとなり、その両側の部分がソース領域13s及
びドレイン領域13dとなる。
【0036】その後、CVD法を用いて、SiO2膜単
体、又はSiO2膜とSiN膜との2層からなる層間絶
縁膜16を形成する。
体、又はSiO2膜とSiN膜との2層からなる層間絶
縁膜16を形成する。
【0037】そして、ドレイン領域13dに対応した位
置に層間絶縁膜16を貫通する第1のコンタクトホール
17をp−Si膜13に到達するように形成し、この第
1のコンタクトホール17部分に、アルミニウム等の金
属からなるドレイン電極19を形成する。このドレイン
電極19の形成は、例えば、第1のコンタクトホール1
7が形成された層間絶縁膜16上にスパッタリングして
堆積するとともに第1のコンタクトホール17に充填し
たアルミニウムをパターニングすることで形成される。
置に層間絶縁膜16を貫通する第1のコンタクトホール
17をp−Si膜13に到達するように形成し、この第
1のコンタクトホール17部分に、アルミニウム等の金
属からなるドレイン電極19を形成する。このドレイン
電極19の形成は、例えば、第1のコンタクトホール1
7が形成された層間絶縁膜16上にスパッタリングして
堆積するとともに第1のコンタクトホール17に充填し
たアルミニウムをパターニングすることで形成される。
【0038】次いで、ドレイン電極19が形成された層
間絶縁膜16及びドレイン電極19上に平坦化絶縁膜2
0を形成して表面を平坦化する。この平坦化絶縁膜20
は、アクリル樹脂溶液を塗布し、焼成してアクリル樹脂
層を形成してなっており、このアクリル樹脂層は、ゲー
ト電極15、ドレイン電極19による凹凸を埋めて表面
を平坦化することができる。
間絶縁膜16及びドレイン電極19上に平坦化絶縁膜2
0を形成して表面を平坦化する。この平坦化絶縁膜20
は、アクリル樹脂溶液を塗布し、焼成してアクリル樹脂
層を形成してなっており、このアクリル樹脂層は、ゲー
ト電極15、ドレイン電極19による凹凸を埋めて表面
を平坦化することができる。
【0039】さらに、ソース領域13s上に平坦化絶縁
膜20であるアクリル樹脂層、層間絶縁膜16及びゲー
ト絶縁膜14を貫通する第2のコンタクトホール21を
形成し、この第2のコンタクトホール21部分に、ソー
ス領域13sに接続されてアクリル樹脂層上に広がる表
示電極22を形成する。この表示電極22は、第2のコ
ンタクトホール21が形成された平坦化絶縁膜20上に
透明導電膜、例えばITOを積層し、そして、その透明
導電膜上にレジスト膜を塗布した後、所定の電極パター
ンを形成し、エッチングガスとしてHBrガス及びCl
2ガス用いてドライエッチング法、例えばRIE法によ
って露出した透明導電膜をエッチングすることにより形
成される。
膜20であるアクリル樹脂層、層間絶縁膜16及びゲー
ト絶縁膜14を貫通する第2のコンタクトホール21を
形成し、この第2のコンタクトホール21部分に、ソー
ス領域13sに接続されてアクリル樹脂層上に広がる表
示電極22を形成する。この表示電極22は、第2のコ
ンタクトホール21が形成された平坦化絶縁膜20上に
透明導電膜、例えばITOを積層し、そして、その透明
導電膜上にレジスト膜を塗布した後、所定の電極パター
ンを形成し、エッチングガスとしてHBrガス及びCl
2ガス用いてドライエッチング法、例えばRIE法によ
って露出した透明導電膜をエッチングすることにより形
成される。
【0040】そして、表示電極22及び平坦化絶縁膜2
0上に、ポリイミド、SiO2等からなり、液晶24を
配向させる配向膜23を、印刷法またはスピンナー法に
て形成する。
0上に、ポリイミド、SiO2等からなり、液晶24を
配向させる配向膜23を、印刷法またはスピンナー法に
て形成する。
【0041】こうして、液晶を駆動させるTFTをスイ
ッチング素子とした液晶表示装置の片側のTFT基板1
0が完成する。
ッチング素子とした液晶表示装置の片側のTFT基板1
0が完成する。
【0042】次に、石英ガラスまたは無アルカリガラス
からなる絶縁基板である対向電極基板30上に、この基
板30側から順にITO膜等の透明導電膜からなる対向
電極31を基板全面に形成した後、その上に液晶24を
配向するためのポリイミド、SiO2等からなる配向膜
32を形成する。
からなる絶縁基板である対向電極基板30上に、この基
板30側から順にITO膜等の透明導電膜からなる対向
電極31を基板全面に形成した後、その上に液晶24を
配向するためのポリイミド、SiO2等からなる配向膜
32を形成する。
【0043】こうして、上述のTFT基板10に対向し
て対向電極基板30を設け、TFT基板10と対向電極
基板30との間であってそれらの周辺に、接着性を有す
る樹脂からなるシール剤を用いて両基板10,30を接
着し、両基板間10,30に液晶24を充填して、図2
に示すような液晶表示装置が完成する。
て対向電極基板30を設け、TFT基板10と対向電極
基板30との間であってそれらの周辺に、接着性を有す
る樹脂からなるシール剤を用いて両基板10,30を接
着し、両基板間10,30に液晶24を充填して、図2
に示すような液晶表示装置が完成する。
【0044】ここで、p−Si膜13表面に生じた突起
100を除去するイオンミリング装置の原理について説
明する。
100を除去するイオンミリング装置の原理について説
明する。
【0045】図3に、イオンミリング装置の概略断面図
を示す。
を示す。
【0046】同図に示すように、イオンミリング装置
は、イオンを発生させるイオン発生源領域ISと、被照
射物にイオンを照射して被エッチング物のエッチングを
行うエッチングチャンバ領域ECとから成っている。い
ずれの領域ともに真空にしてありその真空度は1E(−
6)Torrである。
は、イオンを発生させるイオン発生源領域ISと、被照
射物にイオンを照射して被エッチング物のエッチングを
行うエッチングチャンバ領域ECとから成っている。い
ずれの領域ともに真空にしてありその真空度は1E(−
6)Torrである。
【0047】一方のイオン発生源領域ISには、マグネ
ットによってイオン化されるガス、例えばアルゴン(A
r)ガスを供給するガス供給口210と、そのガスをプ
ラズマ化するための磁界を発生させるマグネット230
が周りに配置された円筒形状のアノード231と、熱電
子を放出するフィラメントからなるカソード240とを
備えている。また、発生されたプラズマ中からArイオ
ンを引き出す引き出し電極250を備えている。
ットによってイオン化されるガス、例えばアルゴン(A
r)ガスを供給するガス供給口210と、そのガスをプ
ラズマ化するための磁界を発生させるマグネット230
が周りに配置された円筒形状のアノード231と、熱電
子を放出するフィラメントからなるカソード240とを
備えている。また、発生されたプラズマ中からArイオ
ンを引き出す引き出し電極250を備えている。
【0048】他方のエッチングチャンバ領域ECは、引
き出し電極250によって引き出されたArイオンを中
性化するための電子を放出するニュートラライザ260
を備えている。また、被エッチング物を固定するステー
ジ290が備えられている。排気口300より排気され
る。
き出し電極250によって引き出されたArイオンを中
性化するための電子を放出するニュートラライザ260
を備えている。また、被エッチング物を固定するステー
ジ290が備えられている。排気口300より排気され
る。
【0049】ステージ290には被エッチング物である
p−Si膜280を全面に形成したガラス基板270が
固定してあり、ステージ290は所定の速度で回転され
る。回転させることによりガラス基板270上のp−S
i膜280に均一にAr原子が照射110されるように
している。また、イオン源発生領域ISから照射される
Ar原子の入射方向は、ステージ270表面の垂線から
角度θだけ傾いている。即ち、p−Si膜280面に対
して角度(π/2−θ)を成す方向からp−Si膜28
0にAr原子が入射される。こうして、p−Si膜28
0に発生した突起100に対して一定の角度θからAr
原子260が照射されるように配置されて、突起100
がエッチングされる。この角度θは、ステージ290の
固定角度を調整することにより、任意に変えることが可
能である。
p−Si膜280を全面に形成したガラス基板270が
固定してあり、ステージ290は所定の速度で回転され
る。回転させることによりガラス基板270上のp−S
i膜280に均一にAr原子が照射110されるように
している。また、イオン源発生領域ISから照射される
Ar原子の入射方向は、ステージ270表面の垂線から
角度θだけ傾いている。即ち、p−Si膜280面に対
して角度(π/2−θ)を成す方向からp−Si膜28
0にAr原子が入射される。こうして、p−Si膜28
0に発生した突起100に対して一定の角度θからAr
原子260が照射されるように配置されて、突起100
がエッチングされる。この角度θは、ステージ290の
固定角度を調整することにより、任意に変えることが可
能である。
【0050】上述のイオンミリング装置において、イオ
ン発生源領域IS及びエッチングチャンバ領域EC内を
拡散ポンプ等により真空にする。そしてガス供給口21
0からArガスをイオン発生源領域IS内に供給し、ア
ノード電極231、マグネット230及びカソード24
0に電圧を印加して、Arガスをプラズマ化する。その
プラズマ中のArイオンをエッチングチャンバ領域EC
に引き出すために、引き出し電極250に約800Vの
電圧を印加してArイオンを引き出す。そしてこの引き
出されたArイオンにニュートラライザ260からの電
子を供給して、Arイオンに電子を結合させてAr原子
とする。そして、そのAr原子110をステージ290
に固定されたガラス基板270上のp−Si膜280に
衝突させる。このAr原子260がp−Si膜280表
面に発生した突起100に衝突して除去させる。
ン発生源領域IS及びエッチングチャンバ領域EC内を
拡散ポンプ等により真空にする。そしてガス供給口21
0からArガスをイオン発生源領域IS内に供給し、ア
ノード電極231、マグネット230及びカソード24
0に電圧を印加して、Arガスをプラズマ化する。その
プラズマ中のArイオンをエッチングチャンバ領域EC
に引き出すために、引き出し電極250に約800Vの
電圧を印加してArイオンを引き出す。そしてこの引き
出されたArイオンにニュートラライザ260からの電
子を供給して、Arイオンに電子を結合させてAr原子
とする。そして、そのAr原子110をステージ290
に固定されたガラス基板270上のp−Si膜280に
衝突させる。このAr原子260がp−Si膜280表
面に発生した突起100に衝突して除去させる。
【0051】ここで、突起100のAr原子によるエッ
チングについて説明する。
チングについて説明する。
【0052】図4に、各形状の突起に対してAr原子を
照射してエッチングする様子を示す。
照射してエッチングする様子を示す。
【0053】図4(a)には円錐状の突起の場合を、図
4(b)には円錐形状の複数個連続した突起の場合を、
図4(c)には長方形の形状をした突起の場合を示す。
4(b)には円錐形状の複数個連続した突起の場合を、
図4(c)には長方形の形状をした突起の場合を示す。
【0054】まず、図4(a)に示す円錐形状の突起の
場合について説明する。
場合について説明する。
【0055】ここで、突起100はp−Si膜280の
表面に対して角度αの仰角をもってなっているとし、ま
た、Ar原子110は、p−Si膜13表面に対して垂
直な垂線VL1から角度θだけ傾いた方向から入射する
と仮定する。
表面に対して角度αの仰角をもってなっているとし、ま
た、Ar原子110は、p−Si膜13表面に対して垂
直な垂線VL1から角度θだけ傾いた方向から入射する
と仮定する。
【0056】すると、円錐形状の突起100の斜面に対
して垂直な垂線VL2から角度(θ―α)だけ傾いた方
向からAr原子が入射することになる。斜面ではある
が、面に対して言えば、p−Si表面の平面に入射され
ることになる。
して垂直な垂線VL2から角度(θ―α)だけ傾いた方
向からAr原子が入射することになる。斜面ではある
が、面に対して言えば、p−Si表面の平面に入射され
ることになる。
【0057】このとき、p−Si膜280を形成したガ
ラス基板10は、ステージ290に固定されており、ス
テージとともに回転しているのでp−Si膜280の全
面に均一にAr原子が照射されることになる。従って、
このAr原子が次々とp−Si膜13の突起部の斜面及
びそれ以外の平坦部に照射されることにより、突起部以
外の平坦部よりも突起100aが速くエッチングされて
いき、次第に突起100b、突起100cへと形状が小
さくなって突起を除去することができる。従って、表面
の平坦なp−Si膜13を得ることができる。
ラス基板10は、ステージ290に固定されており、ス
テージとともに回転しているのでp−Si膜280の全
面に均一にAr原子が照射されることになる。従って、
このAr原子が次々とp−Si膜13の突起部の斜面及
びそれ以外の平坦部に照射されることにより、突起部以
外の平坦部よりも突起100aが速くエッチングされて
いき、次第に突起100b、突起100cへと形状が小
さくなって突起を除去することができる。従って、表面
の平坦なp−Si膜13を得ることができる。
【0058】次に、円錐形状の複数個連続した突起の場
合について説明する。
合について説明する。
【0059】図4(a)に示した突起の除去と同様に、
突起100はp−Si膜13の表面に対して角度αの仰
角をもってなっているとし、また、Ar原子110は、
p−Si膜13表面に対して垂直な垂線VL1から角度
θだけ傾いた方向から入射すると、円錐形状の突起10
0の斜面に対して垂直な垂線VL2から角度(θ―α)
だけ傾いた方向からAr原子が入射することになる。そ
して、100a、100b、100cの順に突起がエッ
チングされていき、表面を平坦にすることができる。
突起100はp−Si膜13の表面に対して角度αの仰
角をもってなっているとし、また、Ar原子110は、
p−Si膜13表面に対して垂直な垂線VL1から角度
θだけ傾いた方向から入射すると、円錐形状の突起10
0の斜面に対して垂直な垂線VL2から角度(θ―α)
だけ傾いた方向からAr原子が入射することになる。そ
して、100a、100b、100cの順に突起がエッ
チングされていき、表面を平坦にすることができる。
【0060】次に、図4(c)に示す円柱の形状をした
突起の場合について説明する。
突起の場合について説明する。
【0061】同図において、突起100はp−Si膜1
3の表面に対して垂直に突起しているものとし、またA
r原子110は、p−Si膜13の突起100の表面に
対して垂直な垂線VL1から角度θだけ傾いた方向から
入射されるものとする。
3の表面に対して垂直に突起しているものとし、またA
r原子110は、p−Si膜13の突起100の表面に
対して垂直な垂線VL1から角度θだけ傾いた方向から
入射されるものとする。
【0062】そうすると、p−Si膜13上面に対して
垂直な側面VSに対しては、Ar原子110は、その側
面VSに対して垂直な垂線VL2に対して角度((π/
2)−θ)だけ傾いた方向から入射することになる。側
面VSもその面は平坦な表面であると言える。
垂直な側面VSに対しては、Ar原子110は、その側
面VSに対して垂直な垂線VL2に対して角度((π/
2)−θ)だけ傾いた方向から入射することになる。側
面VSもその面は平坦な表面であると言える。
【0063】こうして、このAr原子が次々とp−Si
膜13に照射されることにより、この突起の上面よりも
側面VSのほうがエッチングされながら突起100aか
ら次第にエッチングされていき、突起100b、突起1
00cへと形状が小さくなって突起を除去することがで
きる。従って、表面の平坦なp−Si膜13を得ること
ができる。
膜13に照射されることにより、この突起の上面よりも
側面VSのほうがエッチングされながら突起100aか
ら次第にエッチングされていき、突起100b、突起1
00cへと形状が小さくなって突起を除去することがで
きる。従って、表面の平坦なp−Si膜13を得ること
ができる。
【0064】ここで、p−Si膜にAr原子を照射した
場合のAr原子の照射角度とp−Si膜のエッチングレ
ートとの関係について説明する。
場合のAr原子の照射角度とp−Si膜のエッチングレ
ートとの関係について説明する。
【0065】図5に、平坦な表面のp−Si膜にAr原
子を照射した場合のAr原子の照射角度とp−Si膜の
エッチングレートとの関係を示す。なお、同図におい
て、横軸は照射されるAr原子のp−Si膜面の垂線か
らの角度を示し、縦軸にそのAr原子によってエッチン
グされるp−Si膜のエッチングレートを示す。
子を照射した場合のAr原子の照射角度とp−Si膜の
エッチングレートとの関係を示す。なお、同図におい
て、横軸は照射されるAr原子のp−Si膜面の垂線か
らの角度を示し、縦軸にそのAr原子によってエッチン
グされるp−Si膜のエッチングレートを示す。
【0066】同図に示すように、Ar原子(Arイオン
ビーム)入射方向によってシリコンのエッチングレート
は異なる。なお、同図は、Ar原子のビームエネルギは
500eV、Ar原子の電流密度は1.4mA/cm2
の場合を示している。
ビーム)入射方向によってシリコンのエッチングレート
は異なる。なお、同図は、Ar原子のビームエネルギは
500eV、Ar原子の電流密度は1.4mA/cm2
の場合を示している。
【0067】エッチングレートは、Ar原子入射角度θ
が0°から大きくなるにつれて徐々になだらかに上昇
し、60°で最大となり、60°から90°近傍にかけ
ては急激に減少する。
が0°から大きくなるにつれて徐々になだらかに上昇
し、60°で最大となり、60°から90°近傍にかけ
ては急激に減少する。
【0068】前述の図4(a)に示した円錐形状の突起
の場合について、再度説明する。突起をイオンビームを
照射して除去する場合、突起部のエッチングレートは大
きく、平坦な部分のエッチングレートは小さいことが好
ましい。即ち、図4(a)に示す円錐形状の場合におい
ても、突起部100aは早くエッチングされ、また平坦
な部分はエッチングされにくいことが好ましい。
の場合について、再度説明する。突起をイオンビームを
照射して除去する場合、突起部のエッチングレートは大
きく、平坦な部分のエッチングレートは小さいことが好
ましい。即ち、図4(a)に示す円錐形状の場合におい
ても、突起部100aは早くエッチングされ、また平坦
な部分はエッチングされにくいことが好ましい。
【0069】ここで、例えば、イオンビームの入射角度
θが88°で、円錐形状の突起のp−Si膜13の表面
に対する角度αが60°の場合を考える。
θが88°で、円錐形状の突起のp−Si膜13の表面
に対する角度αが60°の場合を考える。
【0070】即ち図4(a)において垂線VL1からの
角度θが88°であり、その方向からイオンビームが入
射してp−Si膜280の平坦な部分に照射される。ま
た、p−Si膜280の表面(このとき円錐形状の側面
は斜面であるが、その斜面自体は平坦な部分である。)
に対する垂線VL2からの角度(θ−α)は28°(=
88°−60°)である。この場合を図5で見ると、平
坦な表面のp−Si膜に照射したときに、入射角度が8
8°の場合にはエッチングレートは約100Å/min
であり、入射角度が28°の場合にはエッチングレート
は約600Å/minである。即ち、平坦な部分のエッ
チングレート(約100Å/min)に対して突起部の
エッチングレート(約600Å/min)であるので、
突起部分は平坦な部分に比べて約6倍のエッチングレー
トでエッチングされていくため、平坦部が多くエッチン
グされてしまうことなく、突起部のエッチングが完了す
ることになる。
角度θが88°であり、その方向からイオンビームが入
射してp−Si膜280の平坦な部分に照射される。ま
た、p−Si膜280の表面(このとき円錐形状の側面
は斜面であるが、その斜面自体は平坦な部分である。)
に対する垂線VL2からの角度(θ−α)は28°(=
88°−60°)である。この場合を図5で見ると、平
坦な表面のp−Si膜に照射したときに、入射角度が8
8°の場合にはエッチングレートは約100Å/min
であり、入射角度が28°の場合にはエッチングレート
は約600Å/minである。即ち、平坦な部分のエッ
チングレート(約100Å/min)に対して突起部の
エッチングレート(約600Å/min)であるので、
突起部分は平坦な部分に比べて約6倍のエッチングレー
トでエッチングされていくため、平坦部が多くエッチン
グされてしまうことなく、突起部のエッチングが完了す
ることになる。
【0071】なお、図4に示した他の突起の形状の場合
においても同様に、平坦部のエッチングレートに比べ
て、突起部のエッチングレートが大きくなるようにイオ
ンビームの入射角度を選択することにより、平坦部分が
エッチングされてしまうことなく効率よく突起部をエッ
チングすることができる。
においても同様に、平坦部のエッチングレートに比べ
て、突起部のエッチングレートが大きくなるようにイオ
ンビームの入射角度を選択することにより、平坦部分が
エッチングされてしまうことなく効率よく突起部をエッ
チングすることができる。
【0072】また、図6に、p−Si膜にAr原子を照
射した後のp−Si膜上の突起の状態の一例を示す。同
図において、横軸は基板の表面の垂線からの角度を示
し、縦軸はAr原子照射後のp−Si膜上の突起の平均
高さを示している。なお、突起の平均高さは400Åの
場合を示しており、形状は概ね図6中に示した円錐形状
をしている場合である。
射した後のp−Si膜上の突起の状態の一例を示す。同
図において、横軸は基板の表面の垂線からの角度を示
し、縦軸はAr原子照射後のp−Si膜上の突起の平均
高さを示している。なお、突起の平均高さは400Åの
場合を示しており、形状は概ね図6中に示した円錐形状
をしている場合である。
【0073】同図に示すように、入射角度が大きくなる
につれて突起の高さは低くなる、即ち除去されてp−S
i膜の表面が平坦に成ってくることがわかる。
につれて突起の高さは低くなる、即ち除去されてp−S
i膜の表面が平坦に成ってくることがわかる。
【0074】ここで、能動層であるp−Si膜の突起
は、その上に形成する絶縁膜を突き抜けてしまうと絶縁
性が得られないどころか、その絶縁膜上の導電層とショ
ートしてしまうことになるので、高くないことが望まし
い。p−Si膜の突起の残りとしては、概ね絶縁性を保
持できる程度の厚みであればよい。
は、その上に形成する絶縁膜を突き抜けてしまうと絶縁
性が得られないどころか、その絶縁膜上の導電層とショ
ートしてしまうことになるので、高くないことが望まし
い。p−Si膜の突起の残りとしては、概ね絶縁性を保
持できる程度の厚みであればよい。
【0075】以上のことから、突起残りが250Åであ
れば良いことから入射角度が60°であれば良い。ま
た、突起残りが200Åであれば更に好ましいことから
入射角度が70°であれば良い。更に好ましくは突起残
りが150Åであれば更に好ましいことから入射角度が
80°であれば良い。
れば良いことから入射角度が60°であれば良い。ま
た、突起残りが200Åであれば更に好ましいことから
入射角度が70°であれば良い。更に好ましくは突起残
りが150Åであれば更に好ましいことから入射角度が
80°であれば良い。
【0076】以上のように、p−Si膜の表面に生じた
突起をイオンミリング法によってイオンビームを照射し
て表面を平坦にすることにより、p−Si膜13とゲー
ト電極15との間で十分な絶縁をとることができるとと
もに、突起100の高さがゲート絶縁膜14の厚みより
も大きい場合にも、研磨によって平坦にすることにより
p−Si膜13とゲート電極15とが短絡してしまうこ
とがない。
突起をイオンミリング法によってイオンビームを照射し
て表面を平坦にすることにより、p−Si膜13とゲー
ト電極15との間で十分な絶縁をとることができるとと
もに、突起100の高さがゲート絶縁膜14の厚みより
も大きい場合にも、研磨によって平坦にすることにより
p−Si膜13とゲート電極15とが短絡してしまうこ
とがない。
【0077】また、突起100には印加された電圧によ
って電界が集中してしまうこともない。
って電界が集中してしまうこともない。
【0078】更に、ゲート電極15に印加された電圧の
p−Si膜13対して印加される電圧が絶縁性基板面内
でばらつきが生じて、結果として特性の不均一なTFT
が形成されてしまうこともない。そしてそのTFTを液
晶表示装置等の表示装置に採用した場合にも、表示画面
内においてばらつきが生じてしまうこともない。
p−Si膜13対して印加される電圧が絶縁性基板面内
でばらつきが生じて、結果として特性の不均一なTFT
が形成されてしまうこともない。そしてそのTFTを液
晶表示装置等の表示装置に採用した場合にも、表示画面
内においてばらつきが生じてしまうこともない。
【0079】なお、本発明は、ステージ290に固定し
たガラス基板270は、上述の実施の形態に示したよう
に1つの液晶表示パネルをなすガラス基板を固定するこ
とに限定されるものではなく、1枚のガラス基板に多数
の液晶表示パネルを備えたいわゆるマザーガラス基板で
あっても同様の効果が得られるものである。
たガラス基板270は、上述の実施の形態に示したよう
に1つの液晶表示パネルをなすガラス基板を固定するこ
とに限定されるものではなく、1枚のガラス基板に多数
の液晶表示パネルを備えたいわゆるマザーガラス基板で
あっても同様の効果が得られるものである。
【0080】
【発明の効果】本発明によれば、イオンミリング法を用
いて効率よくp−Si膜の表面に発生する突起を除去し
て平坦な表面にすることができるので、良好な特性の半
導体装置を得ることができる。
いて効率よくp−Si膜の表面に発生する突起を除去し
て平坦な表面にすることができるので、良好な特性の半
導体装置を得ることができる。
【図1】本発明の半導体装置の製造方法の製造工程断面
図である。
図である。
【図2】本発明の半導体装置を液晶表示装置に採用した
場合の断面図である。
場合の断面図である。
【図3】本発明の半導体装置の製造方法に用いるイオン
ミリング装置の断面図である。
ミリング装置の断面図である。
【図4】本発明の半導体装置の製造方法のエッチング工
程断面図である。
程断面図である。
【図5】本発明のイオンビーム入射角度とエッチングレ
ートとの関係を示す特性図である。
ートとの関係を示す特性図である。
【図6】本発明のイオンビーム入射角度と平坦化後の突
起の高さとの関係を示す図である。
起の高さとの関係を示す図である。
【図7】従来の半導体装置の表面状態を示す図である。
【図8】従来の半導体装置の製造方法の製造工程断面図
である。
である。
10 基板 12 a−Si膜 13 p−Si膜 14 レーザー光照射 100 突起 110 イオンビーム
フロントページの続き Fターム(参考) 5F004 AA11 BD07 DA23 DB02 5F052 AA02 BA07 BB07 CA08 DA02 DB01 EA11 EA16 FA07 JA01 5F110 AA18 CC02 DD02 DD03 DD13 DD14 DD17 EE04 FF02 FF29 GG02 GG13 GG25 GG44 GG58 HJ13 HL03 HL07 HL23 NN03 NN23 NN24 NN27 NN35 NN36 NN72 PP03 PP04 PP38 QQ11 QQ19
Claims (5)
- 【請求項1】 絶縁性基板上に非単結晶半導体膜を形成
する工程と、該非単結晶半導体膜を加熱処理する工程
と、該加熱処理により生じた前記非単結晶半導体膜の突
起を物理的除去方法により除去する工程と、を備えたこ
とを特徴とする半導体装置の製造方法。 - 【請求項2】 前記加熱処理工程は、レーザ光を照射し
て溶融再結晶化させる工程であることを特徴とする請求
項1に記載の半導体装置の製造方法。 - 【請求項3】 前記物理的除去方法は、イオンミリング
のイオンビームを前記突起に対して照射して除去する方
法であることを特徴とする請求項1又は2に記載の半導
体装置の製造方法。 - 【請求項4】 前記イオンミリングのイオンビームの入
射方向と、前記非単結晶半導体膜面に対する垂線との成
す角θが、60°〜90°であることを特徴とする請求
項3に記載の半導体装置の製造方法。 - 【請求項5】 絶縁性基板上に形成した非単結晶半導体
膜を加熱処理した際に生じる前記非単結晶半導体膜の突
起をイオンビームを照射することにより除去することに
よって、前記非単結晶半導体膜の表面が平坦であること
を特徴とする半導体装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000094535A JP2001284252A (ja) | 2000-03-30 | 2000-03-30 | 半導体装置及びその製造方法 |
TW090107323A TWI310958B (en) | 2000-03-30 | 2001-03-28 | Manufacturing method for semiconductor device |
US09/820,140 US6858512B2 (en) | 2000-03-30 | 2001-03-28 | Semiconductor device and method of producing the same |
KR10-2001-0016480A KR100487457B1 (ko) | 2000-03-30 | 2001-03-29 | 반도체 장치의 제조 방법 |
CNB011122323A CN1172352C (zh) | 2000-03-30 | 2001-03-30 | 半导体装置及其制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000094535A JP2001284252A (ja) | 2000-03-30 | 2000-03-30 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001284252A true JP2001284252A (ja) | 2001-10-12 |
Family
ID=18609566
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000094535A Pending JP2001284252A (ja) | 2000-03-30 | 2000-03-30 | 半導体装置及びその製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6858512B2 (ja) |
JP (1) | JP2001284252A (ja) |
KR (1) | KR100487457B1 (ja) |
CN (1) | CN1172352C (ja) |
TW (1) | TWI310958B (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2005031838A1 (ja) * | 2003-09-30 | 2005-04-07 | Japan Aviation Electronics Industry Limited | 固体表面の平坦化方法及びその装置 |
JP2007059601A (ja) * | 2005-08-24 | 2007-03-08 | Sharp Corp | 半導体装置の製造方法 |
US8178857B2 (en) | 2005-05-20 | 2012-05-15 | Japan Aviation Electronics Industry, Limited | Method and apparatus for flattening solid surface |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003340386A (ja) * | 2002-05-23 | 2003-12-02 | Toshiba Corp | 超音波洗浄装置及び超音波洗浄方法 |
CN100440450C (zh) * | 2003-09-30 | 2008-12-03 | 日本航空电子工业株式会社 | 固体表面平坦化方法及其装置 |
KR100719919B1 (ko) * | 2004-09-08 | 2007-05-18 | 비오이 하이디스 테크놀로지 주식회사 | 다결정실리콘 박막트랜지스터 형성방법 |
KR100681262B1 (ko) * | 2006-01-24 | 2007-02-09 | 삼성전자주식회사 | 스택형 반도체 장치의 제조 방법 |
CN101678508B (zh) * | 2007-06-11 | 2013-07-17 | 日立金属株式会社 | 具有边缘的部件的激光加工方法 |
US20100096566A1 (en) * | 2008-10-20 | 2010-04-22 | Robert Bristol | Reducing Line Edge Roughness by Particle Beam Exposure |
KR101082174B1 (ko) * | 2009-11-27 | 2011-11-09 | 삼성모바일디스플레이주식회사 | 유기전계발광 표시 장치 및 그의 제조 방법 |
KR101117731B1 (ko) | 2010-01-05 | 2012-03-07 | 삼성모바일디스플레이주식회사 | 화소 회로 및 유기전계발광 표시 장치, 및 이의 구동 방법 |
KR101666661B1 (ko) | 2010-08-26 | 2016-10-17 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 평판 표시 장치 |
US9780366B2 (en) | 2013-08-29 | 2017-10-03 | Stmicroelectronics (Tours) Sas | Silicon microstructuring method and microbattery |
KR101943553B1 (ko) * | 2014-11-25 | 2019-04-18 | 삼성전자주식회사 | 좌우 대칭의 이온 빔을 이용한 패턴 형성 방법, 이를 이용한 자기 기억 소자의 제조방법, 및 좌우 대칭의 이온 빔을 발생시키는 이온 빔 장비 |
KR102595297B1 (ko) | 2018-02-23 | 2023-10-31 | 삼성전자주식회사 | 미세 패턴 형성 방법 |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3359670B2 (ja) * | 1992-11-19 | 2002-12-24 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
JP3378078B2 (ja) * | 1994-02-23 | 2003-02-17 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
JP3761918B2 (ja) * | 1994-09-13 | 2006-03-29 | 株式会社東芝 | 半導体装置の製造方法 |
US6127279A (en) * | 1994-09-26 | 2000-10-03 | Semiconductor Energy Laboratory Co., Ltd. | Solution applying method |
US5607599A (en) * | 1994-11-17 | 1997-03-04 | Kabushiki Kaisha Toshiba | Method of processing a magnetic thin film |
CN1089486C (zh) * | 1995-06-26 | 2002-08-21 | 精工爱普生株式会社 | 形成晶体性半导体膜的方法 |
JP3883592B2 (ja) * | 1995-08-07 | 2007-02-21 | 株式会社半導体エネルギー研究所 | レーザ照射方法および半導体作製方法および半導体装置の作製方法および液晶電気光学装置の作製方法 |
KR100224710B1 (ko) * | 1995-10-10 | 1999-10-15 | 윤종용 | 반도체 장치의 커패시터 제조 방법 |
US6273950B1 (en) * | 1996-04-18 | 2001-08-14 | Matsushita Electric Industrial Co., Ltd. | SiC device and method for manufacturing the same |
US6241817B1 (en) * | 1997-05-24 | 2001-06-05 | Jin Jang | Method for crystallizing amorphous layer |
US5940693A (en) * | 1997-07-15 | 1999-08-17 | Sharp Laboratories Of America, Inc. | Selective silicide thin-film transistor and method for same |
JP3642546B2 (ja) * | 1997-08-12 | 2005-04-27 | 株式会社東芝 | 多結晶半導体薄膜の製造方法 |
US6113690A (en) * | 1998-06-08 | 2000-09-05 | Motorola, Inc. | Method of preparing crystalline alkaline earth metal oxides on a Si substrate |
JP2000111945A (ja) * | 1998-10-01 | 2000-04-21 | Sony Corp | 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法 |
US6288417B1 (en) * | 1999-01-07 | 2001-09-11 | Xerox Corporation | Light-emitting devices including polycrystalline gan layers and method of forming devices |
JP2000150890A (ja) * | 1998-11-11 | 2000-05-30 | Seiko Epson Corp | 半導体装置の製造方法 |
US6238582B1 (en) * | 1999-03-30 | 2001-05-29 | Veeco Instruments, Inc. | Reactive ion beam etching method and a thin film head fabricated using the method |
US6423240B1 (en) * | 2000-01-07 | 2002-07-23 | International Business Machines Corporation | Process to tune the slider trailing edge profile |
US6472232B1 (en) * | 2000-02-22 | 2002-10-29 | International Business Machines Corporation | Semiconductor temperature monitor |
JP2002076349A (ja) * | 2000-08-28 | 2002-03-15 | Seiko Epson Corp | 半導体装置の製造方法 |
JP2002305148A (ja) * | 2001-01-29 | 2002-10-18 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
-
2000
- 2000-03-30 JP JP2000094535A patent/JP2001284252A/ja active Pending
-
2001
- 2001-03-28 US US09/820,140 patent/US6858512B2/en not_active Expired - Lifetime
- 2001-03-28 TW TW090107323A patent/TWI310958B/zh not_active IP Right Cessation
- 2001-03-29 KR KR10-2001-0016480A patent/KR100487457B1/ko not_active Expired - Fee Related
- 2001-03-30 CN CNB011122323A patent/CN1172352C/zh not_active Expired - Fee Related
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2005031838A1 (ja) * | 2003-09-30 | 2005-04-07 | Japan Aviation Electronics Industry Limited | 固体表面の平坦化方法及びその装置 |
US8764952B2 (en) | 2003-09-30 | 2014-07-01 | Japan Aviation Electronics Industry Limited | Method for smoothing a solid surface |
US8178857B2 (en) | 2005-05-20 | 2012-05-15 | Japan Aviation Electronics Industry, Limited | Method and apparatus for flattening solid surface |
JP2007059601A (ja) * | 2005-08-24 | 2007-03-08 | Sharp Corp | 半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
KR100487457B1 (ko) | 2005-05-06 |
CN1319879A (zh) | 2001-10-31 |
US20020000552A1 (en) | 2002-01-03 |
CN1172352C (zh) | 2004-10-20 |
US6858512B2 (en) | 2005-02-22 |
TWI310958B (en) | 2009-06-11 |
KR20020010455A (ko) | 2002-02-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2646977B2 (ja) | 順スタガ型薄膜トランジスタの製造方法 | |
US9520420B2 (en) | Method for manufacturing array substrate, array substrate, and display device | |
JP2001284252A (ja) | 半導体装置及びその製造方法 | |
US7534705B2 (en) | Method of manufacturing a semiconductor device | |
JPH07106594A (ja) | 半導体装置およびその作製方法 | |
WO2015123903A1 (zh) | 一种低温多晶硅薄膜晶体管、阵列基板及其制作方法 | |
JP3514912B2 (ja) | 薄膜トランジスタの製造方法 | |
CN100435280C (zh) | 半导体设备和其制造方法 | |
JPH06163401A (ja) | 多結晶シリコン層の形成方法およびそれを用いた多結晶シリコン薄膜トランジスタ | |
JP2010098321A (ja) | 半導体装置 | |
JP2000340503A (ja) | 半導体膜の製造方法、薄膜トランジスタの製造方法、アクティブマトリクス基板 | |
US20050037550A1 (en) | Thin film transistor using polysilicon and a method for manufacturing the same | |
JP2004288864A (ja) | 薄膜半導体、薄膜トランジスタの製造方法、電気光学装置及び電子機器 | |
JP2001284251A (ja) | 半導体装置及びその製造方法 | |
US20060051905A1 (en) | Method of fabricating planarized poly-silicon thin film transistors | |
JP2002110542A (ja) | Si系半導体薄膜の製造方法、薄膜トランジスタ | |
JP2002043577A (ja) | 薄膜半導体装置及びその製造方法 | |
KR101009432B1 (ko) | 박막트랜지스터 및 그의 제조방법 | |
KR20110075518A (ko) | 어레이 기판의 제조방법 | |
JP2003124231A (ja) | 薄膜トランジスタの製造方法、電子機器、および電気光学装置 | |
JP2010140934A (ja) | 薄膜トランジスタの製造方法 | |
JP3493160B2 (ja) | 半導体装置の作製方法 | |
JPH0982661A (ja) | 半導体装置の製造方法及びイオンドーピング装置 | |
JPH11340469A (ja) | 薄膜トランジスタ | |
KR20030031398A (ko) | 다결정 규소를 이용한 박막 트랜지스터 및 그의 제조 방법 |