JP2001210620A - Semiconductor device manufacturing method and semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法および半導体装置に関し、特に、半導体基板から半
導体チップを分離する技術に適用して有効な技術に関す
るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device and a semiconductor device, and more particularly to a technology effective when applied to a technology for separating a semiconductor chip from a semiconductor substrate.
【０００２】[0002]
【従来の技術】高速な動作が要求される半導体装置を製
造する場合には、たとえばＧａＡｓ（ガリウムヒ素）等
の化合物半導体を半導体基板として用いられている。こ
の種の高速半導体装置を製造する技術として本発明者ら
が検討した技術は、たとえば次の通りである。まず、半
導体基板の主面に個々の半導体チップパターンを形成し
た後、その半導体基板の主面をガラス等の保持基板にワ
ックス等の接合媒体で貼り付ける。続けて、前記半導体
基板の裏面全体を研磨し、さらに化学的エッチング行う
ことにより、基板を薄層化する。次に、前記半導体基板
の裏面上に、主面上の電極パターンに対応するようにレ
ジストパターンを形成し、そのレジストパターンをマス
クとしてメッキ法等により裏面電極を形成する。また、
レジストパターンを形成することなく裏面全体に電極を
形成する場合もある。半導体基板上に個々の半導体装置
を形成した後、前記半導体基板を切断領域に沿って切断
することで半導体基板から個々の半導体チップを切り出
す。さらに、個々の半導体チップを保持しているワック
スを溶媒によって溶解させることにより前記保持基板か
ら分離する。2. Description of the Related Art When manufacturing a semiconductor device requiring high-speed operation, a compound semiconductor such as GaAs (gallium arsenide) is used as a semiconductor substrate. The technology studied by the present inventors as a technology for manufacturing such a high-speed semiconductor device is, for example, as follows. First, after forming individual semiconductor chip patterns on the main surface of the semiconductor substrate, the main surface of the semiconductor substrate is attached to a holding substrate such as glass using a bonding medium such as wax. Subsequently, the entire back surface of the semiconductor substrate is polished, and the substrate is thinned by chemical etching. Next, a resist pattern is formed on the back surface of the semiconductor substrate so as to correspond to the electrode pattern on the main surface, and a back electrode is formed by plating or the like using the resist pattern as a mask. Also,
In some cases, electrodes are formed on the entire back surface without forming a resist pattern. After forming individual semiconductor devices on the semiconductor substrate, the semiconductor substrate is cut along the cutting region to cut out individual semiconductor chips from the semiconductor substrate. Further, the wax holding the individual semiconductor chips is separated from the holding substrate by dissolving with a solvent.
【０００３】ところで、上述の技術においては、半導体
基板の主面にワックスを介して保持基板を貼り付けてい
る時は個々の半導体チップは整列した状態で一体的に保
持されているが、ワックスを溶解し保持基板を半導体基
板から分離すると、個々の半導体チップがばらばらにな
ってしまう。このため、この後のパッケージング工程等
においては、微細でしかも極めて薄い複数の半導体チッ
プを個々ばらばらに取り扱わなければならないので、自
動的な処理が難しく、半導体装置の量産化を阻害すると
いう課題がある。In the above technique, when a holding substrate is attached to a main surface of a semiconductor substrate via a wax, the individual semiconductor chips are integrally held in an aligned state. When the holding substrate is melted and separated from the semiconductor substrate, individual semiconductor chips are separated. For this reason, in the subsequent packaging process and the like, a plurality of fine and extremely thin semiconductor chips must be individually handled, which makes automatic processing difficult and hinders mass production of semiconductor devices. is there.
【０００４】このような課題を考慮した技術について
は、たとえば特開平７−２２１０５１号公報に記載があ
り、半導体基板を保持基板から剥離させた状態において
も個々の半導体チップがばらばらにならないように、半
導体基板の主面における切断領域の一部のみに、互いに
隣接する半導体チップを機械的に接合しておくための接
合部材を予め形成しておく技術が開示されている。この
技術では、半導体基板の主面に保持基板を貼り付けた
後、半導体基板の裏面において、半導体基板の主面の切
断領域に対応する位置に、半導体基板１の主面側に達す
るような溝をウエットエッチングによって形成してい
る。[0004] A technique considering such a problem is described in, for example, Japanese Patent Application Laid-Open No. 7-221051, and the individual semiconductor chips are not separated even when the semiconductor substrate is separated from the holding substrate. There is disclosed a technique in which a joining member for mechanically joining adjacent semiconductor chips is formed in advance only in a part of a cutting region on a main surface of a semiconductor substrate. In this technique, after a holding substrate is attached to a main surface of a semiconductor substrate, a groove reaching the main surface side of the semiconductor substrate 1 is provided on a back surface of the semiconductor substrate at a position corresponding to a cutting region of the main surface of the semiconductor substrate. Is formed by wet etching.
【０００５】[0005]
【発明が解決しようとする課題】ところが、本発明者ら
は、上記公報に記載された技術には、以下の問題がある
ことを見出した。However, the present inventors have found that the technology described in the above publication has the following problems.
【０００６】第１は、半導体基板の裏面から主面に向か
って掘る溝をウエットエッチング法によって形成してい
るので、溝の幅方向をもエッチング除去してしまう（サ
イドエッチング）結果、溝の幅が広くなってしまう課題
がある。たとえば半導体基板材料としてＧａＡｓ等のよ
うな化合物半導体を用いた場合、その溝を形成する際の
サイドエッチング量は、たとえば半導体基板の厚さの約
１〜０．３倍程度となるので、半導体基板の厚さが約３
０μｍ程度とすると、サイドエッチング量は約３０〜１
０μｍ程度となる。このような溝幅の増大により、１枚
の半導体基板に形成可能な半導体チップが少なくなる。
すなわち、半導体基板から取得できる半導体チップの個
数が低減してまう。したがって、半導体装置のコストが
高くなる。First, since a groove dug from the back surface of the semiconductor substrate to the main surface is formed by wet etching, the width direction of the groove is also removed by etching (side etching), resulting in the width of the groove. There is a problem that becomes wide. For example, when a compound semiconductor such as GaAs is used as a semiconductor substrate material, the amount of side etching when forming the groove is, for example, about 1 to 0.3 times the thickness of the semiconductor substrate. The thickness of about 3
When the thickness is about 0 μm, the side etching amount is about 30 to 1
It is about 0 μm. Such an increase in the groove width reduces the number of semiconductor chips that can be formed on one semiconductor substrate.
That is, the number of semiconductor chips that can be obtained from the semiconductor substrate is reduced. Therefore, the cost of the semiconductor device increases.
【０００７】ここで、この課題を解決するために、その
溝をドライエッチングによって形成しようとすると、オ
ーバーエッチング処理により上記接合部材の全てが削ら
れてしまう課題がある。また、オーバーエッチングエッ
チング処理によって上記接合部材の一部分のみが削られ
る場合においても、上記公報の技術においては、接合部
材が一部分にしか形成されていないので、互いに隣接す
る半導体チップを接合するための十分な機械的強度を保
つことができなくなってしまうという課題がある。特
に、ＧａＡｓ等のような化合物半導体基板を用いた場合
には薄型化が進められており、接合部材が十分な機械的
な接合強度を保てないと半導体基板の取り扱いが難しく
なるので、半導体装置の安定した量産製造ができないと
いう課題がある。Here, in order to solve this problem, if the groove is to be formed by dry etching, there is a problem that all of the joining members are cut off by the over-etching process. Further, even when only a part of the bonding member is cut off by the over-etching process, in the technique disclosed in the above publication, the bonding member is formed only in a part, so that it is not sufficient to bond the semiconductor chips adjacent to each other. There is a problem that it becomes impossible to maintain high mechanical strength. In particular, when a compound semiconductor substrate such as GaAs or the like is used, the thickness of the substrate is reduced, and if the bonding member does not maintain sufficient mechanical bonding strength, it becomes difficult to handle the semiconductor substrate. There is a problem that stable mass production cannot be performed.
【０００８】第２は、上記公報の技術においては、上記
接合部材が一部分にしか形成されていないので、半導体
基板の裏面から溝を掘った際に、その溝から半導体基板
の主面側の接合媒体（たとえばワックス）が露出され、
その溝から溶け出してしまう（半導体チップと保持基板
とを接合している接合媒体がなくなる）結果、半導体チ
ップが保持基板から剥離してしまう課題がある。Secondly, in the technique disclosed in the above publication, since the bonding member is formed only in a part, when a groove is dug from the back surface of the semiconductor substrate, the bonding member on the main surface side of the semiconductor substrate is cut from the groove. The medium (eg wax) is exposed,
As a result, the semiconductor chip is separated from the holding substrate as a result of melting out from the groove (there is no bonding medium joining the semiconductor chip and the holding substrate).
【０００９】本発明の目的は、半導体基板に形成された
複数の半導体チップ間の切断領域の幅寸法を縮小する技
術を提供することにある。An object of the present invention is to provide a technique for reducing a width dimension of a cutting region between a plurality of semiconductor chips formed on a semiconductor substrate.
【００１０】また、本発明の他の目的は、互いに隣接す
る半導体チップ間を機械的に接合する接合部の接合上の
機械的強度を向上する技術を提供することにある。Another object of the present invention is to provide a technique for improving the mechanical strength of a bonding portion for mechanically bonding between adjacent semiconductor chips.
【００１１】また、本発明の他の目的は、半導体基板と
保持基板とを接合媒体を介して貼り付けた状態で、半導
体基板の裏面に溝を掘った際に、その溝から接合媒体が
溶け出してしまうのを防止する技術を提供することにあ
る。Another object of the present invention is to provide a semiconductor device having a semiconductor substrate and a holding substrate bonded to each other with a bonding medium interposed therebetween. It is an object of the present invention to provide a technique for preventing such a situation.
【００１２】さらに、本発明の他の目的は、半導体基板
から半導体チップを切り出す工程に際して、半導体チッ
プが保持基板から剥離してしまう不具合を防止する技術
を提供することにある。Another object of the present invention is to provide a technique for preventing a problem that a semiconductor chip is separated from a holding substrate in a step of cutting a semiconductor chip from a semiconductor substrate.
【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
【００１４】[0014]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows.
【００１５】すなわち、本発明は、半導体基板の主面に
切断領域を隔てて配置された複数の半導体チップの各々
における外周部のすべてを取り囲み、互いに隣接する半
導体チップ間を接合する第１接合部材を形成するか、ま
たは、部分的に除去領域を設けて前記半導体チップの外
周部の一部に第１接合部材を形成する工程と、前記半導
体基板の裏面において、前記切断領域に対応する位置に
沿って溝部を形成する工程とを含むものである。That is, the present invention provides a first bonding member which surrounds all of the outer peripheral portions of each of a plurality of semiconductor chips arranged on a main surface of a semiconductor substrate with a cut region therebetween and joins adjacent semiconductor chips. Forming a first bonding member on a part of an outer peripheral portion of the semiconductor chip by partially providing a removal region; and forming a first bonding member on a rear surface of the semiconductor substrate at a position corresponding to the cutting region. And forming a groove along the groove.
【００１６】また、本発明は、半導体基板の主面に切断
領域を隔てて配置された複数の半導体チップの各々にお
ける外周部のすべてを取り囲み、互いに隣接する半導体
チップ間を接合する第１接合部材を形成するか、また
は、部分的に除去領域を設けて前記半導体チップの外周
部の一部に第１接合部材を形成する工程と、前記半導体
基板の裏面において、前記切断領域に対応する位置に沿
って溝部を形成した後、前記溝部の内部を含む前記半導
体基板の裏面に第２の接合部材を形成する工程とを含む
ものである。According to the present invention, there is provided a first bonding member which surrounds all the outer peripheral portions of a plurality of semiconductor chips arranged on a main surface of a semiconductor substrate with a cut region therebetween and joins adjacent semiconductor chips. Forming a first bonding member on a part of an outer peripheral portion of the semiconductor chip by partially providing a removal region; and forming a first bonding member on a rear surface of the semiconductor substrate at a position corresponding to the cutting region. And forming a second bonding member on the back surface of the semiconductor substrate including the inside of the groove after forming the groove along the groove.
【００１７】また、本発明は、半導体基板の主面に切断
領域を隔てて配置された複数の半導体チップの各々にお
ける外周部のすべてを取り囲み、互いに隣接する半導体
チップ間を接合する第１接合部材を形成するか、また
は、部分的に除去領域を設けて前記半導体チップの外周
部の一部に第１接合部材を形成する工程と、前記半導体
基板の裏面において、前記切断領域に対応する位置に沿
って溝部を形成した後、前記切断領域を切断することに
より、前記複数の半導体チップを半導体基板から分離す
る工程とを含むものである。The present invention also provides a first bonding member which surrounds all the outer peripheral portions of each of a plurality of semiconductor chips arranged on a main surface of a semiconductor substrate with a cutting region therebetween and joins adjacent semiconductor chips. Forming a first bonding member on a part of an outer peripheral portion of the semiconductor chip by partially providing a removal region; and forming a first bonding member on a rear surface of the semiconductor substrate at a position corresponding to the cutting region. Cutting the cut region after forming the groove along the semiconductor chip, thereby separating the plurality of semiconductor chips from the semiconductor substrate.
【００１８】また、本発明は、半導体チップの主面の外
周部のすべてを取り囲む第１接合部材、もしくは、部分
的に除去領域を設けて前記半導体チップの外周部の一部
に形成された第１接合部材が含まれ、前記半導体チップ
の側面に設けられた第２接合部材が含まれるものであ
る。Further, according to the present invention, there is provided a first bonding member surrounding the entire outer peripheral portion of the main surface of the semiconductor chip, or a first bonding member formed on a part of the outer peripheral portion of the semiconductor chip by partially providing a removed region. One bonding member is included, and a second bonding member provided on a side surface of the semiconductor chip is included.
【００１９】また、本発明は、上記第１接合部材と第２
接合部材とが接合するものである。Further, the present invention provides a method for manufacturing a semiconductor device comprising:
The joining member is joined.
【００２０】上記の本発明によれば、ドライエッチング
法により半導体基板の主面の切断領域に細い切断領域溝
を形成することができるので、半導体基板に形成された
複数の半導体チップ間の切断領域の幅寸法を縮小させる
ことが可能となる。According to the present invention, a thin cutting region groove can be formed in a cutting region on a main surface of a semiconductor substrate by a dry etching method, so that a cutting region between a plurality of semiconductor chips formed on a semiconductor substrate can be formed. Can be reduced in width.
【００２１】また、上記の本発明によれば、半導体基板
に形成された複数の半導体チップ間の切断領域の幅寸法
が縮小する。その結果、１枚の半導体基板に形成可能な
半導体チップの個数が増加でき、１枚の半導体基板から
切り出せる半導体チップの個数を増加させることができ
るので、半導体装置のコストを低減することが可能とな
る。Further, according to the present invention, the width dimension of the cutting region between the plurality of semiconductor chips formed on the semiconductor substrate is reduced. As a result, the number of semiconductor chips that can be formed on one semiconductor substrate can be increased, and the number of semiconductor chips that can be cut from one semiconductor substrate can be increased, so that the cost of a semiconductor device can be reduced. Becomes
【００２２】また、上記の本発明によれば、互いに隣接
する半導体チップ間の接合上の機械的強度を向上させる
ことができるので、半導体チップ分離工程での半導体基
板の安定した取り扱いが可能となる。したがって、半導
体装置の製造上の量産性を向上させることが可能とな
る。Further, according to the present invention, since the mechanical strength in bonding between adjacent semiconductor chips can be improved, the semiconductor substrate can be stably handled in the semiconductor chip separating step. . Therefore, it is possible to improve the mass productivity in manufacturing the semiconductor device.
【００２３】また、上記の本発明によれば、半導体チッ
プの主面の外周部のすべてを取り囲む第１接合部材、も
しくは、部分的に除去領域を設けて前記半導体チップの
外周部の一部に形成された第１接合部材が含まれるの
で、半導体基板と保持基板とを接合媒体を介して貼り付
けた状態で、半導体基板の裏面に溝を掘った際に、その
溝から接合媒体が溶け出してしまうことを防止すること
が可能となる。Further, according to the present invention, the first bonding member surrounding the entire outer peripheral portion of the main surface of the semiconductor chip or a partially removed region is provided on a part of the outer peripheral portion of the semiconductor chip. Since the formed first bonding member is included, when the semiconductor substrate and the holding substrate are bonded via the bonding medium and a groove is dug in the back surface of the semiconductor substrate, the bonding medium melts out from the groove. Can be prevented.
【００２４】また、上記の本発明によれば、半導体基板
と保持基板とを接合媒体を介して貼り付けた状態で、半
導体基板の裏面に溝を掘った際に、その溝から接合媒体
が溶け出してしまうことを防止できるので、半導体基板
から半導体チップを切り出す工程に際して、半導体チッ
プが保持基板から剥離してしまう不具合を防止すること
が可能となる。したがって、半導体装置の歩留まりを向
上させることが可能となる。Further, according to the present invention, when a groove is dug in the back surface of the semiconductor substrate in a state where the semiconductor substrate and the holding substrate are bonded via the bonding medium, the bonding medium melts from the groove. Since it is possible to prevent the semiconductor chip from being detached, it is possible to prevent a problem that the semiconductor chip is separated from the holding substrate in the step of cutting the semiconductor chip from the semiconductor substrate. Therefore, the yield of semiconductor devices can be improved.
【００２５】[0025]
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。Embodiments of the present invention will be described below in detail with reference to the drawings. In all the drawings for describing the embodiments, members having the same functions are denoted by the same reference numerals, and the repeated description thereof will be omitted.
【００２６】（実施の形態１）本実施の形態１の半導体
装置の製造方法は、たとえばＧａＡｓ（ガリウムヒ素）
等のような化合物半導体からなる半導体基板に形成され
た複数の半導体チップを個々の半導体チップに分割す
る、いわゆるダイシング工程に適用したものである。Ｇ
ａＡｓ等のような化合物半導体を材料とした半導体基板
は、通常のシリコン単結晶等を材料とした半導体基板よ
りも割れやすい材料が多い。しかしながら、化合物半導
体を材料とした半導体基板の厚さを薄くすることが比較
的多く行われているので、ダイシング工程での取り扱い
も注意を要するものとなってきている。化合物半導体を
用いた場合、特に、その半導体基板の厚さを薄くする必
要があるのは、例えば次の理由からである。１つは、化
合物半導体基板を用いた半導体装置においては、例えば
ＨＢＴ（Hetero Bipolar Transistor）等のような駆動
能力が大きく発熱量の大きい素子が半導体基板に形成さ
れるので、その放熱特性を向上させるには、半導体基板
を薄くし放熱経路を短くする必要があるからである。他
の１つは、化合物半導体基板を用いた半導体装置におい
ては、１ＧＨｚ以上の高周波動作を特徴とした半導体装
置が多く、その高周波特性を劣化させないために半導体
基板を薄くし、半導体基板の主面と裏面とを貫通するバ
イアホールを設け、その主面と裏面とを電気的に接続す
る構造を採用することにより、電気抵抗（インダクタン
ス）を低減する必要があるからである。(Embodiment 1) The method of manufacturing a semiconductor device according to Embodiment 1 is, for example, GaAs (gallium arsenide).
The present invention is applied to a so-called dicing process in which a plurality of semiconductor chips formed on a semiconductor substrate made of a compound semiconductor such as those described above are divided into individual semiconductor chips. G
A semiconductor substrate using a compound semiconductor such as aAs or the like has many materials that are more easily broken than a semiconductor substrate using a normal silicon single crystal or the like. However, it is relatively common to reduce the thickness of a semiconductor substrate made of a compound semiconductor, so that care must be taken in the dicing process. In the case of using a compound semiconductor, it is particularly necessary to reduce the thickness of the semiconductor substrate for the following reasons, for example. One is that, in a semiconductor device using a compound semiconductor substrate, an element having a large driving capability and a large amount of heat, such as an HBT (Hetero Bipolar Transistor), is formed on the semiconductor substrate. This is because it is necessary to make the semiconductor substrate thinner and shorten the heat dissipation path. Another is that many semiconductor devices using compound semiconductor substrates are characterized by high-frequency operation of 1 GHz or higher, and the semiconductor substrate is thinned to prevent its high-frequency characteristics from deteriorating. This is because it is necessary to reduce the electric resistance (inductance) by providing a via hole that penetrates through the back surface and the back surface and adopting a structure that electrically connects the main surface and the back surface.
【００２７】本実施の形態１の半導体装置の製造方法の
具体例を図１〜図６を用いて説明する。図１は本発明の
半導体装置の製造工程中における半導体基板１の主面の
要部平面図を示し、図２は図１のＡ−Ａ線の断面図を示
している。A specific example of the method of manufacturing the semiconductor device according to the first embodiment will be described with reference to FIGS. FIG. 1 is a plan view of a main part of a main surface of a semiconductor substrate 1 during a manufacturing process of a semiconductor device according to the present invention, and FIG. 2 is a sectional view taken along line AA of FIG.
【００２８】半導体基板１は、たとえばＧａＡｓ等から
なり、この段階では、直径が、たとえば約３〜５インチ
（７．６〜１２．７ｃｍ）程度、厚さが、たとえば約６
００μｍ程度の半導体ウエハと称する平面略円形状の薄
板からなる。この半導体基板１の主面には、例えば１ｍ
ｍ×１ｍｍ程度の平面正方形状の複数の半導体チップ２
が既に形成されている。ただし、この段階では半導体チ
ップ２は個々のものに分離されていない。各半導体チッ
プ２は、切断領域３を隔てて互いに隣接している。この
切断領域３は、後述するように半導体基板１から個々の
半導体チップ２を分離する際に切断される領域である。
切断領域３の幅は、たとえば約４０〜７０μｍ程度、好
ましくは約６０μｍ程度である。The semiconductor substrate 1 is made of, for example, GaAs or the like. At this stage, the diameter is, for example, about 3 to 5 inches (7.6 to 12.7 cm), and the thickness is, for example, about 6
It is made of a substantially circular thin plate called a semiconductor wafer of about 00 μm. On the main surface of the semiconductor substrate 1, for example, 1 m
A plurality of semiconductor chips 2 each having a plane square shape of about mx 1 mm
Has already been formed. However, at this stage, the semiconductor chips 2 are not separated into individual chips. Each semiconductor chip 2 is adjacent to each other with a cutting region 3 interposed therebetween. The cutting region 3 is a region that is cut when the individual semiconductor chips 2 are separated from the semiconductor substrate 1 as described later.
The width of the cutting region 3 is, for example, about 40 to 70 μm, and preferably about 60 μm.
【００２９】各半導体チップ２の主面には、例えば上記
ＨＢＴ素子、抵抗素子および容量素子が形成されてい
る。半導体層４は、そのＨＢＴのエミッタ層、ベース層
およびコレクタ層を含む積層の半導体層となっており、
例えばエミッタ層はＩｎＧａＰ（インジウムガリウムリ
ン）層を有している。エミッタ層は、ベース層やコレク
タ層と同様にエピタキシャル層によって形成されてい
る。この半導体層４上には、所定の導体膜からなるバイ
アホール電極５が形成されている。半導体層４およびバ
イアホール電極５は半導体チップ２の主面のほぼ中央に
複数個配置されている。バイアホール電極５をＨＢＴの
いずれかの電極、例えばエミッタ電極と同一材料で同工
程時に形成しても良い。これにより、製造工程の簡略化
を図ることができる。なお、バイアホール電極５の内側
に配置された破線で示すバイアホール６は、半導体基板
１の主面と裏面とを電気的に接続する導通孔であり、後
述の段階で形成されるもので、この段階では形成されて
いないが、相対的な平面位置関係や大きさを分かり易く
するために図１にも示した。On the main surface of each semiconductor chip 2, for example, the above-mentioned HBT element, resistance element and capacitance element are formed. The semiconductor layer 4 is a stacked semiconductor layer including an emitter layer, a base layer, and a collector layer of the HBT.
For example, the emitter layer has an InGaP (indium gallium phosphide) layer. The emitter layer is formed of an epitaxial layer like the base layer and the collector layer. On the semiconductor layer 4, a via hole electrode 5 made of a predetermined conductor film is formed. A plurality of semiconductor layers 4 and via-hole electrodes 5 are arranged substantially at the center of the main surface of the semiconductor chip 2. The via hole electrode 5 may be formed of the same material as any of the electrodes of the HBT, for example, the emitter electrode in the same step. Thereby, the manufacturing process can be simplified. The via hole 6 indicated by a broken line inside the via hole electrode 5 is a conduction hole for electrically connecting the main surface and the back surface of the semiconductor substrate 1 and is formed in a later step. Although it is not formed at this stage, it is also shown in FIG. 1 for easy understanding of the relative planar positional relationship and size.
【００３０】半導体基板１の主面上において半導体チッ
プ２の形成領域内には、上記バイアホール電極５の一部
を覆うように第１表面保護膜７ａが被覆されている。こ
の第１表面保護膜７ａは、例えば酸化シリコン（ＳｉＯ
2等）からなり、例えばＣＶＤ（Chemical Vapor Deposi
tion）法等によって形成されている。この第１表面保護
膜７ａ上には、第１配線８ａが形成されている。この第
１配線８ａは、例えばＭｏ（モリブデン）／Ａｕ（金）
／Ｍｏ（モリブデン）の積層膜からなり、その厚さは、
たとえば、Ａｕ層の厚さが約０．５〜１．５μｍ程度、
上下のＭｏ層の厚さがそれぞれ約０．０５〜０．３μｍ
程度である。所定の第１配線８ａは、第１表面保護膜７
ａに穿孔された接続孔を通じて上記バイアホール電極５
と電気的に接続されている。On the main surface of the semiconductor substrate 1, a first surface protective film 7 a is covered in a formation region of the semiconductor chip 2 so as to cover a part of the via hole electrode 5. The first surface protection film 7a is made of, for example, silicon oxide (SiO 2).
2 ), for example, CVD (Chemical Vapor Deposi
) method. The first wiring 8a is formed on the first surface protection film 7a. The first wiring 8a is made of, for example, Mo (molybdenum) / Au (gold).
/ Mo (molybdenum) laminated film, the thickness of which is
For example, the thickness of the Au layer is about 0.5 to 1.5 μm,
Each of the upper and lower Mo layers has a thickness of about 0.05 to 0.3 μm.
It is about. The predetermined first wiring 8a is formed by the first surface protection film 7
a via hole electrode 5 through a connection hole formed in
Is electrically connected to
【００３１】また、第１表面保護膜７ａ上には、第１配
線８ａの一部を覆うように第２表面保護膜７ｂが形成さ
れている。この第２表面保護膜７ｂは、たとえば酸化シ
リコン（ＳｉＯ2等）膜上に窒化シリコン（Ｓｉ3Ｎ
4等）が堆積されてなり、たとえばＣＶＤ法等によって
形成されている。この第２表面保護膜７ｂ上には、第２
配線８ｂが形成されている。この第２配線８ｂは、たと
えばモリブデン上に金が堆積されてなり、その厚さは、
たとえば約２〜４μｍ程度である。この第２配線８ｂに
おけるモリブデンの層は、その上層の金と半導体基板１
との接着性を向上させる機能を有しており、その厚さ
は、たとえば約０．１〜０．３μｍ程度である。そのモ
リブデンの層に代えて、Ｔｉ（チタン）やＷ（タングス
テン）を用いても良い。第２配線８ｂの一つは、第２表
面保護膜７ｂに穿孔された接続孔を通じて第１配線８ａ
と電気的に接続されている。ここで、配線８ａと８ｂと
を合わせて配線８とする。Further, a second surface protection film 7b is formed on the first surface protection film 7a so as to cover a part of the first wiring 8a. This second surface protection film 7b is formed, for example, on a silicon oxide (SiO 2 or the like) film by silicon nitride (Si 3 N).
4 ) are deposited, and are formed by, for example, a CVD method or the like. On the second surface protective film 7b, the second
The wiring 8b is formed. The second wiring 8b is formed by depositing gold on molybdenum, for example, and has a thickness of
For example, it is about 2 to 4 μm. The layer of molybdenum in the second wiring 8b is composed of gold on the upper layer and the semiconductor substrate 1
And has a function of improving the adhesiveness to the substrate, and has a thickness of, for example, about 0.1 to 0.3 μm. Instead of the molybdenum layer, Ti (titanium) or W (tungsten) may be used. One of the second wirings 8b is connected to the first wiring 8a through a connection hole formed in the second surface protection film 7b.
Is electrically connected to Here, the wirings 8a and 8b are collectively referred to as a wiring 8.
【００３２】また、第２表面保護膜７ｂ上には、上記第
２配線８ｂを覆うように第３表面保護膜７ｃが形成され
ている。この第３表面保護膜７ｃは、上記第１、第２表
面保護膜７ａ，７ｂとは材料が異なり、たとえばポリイ
ミド等のような樹脂からなる。ここで、表面保護膜７ａ
と７ｂと７ｃとを合わせて表面保護膜７とする。第３表
面保護膜７ｃの一部には、第２配線８ｂの一部が露出す
るように、たとえば平面正方形状または長方形状に開口
されており、その開口領域がボンディングパッドＢＰと
なっている。このボンディングパッドＢＰは、半導体チ
ップ２に形成された回路の電極を外部に引き出すための
外部端子であり、その平面寸法は、例えば１辺が約８０
〜１００μｍ程度である。ここでは、そのボンディング
パッドＢＰが半導体チップ２の外周部の近傍に、その辺
に沿って複数個並んで配置されている場合が示されてい
る。Further, a third surface protection film 7c is formed on the second surface protection film 7b so as to cover the second wiring 8b. The third surface protection film 7c is made of a different material from the first and second surface protection films 7a and 7b, and is made of, for example, a resin such as polyimide. Here, the surface protective film 7a
And 7b and 7c together to form a surface protection film 7. A part of the third surface protection film 7c is opened, for example, in a plane square or rectangular shape so that a part of the second wiring 8b is exposed, and the opening area is a bonding pad BP. The bonding pad BP is an external terminal for extracting an electrode of a circuit formed on the semiconductor chip 2 to the outside.
About 100 μm. Here, a case is shown in which a plurality of the bonding pads BP are arranged in the vicinity of the outer peripheral portion of the semiconductor chip 2 along the side.
【００３３】ところで、本実施の形態１においては、半
導体基板１の主面に、各半導体チップ２の外周部の全部
を取り囲むように第１接合部材９が形成されている。こ
の第１接合部材９は、上記切断領域３と平面的に重なる
ように形成されているが、その幅は切断領域３よりも広
く、その一部が半導体チップ２の形成領域に平面的に重
なるように形成されている。このようにしないと、後述
するように半導体基板１の裏面において切断領域３に対
応する位置に溝を形成した時に個々の半導体チップ２が
分離される恐れがある。ただし、第１接合部材９は、上
記表面保護膜７には接しておらず、第１接合部材９と表
面保護膜７との間には分離溝１０ａが形成されている。
この分離溝１０ａは、第１接合部材９を切断する際に、
第１接合部材９に加わった衝撃が表面保護膜７に伝搬す
るのを阻止するための溝である。すなわち、後述するよ
うに仮に第１接合部材９と表面保護膜７とが接している
状態で第１接合部材９をダイシング刃で切断すると、そ
の際に第１接合部材９に加わった衝撃が表面保護膜７に
も伝搬する結果、それに起因して表面保護膜７にひびや
割れが入ってしまうのを防止するために設けられてい
る。分離溝１０ａの幅は、たとえば約２〜５μｍ程度で
ある。In the first embodiment, the first bonding member 9 is formed on the main surface of the semiconductor substrate 1 so as to surround the entire outer peripheral portion of each semiconductor chip 2. The first joining member 9 is formed so as to overlap the cutting region 3 in a plan view, but has a wider width than the cutting region 3 and a part thereof partially overlaps the formation region of the semiconductor chip 2. It is formed as follows. Otherwise, individual semiconductor chips 2 may be separated when a groove is formed at a position corresponding to the cutting region 3 on the back surface of the semiconductor substrate 1 as described later. However, the first bonding member 9 is not in contact with the surface protection film 7, and a separation groove 10 a is formed between the first bonding member 9 and the surface protection film 7.
This separation groove 10a is used when cutting the first joining member 9.
The groove is for preventing the impact applied to the first joining member 9 from being propagated to the surface protection film 7. That is, as will be described later, if the first bonding member 9 is cut with a dicing blade in a state where the first bonding member 9 and the surface protection film 7 are in contact with each other, an impact applied to the first bonding member 9 at that time is applied to the surface. This is provided to prevent the surface protection film 7 from being cracked or cracked as a result of propagation to the protection film 7. The width of separation groove 10a is, for example, about 2 to 5 μm.
【００３４】本実施の形態１においては、たとえば第１
接合部材９を上記第２配線８ｂと同じ材料で同じ形成工
程時に形成している。これにより、製造工程の簡略化を
図ることができる。もちろん第１接合部材９を第２配線
８ｂと同材料で同一工程時に形成することに限定される
ものではない。本実施の形態１においては、上記のよう
に第１接合部材９を第２配線８ｂと同時に形成している
ので、その構成材料は、たとえばＡｕ（金）を主体とす
る材料からなる。第１接合部材９の主材料としは、Ａｕ
が好ましい。その理由は、たとえば次の通りである。Ａ
ｕとＧａＡｓ等からなる半導体基板１との間では熱応力
係数差が小さいことからＡｕを用いた場合には第１接合
部材９から半導体基板１に加わる機械的応力を小さくす
ることができるので、その応力に起因して半導体基板１
が割れてしまうのを抑制または防止することができるか
らである。また、Ａｕは化学的安定性が高い性質を有し
ているので、Ａｕと半導体基板１とが化学的に反応して
所定の合金層を形成してしまうような不具合が生じるこ
とがなく、半導体基板１に形成された集積回路素子に悪
影響を与えるのを防止できるからである。さらに、金は
導電率が高く電気抵抗が小さいので第１接合部材９の一
部を配線として用いる場合には有効な材料である。ただ
し、第１接合部材９は、金に限定されるものではなく種
々変更可能であり、たとえばニッケル（Ｎｉ）等のよう
な他の金属で形成することもできる。この場合は第２配
線８ｂとは別工程時に形成するようになるが、金を使用
しないので半導体装置のコスト低減を図ることが可能と
なる。また、第１接合部材９を金属ではなく絶縁膜で形
成することも可能である。これについては後述の他の実
施の形態で説明する。In the first embodiment, for example, the first
The joining member 9 is formed of the same material as that of the second wiring 8b in the same forming step. Thereby, the manufacturing process can be simplified. Of course, it is not limited to forming the first joining member 9 with the same material as the second wiring 8b in the same step. In the first embodiment, since the first joining member 9 is formed simultaneously with the second wiring 8b as described above, its constituent material is, for example, a material mainly composed of Au (gold). The main material of the first joining member 9 is Au
Is preferred. The reason is, for example, as follows. A
Since the thermal stress coefficient difference between u and the semiconductor substrate 1 made of GaAs or the like is small, when Au is used, the mechanical stress applied to the semiconductor substrate 1 from the first bonding member 9 can be reduced. Due to the stress, the semiconductor substrate 1
This is because it is possible to suppress or prevent the cracking. In addition, since Au has high chemical stability, there is no problem that Au and the semiconductor substrate 1 chemically react to form a predetermined alloy layer. This is because it is possible to prevent the integrated circuit element formed on the substrate 1 from being adversely affected. Further, gold is an effective material when a part of the first joining member 9 is used as wiring because of high conductivity and low electric resistance. However, the first joining member 9 is not limited to gold, but can be variously changed, and can be formed of another metal such as nickel (Ni). In this case, it is formed in a step separate from the second wiring 8b. However, since gold is not used, the cost of the semiconductor device can be reduced. Further, the first joining member 9 can be formed of an insulating film instead of metal. This will be described in another embodiment described later.
【００３５】次に、図３に示すように、たとえば石英ガ
ラスからなる保持基板１２を、ワックス１１を介して半
導体基板１の主面に貼り付ける。この保持基板１２は、
特に限定されないが、半導体基板１よりも一回り大き
く、その膜厚は約１ｍｍ程度である。保持基板１２を前
記半導体基板１に貼り付けることで、半導体基板１の搬
送時の割れや欠けを防ぎ、搬送をしやすくすることがで
きる。なお、ワックス１１の代わりに、粘着剤の付いた
テープ等を用いて半導体基板１と保持基板1２とを貼り
合わせてもよい。Next, as shown in FIG. 3, a holding substrate 12 made of, for example, quartz glass is attached to the main surface of the semiconductor substrate 1 via the wax 11. This holding substrate 12
Although not particularly limited, it is slightly larger than the semiconductor substrate 1 and has a thickness of about 1 mm. By sticking the holding substrate 12 to the semiconductor substrate 1, cracks and chips at the time of transport of the semiconductor substrate 1 can be prevented, and transport can be facilitated. Note that the semiconductor substrate 1 and the holding substrate 12 may be bonded to each other using a tape or the like with an adhesive instead of the wax 11.
【００３６】続いて、半導体基板１の裏面を研磨した
後、化学的エッチングを施すことにより薄層化し、その
膜厚を約２０μｍ〜５０μｍ程度とする。その後、図４
に示すように、半導体基板１の裏面にバイアホール６と
切断領域３とに対応する領域を露出し、それ以外が覆わ
れるようなフォトレジスト膜を形成した後、それをエッ
チングマスクにし、たとえばＣｌ（塩素）を含むガスを
用いたドライエッチングによって、バイアホール６およ
び切断領域溝１３を形成する。切断領域溝１３の底部か
らは、第１接合部材９の裏面が露出されている。切断領
域溝１３の幅は、たとえば約４０〜８０μｍ程度であ
る。また、バイアホール６の底部からはバイアホール電
極５の裏面が露出されている。バイアホール６の直径
は、たとえば約３０〜１００μｍ程度、好ましくは、た
とえば約５０μｍ程度である。バイアホール６の底部側
には半導体層４があり、そのバイアホール６から露出す
る半導体層４部分を除去するにはオーバーエッチ処理を
施す必要がある。切断領域３の底部からは第１接合部材
９の裏面が露出されることになるが、第１接合部材９を
構成するＡｕは、半導体基板１のエッチング速度の約２
０分の１のエッチングレートであることから、上記オー
バーエッチ処理を施しても第１接合部材９がエッチング
されてしまうことはない。すなわち、本実施の形態１で
は、第１接合部材９を切断領域溝１３形成時のエッチン
グストッパとして機能させている。したがって、本実施
の実施の形態１によれば、第１接合部材９がドライエッ
チングによって削られることが少ないので、また、第１
接合部材９が多少削られたとしても、本実施の形態１で
は上記のように第１接合部材９を半導体チップ２の主面
外周全部を取り囲むように設けているので、これに起因
して第１接合部材９自体の機械的強度が損なわれること
はないし、互いに隣接する半導体チップ２間の接合上の
強度が損なわれることもない。なお、切断領域溝１３の
底部から露出する第１接合部材９のＭｏ層は削られて無
くなるが、それによって上記効果が損なわれるものでは
ない。Subsequently, after the back surface of the semiconductor substrate 1 is polished, the thickness is reduced to about 20 μm to about 50 μm by chemical etching. Then, FIG.
As shown in FIG. 1, after forming a photoresist film on the back surface of the semiconductor substrate 1 so as to expose regions corresponding to the via holes 6 and the cut regions 3 and to cover the other regions, the photoresist film is used as an etching mask. Via holes 6 and cutting region grooves 13 are formed by dry etching using a gas containing (chlorine). The back surface of the first joining member 9 is exposed from the bottom of the cutting region groove 13. The width of the cutting region groove 13 is, for example, about 40 to 80 μm. Further, the back surface of the via-hole electrode 5 is exposed from the bottom of the via-hole 6. The diameter of the via hole 6 is, for example, about 30 to 100 μm, preferably, for example, about 50 μm. The semiconductor layer 4 is provided on the bottom side of the via hole 6, and it is necessary to perform an over-etching process to remove a portion of the semiconductor layer 4 exposed from the via hole 6. Although the back surface of the first bonding member 9 is exposed from the bottom of the cutting region 3, Au constituting the first bonding member 9 has an etching rate of about 2
Since the etching rate is 1/0, the first bonding member 9 is not etched even if the above-described overetching is performed. That is, in the first embodiment, the first joining member 9 functions as an etching stopper when the cutting region groove 13 is formed. Therefore, according to the first embodiment, the first bonding member 9 is less likely to be removed by dry etching.
Even if the joining member 9 is slightly removed, the first joining member 9 is provided so as to surround the entire outer periphery of the main surface of the semiconductor chip 2 as described above in the first embodiment. The mechanical strength of the bonding member 9 itself is not impaired, and the strength of the bonding between the semiconductor chips 2 adjacent to each other is not impaired. Although the Mo layer of the first joining member 9 exposed from the bottom of the cutting region groove 13 is removed by shaving, the above effect is not impaired.
【００３７】しかも、本実施の形態１においては、上記
のように第１接合部材９を半導体チップ２の主面外周の
全部を取り囲むように設けているので、切断領域溝１３
の底部からは半導体基板１のどの切断領域溝１３におい
ても、第１接合部材９の裏面が露出されるが、ワックス
１１等のような接合媒体が露出されてしまうことがな
い。このため、ワックス１１等の接合媒体が切断領域溝
１３から溶け出すのを防止することができる。したがっ
て、半導体チップ２が保持基板１２から剥離してしまう
のを防止することが可能となる。ドライエッチング処理
では、エッチングが異方性であるため、バイアホール６
および切断領域溝１３の側壁は、ほぼ垂直になる。すな
わち、本実施の形態１においては、切断領域溝１３をド
ライエッチングで形成するので、バイアホール６の径
は、たとえば約３０μｍ〜１００μｍ程度、好ましくは
約５０μｍ程度である。バイアホール６のエッチング部
には半導体層４があり、半導体層４の分だけオーバーエ
ッチする必要があり、切断領域溝１３は、より多くエッ
チングに曝されることになる。切断領域溝１３のエッチ
ング部には第１接合部材９があるが、第１接合部材９で
ある積層膜に含まれるＡｕ膜は、半導体基板１のエッチ
ング速度の約２０分の１のエッチングレートであるの
で、半導体層４の分のオーバーエッチによってなくなる
ことはない。なお、第１接合部材９のオーバーエッチに
よる削れは約０．４μｍ程度以下であり、第１接合部材
９である積層膜に含まれるＭｏ膜は、切断領域溝１３と
面している部分において完全に削られる。バイアホール
６および切断領域溝１３は同時に形成されるため、製造
工程が簡略化し、製造原価を低減することができる。ま
た、図４中においては、バイアホール電極５が残ってい
るが、バイアホール６のドライエッチングによって除去
してもよい。また、フォトリソグラフィ工程において
は、フォトレジスト膜の塗布、現像および解除作業で有
機溶剤等を使用するため、ワックス１１が徐々に溶け出
し、保持基板１２から半導体基板１が剥離する不具合
が、フォトリソグラフィ工程を繰り返すほど発生しやす
くなる。本発明においては、バイアホール６および切断
領域溝１３を形成する際のフォトリソグラフィ工程は１
回のみなので、保持基板１２から半導体基板１が剥離す
る不具合を回避できる。また、本実施の形態１において
は、半導体基板１の切断領域３に切断領域溝１３を形成
する際にドライエッチング法を用いたが、ウェットエッ
チング法を用いた場合、ドライエッチング法を用いた場
合に比べて、切断領域溝１３の幅が約２０μｍ〜６０μ
ｍ程度広がり、その幅は約８０μｍ〜１４０μｍ程度に
なるので、ウェハ当りの半導体チップ２の取得数が減少
する場合がある。そこで、先にウェットエッチングにて
半導体基板１の厚さの約半分を削り、残りをドライエッ
チングにて削ってもよい。この場合、半導体基板１の厚
さのすべてをウェットエッチングにて削った場合より
も、切断領域溝１３の幅の広がりを抑えることができ
る。Moreover, in the first embodiment, since the first bonding member 9 is provided so as to surround the entire outer periphery of the main surface of the semiconductor chip 2 as described above, the cutting region groove 13 is provided.
The bottom surface of the first bonding member 9 is exposed from any bottom of the semiconductor substrate 1 in any of the cut regions 13 of the semiconductor substrate 1, but the bonding medium such as the wax 11 is not exposed. For this reason, it is possible to prevent the joining medium such as the wax 11 from melting out from the cutting region groove 13. Therefore, it is possible to prevent the semiconductor chip 2 from being separated from the holding substrate 12. In the dry etching process, since the etching is anisotropic, the via holes 6
And the side wall of the cutting region groove 13 becomes substantially vertical. That is, in the first embodiment, since the cut region groove 13 is formed by dry etching, the diameter of the via hole 6 is, for example, about 30 μm to 100 μm, and preferably about 50 μm. The semiconductor layer 4 is present in the etched portion of the via hole 6, and it is necessary to overetch by the semiconductor layer 4, and the cut region groove 13 is exposed to etching more. There is a first bonding member 9 in the etching portion of the cutting region groove 13. The Au film included in the laminated film as the first bonding member 9 has an etching rate of about 1/20 of the etching rate of the semiconductor substrate 1. Since it is present, it is not lost by overetching for the semiconductor layer 4. The scraping of the first bonding member 9 due to overetching is about 0.4 μm or less, and the Mo film included in the laminated film as the first bonding member 9 is completely removed at a portion facing the cut region groove 13. Is cut down. Since the via hole 6 and the cutting region groove 13 are formed at the same time, the manufacturing process can be simplified, and the manufacturing cost can be reduced. Although the via-hole electrode 5 remains in FIG. 4, the via-hole 6 may be removed by dry etching. In the photolithography process, an organic solvent or the like is used in the application, development and release operations of the photoresist film. The more the process is repeated, the more easily it occurs. In the present invention, the photolithography process for forming the via hole 6 and the cut region groove 13 is performed in one step.
Since the number of times is only one, the problem that the semiconductor substrate 1 is separated from the holding substrate 12 can be avoided. In the first embodiment, the dry etching method is used when forming the cutting region grooves 13 in the cutting region 3 of the semiconductor substrate 1. However, when the wet etching method is used, the dry etching method is used. The width of the cutting region groove 13 is about 20 μm to 60 μm.
m, and the width is about 80 μm to 140 μm, so that the number of semiconductor chips 2 obtained per wafer may decrease. Therefore, about half of the thickness of the semiconductor substrate 1 may be cut first by wet etching, and the rest may be cut by dry etching. In this case, the spread of the width of the cut region groove 13 can be suppressed as compared with the case where the entire thickness of the semiconductor substrate 1 is removed by wet etching.
【００３８】続いて、バイアホール６の内部および切断
領域溝１３の内部を含む半導体基板１の裏面に、たとえ
ば膜厚が約１０μｍ〜１５μｍ程度の主にＡｕ膜からな
る導電性膜１４をメッキ法またはスパッタリング法にて
堆積する。図示は省略するが、この導電性膜１４の下地
には、導電性膜１４と半導体基板１を形成するＧａＡｓ
との接着性を向上するために、クロム（Ｃｒ）またはチ
タン（Ｔｉ）等を薄く堆積しておく。導電性膜１４は、
切断領域溝１３の底部において第１接合部材９と接し、
隣り合う半導体チップ２同士を接合する第１接合部材９
を補強する第２接合部材１５となる。また、導電性膜１
４は切断領域溝１３の底面から連続して切断領域溝１３
の側面にも堆積しているので、隣り合う半導体チップ２
同士の接合をより強め、切断領域溝１３の側面において
も第２接合部材１５としての機能を果たす。さらに、導
電性膜１４は、バイアホール６の内部においては配線８
と電気的接続を取り、半導体基板１の裏面においては電
極となっている。さらに、導電性膜１４は、切断領域を
ダイシングにより切断する際に、衝撃が半導体基板１に
伝播するのを緩和し、半導体基板１にひびや割れが入っ
てしまうのを防止する機能を有する。さらに、また、導
電性膜１４は、半導体基板１がその裏面より放熱する際
のヒートシンクとしての機能を有する。さらに、導電性
膜１４は、バイアホール６の内部および切断領域溝１３
の内部を含む半導体基板１の裏面を完全に覆っているの
で、半導体基板１が汚染され、化学反応を起こしてしま
うことを防ぐことができる。本実施の形態１において
は、導電性膜１４は、切断領域溝１３の内部の全体に堆
積しているが、切断領域溝１３の側壁にのみ堆積した形
状としてもよい。本実施の形態１においては、導電性膜
１４として、第１接合部材９で説明したのと同様の理由
で、Ａｕ膜を例示しているが、たとえば、Ｎｉ膜または
Ａｌ膜であってもよい。Subsequently, on the back surface of the semiconductor substrate 1 including the inside of the via hole 6 and the inside of the cut region groove 13, a conductive film 14 mainly made of an Au film having a thickness of about 10 μm to 15 μm is plated by a plating method. Alternatively, they are deposited by a sputtering method. Although illustration is omitted, GaAs forming the conductive film 14 and the semiconductor substrate 1 is formed under the conductive film 14.
Chromium (Cr) or titanium (Ti) or the like is deposited thinly in order to improve the adhesiveness with the metal. The conductive film 14
At the bottom of the cutting area groove 13, it contacts the first joining member 9,
First bonding member 9 for bonding adjacent semiconductor chips 2 to each other
The second joining member 15 reinforces the above. Also, the conductive film 1
4 is a cutting region groove 13 continuously from the bottom surface of the cutting region groove 13.
Semiconductor chips 2 are also deposited on the sides of
The bonding between them is further strengthened, and the side surface of the cutting region groove 13 also functions as the second bonding member 15. Further, the conductive film 14 is provided inside the via hole 6 with the wiring 8.
And an electrode on the back surface of the semiconductor substrate 1. Further, the conductive film 14 has a function of mitigating propagation of an impact to the semiconductor substrate 1 when cutting the cutting region by dicing, and preventing the semiconductor substrate 1 from being cracked or cracked. Further, the conductive film 14 has a function as a heat sink when the semiconductor substrate 1 radiates heat from its back surface. Further, the conductive film 14 covers the inside of the via hole 6 and the cut region groove 13.
Completely covers the back surface of the semiconductor substrate 1 including the inside of the semiconductor substrate 1, it is possible to prevent the semiconductor substrate 1 from being contaminated and causing a chemical reaction. In the first embodiment, the conductive film 14 is deposited on the entire inside of the cutting region groove 13, but may be formed only on the side wall of the cutting region groove 13. In the first embodiment, the Au film is exemplified as the conductive film 14 for the same reason as described for the first bonding member 9, but may be a Ni film or an Al film, for example. .
【００３９】次に、図５に示すように、ワックス剥離液
によってワックス１１を溶解して除去し、半導体基板１
と保持基板１２とを分離した後、半導体基板１の裏面に
テープ１６を貼り付ける。ここで、導電性膜１４は、切
断領域溝１３の内部において第２接合部材１５として第
１接合部材９を補強しているので、保持基板１２から半
導体基板１を分離し、半導体基板１をテープ１６に貼り
付けるまでの間に、機械的振動により第１接合部材９が
半導体基板１から剥離したとしても、半導体基板１が個
々の半導体チップ２に分離することを防いでいる。ま
た、第１接合部材９は、半導体チップ２の外周部全面に
形成されているので、部分的に半導体チップ２同士を架
橋し接合している場合よりも、前記半導体チップ２の間
の接合力を向上させることができる。Next, as shown in FIG. 5, the wax 11 is dissolved and removed with a wax stripper, and the semiconductor substrate 1 is removed.
After separating the semiconductor substrate 1 from the holding substrate 12, a tape 16 is attached to the back surface of the semiconductor substrate 1. Here, since the conductive film 14 reinforces the first bonding member 9 as the second bonding member 15 inside the cutting region groove 13, the semiconductor substrate 1 is separated from the holding substrate 12, and the semiconductor substrate 1 is taped. Even if the first bonding member 9 is separated from the semiconductor substrate 1 by mechanical vibration before being attached to the semiconductor substrate 16, the semiconductor substrate 1 is prevented from being separated into individual semiconductor chips 2. Further, since the first bonding member 9 is formed on the entire outer peripheral portion of the semiconductor chip 2, the bonding force between the semiconductor chips 2 is more than when the semiconductor chips 2 are partially bridged and bonded. Can be improved.
【００４０】続いて、半導体基板１をテープ１６に貼り
付けた状態で、おのおのの半導体チップ２の電気特性を
測定し、良品の半導体チップ２を選別する。Subsequently, while the semiconductor substrate 1 is adhered to the tape 16, the electrical characteristics of each semiconductor chip 2 are measured, and non-defective semiconductor chips 2 are selected.
【００４１】次に、図６に示すように、半導体基板１を
テープ１６に貼り付けた状態で、第１接合部材９および
第２接合部材１５を、ダイシングにより切断領域３にて
切断し、半導体基板１を個々の半導体チップ２に分離す
る。ダイシングのダイサの振動は、分離溝１０ａの存在
により表面保護膜７には直接伝わらないので、表面保護
膜７にひびや割れが生じることを防ぐことができる。ダ
イサ幅は、たとえば約１０μｍ程度である。ダイシング
の歯は、切断領域３の中央に当てる必要はなく、切断領
域溝１３の側面に形成した第２接合部材１５を削っても
よい。切り出された半導体チップ２は、その側面が第２
接合部材１５で覆われた形状となり、半導体基板１の汚
染を防止することができる。Next, as shown in FIG. 6, the first bonding member 9 and the second bonding member 15 are cut at the cutting region 3 by dicing while the semiconductor substrate 1 is stuck on the tape 16 to form a semiconductor. The substrate 1 is separated into individual semiconductor chips 2. Since the vibration of the dicing dicer is not directly transmitted to the surface protection film 7 due to the presence of the separation groove 10a, it is possible to prevent the surface protection film 7 from being cracked or cracked. The dicer width is, for example, about 10 μm. The dicing teeth need not be applied to the center of the cutting region 3, and the second joining member 15 formed on the side surface of the cutting region groove 13 may be shaved. The side face of the cut semiconductor chip 2 is the second
It becomes a shape covered with the joining member 15, and contamination of the semiconductor substrate 1 can be prevented.
【００４２】続いて、良品の半導体チップ２のみを自動
的に選別し、テープ１６を剥離する。この時、半導体チ
ップ２の厚さは、約３０μｍ程度となる。Subsequently, only good semiconductor chips 2 are automatically selected and the tape 16 is peeled off. At this time, the thickness of the semiconductor chip 2 is about 30 μm.
【００４３】次に、図７に示すように、積層配線したセ
ラミック基板１７上に形成されたＣｕ（銅）板１８上
に、良品の半導体チップ２を、たとえばＡｇ（銀）ペー
スト１９を介して取り付ける。このＣｕ板１８は、電極
および放熱のためのヒートシンクとして機能する。続い
て、たとえばワイヤボンディング２０などを用いて、セ
ラミック基板１７上の電極と半導体チップ２のボンディ
ングパッドＢＰとを電気的に接続し配線する。続けて、
半導体チップ２全体をレジン２１で封止する。さらに、
半導体チップ２の配置と同様にして、他の半導体チップ
２２を配置した後、金属製のキャップ２３をかぶせて、
本実施の形態１の半導体装置が製造される。半導体チッ
プ２２は、たとえばＳｉ単結晶を半導体基板とするもの
で、その主面には所定の集積回路素子が形成されてい
る。半導体チップの主面の集積回路の電極もボンディン
グパッドから引き出され、さらにボンディングパッドに
接続されたポジティブワイヤを通じてセラミック基板１
上の電極と電気的に接続されている。図７は、半導体チ
ップ２およびその他の半導体チップ２２がセラミック基
板１７に実装されたもので、約１０ｍｍ（縦）×約１０
ｍｍ（横）×約２ｍｍ（高さ）程度の大きさになり、た
とえば、携帯電話用の高周波増幅器として使用される。Next, as shown in FIG. 7, a non-defective semiconductor chip 2 is placed on a Cu (copper) plate 18 formed on a laminated ceramic substrate 17 via an Ag (silver) paste 19, for example. Attach. This Cu plate 18 functions as an electrode and a heat sink for heat radiation. Subsequently, the electrodes on the ceramic substrate 17 and the bonding pads BP of the semiconductor chip 2 are electrically connected and wired using, for example, the wire bonding 20 or the like. continue,
The entire semiconductor chip 2 is sealed with a resin 21. further,
After arranging another semiconductor chip 22 in the same manner as the arrangement of the semiconductor chip 2, the semiconductor chip 22 is covered with a metal cap 23.
The semiconductor device according to the first embodiment is manufactured. The semiconductor chip 22 has a semiconductor substrate made of, for example, Si single crystal, and has a predetermined integrated circuit element formed on a main surface thereof. The electrodes of the integrated circuit on the main surface of the semiconductor chip are also drawn out from the bonding pads, and are further connected to the ceramic substrate 1 through positive wires connected to the bonding pads.
It is electrically connected to the upper electrode. FIG. 7 shows the semiconductor chip 2 and the other semiconductor chips 22 mounted on the ceramic substrate 17 and about 10 mm (vertical) × about 10 mm.
It has a size of about mm (horizontal) × about 2 mm (height) and is used, for example, as a high-frequency amplifier for mobile phones.
【００４４】半導体基板１の表面は、安定な自然酸化膜
が存在せず、ＣＶＤ法にて堆積した表面保護膜７ａとの
密着性は必ずしもよくなく、ダイシングなどの少しの応
力衝撃でも表面保護膜７ａは半導体基板１から剥離しや
すい。本実施の形態１の半導体装置の製造方法によれ
ば、第１接合部材９と表面保護膜７との間に分離溝１０
ａが形成されているので、ダイシングの衝撃が表面保護
膜７に直接伝わらず、表面保護膜７ａが半導体基板１か
ら剥離する不良を防ぐことができる。また、分離溝１０
ａが形成されていることにより、第１接合部材９の応力
が表面保護膜７に伝わらないので、表面保護膜７が割れ
たりひびが入る不良を防ぐことができる。The surface of the semiconductor substrate 1 does not have a stable natural oxide film, does not necessarily have good adhesion to the surface protective film 7a deposited by the CVD method, and is slightly damaged by a small impact such as dicing. 7a is easily separated from the semiconductor substrate 1. According to the method for manufacturing a semiconductor device of the first embodiment, the separation groove 10 is provided between the first bonding member 9 and the surface protection film 7.
Since a is formed, the impact of dicing is not directly transmitted to the surface protection film 7, and a defect that the surface protection film 7 a is separated from the semiconductor substrate 1 can be prevented. In addition, the separation groove 10
Since a is formed, the stress of the first bonding member 9 is not transmitted to the surface protection film 7, so that the surface protection film 7 can be prevented from being broken or cracked.
【００４５】また、本実施の形態１においては、導電性
膜１４は半導体基板１の裏面全体に形成するので、フォ
トレジスト工程を用いて導電性膜１４をパターニングす
る必要がない。このため、フォトレジスト工程を削減で
き、半導体装置の製造原価を下げることができる。In the first embodiment, since the conductive film 14 is formed on the entire back surface of the semiconductor substrate 1, there is no need to pattern the conductive film 14 using a photoresist process. Therefore, the number of photoresist steps can be reduced, and the manufacturing cost of the semiconductor device can be reduced.
【００４６】（実施の形態２）本実施の形態２の半導体
装置の製造方法は、前記実施の形態１の図４におけるバ
イアホール６を形成せずに、配線８と半導体基板１の裏
面とを電気的に接続するものである。また、前記実施の
形態１における切断領域３に形成された第１接合部材９
および第２接合部材１５に、部分的にスリットを入れる
ことでワックス１１の剥離液をしみこみやすくしたもの
である。その他の工程および部材については前記実施の
形態１と同様なので、それらの説明は省略する。(Embodiment 2) In a method of manufacturing a semiconductor device according to the second embodiment, the wiring 8 and the back surface of the semiconductor substrate 1 are formed without forming the via hole 6 in FIG. 4 of the first embodiment. It is electrically connected. Further, the first joining member 9 formed in the cutting region 3 in the first embodiment.
Further, a slit is partially formed in the second joining member 15 so that the peeling liquid of the wax 11 can be easily absorbed. The other steps and members are the same as those in the first embodiment, and thus description thereof will be omitted.
【００４７】本実施の形態２の半導体装置の製造方法を
図８〜図１１に従って具体的に説明する。The method of manufacturing the semiconductor device according to the second embodiment will be specifically described with reference to FIGS.
【００４８】図８は、本実施の形態２の半導体装置の製
造工程中における半導体基板１の主面の要部平面図であ
る。図８に示すように、本実施の形態２の半導体装置
は、表面保護膜７で覆われる領域内にバイアホール電極
５およびバイアホール６は形成されていない。また、図
８におけるＡ−Ａ断面を示した図９にも合わせて示すよ
うに、ボンディングパッドＢＰのうち、特定のものは半
導体チップ２の裏面への電気的取出しを行うため、配線
２４により第１接合部材９に接続されている。この配線
２４は、第１接合部材９および第２配線８ｂと同一の積
層膜からなる。さらに、第１接合部材９は第２接合部材
１５に電気的に接合されているので、前記ボンディング
パッドＢＰのうち特定のものは、第２接合部材１５であ
る導電性膜１４を介して、半導体基板１に電気的に接続
されていることになる。この結果、バイアホール６を形
成することなく、配線８を半導体基板１の裏面へ電気的
接続をすることが可能になる。もちろん、バイアホール
６を形成してもよい。また、第１接合部材９と表面保護
膜７との間の分離溝１０ａは、その一部が配線２４によ
りふさがれることになるが、このふさがれる領域は小さ
いので、この後のダイシングによる切断工程において、
不具合を起こすことはない。FIG. 8 is a plan view of a main part of the main surface of the semiconductor substrate 1 during the manufacturing process of the semiconductor device of the second embodiment. As shown in FIG. 8, in the semiconductor device of the second embodiment, the via-hole electrode 5 and the via-hole 6 are not formed in a region covered by the surface protective film 7. Also, as shown in FIG. 9 showing the cross section AA in FIG. 8, a specific one of the bonding pads BP is electrically connected to the back surface of the semiconductor chip 2 by the wiring 24 so that a specific one of the bonding pads BP is removed by the wiring 24. It is connected to one joining member 9. The wiring 24 is made of the same laminated film as the first bonding member 9 and the second wiring 8b. Further, since the first bonding member 9 is electrically bonded to the second bonding member 15, a specific one of the bonding pads BP is connected to the semiconductor via the conductive film 14 as the second bonding member 15. It is electrically connected to the substrate 1. As a result, the wiring 8 can be electrically connected to the back surface of the semiconductor substrate 1 without forming the via hole 6. Of course, via holes 6 may be formed. A part of the separation groove 10a between the first bonding member 9 and the surface protection film 7 is closed by the wiring 24. However, since the area to be closed is small, a cutting process by dicing is performed. At
There is no problem.
【００４９】図８におけるＢ−Ｂ断面を示した図１０に
示すように、切断領域３において、第１接合部材９およ
び第２接合部材１５には、部分的にスリット（除去領
域）２５が形成されている。そのため、保持基板１２か
ら半導体基板１を剥離する際に、スリット２５を通して
ワックス１１の剥離液がしみこみやすくなり、保持基板
１２から半導体基板１を剥離することが容易になる。ま
た、ワックス１１の溶け出しが多くなりすぎることに起
因する半導体装置の製造工程の不安定化を防ぐために、
スリット２５は、切断領域３の例えば約５０％以下の面
積となるように形成する。それにより、スリット２５を
通してワックス１１が溶け出し、導電性膜１４が保持基
板１２に直接接着し、半導体基板１が保持基板１２から
剥離しなくなる不具合を防ぐことができる。As shown in FIG. 10 showing a BB cross section in FIG. 8, a slit (removed region) 25 is partially formed in the first joining member 9 and the second joining member 15 in the cutting region 3. Have been. Therefore, when the semiconductor substrate 1 is peeled from the holding substrate 12, the peeling liquid of the wax 11 easily permeates through the slit 25, and the semiconductor substrate 1 is easily peeled from the holding substrate 12. Further, in order to prevent instability of the manufacturing process of the semiconductor device due to excessive melting of the wax 11,
The slit 25 is formed so as to have an area of, for example, about 50% or less of the cutting region 3. Thereby, it is possible to prevent a problem that the wax 11 melts out through the slit 25, the conductive film 14 directly adheres to the holding substrate 12, and the semiconductor substrate 1 is not separated from the holding substrate 12.
【００５０】なお、スリット２５は、切断領域３に規則
的な配列で形成しなくてもよく、たとえば図１１に示す
ように、半導体基板（ウェハ）１の中心付近と外周部付
近の切断領域６に形成することで、ワックス１１の剥離
液をしみこみやすくしてもよい。The slits 25 do not need to be formed in the cutting region 3 in a regular arrangement. For example, as shown in FIG. 11, the cutting region 6 near the center and the periphery of the semiconductor substrate (wafer) 1 may be used. In this case, the release liquid for the wax 11 may be easily absorbed.
【００５１】また、図８においては、スリット２５を切
断領域３の中に形成する場合を示したが、スリット２５
の幅を切断領域３より大きくしてもよい。この場合、ス
リット２５の面積は、第１接合部材９の面積よりも相対
的に小さくなるように形成する。そのため、第１接合部
材９が、半導体チップ２の外周部のすべてを取り囲まず
に半導体チップ２の外周部の一部のみを取り囲む構造と
なった場合でも、互いに隣接する半導体チップ２を接合
するための十分な機械的強度を保つことができ、また、
スリット２５からワックス１１が溶け出すことを防ぐこ
とができる。さらに、スリット２５からワックス１１が
露出し溶け出すことを防ぐことができるので、半導体基
板１が保持基板１２から剥離することはなく、半導体基
板１の搬送時の割れや欠けを防ぎ、搬送をしやすくする
ことができる。FIG. 8 shows the case where the slit 25 is formed in the cutting area 3.
May be larger than the cutting region 3. In this case, the area of the slit 25 is formed so as to be relatively smaller than the area of the first joining member 9. Therefore, even when the first bonding member 9 has a structure that surrounds only a part of the outer peripheral portion of the semiconductor chip 2 without surrounding the entire outer peripheral portion of the semiconductor chip 2, the first bonding member 9 bonds the semiconductor chips 2 adjacent to each other. Can maintain sufficient mechanical strength of
Melting of the wax 11 from the slit 25 can be prevented. Further, since the wax 11 can be prevented from being exposed and melted out from the slit 25, the semiconductor substrate 1 does not peel off from the holding substrate 12, so that the semiconductor substrate 1 is prevented from being cracked or chipped at the time of transport, and transported. It can be easier.
【００５２】（実施の形態３）本実施の形態３の半導体
装置の製造方法は、前記実施の形態１の図２における第
１接合部材９を積層膜にすることで、第１接合部材９の
機械的強度を向上させたものである。その他の工程およ
び部材については前記実施の形態１と同様であり、それ
らの説明は省略する。(Embodiment 3) A method of manufacturing a semiconductor device according to Embodiment 3 is to form the first bonding member 9 in FIG. This is an improvement in mechanical strength. Other steps and members are the same as those in the first embodiment, and a description thereof will be omitted.
【００５３】本実施の形態３の半導体装置の製造方法を
図１２に従って具体的に説明する。The method of manufacturing the semiconductor device according to the third embodiment will be specifically described with reference to FIG.
【００５４】本実施の形態３の半導体装置の製造方法
は、前記実施の形態１において図１〜図６を用いて説明
した製造方法とほぼ同様であるが、図１２に示すよう
に、第１接合部材９は導電性膜９ａおよび９ｂからなる
積層膜である。導電性膜９ａは、第１配線８ａと同一の
積層膜からなり、その幅は、たとえば約５０μｍ〜１０
０μｍ程度、好ましくは約８０μｍ程度であり、その膜
厚は、たとえば約０．５〜２μｍ程度である。導電性膜
９ｂは、第２配線８ｂと同一の積層膜からなり、その幅
は、たとえば約５０μｍ〜１００μｍ程度、好ましくは
約８０μｍ程度であり、その膜厚は、たとえば約２μｍ
〜４μｍ程度である。第１接続部材９を導電性膜９ａと
導電性膜９ｂとからなる積層膜とすることで、第１接続
部材９の機械的強度を向上できるので、切断領域溝１３
をドライエッチングにより形成する際の耐性を、前記実
施の形態１の場合よりも向上させることができる。The method of manufacturing the semiconductor device according to the third embodiment is almost the same as the method described in the first embodiment with reference to FIGS. 1 to 6, but as shown in FIG. The bonding member 9 is a laminated film including the conductive films 9a and 9b. The conductive film 9a is formed of the same laminated film as the first wiring 8a, and has a width of, for example, about 50 μm to 10 μm.
The thickness is about 0 μm, preferably about 80 μm, and the film thickness is, for example, about 0.5 to 2 μm. The conductive film 9b is made of the same laminated film as the second wiring 8b, has a width of, for example, about 50 μm to 100 μm, preferably about 80 μm, and has a thickness of, for example, about 2 μm.
〜4 μm. By forming the first connecting member 9 as a laminated film including the conductive film 9a and the conductive film 9b, the mechanical strength of the first connecting member 9 can be improved.
Can be improved when formed by dry etching as compared with the case of the first embodiment.
【００５５】分離溝１０ａは、第１接合部材９と第１表
面保護膜７ａおよび第２表面保護膜７ｂとの間に形成さ
れ、分離溝１０ａを第３保護絶縁膜７ｃが覆う形状とな
っている。そのため、分離溝１０ａの部分において半導
体基板１が露出せず、半導体基板がワックス１１などで
汚染されることを防ぐことができる。また、分離溝１０
ａは第３保護絶縁膜７ｃで埋め込まれた形状となってい
るが、第３保護絶縁膜７ｃは、たとえばポリイミド等の
ような樹脂であり柔軟性があるので、第１接合部材９を
切断する際に、第１接合部材９に加わった衝撃が表面保
護膜７に伝搬するのを阻止する機能を果たすことができ
る。The separation groove 10a is formed between the first bonding member 9 and the first surface protection film 7a and the second surface protection film 7b, and has a shape in which the third protection insulating film 7c covers the separation groove 10a. I have. Therefore, the semiconductor substrate 1 is not exposed in the portion of the separation groove 10a, and the semiconductor substrate can be prevented from being contaminated with the wax 11 or the like. In addition, the separation groove 10
a is embedded in the third protective insulating film 7c. Since the third protective insulating film 7c is a resin such as polyimide and has flexibility, the first joining member 9 is cut. At this time, a function of preventing the impact applied to the first joining member 9 from propagating to the surface protection film 7 can be achieved.
【００５６】（実施の形態４）本実施の形態４の半導体
装置の製造方法は、前記実施の形態１の図２における第
１接合部材９を絶縁膜からなる積層膜にしたものであ
る。その他の工程および部材については前記実施の形態
１と同様なので、それらの説明は省略する。(Fourth Embodiment) In a method of manufacturing a semiconductor device according to a fourth embodiment, the first bonding member 9 in FIG. 2 of the first embodiment is a laminated film made of an insulating film. The other steps and members are the same as those in the first embodiment, and thus description thereof will be omitted.
【００５７】本実施の形態４の半導体装置の製造方法を
図１３に従って具体的に説明する。The method of manufacturing the semiconductor device according to the fourth embodiment will be specifically described with reference to FIG.
【００５８】本実施の形態４の半導体装置の製造方法
は、前記実施の形態１において図１〜図６を用いて説明
した製造方法とほぼ同様であるが、図１３に示すよう
に、第１接合部材９は第１表面保護膜７ａ、第２表面保
護膜７ｂおよび第３表面保護膜７ｃからなる積層膜であ
る。切断領域溝１３およびバイアホール６を形成する際
の半導体基板１のドライエッチングレートと比べて、第
１表面保護膜７ａのドライエッチングレートは約１０分
の１程度であり、半導体基板１であるＧａＡｓに換算し
て約１０μｍ削るオーバーエッチをかけた際に、第１表
面保護膜７ａは約１μｍ程度削れる。そこで、本実施の
形態４においては、第１表面保護膜７ａの膜厚を約１．
５μｍ程度とし、また、第２表面保護膜７ｂおよび第３
表面保護膜７ｃの膜厚を、それぞれ約１μｍ程度および
約２μｍ程度とすることで、切断領域溝１３を形成する
際のオーバーエッチで、第１接合部材９がなくなること
を防ぐことができる。また、第１接続部材９を第１表面
保護膜７ａ、第２表面保護膜７ｂおよび第３表面保護膜
７ｃからなる積層膜とすることで、第１接続部材９の機
械的強度は向上し、切断領域溝１３をドライエッチング
により形成する際の耐性を、前記実施の形態１の場合よ
りも向上させることができる。The manufacturing method of the semiconductor device according to the fourth embodiment is substantially the same as the manufacturing method described in the first embodiment with reference to FIGS. 1 to 6, but as shown in FIG. The bonding member 9 is a laminated film including a first surface protection film 7a, a second surface protection film 7b, and a third surface protection film 7c. The dry etching rate of the first surface protection film 7a is about 1/10 compared to the dry etching rate of the semiconductor substrate 1 when the cutting region grooves 13 and the via holes 6 are formed. When overetching is performed to reduce the thickness by about 10 μm, the first surface protection film 7a is reduced by about 1 μm. Therefore, in the fourth embodiment, the thickness of the first surface protection film 7a is set to about 1.
About 5 μm, and the second surface protection film 7 b and the third
By setting the thickness of the surface protection film 7c to about 1 μm and about 2 μm, it is possible to prevent the first bonding member 9 from being lost due to overetching when forming the cutting region groove 13. Further, by forming the first connection member 9 as a laminated film including the first surface protection film 7a, the second surface protection film 7b, and the third surface protection film 7c, the mechanical strength of the first connection member 9 is improved, The resistance when forming the cut region groove 13 by dry etching can be improved as compared with the case of the first embodiment.
【００５９】分離溝１０ａは、第１接合部材９と第１表
面保護膜７ａおよび第２表面保護膜７ｂとの間に形成さ
れ、分離溝１０ａを第３表面保護膜７ｃが覆う形状とな
っている。そのため、分離溝１０ａの部分において半導
体基板１が露出せず、半導体基板１がワックス１１など
で汚染されることを防ぐことができる。The separation groove 10a is formed between the first bonding member 9 and the first surface protection film 7a and the second surface protection film 7b, and has a shape covering the separation groove 10a with the third surface protection film 7c. I have. Therefore, the semiconductor substrate 1 is not exposed in the portion of the separation groove 10a, and the semiconductor substrate 1 can be prevented from being contaminated with the wax 11 or the like.
【００６０】第３表面保護膜７ｃには分離溝２６が形成
されており、この分離溝２６がダイシングによる半導体
基板１の切断時に発生する衝撃を遮断し、第１接合部材
９上の第３表面保護膜７ｃがその端部において剥がれて
も、配線８上の第３表面保護膜７ｃが剥がれることを防
ぐことができる。また、前記実施の形態３と同様に、分
離溝１０ａは第３保護絶縁膜７ｃで埋め込まれた形状と
なっているが、第３保護絶縁膜７ｃは、たとえばポリイ
ミド等のような樹脂であり柔軟性があるので、第１接合
部材９を切断する際に、第１接合部材９に加わった衝撃
が表面保護膜７に伝搬するのを阻止する機能を果たすこ
とができる。Separation grooves 26 are formed in the third surface protection film 7c. The separation grooves 26 block the shock generated when the semiconductor substrate 1 is cut by dicing, and the third surface on the first bonding member 9 is cut off. Even if the protective film 7c peels off at its end, it is possible to prevent the third surface protective film 7c on the wiring 8 from peeling off. Further, as in the third embodiment, the separation groove 10a has a shape buried with the third protective insulating film 7c, but the third protective insulating film 7c is made of a resin such as polyimide or the like and is flexible. Therefore, when the first joining member 9 is cut, the function of preventing the impact applied to the first joining member 9 from propagating to the surface protection film 7 can be achieved.
【００６１】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。Although the invention made by the inventor has been specifically described based on the embodiments of the present invention, the present invention is not limited to the above embodiments, and various modifications may be made without departing from the spirit of the invention. Needless to say, it can be changed.
【００６２】たとえば、本発明はＧａＡｓ基板を半導体
基板として用いた半導体装置に対して適用したが、Ｓｉ
（シリコン）基板を半導体基板として用いた半導体装置
に対しても適用することができる。For example, the present invention is applied to a semiconductor device using a GaAs substrate as a semiconductor substrate.
The present invention can also be applied to a semiconductor device using a (silicon) substrate as a semiconductor substrate.
【００６３】[0063]
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。 （１）本発明によれば、半導体基板に形成された複数の
半導体チップ間の切断領域の幅寸法を縮小させることが
可能となる。 （２）上記（１）により、１枚の半導体基板に形成可能
な半導体チップの個数を増加でき、１枚の半導体基板か
ら切り出せる半導体チップの個数を増加させることがで
きるので、半導体装置のコストを低減することが可能と
なる。 （３）本発明によれば、互いに隣接する半導体チップ間
の接合上の機械的強度を向上させることができるので、
半導体チップ分離工程での半導体基板の安定した取り扱
いが可能となる。したがって、半導体装置の製造上の量
産性を向上させることが可能となる。 （４）本発明によれば、第１接合部材を半導体チップの
外周部を取り囲むように設けたことにより、半導体基板
と保持基板とを接合媒体を介して貼り付けた状態で、半
導体基板の裏面に溝を掘った際に、その溝から接合媒体
が溶け出してしまうことを防止することが可能となる。 （５）上記（４）により、半導体基板から半導体チップ
を切り出す工程に際して、半導体チップが保持基板から
剥離してしまう不具合を防止することが可能となる。し
たがって、半導体装置の歩留まりを向上させることが可
能となる。The effects obtained by typical ones of the inventions disclosed by the present application will be briefly described as follows. (1) According to the present invention, it is possible to reduce the width dimension of a cutting region between a plurality of semiconductor chips formed on a semiconductor substrate. (2) According to the above (1), the number of semiconductor chips that can be formed on one semiconductor substrate can be increased, and the number of semiconductor chips that can be cut out from one semiconductor substrate can be increased. Can be reduced. (3) According to the present invention, it is possible to improve the mechanical strength in bonding between adjacent semiconductor chips.
The semiconductor substrate can be stably handled in the semiconductor chip separation step. Therefore, it is possible to improve the mass productivity in manufacturing the semiconductor device. (4) According to the present invention, since the first bonding member is provided so as to surround the outer peripheral portion of the semiconductor chip, the back surface of the semiconductor substrate can be bonded to the semiconductor substrate with the holding substrate interposed therebetween via a bonding medium. It is possible to prevent the joining medium from being melted out of the groove when the groove is dug. (5) According to the above (4), in the step of cutting a semiconductor chip from a semiconductor substrate, it is possible to prevent a problem that the semiconductor chip is separated from the holding substrate. Therefore, the yield of semiconductor devices can be improved.
【図１】本発明の一実施の形態より製造される半導体装
置が形成される半導体基板（ウェハ）の要部平面図であ
る。FIG. 1 is a plan view of a main part of a semiconductor substrate (wafer) on which a semiconductor device manufactured according to an embodiment of the present invention is formed.
【図２】本発明の一実施の形態である半導体装置の製造
方法の一例を示した要部断面図である。FIG. 2 is a fragmentary cross-sectional view showing one example of a method for manufacturing a semiconductor device according to an embodiment of the present invention;
【図３】図２に続く半導体装置の製造工程中の要部断面
図である。3 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 2;
【図４】図３に続く半導体装置の製造工程中の要部断面
図である。FIG. 4 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 3;
【図５】図４に続く半導体装置の製造工程中の要部断面
図である。5 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 4;
【図６】図５に続く半導体装置の製造工程中の要部断面
図である。6 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 5;
【図７】本発明の一実施の形態で製造される半導体装置
がセラミック基板に実装された状態の一例を示す要部断
面図である。FIG. 7 is a fragmentary cross-sectional view showing an example of a state where the semiconductor device manufactured according to the embodiment of the present invention is mounted on a ceramic substrate;
【図８】本発明の一実施の形態より製造される半導体装
置が形成される半導体基板（ウェハ）の要部平面図であ
る。FIG. 8 is a plan view of a main part of a semiconductor substrate (wafer) on which a semiconductor device manufactured according to an embodiment of the present invention is formed.
【図９】本発明の一実施の形態より製造される半導体装
置が形成される半導体基板（ウェハ）の平面図である。FIG. 9 is a plan view of a semiconductor substrate (wafer) on which a semiconductor device manufactured according to an embodiment of the present invention is formed.
【図１０】本発明の一実施の形態である半導体装置の製
造方法の一例を示した要部断面図である。FIG. 10 is a fragmentary cross-sectional view showing one example of the method for manufacturing the semiconductor device according to one embodiment of the present invention;
【図１１】本発明の一実施の形態である半導体装置の製
造方法の一例を示した要部平面図である。FIG. 11 is a fragmentary plan view showing an example of a method for manufacturing a semiconductor device according to an embodiment of the present invention.
【図１２】本発明の一実施の形態である半導体装置の製
造方法の一例を示した要部断面図である。FIG. 12 is a fragmentary cross-sectional view showing one example of the method for manufacturing the semiconductor device according to one embodiment of the present invention;
【図１３】本発明の一実施の形態である半導体装置の製
造方法の一例を示した要部断面図である。FIG. 13 is a fragmentary cross-sectional view showing one example of the method for manufacturing the semiconductor device according to one embodiment of the present invention;
１ 半導体基板（ウェハ） ２ 半導体チップ ３ 切断領域 ４ 半導体層 ５ バイアホール電極 ６ バイアホール ７ 表面保護膜 ７ａ 第１表面保護膜 ７ｂ 第２表面保護膜 ７ｃ 第３表面保護膜 ８ 配線 ８ａ 第１配線 ８ｂ 第２配線 ９ 第１接合部材 ９ａ 導電性膜 ９ｂ 導電性膜 １０ａ 分離溝 １１ ワックス １２ 保持基板 １３ 切断領域溝 １４ 導電性膜 １５ 第２接合部材 １６ テープ １７ セラミック基板 １８ Ｃｕ板 １９ Ａｇペースト ２０ ワイヤボンディング ２１ レジン ２２ 半導体チップ ２３ キャップ ２４ 配線 ２５ スリット（除去領域） ２６ 分離溝 ＢＰ ボンディングパッド DESCRIPTION OF SYMBOLS 1 Semiconductor substrate (wafer) 2 Semiconductor chip 3 Cutting area 4 Semiconductor layer 5 Via hole electrode 6 Via hole 7 Surface protective film 7a First surface protective film 7b Second surface protective film 7c Third surface protective film 8 Wiring 8a First wiring 8b 2nd wiring 9 1st joining member 9a conductive film 9b conductive film 10a separation groove 11 wax 12 holding substrate 13 cutting region groove 14 conductive film 15 second joining member 16 tape 17 ceramic substrate 18 Cu plate 19 Ag paste 20 Wire bonding 21 Resin 22 Semiconductor chip 23 Cap 24 Wiring 25 Slit (removed area) 26 Separation groove BP Bonding pad
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中西 正樹 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 今村 慶憲 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 山根 正雄 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5F004 DA04 DB01 DB20 EA23 EB04 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Masaki Nakanishi 5-2-1, Josuihonmachi, Kodaira-shi, Tokyo Within the Semiconductor Group, Hitachi, Ltd. (72) Inventor Yoshinori Imamura Josuihoncho, Kodaira-shi, Tokyo 5-20-1, Hitachi Semiconductor Co., Ltd. (72) Inventor Masao Yamane 5-20-1, Kamimizuhoncho, Kodaira-shi, Tokyo F-term, Hitachi Semiconductor Group 5F004 DA04 DB01 DB20 EA23 EB04
Claims (5)
チップを切断領域を隔てて互いに隣接するように形成す
る工程と、（ｂ）前記半導体基板の主面に、前記複数の
半導体チップの各々における外周部に、互いに隣接する
半導体チップ間を接合する第１接合部材を形成する工程
と、（ｃ）前記半導体基板の裏面において、前記切断領
域に対応する位置に沿って溝部を形成する工程と、
（ｄ）前記溝部の内部を含む前記半導体基板の裏面に第
２接合部材を形成する工程と、（ｅ）前記半導体基板の
切断領域を切断することにより、前記複数の半導体チッ
プを半導体基板から分離する工程とを含み、前記第１接
合部材は、前記半導体チップの外周部のすべてを取り囲
むか、または、部分的に除去領域を設けて前記半導体チ
ップの外周部の一部に形成することを特徴とする半導体
装置の製造方法。1. A step of: (a) forming a plurality of semiconductor chips on a main surface of a semiconductor substrate so as to be adjacent to each other across a cutting area; and (b) forming a plurality of semiconductor chips on a main surface of the semiconductor substrate. Forming a first bonding member for bonding between adjacent semiconductor chips to an outer peripheral portion of each of the above; and (c) forming a groove along a position corresponding to the cutting region on a back surface of the semiconductor substrate. Process and
(D) forming a second bonding member on the back surface of the semiconductor substrate including the inside of the groove, and (e) separating the plurality of semiconductor chips from the semiconductor substrate by cutting a cutting region of the semiconductor substrate. Wherein the first bonding member surrounds the entire outer peripheral portion of the semiconductor chip, or is formed at a part of the outer peripheral portion of the semiconductor chip by providing a partially removed region. Manufacturing method of a semiconductor device.
チップを切断領域を隔てて互いに隣接するように形成す
る工程と、（ｂ）前記半導体基板の主面に、前記複数の
半導体チップの各々における外周部に、互いに隣接する
半導体チップ間を接合する第１接合部材を形成する工程
と、（ｃ）前記半導体基板の裏面において、前記切断領
域に対応する位置に沿って溝部を形成する工程と、
（ｄ）前記溝部の内部を含む前記半導体基板の裏面に第
２接合部材を形成する工程と、（ｅ）前記半導体基板の
切断領域を切断することにより、前記複数の半導体チッ
プを半導体基板から分離する工程とを含み、前記第１接
合部材は、前記半導体チップの外周部のすべてを取り囲
むか、または、部分的に除去領域を設けて前記半導体チ
ップの外周部の一部に形成し、前記溝部を形成する際に
は、前記第１接合部材をドライエッチングのエッチスト
ッパとすることを特徴とする半導体装置の製造方法。2. A step of (a) forming a plurality of semiconductor chips on a main surface of a semiconductor substrate so as to be adjacent to each other across a cutting region; and (b) forming a plurality of semiconductor chips on a main surface of the semiconductor substrate. Forming a first bonding member for bonding between adjacent semiconductor chips to an outer peripheral portion of each of the above; and (c) forming a groove along a position corresponding to the cutting region on a back surface of the semiconductor substrate. Process and
(D) forming a second bonding member on the back surface of the semiconductor substrate including the inside of the groove, and (e) separating the plurality of semiconductor chips from the semiconductor substrate by cutting a cutting region of the semiconductor substrate. Wherein the first bonding member surrounds the entire outer peripheral portion of the semiconductor chip, or partially forms a part of the outer peripheral portion of the semiconductor chip by providing a removal region, and the first bonding member forms the groove portion. Forming the first bonding member as an etch stopper for dry etching.
取り囲む第１接合部材が形成されるか、または、部分的
に除去領域を設けて前記半導体チップの外周部の一部に
第１接合部材が形成された半導体装置であって、前記半
導体チップの側面には第２接合部材が形成されているこ
とを特徴とする半導体装置。3. A first bonding member surrounding the entire outer peripheral portion of the main surface of the semiconductor chip, or a first bonding member is provided on a part of the outer peripheral portion of the semiconductor chip by providing a partially removed region. A semiconductor device having a member formed thereon, wherein a second bonding member is formed on a side surface of the semiconductor chip.
取り囲む第１接合部材が形成されるか、または、部分的
に除去領域を設けて前記半導体チップの外周部の一部に
第１接合部材が形成され、前記半導体チップの側面には
第２接合部材が形成された半導体装置であって、前記第
１接合部材と前記第２接合部材とは互いに接合している
ことを特徴とする半導体装置。4. A first bonding member surrounding the entire outer peripheral portion of the main surface of the semiconductor chip, or a first bonding member is provided on a part of the outer peripheral portion of the semiconductor chip by providing a partially removed region. A semiconductor device having a member formed thereon and a second bonding member formed on a side surface of the semiconductor chip, wherein the first bonding member and the second bonding member are bonded to each other. apparatus.
取り囲む第１接合部材が形成されるか、または、部分的
に除去領域を設けて前記半導体チップの外周部の一部に
第１接合部材が形成され、前記半導体チップの側面には
第２接合部材が形成されている半導体装置であって、前
記半導体チップの主面は単層または積層からなる絶縁膜
で覆われ、前記第１接合部材と前記絶縁膜とは分離され
ていることを特徴とする半導体装置。5. A first bonding member surrounding all of the outer peripheral portion of the main surface of the semiconductor chip, or a first bonding member is provided on a part of the outer peripheral portion of the semiconductor chip by providing a partially removed region. A semiconductor device, wherein a member is formed, and a second bonding member is formed on a side surface of the semiconductor chip, wherein a main surface of the semiconductor chip is covered with an insulating film made of a single layer or a laminate; A semiconductor device, wherein a member and the insulating film are separated.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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