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JP2001185577A - Electronics - Google Patents

Electronics

Info

Publication number
JP2001185577A
JP2001185577A JP36622699A JP36622699A JP2001185577A JP 2001185577 A JP2001185577 A JP 2001185577A JP 36622699 A JP36622699 A JP 36622699A JP 36622699 A JP36622699 A JP 36622699A JP 2001185577 A JP2001185577 A JP 2001185577A
Authority
JP
Japan
Prior art keywords
bump
solder
conductive adhesive
semiconductor package
adhesive layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP36622699A
Other languages
Japanese (ja)
Inventor
Kenji Yoshimi
健二 吉見
Junichi Saeki
準一 佐伯
Masaaki Sato
正昭 佐藤
Masakazu Sakagami
雅一 坂上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP36622699A priority Critical patent/JP2001185577A/en
Publication of JP2001185577A publication Critical patent/JP2001185577A/en
Pending legal-status Critical Current

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    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
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    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
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Abstract

PROBLEM TO BE SOLVED: To provide an electronic appliance equipped with mounting configuration for easy rework. SOLUTION: A mounting configuration connects a bump of a semiconductor device with an electrode terminal of the wiring substrate. A metallic layer with lower melting point than the bump is formed on the electrode terminal, and the bump is connected to the electrode terminal forming the metallic layer via a conductive adhesive layer.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明はバンプを有する半導
体チップもしくは半導体装置(半導体パッケージ)を導
電性接着剤を介して配線基板の有する電極端子と接続し
た実装構造を備えた電子機器に係り、特にその半導体チ
ップもしくは半導体装置(半導体パッケージ)のリワー
クに好適な実装構造を備えた電子機器に関するものであ
る。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electronic apparatus having a mounting structure in which a semiconductor chip or a semiconductor device (semiconductor package) having a bump is connected to an electrode terminal of a wiring board via a conductive adhesive. The present invention relates to an electronic device having a mounting structure suitable for reworking the semiconductor chip or semiconductor device (semiconductor package).

【0002】[0002]

【従来の技術】現在、パーソナルコンピュータ(PC:Per
sonal Computer)等の実装基板上には、入出力ピン数が
400〜600ピンクラスのマイクロプロセッサや30
0〜400ピンクラスのチップセットやグラフィックコ
ントローラと呼ばれる各種コントローラ用のASIC
(Application Specific Integrated Circuit)が占
める割合が大きくきくなってきており、PC本体の入出
力性能の高速化等の要求から年々それらのピン数は増加
傾向にある。従来、それらの入出力ピン数増加の要求に
応えるため、リードフレームを用いたQFP(Quad Fl
at Package)、SOP(Small Outline Package)等の
周辺ピン配置のパッケージのピン間ピッチの狭小化が進
められてきた。しかし、はんだ付け等の実装上や、信頼
性の問題から実用上0.5mmピッチ程度で挟ピッチ化が
限界となってきたことや、上記の高速化・小型化の要求
から、入出力ピンであるはんだバンプを半導体パッケー
ジ下面にエリア配置する、BGA(Ball Grid Array)
型半導体パッケージが採用される割合が増加している。
またBGA型半導体パッケージは周辺ピン配置のパッケ
ージに比べて比較的粗いピッチでも小型化・多ピン化が
可能なため、更に多ピンかつ高速の半導体パッケージに
採用され普及してきている。
2. Description of the Related Art At present, personal computers (PC: Per)
Sonal Computer) and other mounting boards have a microprocessor with a number of input / output pins of 400 to 600
ASIC for various controllers called chipset of 0-400 pin class and graphic controller
(Application Specified Integrated Circuit) occupies a large proportion, and the number of pins is increasing year by year due to demands for faster input / output performance of the PC body. Conventionally, in order to meet the demand for increasing the number of input / output pins, a QFP (Quad Fl
At-package), SOP (Small Outline Package), and other packages with peripheral pin arrangement have been narrowed in pin pitch. However, due to the mounting problem such as soldering and reliability issues, the pitch limit has become practically limited to about 0.5 mm pitch. BGA (Ball Grid Array) where certain solder bumps are arranged in the area under the semiconductor package
The rate of adopting the type semiconductor package is increasing.
In addition, since the BGA type semiconductor package can be miniaturized and multi-pin even at a relatively coarse pitch as compared with a package having a peripheral pin arrangement, it has been widely adopted as a multi-pin and high-speed semiconductor package.

【0003】また、実装密度向上を目指して、半導体チ
ップそのものを実装するベアチップ実装も普及してきて
いる。
[0003] Bare chip mounting, in which a semiconductor chip itself is mounted, has also become widespread for the purpose of improving the mounting density.

【0004】[0004]

【発明が解決しようとする課題】しかしながら、BGA
型半導体パッケージを基板に実装する実装構造では、半
導体パッケージの有するはんだボール(バンプ)を溶融
して基板側の電極端子と接続するために、そのリワー
ク、すなわちパッケージ交換が困難であるという課題が
ある。BGA型半導体パッケージを基板実装した後のリ
ワーク方法は、例えばエレクトロニクス実装技術;vol.
12 No.1、 pp48〜52、1996.1に記載のような熱風ノズル
方法が知られている。これは、溶融接続したBGA型半
導体パッケージのはんだ部分を再度溶融してBGA型半
導体パッケージ本体(はんだボールを含まない)を除去
するものであるが、この方法では基板側の電極上に溶融
したはんだの一部が残り、新たなBGA型半導体パッケ
ージを再実装する場合に問題となってしまう。
However, the BGA
In a mounting structure in which a semiconductor package is mounted on a substrate, the solder balls (bumps) of the semiconductor package are melted and connected to the electrode terminals on the substrate side, so that there is a problem that rework, that is, package replacement, is difficult. . The rework method after the BGA type semiconductor package is mounted on the substrate is described in, for example, Electronics Packaging Technology; vol.
12 No. 1, pp. 48-52, 1996.1, a hot air nozzle method is known. In this method, the solder portion of the melted and connected BGA type semiconductor package is melted again to remove the BGA type semiconductor package body (not including solder balls). In this method, the molten solder is placed on the electrode on the substrate side. Is left behind, which causes a problem when a new BGA type semiconductor package is remounted.

【0005】一方、半導体チップを基板に実装する手法
としては、熱可塑性もしくは熱硬化性の導電性接着剤を
用いる手法や異方性導電接着剤を用いる手法がある。
On the other hand, as a method for mounting a semiconductor chip on a substrate, there are a method using a thermoplastic or thermosetting conductive adhesive and a method using an anisotropic conductive adhesive.

【0006】導電性接着剤を用いる手法は、例えばLS
I電極上にAuバンプを形成し、Agフレークを分散さ
せた導電性ペーストにAuバンプをスタンピングするこ
とにより導電性接着剤層を形成し、電気的な仮接続終了
後、熱硬化性絶縁性接着剤をLSIと基板の間隙に充填
して最終接続を行う。
A technique using a conductive adhesive is, for example, LS
An Au bump is formed on the I electrode, and a conductive adhesive layer is formed by stamping the Au bump into a conductive paste in which Ag flakes are dispersed. After the completion of the electrical temporary connection, a thermosetting insulating adhesive is formed. An agent is filled in the gap between the LSI and the substrate to make a final connection.

【0007】また、異方性導電接着剤を用いる手法は、
例えばフィルム状またはゲル状の接着剤層中に金属ボー
ルなどを充填した異方性導電性接着剤を基板の電極上に
供給して後、熱圧着により同時に電気的接続および半導
体チップ/基板間の熱硬化性絶縁性接着剤による充填を
行う。
The method using an anisotropic conductive adhesive is as follows.
For example, an anisotropic conductive adhesive in which metal balls or the like are filled in a film-like or gel-like adhesive layer is supplied onto the electrodes of the substrate, and then the electrical connection and the semiconductor chip / substrate are simultaneously formed by thermocompression bonding. Filling with a thermosetting insulating adhesive is performed.

【0008】これらの場合、溶剤により導電性接着剤や
異方性導電接着剤を溶融することで半導体チップを取除
いてリワークするものであるが、この場合であっても電
極上に接着剤の一部が残る。また、溶剤を用いることに
よる他の実装部品への影響も無視はできない。
In these cases, the semiconductor chip is removed and reworked by melting the conductive adhesive or the anisotropic conductive adhesive with a solvent, but even in this case, the adhesive is applied to the electrodes. Some remain. In addition, the effect on other mounted components due to the use of the solvent cannot be ignored.

【0009】本発明の目的は、電子機器の有する実装構
造において、半導体チップもしくは半導体パッケージの
リワークを容易にすることにある。
An object of the present invention is to facilitate rework of a semiconductor chip or a semiconductor package in a mounting structure of an electronic device.

【0010】[0010]

【課題を解決するための手段】本発明は、上記目的を達
成するために、半導体装置と該半導体装置を実装した配
線基板とを備えるとともに該半導体装置の有するバンプ
と該配線基板の有する電極端子とを接続した電子機器で
あって、該電極端子上に該バンプよりも低融点の金属層
を形成し、該バンプと該金属層を形成した電極端子とを
導電性接着剤層を介して接続したものである。
According to the present invention, there is provided a semiconductor device comprising: a semiconductor device; a wiring board on which the semiconductor device is mounted; a bump of the semiconductor device; and an electrode terminal of the wiring substrate. A metal layer having a lower melting point than the bump is formed on the electrode terminal, and the bump and the electrode terminal on which the metal layer is formed are connected via a conductive adhesive layer. It was done.

【0011】また、半導体チップと該半導体チップを実
装した配線基板とを備えるとともに該半導体チップの有
するバンプと配線基板の有する電極端子とを接続した電
子機器であって、該電極端子上に該バンプよりも低融点
の金属層を形成し、該バンプと該金属層を形成した電極
端子とを導電性接着剤層を介して接続するとともに該半
導体チップと該配線基板との間が熱硬化性樹脂で充填さ
れているものである。
An electronic device comprising a semiconductor chip and a wiring board on which the semiconductor chip is mounted, wherein the electronic device comprises a bump provided on the semiconductor chip and an electrode terminal provided on the wiring board, wherein the bump is provided on the electrode terminal. Forming a metal layer having a lower melting point than the above, connecting the bump and the electrode terminal on which the metal layer is formed via a conductive adhesive layer, and forming a thermosetting resin between the semiconductor chip and the wiring board. Is filled with.

【0012】また、前記バンプがはんだバンプもしくは
導電性バンプであるものである。
Further, the bump is a solder bump or a conductive bump.

【0013】また、前記金属層をはんだで構成したもの
である。
Further, the metal layer is made of solder.

【0014】また、前記導電性接着剤層の直径を前記金
属層を形成した電極端子の直径よりも小さくするもので
ある。
Further, the diameter of the conductive adhesive layer is smaller than the diameter of the electrode terminal on which the metal layer is formed.

【0015】また、前記バンプの一部を平坦化したもの
である。
Further, a part of the bump is flattened.

【0016】また、前記はんだバンプの一部を粗面化し
たものである。
Further, a part of the solder bump is roughened.

【0017】また、前記バンプをガラス転移温度が室温
付近にある低弾性の導電性接着剤により形成したもので
ある。
Further, the bump is formed of a low elastic conductive adhesive having a glass transition temperature near room temperature.

【0018】以上の構成により、配線基板の電極端子上
の金属層を溶融状態とすることが可能となるので、導電
性接着剤層を含む半導体チップもしくは半導体装置(半
導体パッケージ)を配線基板の電極端子界面で分離する
ことができる。導電性接着剤層と金属層とは金属接続し
たものではないので、導電性接着剤層を含む半導体チッ
プもしくは半導体装置(半導体パッケージ)を容易に取
り外すことができる。取り外した後に配線基板の電極端
子上には金属層が残るが、導電性接着剤層を介して再実
装するので問題とはならない。また、そのレベリング作
業も容易である。
According to the above configuration, the metal layer on the electrode terminal of the wiring board can be in a molten state, so that the semiconductor chip or semiconductor device (semiconductor package) including the conductive adhesive layer can be connected to the electrode of the wiring board. It can be separated at the terminal interface. Since the conductive adhesive layer and the metal layer are not metal-connected, the semiconductor chip or the semiconductor device (semiconductor package) including the conductive adhesive layer can be easily removed. After removal, the metal layer remains on the electrode terminals of the wiring board, but does not pose a problem because it is remounted via the conductive adhesive layer. Further, the leveling operation is also easy.

【0019】なお、半導体チップを実装する場合は、ア
ンダーフィル(熱硬化性樹脂)で充填する前に、すなわ
ち半導体チップの有するバンプと配線基板側の電極端子
上の金属層とを導電性接着剤を介して接続した後にリワ
ークするか否かを判断することが好ましく、問題無しと
判断したものに対してアンダーフィル(熱硬化性樹脂)
で充填するようにすることが好ましい。
When the semiconductor chip is mounted, before the semiconductor chip is filled with an underfill (thermosetting resin), that is, the bumps of the semiconductor chip and the metal layer on the electrode terminals on the wiring board are electrically conductive adhesive. It is preferable to judge whether or not to rework after connecting via an underfill. Underfill (thermosetting resin) for those judged as having no problem
It is preferable to fill with.

【0020】[0020]

【発明の実施の形態】以下、本発明に係わる半導体装置
の実装構造体及びその実装方法の実施の形態について図
面を用いて説明する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of a semiconductor device mounting structure and a mounting method according to the present invention will be described with reference to the drawings.

【0021】図1は本発明に係る半導体装置の実装構造
体の第1の実施形態を示す断面図である。図2は第1の
実施の形態における接続部付近を拡大した断面図であ
る。
FIG. 1 is a sectional view showing a first embodiment of a semiconductor device mounting structure according to the present invention. FIG. 2 is an enlarged cross-sectional view of the vicinity of the connection portion according to the first embodiment.

【0022】図において、1は半導体パッケージ本体、
1aは樹脂封止、1bは基板、2は配線基板、3は金属
パッド、4はバンプ、5は電極端子、6は金属層、7は
導電性接着剤層、11は半導体パッケージである。
In the figure, 1 is a semiconductor package body,
1a is a resin seal, 1b is a substrate, 2 is a wiring board, 3 is a metal pad, 4 is a bump, 5 is an electrode terminal, 6 is a metal layer, 7 is a conductive adhesive layer, and 11 is a semiconductor package.

【0023】半導体パッケージ本体1は、小さなセラミ
ックやガラスエポキシや樹脂フィルム等の基板1b上に
LSIチップ(図示せず)を実装してパッケージ化1a
したものであり、基板1bの下面には、主にCuからな
る(例えばCuにAu等で被覆して形成される。)複数の
金属パッド3が設けられている。
The semiconductor package body 1 is packaged by mounting an LSI chip (not shown) on a substrate 1b such as a small ceramic, glass epoxy or resin film.
A plurality of metal pads 3 mainly made of Cu (for example, formed by coating Cu with Au or the like) are provided on the lower surface of the substrate 1b.

【0024】半導体パッケージ11は、半導体パッケー
ジ本体1の金属パッド3上に平坦面4aを形成したバン
プ4を接合している。はんだバンプ4は、頂点上を平坦
化したPb−Sn共晶はんだや鉛フリーはんだ等から成
るはんだバンプがはんだ付け(溶融接合)されて固定され
ている。鉛フリーはんだとしては、例えばSn−Ag−
Cu等の合金はんだやSn−Ag−Cu−Bi等の融点
が190から220℃程度のものが考えられる。Pb−
Sn共晶はんだの場合、融点が180から190℃程度
と若干低くなるので低温で実装する場合に有利である。
半導体パッケージ11の一例としては、BGA(Ball Gr
id Alley)やCSP(Chip Size Package)等が挙げられ
る。
In the semiconductor package 11, a bump 4 having a flat surface 4a formed on a metal pad 3 of a semiconductor package body 1 is joined. The solder bump 4 is formed by soldering (fusing) a solder bump made of a Pb-Sn eutectic solder or a lead-free solder having a flattened top, and fixed. As a lead-free solder, for example, Sn-Ag-
An alloy solder such as Cu or Sn-Ag-Cu-Bi having a melting point of about 190 to 220 ° C. is considered. Pb-
In the case of Sn eutectic solder, the melting point is slightly lower from about 180 to 190 ° C., which is advantageous when mounting at a low temperature.
As an example of the semiconductor package 11, a BGA (Ball Gr
id Alley) and CSP (Chip Size Package).

【0025】配線基板2は、ガラスエポキシ基板などに
主にCuからなる複数の電極端子5が設けられており、
これらの電極端子5の最表面上にPb−Sn共晶はんだ
や鉛フリーはんだ等から成るはんだコート層6が形成さ
れている。はんだコート層6の厚みは10〜20μm程
度が望ましい。
The wiring board 2 is provided with a plurality of electrode terminals 5 mainly made of Cu on a glass epoxy board or the like.
A solder coat layer 6 made of Pb-Sn eutectic solder, lead-free solder, or the like is formed on the outermost surfaces of these electrode terminals 5. The thickness of the solder coat layer 6 is desirably about 10 to 20 μm.

【0026】はんだバンプ4の平坦面4aとはんだコー
ト層6を形成した各電極端子5との間には熱硬化性の導
電性接着剤層7(各バンプに応じた導電性接着剤層の円
形もしくは正方形のパターン)が存在し、両者を電気的
・機械的に接続している。すなわち、導電性接着剤に含
まれるフレーク状のAgもしくはAg−Pdを主成分と
する導電粉により電気的に接続し、導電性接着剤の接着
剤基材により機械的に接着接続している。熱硬化性の導
電接着剤を用いる場合、各導電性接着剤層 (各導電性ペ
ースト部分) はペースト状のままでパッケージと配線基
板の位置合わせ搭載を行い、このペースト状態の各導電
性接着剤層を完全に加熱硬化して各はんだバンプ4と各
電極端子5とを接続することが望ましい。ここで、熱硬
化性の導電性接着剤としては主にエポキシ樹脂等から成
る接着剤基材と、長さが5μmから20μm程度で、直
径が0.6μmから2μm程度のフレーク状のAgもし
くはAg−Pdを主成分とする導電粉とを含有するもの
を用いることが望ましい。また、この導電性接着剤層7
は、上記はんだバンプ4及びはんだコート層6よりも低
温で接着接続可能な熱硬化性のものが望ましい。これ
は、はんだバンプ4やはんだコート層6を実質的に溶融す
ること無しに(溶融しない温度で)導電性接着剤を熱硬
化させるためである。
A thermosetting conductive adhesive layer 7 (a circular conductive adhesive layer corresponding to each bump) is provided between the flat surface 4a of the solder bump 4 and each electrode terminal 5 on which the solder coat layer 6 is formed. Or a square pattern), which electrically and mechanically connects them. That is, the conductive adhesive is electrically connected by a conductive powder mainly composed of flake Ag or Ag-Pd contained in the conductive adhesive, and is mechanically bonded and connected by an adhesive base material of the conductive adhesive. When a thermosetting conductive adhesive is used, each conductive adhesive layer (each conductive paste part) remains in paste form, and the package and wiring board are aligned and mounted. It is desirable to completely heat-harden the layer to connect each solder bump 4 and each electrode terminal 5. Here, as the thermosetting conductive adhesive, an adhesive base mainly composed of an epoxy resin or the like, and a flake-like Ag or Ag having a length of about 5 μm to 20 μm and a diameter of about 0.6 μm to 2 μm. It is desirable to use one containing conductive powder containing -Pd as a main component. In addition, the conductive adhesive layer 7
It is preferable that the thermosetting resin be adhesively connectable at a lower temperature than the solder bumps 4 and the solder coat layer 6. This is because the conductive adhesive is thermally cured without substantially melting the solder bump 4 and the solder coat layer 6 (at a temperature at which the solder bump 4 and the solder coat layer 6 do not melt).

【0027】また、導電性接着剤層7の直径をはんだコ
ート層6を形成した電極端子5の直径よりも小さく形成
することにより、リワーク、即ちパッケージの交換時に
はんだコート層6から半導体パッケージ11(導電性接
着剤層7を含む)を除去することが容易になる。
Further, by forming the diameter of the conductive adhesive layer 7 smaller than the diameter of the electrode terminal 5 on which the solder coat layer 6 is formed, at the time of rework, that is, at the time of package replacement, the semiconductor package 11 ( (Including the conductive adhesive layer 7) can be easily removed.

【0028】図示するように、電極端子5上にはんだコ
ート層6を設けることで、はんだコート層6を加熱・溶
融させて、導電性接着剤層7を含む半導体パッケージ1
1を容易に除去することができる。半導体パッケージ1
1のはんだバンプ4よりも低融点のはんだコート層6を
形成すれば、半導体パッケージの除去をより低温で行う
ことができる。従って、はんだコート層6の融点により
半導体パッケージを除去する際の温度を決定することも
できる。半導体パッケージの有するバンプの融点とはん
だコート層の融点が同じであったとしても、溶融したは
んだコート層から導電性接着剤層を除去することが可能
なので、半導体パッケージの有するはんだバンプが溶融
し、その部分で半導体パッケージと導電性接着剤層とが
分離したとしても、結果として半導体パッケージと導伝
性接着剤層とは除去することは可能である。
As shown in the figure, by providing a solder coat layer 6 on the electrode terminals 5, the solder coat layer 6 is heated and melted, and the semiconductor package 1 including the conductive adhesive layer 7 is heated.
1 can be easily removed. Semiconductor package 1
If the solder coat layer 6 having a lower melting point than the one solder bump 4 is formed, the semiconductor package can be removed at a lower temperature. Therefore, the temperature at which the semiconductor package is removed can be determined based on the melting point of the solder coat layer 6. Even if the melting point of the bumps of the semiconductor package and the melting point of the solder coat layer are the same, since the conductive adhesive layer can be removed from the melted solder coat layer, the solder bumps of the semiconductor package melt, Even if the semiconductor package and the conductive adhesive layer are separated at that portion, the semiconductor package and the conductive adhesive layer can be removed as a result.

【0029】また、半導体パッケージ 11 に形成され
た複数のはんだバンプ4の頂点部に対して高さを揃えて
平坦化した平坦面4aを形成しているので、各はんだバ
ンプの被接続部の均一性が保たれ、その結果対向する各
はんだバンプ4の平坦面4aと各電極端子5との間にお
いてのみ部分的に導電性接着剤層の7の群(集合)により
半導体パッケージ11を配線基板2にアンダーフィル無
しではんだ接続並の電気的及び機械的な接続信頼性を確
保することができる。なお、はんだバンプ4及び電極端
子5の各々の導電性接着剤成分7は、図2に示すよう
に、はんだバンプの平坦面4aの側面もわずか覆い、電
極端子5についても覆っている。
Further, since the flat surfaces 4a which are flattened at the same height with respect to the apexes of the plurality of solder bumps 4 formed on the semiconductor package 11 are formed, the connected portions of the solder bumps can be uniformly formed. As a result, the semiconductor package 11 is partially formed by the group (collection) of the conductive adhesive layers 7 only between the flat surface 4a of each of the opposed solder bumps 4 and each of the electrode terminals 5. Thus, electrical and mechanical connection reliability comparable to that of solder connection can be ensured without an underfill. As shown in FIG. 2, the conductive adhesive component 7 of each of the solder bumps 4 and the electrode terminals 5 slightly covers the side surfaces of the flat surface 4a of the solder bumps, and also covers the electrode terminals 5.

【0030】図1に示す実装構造体を複数個備えたもの
が図3である。図3は、複数の半導体パッケージ21
(11)、22(11)及び23(11)が配線基板2に実装
されたマルチチップモジュール構造の半導体パッケージ
の実装構造体(20)から、所望の半導体パッケージ21
(11)を交換してリワークする例であるが、この場合で
あっても、配線基板2上の電極端子5の最表面に形成さ
れたはんだコート層6を加熱溶融させることにより、容
易に所望の半導体パッケージ21(11)を除去でき、容
易にリワーク(パッケージ交換)を可能にすることができ
る。即ち、所望の半導体パッケージ21(11)のはんだ
バンプの融点よりも低温でのリワークが可能となる。更
に、半導体パッケージ11の各はんだバンプ4と配線基
板2の電極端子5との間に設けた熱硬化性導電性接着剤
層7が、半導体パッケージ本体1と配線基板2との間の
熱膨張係数の差により生じた応力を吸収するため、高い
接続信頼性を確保している。
FIG. 3 shows a structure provided with a plurality of mounting structures shown in FIG. FIG. 3 shows a plurality of semiconductor packages 21.
(11), 22 (11) and 23 (11) are mounted on the wiring board 2 from the mounting structure (20) of the semiconductor package having the multi-chip module structure.
This is an example in which (11) is replaced and reworking is performed, but even in this case, the desired solder coating layer 6 formed on the outermost surface of the electrode terminal 5 on the wiring board 2 can be easily melted by heating. The semiconductor package 21 (11) can be removed, and rework (package replacement) can be easily performed. That is, rework can be performed at a temperature lower than the melting point of the desired solder bump of the semiconductor package 21 (11). Further, the thermosetting conductive adhesive layer 7 provided between each solder bump 4 of the semiconductor package 11 and the electrode terminal 5 of the wiring board 2 serves as a thermal expansion coefficient between the semiconductor package body 1 and the wiring board 2. In order to absorb the stress caused by the difference between the two, high connection reliability is secured.

【0031】次に、本発明に係わる半導体パッケージ1
1の実装構造体の第1の実施の形態を得るための実装方
法の第1の実施例について、図4及び5を用いて説明す
る。
Next, the semiconductor package 1 according to the present invention will be described.
A first example of a mounting method for obtaining the first embodiment of the first mounting structure will be described with reference to FIGS.

【0032】図4及び図5は半導体パッケージの実装構
造体の変化を示す断面図である。
FIGS. 4 and 5 are cross-sectional views showing changes in the mounting structure of the semiconductor package.

【0033】まず、図4(a)及び(b)、図5(a)及び
(b)に示すように、配線基板2上の主にCuから成る電
極端子5上に例えば電解・無電解メッキ法や電極端子上
でのはんだペーストリフロー等により10から20μm
程度のはんだコート層を形成させる。ここで、はんだコ
ートの温度としては、はんだの融点の20から30℃程
度高い温度とし、60秒以上リフローすることが望まし
い。
First, FIGS. 4 (a) and 4 (b), FIGS.
As shown in (b), the electrode terminal 5 mainly made of Cu on the wiring board 2 is formed to a thickness of 10 to 20 μm by, for example, electrolytic / electroless plating or solder paste reflow on the electrode terminal.
Approximately a solder coat layer is formed. Here, the temperature of the solder coat is desirably set to a temperature higher by about 20 to 30 ° C. than the melting point of the solder, and it is desirable that the reflow is performed for 60 seconds or more.

【0034】その一方で、図4(a)及び(b)、5(a)及
び(b)に示すように、はんだバンプ4を持つ半導体パッ
ケージ11を、例えば吸着ノズルで吸着・搬送し、はん
だバンプ4側を下にして平滑かつ高温でもほとんど反り
変形が無く、はんだに濡れない材質の定板8、例えば、
セラミックやガラス上に搭載した後、はんだバンプ4を
加熱溶融させ、フラックス無し、かつパッケージの自重
のみで頂点部を平坦化して接着面となる平坦面4aにつ
いて高さを揃えて形成する。ここで、はんだバンプ4の
平坦化温度としては、はんだの融点の20から30℃程
度高い温度とし、60秒以上リフローすることが望まし
い。これらの工程を予め行って、はんだバンプ4の直径
の50%以上の平坦面4aを高さを揃えて形成しておく
ことにより、その後、導電性接着剤層(熱硬化性の導電
接着剤)7のペースト印刷による形成を容易にすること
が可能となる。
On the other hand, as shown in FIGS. 4 (a) and 4 (b), 5 (a) and 4 (b), the semiconductor package 11 having A flat plate 8 made of a material that is smooth with the bumps 4 facing down, hardly warps even at high temperatures, and does not wet with solder, for example,
After being mounted on ceramic or glass, the solder bumps 4 are heated and melted, and the apex portion is flattened only by the weight of the package without flux and the flat surface 4a serving as an adhesive surface is formed with the same height. Here, the flattening temperature of the solder bump 4 is set to a temperature higher by about 20 to 30 ° C. than the melting point of the solder, and it is desirable that the solder is reflowed for 60 seconds or more. By performing these steps in advance and forming the flat surfaces 4a of 50% or more of the diameter of the solder bumps 4 at the same height, the conductive adhesive layer (thermosetting conductive adhesive) is thereafter formed. 7 can be easily formed by paste printing.

【0035】また、この加熱溶融時に、半導体パッケー
ジを0.02gf/バンプ程度で加圧することにより平
坦化部の面積(被接着面積)を制御することも可能であ
る。
At the time of heating and melting, the area of the flattened portion (adhered area) can be controlled by pressing the semiconductor package at about 0.02 gf / bump.

【0036】なお、半導体パッケージ11のはんだバン
プ4の頂点側を平滑かつはんだに濡れない材質の定板8
に搭載した後、リフロー炉内に搬送して、はんだバンプ
4を加熱溶融させることによりはんだバンプ4の溶融、
平坦化、冷却までのプロセスを一括して行うことも可能
である。この時、はんだバンプ4に関しては、パッケー
ジ上面からの荷重を加えることにより、平坦化する面積
やバンプ高さを調節することもできる。
The vertex side of the solder bump 4 of the semiconductor package 11 has a flat plate 8 made of a material which is smooth and does not wet with solder.
After being mounted on the reflow furnace, the solder bumps 4 are conveyed into a reflow furnace, and the solder bumps 4 are heated and melted.
It is also possible to perform the processes up to flattening and cooling all at once. At this time, the flattening area and the bump height of the solder bump 4 can be adjusted by applying a load from the upper surface of the package.

【0037】上記実施例においては、はんだバンプ4の
平坦化を加熱溶融により行っているが、上記はんだバン
プ4を融点以下で加圧・加熱することにより頂点側およ
び高さを一様に平滑にする平坦化を行うためには半導体
パッケージ本体1に過大な荷重を加えなければ不可能で
ある。そのため、特に多ピン化に対応するためバンプ数
が増大、またパッケージが大型化し、はんだバンプが鉛
フリーはんだ化し、融点が高くなる中で、はんだ融点以
下の加圧加熱によるはんだバンプ平坦化はますます困難
となる。従って半導体パッケージ11に大きな荷重を負
荷しないではんだバンプを平坦化できるはんだ融点以上
での平坦化が有効となる。
In the above embodiment, the solder bumps 4 are flattened by heating and melting. However, by pressing and heating the solder bumps 4 at a temperature lower than the melting point, the top side and the height are made uniform and smooth. In order to perform such flattening, it is not possible to apply an excessive load to the semiconductor package body 1. Therefore, the number of bumps has increased, especially in response to the increase in the number of pins, the size of the packages has increased, the solder bumps have become lead-free solder, and the melting point has increased. It becomes increasingly difficult. Therefore, flattening at a temperature equal to or higher than the solder melting point, which can flatten the solder bumps without applying a large load to the semiconductor package 11, is effective.

【0038】次に、図4(c)に示すように半導体パッケ
ージ11のはんだバンプ4の平坦面4aが上面になるよ
う反転して保持し、この反転されたはんだバンプ4の平
坦面4aにメタルマスク9の開口部を位置合わせ後、ペ
ースト状の熱硬化性導電性接着剤12をスクリーン印刷
法によってはんだバンプ4の平坦部4aにのみ局所的に
塗布する。
Next, as shown in FIG. 4C, the flat surface 4a of the solder bump 4 of the semiconductor package 11 is turned upside down and held, and the flat surface 4a of the inverted solder bump 4 is After the openings of the mask 9 are aligned, a paste-like thermosetting conductive adhesive 12 is locally applied only to the flat portions 4a of the solder bumps 4 by a screen printing method.

【0039】なお、図5(c)に示すように、配線基板2
上のはんだコート層6を形成させた電極端子5にメタル
マスク9の開口部を位置合わせした後、ペースト状の熱
硬化性導電接着剤12をスクリーン印刷法等によって電
極端子5側のみに局所的に塗布しても良い。
Note that, as shown in FIG.
After the opening of the metal mask 9 is aligned with the electrode terminal 5 on which the upper solder coat layer 6 is formed, a paste-like thermosetting conductive adhesive 12 is locally applied only to the electrode terminal 5 side by a screen printing method or the like. May be applied.

【0040】ここで、熱硬化性の導電性接着剤では、加
熱することなく、室温放置のみでも半硬化状態が得られ
ることになる。
Here, in the case of a thermosetting conductive adhesive, a semi-cured state can be obtained only by standing at room temperature without heating.

【0041】また、図4(c)及び図5(c)のいずれの場
合でも、メタルマスク9の厚さは、半導体パッケージ1
1実装時の反り変形量(配線基板2や半導体パッケージ
11の反り変形量。但し、半導体パッケージ11の反り
変形量についてはんだバンプ4の平坦面4aを形成する
際の温度と、導電性接着剤層7を用いてはんだバンプ4
とはんだコートされた電極端子5間を接続実装する際の
温度との間に30から40℃程度の温度差が生じるの
で、この温度差に伴うもの)および熱硬化性導電接着剤
の加熱硬化による体積減少分を考慮して決定する。
In each of FIGS. 4C and 5C, the thickness of the metal mask 9 depends on the thickness of the semiconductor package 1.
(1) The amount of warpage deformation during mounting (the amount of warpage deformation of the wiring board 2 or the semiconductor package 11; however, regarding the amount of warpage deformation of the semiconductor package 11, the temperature when the flat surface 4a of the solder bump 4 is formed, the conductive adhesive layer 7 using solder bump 4
And a temperature at the time of connecting and mounting between the solder-coated electrode terminals 5, there is a temperature difference of about 30 to 40 ° C., which is caused by the temperature difference) and heat curing of the thermosetting conductive adhesive. Determined in consideration of the volume reduction.

【0042】この場合、熱硬化性導電性接着剤の熱硬化
収縮は半導体パッケージ11の反り変形量に比べ無視で
きる程小さい。即ち、メタルマスク9の厚さは、頂上部
を平坦化したはんだバンプ4の高さばらつき及び配線基
板2や半導体パッケージ11の反り変形量を吸収可能な
導電性接着剤層7の厚さ(80μm〜100μm程度)が
得られるようにすれば良い。
In this case, the thermosetting shrinkage of the thermosetting conductive adhesive is so small as to be negligible compared to the warpage of the semiconductor package 11. That is, the thickness of the metal mask 9 is set to be equal to the thickness (80 μm) of the conductive adhesive layer 7 capable of absorbing the height variation of the solder bumps 4 having the flattened tops and the warpage of the wiring board 2 and the semiconductor package 11.程度 100 μm).

【0043】このように、スクリーン印刷法によって導
電性接着剤層7を塗布すれば、よりはんだバンプ数の多
い半導体パッケージ11に対しても容易に導電性接着剤
層7を形成することが可能となる。
As described above, if the conductive adhesive layer 7 is applied by the screen printing method, the conductive adhesive layer 7 can be easily formed even on the semiconductor package 11 having a larger number of solder bumps. Become.

【0044】また、その他はんだバンプ4の平坦面4a
および配線基板2の電極端子5上に、はんだよりも低温
で接続可能な局部的な導電接着剤層12を形成するスク
リーン印刷法以外の導電性接着剤層形成法としては、導
電ペーストを転写する方法やシート状の未硬化の熱硬化
性導電接着剤を熱圧着により転写する手法も考えられる
が、導電ペースト転写量および導電接着剤シート転写量
ばらつきがあり、局所的な導電性接着剤層12の形状制
御も困難であるため、半導体パッケージバンプの接続お
よびリワーク(パッケージ交換)用途には、スクリーン印
刷法が最適である。
Further, other flat surface 4a of solder bump 4
As a conductive adhesive layer forming method other than the screen printing method of forming a local conductive adhesive layer 12 connectable at a lower temperature than solder on the electrode terminals 5 of the wiring board 2, a conductive paste is transferred. Although a method and a method of transferring an uncured thermosetting conductive adhesive in a sheet form by thermocompression bonding are also conceivable, there are variations in the amount of conductive paste transferred and the amount of conductive adhesive sheet transferred. Since it is difficult to control the shape of the semiconductor package, the screen printing method is most suitable for connection and rework (package replacement) of semiconductor package bumps.

【0045】その後、図4(d)に示すように局所的に導
電性接着剤層12を形成した半導体パッケージ11のは
んだバンプ4部と配線基板2の電極端子5とを位置合わ
せして搭載し、はんだバンプ4及びはんだコート層6の
融点以下で加熱することにより、はんだバンプ4および
電極端子5を導電性接着剤層7を介して電気的な接続と
機械的な接着接続が行われて、図4(e)に示すような半
導体パッケージの実装構造体を得ることができる。
Thereafter, as shown in FIG. 4D, the solder bumps 4 of the semiconductor package 11 on which the conductive adhesive layer 12 has been locally formed and the electrode terminals 5 of the wiring board 2 are aligned and mounted. By heating below the melting point of the solder bumps 4 and the solder coat layer 6, the solder bumps 4 and the electrode terminals 5 are electrically and mechanically connected via the conductive adhesive layer 7, A mounting structure of a semiconductor package as shown in FIG. 4E can be obtained.

【0046】なお、上記位置合わせは、例えば、ステー
ジ(図示せず)上に載置された配線基板2上の所望の電極
端子5または基準マーク(図示せず)を光学的に観察して
得られる画像と、例えば真空チャックに保持された半導
体パッケージ11のはんだバンプ4またはその平坦面4
aに形成された導電性接着剤層12を光学的に観察して
得られる画像とを2重露出させ、その画像に基いて上記
ステージと真空チャックとの相対的な位置を制御するこ
とによって実現することができる。
The above-mentioned alignment is obtained by optically observing a desired electrode terminal 5 or a reference mark (not shown) on the wiring board 2 placed on a stage (not shown). And the solder bump 4 of the semiconductor package 11 held by a vacuum chuck or the flat surface 4 thereof, for example.
a) by double-exposing an image obtained by optically observing the conductive adhesive layer 12 formed on a) and controlling the relative position between the stage and the vacuum chuck based on the image. can do.

【0047】また、図5(d)に示すように半導体パッケ
ージ11のはんだバンプ4の平坦部4aと、局所的に導
電性接着剤層12を形成した配線基板2上のはんだコー
ト層6を有する電極端子5とを位置合わせして搭載し、
はんだバンプ4及びはんだコート層6の融点以下で加熱
することにより、はんだバンプ4および電極端子5を導
電性接着剤層7を介して電気的な接続と機械的な接着接
続が行われて、図5(e)に示すような半導体パッケージ
の実装構造体を得ることができる。
As shown in FIG. 5D, the semiconductor package 11 has a flat portion 4a of the solder bump 4 and a solder coat layer 6 on the wiring board 2 on which a conductive adhesive layer 12 is locally formed. The electrode terminal 5 is aligned and mounted.
By heating the solder bumps 4 and the solder coat layer 6 at a temperature equal to or lower than the melting point, the solder bumps 4 and the electrode terminals 5 are electrically and mechanically connected via the conductive adhesive layer 7. A semiconductor package mounting structure as shown in FIG. 5 (e) can be obtained.

【0048】この場合、導電性接着剤基材が熱硬化性樹
脂であるので、熱硬化反応により接続を行う。
In this case, since the conductive adhesive substrate is a thermosetting resin, the connection is made by a thermosetting reaction.

【0049】以上、図4(a)〜(d)及び図5(a)〜(d)
に示す工程によって、半導体パッケージ11の導電性接
着剤層7による接着接続が完了して図4(e)及び図5
(e)に示すような半導体パッケージの実装構造体を得る
ことができる。
4 (a) to 4 (d) and FIGS. 5 (a) to 5 (d)
4 (e) and 5 (c), the adhesive connection by the conductive adhesive layer 7 of the semiconductor package 11 is completed.
A mounting structure of a semiconductor package as shown in (e) can be obtained.

【0050】以上説明したように、はんだバンプ4及び
はんだコート層6の融点よりも低温で接着接続が可能な
熱硬化性の導電性接着剤層12を、はんだバンプ4の平
坦面4aと配線基板2のはんだコート層6を形成させた
電極端子5との間にのみ局所的に形成させ、はんだバン
プの融点よりも低温で加熱してはんだバンプ4の平坦面
4aとはんだコート層6を有する電極端子5との間にお
いて上記局所的な導電性接着剤層7を介して電気的な接
続も含め接着接続を行うように構成したので、半導体パ
ッケージ11の低温リワークを可能にすることができ
る。
As described above, the thermosetting conductive adhesive layer 12 which can be bonded and connected at a temperature lower than the melting points of the solder bumps 4 and the solder coat layer 6 is provided on the flat surface 4a of the solder bumps 4 and the wiring board. An electrode having the flat surface 4a of the solder bump 4 and the solder coat layer 6 is formed locally only between the electrode terminal 5 on which the solder coat layer 6 is formed and heated at a temperature lower than the melting point of the solder bump. Since the adhesive connection including the electrical connection is made between the terminal 5 and the local conductive adhesive layer 7 via the conductive adhesive layer 7, the semiconductor package 11 can be reworked at a low temperature.

【0051】また、印刷された熱硬化性の導電性ペース
ト12の粘着力を利用すれば、半導体パッケージ搭載−
加熱接続工程中の半導体パッケージバンプ4の配線基板
の電極端子5からの位置ずれを防止することが可能であ
る。また、局所的な導電性接着剤層12をはんだバンプ
4及びはんだコート層6の融点以下で加熱すれば良いの
で、リフロー炉等の従来設備を用いてのリワークも可能
となる。また、半導体パッケージ11の接続時におい
て、導電性ペースト12によって半導体パッケージ11
のはんだバンプ4の高さばらつきの吸収も可能である。
Further, if the adhesive force of the printed thermosetting conductive paste 12 is used, the semiconductor package can be mounted.
It is possible to prevent the semiconductor package bumps 4 from being displaced from the electrode terminals 5 of the wiring board during the heating connection process. In addition, since the local conductive adhesive layer 12 may be heated to a temperature equal to or lower than the melting point of the solder bumps 4 and the solder coat layer 6, rework using a conventional facility such as a reflow furnace becomes possible. Also, when the semiconductor package 11 is connected, the conductive paste 12 is applied to the semiconductor package 11.
It is also possible to absorb the height variation of the solder bumps 4.

【0052】また、本方式によれば、半導体パッケージ
のはんだバンプ高さばらつきを、はんだバンプ4の頂上
部に平坦面4aを形成させることによって揃えて吸収
し、導電性ペースト12によって配線基板2や半導体パ
ッケージ11の反り変形を吸収させるように構成したの
で、半導体パッケージの加圧が伴う加熱による接続が困
難な半導体パッケージの接続及びリワークも可能とな
る。なお、熱硬化性導電接着剤の硬化温度は、実装基板
のガラス転移点130℃を大きく越えない130から1
60℃の範囲であることが望ましい。
Further, according to this method, the variation in the height of the solder bumps of the semiconductor package is uniformly absorbed by forming the flat surface 4 a on the top of the solder bump 4, and the conductive paste 12 is used to absorb the variation in the height of the wiring board 2. Since the semiconductor package 11 is configured to absorb the warp deformation, the semiconductor package can be connected and reworked, which is difficult to connect by heating accompanied by pressurization of the semiconductor package. The curing temperature of the thermosetting conductive adhesive is from 130 to 1 which does not greatly exceed the glass transition point 130 ° C. of the mounting substrate.
It is desirable to be in the range of 60 ° C.

【0053】次に、図4に示す実装方法をより詳細に説
明する。この場合、半導体パッケージ11としては、は
んだバンプ4のピッチが0.8mm、729バンプ程度
のBGAパッケージを用いた。また、導電性接着剤12
としては接着剤の基材がエポキシ系で、長さ3から8μ
m程度、直径0.5から1μm程度の大きさのフレーク
状のAg導電フィラーを分散させた熱硬化性のものを用
いた。また、導電性ペースト印刷には、厚さ150μm
程度、穴径450μm程度のプラスチックマスク9を用
いた。
Next, the mounting method shown in FIG. 4 will be described in more detail. In this case, as the semiconductor package 11, a BGA package having a pitch of the solder bumps 4 of 0.8 mm and about 729 bumps was used. Further, the conductive adhesive 12
The base material of the adhesive is epoxy-based, and the length is 3 to 8μ.
A thermosetting material in which a flake-like Ag conductive filler having a size of about m and a diameter of about 0.5 to 1 μm was dispersed was used. Also, for printing conductive paste, the thickness of 150μm
A plastic mask 9 having a hole diameter of about 450 μm was used.

【0054】まず、図4(a) (b)に示すように、1m
m厚のガラス板8に半導体パッケージ11のはんだバン
プ4の頂点側を下側に置いて後、フラックス無しで、か
つ0.02gf/バンプ程度の静荷重を負荷しながらリ
フロー炉内に搬送し、210℃程度で約60秒の加熱条
件でPb−Sn共晶はんだバンプ4の平坦化を行い平坦
面4aを形成させた。
First, as shown in FIGS. 4A and 4B, 1 m
After placing the apex side of the solder bumps 4 of the semiconductor package 11 on the glass plate 8 having a thickness of m below, the flux is conveyed into a reflow furnace without flux and with a static load of about 0.02 gf / bump applied. The Pb-Sn eutectic solder bump 4 was flattened under heating conditions of about 210 ° C. for about 60 seconds to form a flat surface 4a.

【0055】また、図4(a)(b)に示すように、配線基
板2上の主にCuから成る電極端子上に、Pb−Sn共
晶はんだペーストを塗布して後リフローすることにより
10から20μm程度のはんだコート層6を形成させ
た。ここで、はんだコートの温度としては、Pb−Sn
共晶はんだの融点183℃から30℃程度高い温度、即
ち210℃とし、60秒程度リフローすることによりは
んだコート層6を形成させた。
As shown in FIGS. 4 (a) and 4 (b), a Pb-Sn eutectic solder paste is applied to electrode terminals mainly made of Cu on the wiring board 2 and then reflowed. From about 20 μm. Here, the temperature of the solder coat is Pb-Sn
The melting point of the eutectic solder was raised from 183 ° C. to about 30 ° C., that is, 210 ° C., and reflow was performed for about 60 seconds to form the solder coat layer 6.

【0056】その後、図4(c)に示すように、半導体パ
ッケージ11を反転させて、上記プラスチックマスク9
により、はんだバンプ4の各平坦面4a上にペースト状
のエポキシ系の熱硬化性の導電性接着剤12をスクリー
ン印刷した。
Thereafter, as shown in FIG. 4C, the semiconductor package 11 is turned over and the plastic mask 9 is turned on.
Thus, a paste-like epoxy-based thermosetting conductive adhesive 12 was screen-printed on each flat surface 4 a of the solder bump 4.

【0057】その後、図4(d)に示すように、半導体パ
ッケージ11のはんだバンプ4と配線基板2の電極端子
5とを位置あわせ搭載して150℃程度で約15min 間
加熱して導電性ペースト12を硬化させ、接着接続を行
った。これらの接続方法により、アンダーフィル等の接
続部の樹脂補強を一切行わずにはんだ接続並の接続抵抗
及び接続強度を得ることができる。
Thereafter, as shown in FIG. 4D, the solder bumps 4 of the semiconductor package 11 and the electrode terminals 5 of the wiring board 2 are aligned and mounted, and heated at about 150 ° C. for about 15 minutes to form a conductive paste. 12 was cured and an adhesive connection was made. With these connection methods, it is possible to obtain a connection resistance and a connection strength equivalent to those of the solder connection without performing any resin reinforcement of the connection portion such as the underfill.

【0058】その接続状態の例を図6に示す。図6から
明らかなように、はんだバンプ4の側面側にもフィレッ
ト状の熱硬化性の導電性接着剤層7を形成しており、し
かも導電性接着剤層7にはブローホールは発生していな
いため、高い接続信頼性を得ることができる。
FIG. 6 shows an example of the connection state. As is clear from FIG. 6, a fillet-shaped thermosetting conductive adhesive layer 7 is also formed on the side surface of the solder bump 4, and blowholes are generated in the conductive adhesive layer 7. Since there is no connection, high connection reliability can be obtained.

【0059】この状態のバンプ接続によれば、はんだコ
ート面での接着接続において、最大で280gf/バン
プ程度の初期接続強度を得ることができた。
According to the bump connection in this state, an initial connection strength of about 280 gf / bump at the maximum could be obtained in the adhesive connection on the solder coat surface.

【0060】次に、本発明に係わる半導体パッケージ1
1の実装構造体の第2の実施の形態について図7を用い
て説明する。
Next, the semiconductor package 1 according to the present invention
A second embodiment of the first mounting structure will be described with reference to FIG.

【0061】即ち、第2の実施の形態は、第1の実施の
形態における半導体パッケージ11の実装構造体におい
て、はんだバンプ4の頂点側に粗面4bを形成させたこ
とを特徴とする。
That is, the second embodiment is characterized in that a rough surface 4b is formed on the vertex side of the solder bump 4 in the mounting structure of the semiconductor package 11 in the first embodiment.

【0062】第2の実施の形態は、第1の実施形態にお
ける半導体パッケージ11の実装構造体の第1の実施の
形態を得るための実装方法の第1の実施例を示す図4
(a)、(b)及び図5(a)、(b)において、はんだバンプ
頂点上を平坦化する工程において、はんだバンプ4側を
下にして機械的に粗面を形成させ、かつ高温でもほとん
ど反り変形が無く、はんだに濡れない材質の定板8例え
ば、セラミックやガラス上にはんだバンプ4を載置して
後、はんだバンプ4をフラックス無し、かつほぼパッケ
ージの自重のみで加熱・溶融させ頂点部を平坦化・粗面
化して接着面となる粗面4bについて高さを揃えて形成
することを特徴とする。第2の実施の形態によれば、は
んだバンプ4/導電性接着剤層7の接着界面での接続強
度を高めることが可能であり、高い接続信頼性を得るこ
とが可能となる。
FIG. 4 shows a first embodiment of a mounting method for obtaining the first embodiment of the mounting structure of the semiconductor package 11 in the first embodiment.
5 (a) and 5 (b) and FIGS. 5 (a) and 5 (b), in the step of flattening the top of the solder bump, a rough surface is mechanically formed with the solder bump 4 side down, and even at a high temperature. After placing the solder bumps 4 on a surface plate 8 made of a material which hardly warps and is not wetted by solder, for example, ceramic or glass, the solder bumps 4 are heated and melted only by the own weight of the package without flux and almost by its own weight. It is characterized in that the apex portion is flattened and roughened, and the rough surface 4b serving as an adhesive surface is formed with a uniform height. According to the second embodiment, it is possible to increase the connection strength at the bonding interface between the solder bump 4 and the conductive adhesive layer 7, and it is possible to obtain high connection reliability.

【0063】このような構造であってもはんだコート層
および導電性接着剤層7を介して半導体パッケージ11
と配線基板2とを接続しているので、第一の実施の形態
と同様にリワークを容易に実現することができる。
Even with such a structure, the semiconductor package 11 is interposed via the solder coat layer and the conductive adhesive layer 7.
And the wiring board 2 are connected, so that rework can be easily realized as in the first embodiment.

【0064】次に、本発明に係わる半導体パッケージ1
1の実装構造体の第3及び第4の実施の形態について図
8及び図9を用いて説明する。
Next, the semiconductor package 1 according to the present invention
Third and fourth embodiments of the first mounting structure will be described with reference to FIGS.

【0065】即ち、第3及び第4の実施の形態は、第1
の実施の形態における半導体パッケージ11のはんだバ
ンプ4の代わりに、可撓性を有する熱硬化性もしくは、
ガラス転移点が室温付近にある低弾性の熱可塑性の導電
性接着剤層で形成された導電性バンプ10であることを
特徴とする。
That is, the third and fourth embodiments are similar to the first embodiment.
Instead of the solder bumps 4 of the semiconductor package 11 in the embodiment, a flexible thermosetting or
The conductive bump 10 is formed of a low-elasticity thermoplastic conductive adhesive layer having a glass transition point near room temperature.

【0066】第3の実施の形態は、図8に示すように、
未硬化の熱硬化性もしくは、ガラス転移点が室温付近に
ある低弾性の熱可塑性の導電性接着剤層で形成された導
電性バンプ10で構成し、第4の実施の形態は、図9に
示すように、2層以上の性質の異なる導電性接着剤層か
ら成る導電性接着剤バンプ10及び導電性接着剤層12
を形成し、その接着剤層12を硬化させた接着剤層7を
介して接着接続を行った実装構造体にすることもでき
る。
In the third embodiment, as shown in FIG.
The fourth embodiment comprises a conductive bump 10 formed of an uncured thermosetting or low-elastic thermoplastic conductive adhesive layer having a glass transition point near room temperature. As shown, a conductive adhesive bump 10 and a conductive adhesive layer 12 each composed of two or more conductive adhesive layers having different properties.
Can be formed, and the mounting structure can be formed by adhesively connecting through the adhesive layer 7 obtained by curing the adhesive layer 12.

【0067】それらの実装形態の場合、上記半導体パッ
ケージ11において、パッケージ側のベース基板1bの
金属パッド(入出力パッド)に十分な接続高さを確保でき
るバンプ高さであること、例えば、1.27mmバンプ
ピッチのBGAパッケージの場合では、600から70
0μm程度となることが望ましい。
In the case of these mounting forms, in the semiconductor package 11, the bump height must be such that a sufficient connection height can be secured to the metal pad (input / output pad) of the package-side base substrate 1b. In the case of a 27 mm bump pitch BGA package, 600 to 70
Desirably, it is about 0 μm.

【0068】第3の実施の形態における導電性接着剤バ
ンプ10の形成法としては、複数の金属パッドを有する
半導体パッケージ本体1において、パッケージの金属パ
ッド3上にのみスクリーン印刷法等により熱硬化性もし
くは、熱可塑性の導電性接着剤層による固体状の導電性
バンプ10を形成させるものである。
As a method of forming the conductive adhesive bump 10 in the third embodiment, in the semiconductor package body 1 having a plurality of metal pads, only the metal pad 3 of the package is thermoset by a screen printing method or the like. Alternatively, the solid conductive bump 10 is formed by a thermoplastic conductive adhesive layer.

【0069】第4の実施形態における導電性接着剤バン
プ10の形成法としては、複数の金属パッドを有する半
導体パッケージ本体1において、パッケージの金属パッ
ド3上にのみスクリーン印刷法等により熱硬化性もしく
は、熱可塑性の導電性接着剤層による固体状の導電性バ
ンプ10を形成させ、更にそのバンプ10のみに局所的
に熱硬化性の導電性接着剤層12aをスクリーン印刷法
等により塗布・形成するものである。なお、第3の実施
の形態においては、2層目の熱硬化性の導電性接着剤層
7を配線基板2のはんだコート層6を形成した電極端子
5上にスクリーン印刷等で形成しても良い。
The method of forming the conductive adhesive bump 10 in the fourth embodiment is as follows. In the semiconductor package body 1 having a plurality of metal pads, only the metal pad 3 of the package is heat-cured by screen printing or the like. A solid conductive bump 10 is formed by a thermoplastic conductive adhesive layer, and a thermosetting conductive adhesive layer 12a is locally applied and formed only on the bump 10 by a screen printing method or the like. Things. In the third embodiment, the second thermosetting conductive adhesive layer 7 may be formed by screen printing or the like on the electrode terminal 5 on which the solder coat layer 6 of the wiring board 2 is formed. good.

【0070】このような構造であってもはんだコート層
6および導電性接着剤層7を介して半導体パッケージ1
1と配線基板2とを接続しているので、第一の実施の形
態と同様にリワークを容易に実現することができる。
Even with such a structure, the semiconductor package 1 is interposed via the solder coat layer 6 and the conductive adhesive layer 7.
1 and the wiring board 2 are connected, so that rework can be easily realized as in the first embodiment.

【0071】図10および図11は、フィルム1b上に
半導体チップ1aを有するタイプの半導体パッケージで
あるが、このようなタイプの半導体パッケージに対して
もはんだコート層6および導電性接着剤層7を介して半
導体パッケージ11と配線基板2とを接続しているの
で、第一の実施の形態と同様にリワークを容易に実現す
ることができることは言うまでもない。なお、半導体チ
ップ1aとフィルム1bとは異方性導電シートを介して
接続されている。
FIGS. 10 and 11 show a semiconductor package of a type having a semiconductor chip 1a on a film 1b. The solder coat layer 6 and the conductive adhesive layer 7 are also applied to such a type of semiconductor package. Since the semiconductor package 11 and the wiring board 2 are connected through the intermediary, it goes without saying that rework can be easily realized as in the first embodiment. The semiconductor chip 1a and the film 1b are connected via an anisotropic conductive sheet.

【0072】これまではBGAなどの半導体パッケージ
の実装について説明してきたが、図12および図13に
示すように、半導体チップを実装するベアチップ実装の
場合にも適用することができる。この場合、半導体チッ
プ1aの有するバンプ4と基板2の有する端子電極5と
の間をはんだコート層5と導電性接着剤層7とを介して
接続している。
Although the mounting of a semiconductor package such as a BGA has been described above, the present invention can also be applied to a bare chip mounting for mounting a semiconductor chip as shown in FIGS. In this case, the bump 4 of the semiconductor chip 1 a and the terminal electrode 5 of the substrate 2 are connected via the solder coat layer 5 and the conductive adhesive layer 7.

【0073】ベアチップ実装の場合は、この状態におい
てリワークをするか否かを判断し、リワークの必要が無
い物に対してアンダーフィル、例えば熱硬化性樹脂8に
より半導体チップ1aと基板2との間を充填することで
図に示す構造を得ることとなる。
In the case of bare chip mounting, it is determined whether or not rework is to be performed in this state, and an underfill between the semiconductor chip 1a and the substrate 2 is performed by using an underfill, for example, a thermosetting resin 8 for an object that does not require rework. Is filled, the structure shown in the figure is obtained.

【0074】このような構造であってもはんだコート層
6および導電性接着剤層7を介して半導体パッケージ1
1と配線基板2とを接続しているので、第一の実施の形
態と同様にリワークを容易に実現することができる。
Even with such a structure, the semiconductor package 1 is provided via the solder coat layer 6 and the conductive adhesive layer 7.
1 and the wiring board 2 are connected, so that rework can be easily realized as in the first embodiment.

【0075】以上説明した実施の形態によれば、配線基
板の電極端子上の金属層を溶融状態とすることにより、
導電性接着剤層を含む半導体チップもしくは半導体装置
(半導体パッケージ)を配線基板の電極端子界面で分離
することができる。導電性接着剤層と金属層とは金属接
続したものではないので、導電性接着剤層を含む半導体
チップもしくは半導体装置(半導体パッケージ)を容易
に取り外すことができる。取り外した後に配線基板の電
極端子上には金属層が残るが、導電性接着剤層を介して
再実装するので問題とはならない。また、そのレベリン
グ作業も容易である。
According to the embodiment described above, the metal layer on the electrode terminal of the wiring board is brought into a molten state,
A semiconductor chip or a semiconductor device (semiconductor package) including a conductive adhesive layer can be separated at an electrode terminal interface of a wiring board. Since the conductive adhesive layer and the metal layer are not metal-connected, the semiconductor chip or the semiconductor device (semiconductor package) including the conductive adhesive layer can be easily removed. After removal, the metal layer remains on the electrode terminals of the wiring board, but does not pose a problem because it is remounted via the conductive adhesive layer. Further, the leveling operation is also easy.

【0076】特に、はんだバンプ4を平坦化した構造と
組み合わせることで、はんだ融点以下でのパッケージ接
続及びリワークが可能となるばかりか、導電性接着剤層
7の形状を、はんだバンプの平坦面4a及び側面双方を
覆う形状とすることにより、アンダーフィル等の樹脂補
強を行わないで、はんだ接続並の接続強度や、接続抵抗
を得ることができる。この導電性接着剤層は、高い可撓
性を有するため、半導体チップや半導体パッケージを加
熱及び加圧加熱接続する際に発生する反りや歪みを吸収
することができ、熱応力を緩和させることが可能とな
り、接続信頼性を向上させることができる。また、導電
性接着剤層がバンプの側面も覆う形状とすることによ
り、より接続抵抗・耐温度サイクル性等の接続信頼性を
向上させることが可能となる。
In particular, by combining the solder bump 4 with a flattened structure, not only the package connection and reworking at a solder melting point or lower can be performed, but also the shape of the conductive adhesive layer 7 is changed to the flat surface 4a of the solder bump. In addition, by adopting a shape that covers both the side surface and the side surface, it is possible to obtain connection strength and connection resistance similar to those of solder connection without performing resin reinforcement such as underfill. Since this conductive adhesive layer has high flexibility, it can absorb warpage and distortion generated when a semiconductor chip or a semiconductor package is connected by heating and heating under pressure, and can reduce thermal stress. And connection reliability can be improved. Further, by making the conductive adhesive layer cover the side surfaces of the bumps, it is possible to further improve connection reliability such as connection resistance and temperature cycle resistance.

【0077】これまでは、はんだコート層を形成した場
合を主に説明してきたが、リワークする際に溶融状態と
なる金属層であれば同様の効果が得られることは言うま
でもない。但し、この場合も半導体チップもしくは半導
体パッケージの有するバンプが溶融するより前に溶融し
ない融点である必要がある。
Although the case where the solder coat layer is formed has been mainly described above, it goes without saying that the same effect can be obtained if the metal layer is in a molten state during rework. However, also in this case, the melting point must be such that the semiconductor chip or the bump of the semiconductor package does not melt before melting.

【0078】また、新たな半導体チップや半導体パッケ
ージの再実装においても、熱硬化性の導電性接着剤を介
しての実装となるので、はんだバンプ融点以下の温度で
の低温でのパッケージ交換、すなわちリワークが可能と
なる。
Also, when re-mounting a new semiconductor chip or semiconductor package, the mounting is performed via a thermosetting conductive adhesive. Therefore, package replacement at a low temperature below the melting point of the solder bumps, that is, Rework becomes possible.

【0079】[0079]

【発明の効果】本発明によれば、電子機器の有する実装
構造において、半導体チップもしくは半導体パッケージ
のリワークを容易にすると言った効果がある。
According to the present invention, there is an effect that the rework of a semiconductor chip or a semiconductor package is facilitated in a mounting structure of an electronic device.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明に係わる半導体装置の実装構造体の第1
の実施の形態を示す断面図である。
FIG. 1 shows a first example of a mounting structure of a semiconductor device according to the present invention.
It is sectional drawing which shows embodiment.

【図2】本発明に係わる半導体装置の実装構造体の第1
の実施の形態における接続部付近を拡大して示した断面
図である。
FIG. 2 shows a first example of a mounting structure of a semiconductor device according to the present invention.
It is sectional drawing which expanded and showed the vicinity of the connection part in embodiment.

【図3】本発明に係わる半導体装置の実装構造体の全体
を示す斜視図である。
FIG. 3 is a perspective view showing the entire mounting structure of the semiconductor device according to the present invention.

【図4】本発明に係わる実装方法の第1の実施例を説明
するための概略説明図である。
FIG. 4 is a schematic explanatory diagram for explaining a first embodiment of a mounting method according to the present invention.

【図5】本発明に係わる実装方法の第1の実施例を説明
するための概略説明図である。
FIG. 5 is a schematic explanatory diagram for explaining a first embodiment of a mounting method according to the present invention.

【図6】0.8/729バンプのBGAパッケージ接続
断面を示す図である。
FIG. 6 is a diagram showing a cross section of a BGA package connection of 0.8 / 729 bumps.

【図7】本発明に係わる半導体装置の実装構造体の第2
の実施の形態を示す断面図である。
FIG. 7 shows a second example of the mounting structure of the semiconductor device according to the present invention.
It is sectional drawing which shows embodiment.

【図8】本発明に係わる半導体装置の実装構造体の第3
の実施の形態を示す断面図である。
FIG. 8 shows a third example of the mounting structure of the semiconductor device according to the present invention.
It is sectional drawing which shows embodiment.

【図9】本発明に係わる半導体装置の実装構造体の第4
の実施の形態を示す断面図である。
FIG. 9 shows a fourth example of the mounting structure of the semiconductor device according to the present invention.
It is sectional drawing which shows embodiment.

【図10】本発明に係わる実装方法の第5の実施例を説
明するための概略説明図である。
FIG. 10 is a schematic explanatory diagram for explaining a fifth embodiment of the mounting method according to the present invention.

【図11】本発明に係わる実装方法の第5の実施例を説
明するための概略説明図である。
FIG. 11 is a schematic explanatory view for explaining a fifth embodiment of the mounting method according to the present invention;

【図12】本発明に係わる実装方法の第6の実施例を説
明するための概略説明図である。
FIG. 12 is a schematic explanatory view for explaining a sixth embodiment of the mounting method according to the present invention;

【図13】本発明に係わる実装方法の第6の実施例を説
明するための概略説明図である。
FIG. 13 is a schematic explanatory view for explaining a sixth embodiment of the mounting method according to the present invention.

【符号の説明】[Explanation of symbols]

1…多ピンエリアバンプ型パッケージ本体(半導体装置
及びパッケージ本体)、2…配線基板、 3…金属パッ
ド、 4…はんだバンプ、 5…電極端子 、6…はん
だコート層、 7…導電性接着剤層、 8…定板、 9
…メタルマスク(印刷用マスク)、 10…導電性接着剤
バンプ(固体状バンプ)、 11…半導体パッケージ、
12…導電性接着剤(導電性ペースト)、 20…マルチ
チップモジュール基板 21、22、23…半導体パ
ッケージ。
DESCRIPTION OF SYMBOLS 1 ... Multi-pin area bump type package body (semiconductor device and package body), 2 ... Wiring board, 3 ... Metal pad, 4 ... Solder bump, 5 ... Electrode terminal, 6 ... Solder coat layer, 7 ... Conductive adhesive layer , 8 ... plate, 9
... metal mask (printing mask), 10: conductive adhesive bump (solid bump), 11: semiconductor package,
12: conductive adhesive (conductive paste), 20: multi-chip module substrate 21, 22, 23: semiconductor package.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 正昭 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 (72)発明者 坂上 雅一 神奈川県海老名市下泉810番地 株式会社 日立製作所PC事業部内 Fターム(参考) 5F044 KK01 KK13 LL07 QQ03 RR01 ──────────────────────────────────────────────────続 き Continuing from the front page (72) Inventor Masaaki Sato 292 Yoshida-cho, Totsuka-ku, Yokohama-shi, Kanagawa Prefecture Inside of Hitachi, Ltd. 5F044 KK01 KK13 LL07 QQ03 RR01

Claims (8)

【特許請求の範囲】[Claims] 【請求項1】半導体装置と該半導体装置を実装した配線
基板とを備えるとともに該半導体装置の有するバンプと
該配線基板の有する電極端子とを接続した電子機器であ
って、該電極端子上に該バンプよりも低融点の金属層を
形成し、該バンプと該金属層を形成した電極端子とを導
電性接着剤層を介して接続したことを特徴とする電子機
器。
1. An electronic device comprising a semiconductor device and a wiring board on which the semiconductor device is mounted, wherein the electronic device is connected to a bump of the semiconductor device and an electrode terminal of the wiring board. An electronic device, wherein a metal layer having a lower melting point than a bump is formed, and the bump and the electrode terminal on which the metal layer is formed are connected via a conductive adhesive layer.
【請求項2】半導体チップと該半導体チップを実装した
配線基板とを備えるとともに該半導体チップの有するバ
ンプと配線基板の有する電極端子とを接続した電子機器
であって、該電極端子上に該バンプよりも低融点の金属
層を形成し、該バンプと該金属層を形成した電極端子と
を導電性接着剤層を介して接続するとともに該半導体チ
ップと該配線基板との間が熱硬化性樹脂で充填されてい
ることを特徴とする電子機器。
2. An electronic device comprising: a semiconductor chip; and a wiring board on which the semiconductor chip is mounted, wherein the bump is provided on the semiconductor chip and an electrode terminal on the wiring board is connected. Forming a metal layer having a lower melting point than the above, connecting the bump and the electrode terminal on which the metal layer is formed via a conductive adhesive layer, and forming a thermosetting resin between the semiconductor chip and the wiring board. An electronic device characterized by being filled with:
【請求項3】前記バンプがはんだバンプもしくは導電性
バンプであることを特徴とする請求項1または2記載の
電子機器。
3. The electronic device according to claim 1, wherein the bump is a solder bump or a conductive bump.
【請求項4】前記金属層をはんだで構成したことを特徴
とする請求項1から3のいずれかに記載の電子機器。
4. The electronic device according to claim 1, wherein said metal layer is made of solder.
【請求項5】前記導電性接着剤層の直径を前記金属層を
形成した電極端子の直径よりも小さくすることを特徴と
する請求項1記載の電子機器。
5. The electronic device according to claim 1, wherein the diameter of the conductive adhesive layer is smaller than the diameter of the electrode terminal on which the metal layer is formed.
【請求項6】前記バンプの一部を平坦化したことを特徴
とする請求項1〜5のいずれかに記載の電子機器。
6. The electronic device according to claim 1, wherein a part of said bump is flattened.
【請求項7】前記はんだバンプの一部を粗面化したこと
を特徴とする請求項1〜5のいずれかに記載の電子機
器。
7. The electronic device according to claim 1, wherein a part of said solder bump is roughened.
【請求項8】前記バンプをガラス転移温度が室温付近に
ある低弾性の導電性接着剤により形成したことを特徴と
する請求項1記載の電子機器。
8. The electronic apparatus according to claim 1, wherein said bump is formed of a low-elasticity conductive adhesive having a glass transition temperature near room temperature.
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