JP2001148615A - MOS-FET amplifier circuit - Google Patents
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Abstract
(57)【要約】
【課題】 時間が経過しても、イニシャル時の特性を保
持し続けることができるＭＯＳ−ＦＥＴ増幅回路を提供
する。
【解決手段】 この発明のＭＯＳ−ＦＥＴ増幅回路１０
０は、アイドリング電流Ｉｄｏによって動作点が設定さ
れるＭＯＳ−ＦＥＴ１０３により、入力信号を増幅す
る。この場合、無入力状態を検出する無入力検出回路１
０と、無入力検出回路が無入力状態を検出したとき、ア
イドリング電流値を検出するドレイン電流検出回路２０
と、そのアイドリング電流値を参照し、アイドリング電
流値を予め定められた規定値に保つべく、ＭＯＳ−ＦＥ
Ｔのゲート電圧を制御するゲート電圧制御回路３０とを
有する。したがって、ゲート電圧制御回路は、無入力が
検出されたときのドレイン電流をアイドリング電流とし
て検出し、それを規定値に一致させ、時間の経過による
変化があっても特性を自動的に元に戻すことができる。
(57) [PROBLEMS] To provide a MOS-FET amplifier circuit that can keep the initial characteristics even after a lapse of time. SOLUTION: The MOS-FET amplifier circuit 10 of the present invention
0 amplifies the input signal by the MOS-FET 103 whose operating point is set by the idling current Ido. In this case, a no-input detection circuit 1 for detecting a no-input state
0, a drain current detection circuit 20 for detecting an idling current value when the non-input detection circuit detects a non-input state.
And the MOS-FE with reference to the idling current value to maintain the idling current value at a predetermined value.
And a gate voltage control circuit 30 for controlling the gate voltage of T. Therefore, the gate voltage control circuit detects the drain current when no input is detected as the idling current, matches it with the specified value, and automatically restores the characteristics even if there is a change over time. be able to.
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、ＭＯＳ−ＦＥＴ
増幅回路に関し、特に、ソース−ドレイン間に流れるア
イドリング電流によって動作点が設定されるＭＯＳ−Ｆ
ＥＴにより、入力した交流信号を増幅するＭＯＳ−ＦＥ
Ｔ増幅回路に関する。The present invention relates to a MOS-FET
For an amplifier circuit, in particular, a MOS-F whose operating point is set by an idling current flowing between a source and a drain
MOS-FE that amplifies an input AC signal by ET
The present invention relates to a T amplifier circuit.
【０００２】[0002]
【従来の技術】図２は、ＭＯＳ−ＦＥＴ増幅回路の従来
例を示す回路図である。図２に示されるＭＯＳ−ＦＥＴ
増幅回路２００において、入力端子１０１に入力された
ＲＦ信号は、直流阻止用コンデンサ１０２を介して、Ｍ
ＯＳ−ＦＥＴ１０３のゲートＧに入力される。ＭＯＳ−
ＦＥＴ１０３のゲートには、電圧ＶＧが可変抵抗１０５
で分圧され、ゲート抵抗１０４を介してゲート電圧Ｖｇ
となって供給されている。電源端子１０６には、電源が
供給され、高周波遮断用のコイル１０８を介してＭＯＳ
−ＦＥＴ１０３のドレインに印加されている。この場
合、電源端子１０６は、直流電圧阻止用のコンデンサ１
０７によってグランドに接続されており、電源端子１０
６に印加されることがある高周波等の妨害成分が除去さ
れている。また、ＭＯＳ−ＦＥＴ１０３によって増幅さ
れたＲＦ信号は、直流電圧阻止用のコンデンサ１０９を
介して出力端子１１０に出力される。2. Description of the Related Art FIG. 2 is a circuit diagram showing a conventional example of a MOS-FET amplifier circuit. MOS-FET shown in FIG.
In the amplifier circuit 200, the RF signal input to the input terminal 101 is supplied to the M
The signal is input to the gate G of the OS-FET 103. MOS-
The voltage VG is supplied to the gate of the FET 103 by the variable resistor 105.
And the gate voltage Vg via the gate resistor 104
It is supplied as. Power is supplied to the power supply terminal 106, and a MOS
Applied to the drain of FET 103; In this case, the power supply terminal 106 is connected to the DC voltage blocking capacitor 1.
07 is connected to the ground, and the power supply terminal 10
6. Interference components such as high frequencies which may be applied to 6 are removed. The RF signal amplified by the MOS-FET 103 is output to the output terminal 110 via the DC voltage blocking capacitor 109.
【０００３】このようなＭＯＳ−ＦＥＴ増幅回路２００
において、入力電力（例えば、ＲＦ信号の入力電力）と
ＭＯＳ−ＦＥＴ１０３のドレイン電流Ｉｄとは、図３に
示されるような関係を有する。この場合、入力電力がゼ
ロになった場合のドレイン電流Ｉｄをアイドリング電流
Ｉｄｏと呼ぶ。このアイドリング電流Ｉｄｏは、ゲート
電圧Ｖｇに関して図４に示されるような関係を有しする
ので、ＭＯＳ−ＦＥＴ増幅回路２００が最も良好な特性
を得られるように、ゲート電圧Ｖｇ（すなわち、アイド
リング電流Ｉｄｏ）は、可変抵抗１０５の調整によっ
て、規定値に一致するように予め設定されている。[0003] Such a MOS-FET amplifier circuit 200
In FIG. 3, the input power (for example, the input power of the RF signal) and the drain current Id of the MOS-FET 103 have a relationship as shown in FIG. In this case, the drain current Id when the input power becomes zero is called an idling current Ido. Since the idling current Ido has a relationship as shown in FIG. 4 with respect to the gate voltage Vg, the gate voltage Vg (that is, the idling current Ido) is set so that the MOS-FET amplifier circuit 200 can obtain the best characteristics. Is set in advance by adjusting the variable resistor 105 so as to match the specified value.
【０００４】[0004]
【発明が解決しようとする課題】上述した従来のＭＯＳ
−ＦＥＴ増幅回路２００において、ＭＯＳ−ＦＥＴ１０
３のアイドリング電流Ｉｄｏは、可変抵抗１０５の調整
によって、規定値に予め設定されているものの、時間
（ｔ）の経過とともに“ホットキャリア劣化”等を原因
として変化する。その変化量（△Ｉｄｏ）は、△Ｉｄｏ
∝ｔｕによって表され、図５のようなグラフで示すこと
ができる。このように、時間の経過とともにアイドリン
グ電流Ｉｄｏが変化することによって、ＭＯＳ−ＦＥＴ
１０３の利得や飽和電力に関する特性もそれぞれ図６，
図７に示されるように変化してしまい、イニシャル時の
ゲート電圧の設定時に予想していたＭＯＳ−ＦＥＴ増幅
回路の特性を時間の経過とともに保持することができな
くなるという問題が生じる。SUMMARY OF THE INVENTION The conventional MOS described above
In the FET amplification circuit 200, the MOS-FET 10
Although the idling current Ido of No. 3 is preset to a specified value by adjusting the variable resistor 105, it changes over time (t) due to "hot carrier deterioration" or the like. The amount of change (△ Ido) is △ Ido
It is represented by ∝tu and can be shown by a graph as shown in FIG. As described above, when the idling current Ido changes with the lapse of time, the MOS-FET
The characteristics related to the gain and saturation power of 103 are also shown in FIGS.
As shown in FIG. 7, there is a problem that the characteristics of the MOS-FET amplifier circuit expected at the time of setting the gate voltage at the time of initial setting cannot be maintained over time.
【０００５】この発明は、上記課題を解決するためにな
されたものであって、時間が経過しても、イニシャル時
のゲート電圧の設定時に予想していたＭＯＳ−ＦＥＴ増
幅回路の特性を保持することができるＭＯＳ−ＦＥＴ増
幅回路を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problem, and retains the characteristics of a MOS-FET amplifier expected at the time of setting a gate voltage at the time of initialization, even if time elapses. It is an object of the present invention to provide a MOS-FET amplifier circuit that can perform the above-described operations.
【０００６】[0006]
【課題を解決するための手段】前述した課題を解決する
ために、この発明は、ソース−ドレイン間に流れるアイ
ドリング電流によって動作点が設定されるＭＯＳ−ＦＥ
Ｔにより、入力した交流信号を増幅するＭＯＳ−ＦＥＴ
増幅回路において、交流信号の無入力状態を検出する無
入力検出回路と、無入力検出回路が交流信号の無入力状
態を検出したとき、ＭＯＳ−ＦＥＴのアイドリング電流
値を検出するドレイン電流検出回路と、ドレイン電流検
出回路が検出したアイドリング電流値を参照し、アイド
リング電流値を予め定められた規定値に保つべく、ＭＯ
Ｓ−ＦＥＴのゲート電圧を制御するゲート電圧制御回路
とを有する。According to the present invention, there is provided a MOS-FE having an operating point set by an idling current flowing between a source and a drain.
MOS-FET that amplifies an input AC signal by T
In the amplifier circuit, a non-input detection circuit that detects a non-input state of the AC signal, and a drain current detection circuit that detects an idling current value of the MOS-FET when the non-input detection circuit detects the non-input state of the AC signal In order to keep the idling current value at a predetermined value with reference to the idling current value detected by the drain current detection circuit,
A gate voltage control circuit for controlling a gate voltage of the S-FET.
【０００７】このような構成によれば、ＭＯＳ−ＦＥＴ
増幅回路のゲート電圧制御回路は、無入力検出回路が無
入力を検出したとき、ドレイン電流検出回路が検出して
いるドレイン電流をアイドリング電流として検出できる
ので、アイドリング電流を正確に検出できる。この検出
したアイドリング電流値を規定値と比較し、両者が一致
するようにＭＯＳ−ＦＥＴのゲート電圧を制御し、時間
の経過によるアイドリング電流の変化を除去することが
できる。According to such a configuration, the MOS-FET
The gate voltage control circuit of the amplifier circuit can accurately detect the idling current because the drain current detected by the drain current detection circuit can be detected as the idling current when the no-input detection circuit detects no input. The detected idling current value is compared with a specified value, and the gate voltage of the MOS-FET is controlled so that the two values coincide with each other, whereby a change in the idling current due to the passage of time can be removed.
【０００８】そして、この発明の実施の形態では、ＭＯ
Ｓ−ＦＥＴ増幅回路１００のゲート電圧制御回路３０
は、無入力検出回路１０が無入力を検出したとき、ドレ
イン電流検出回路２０が検出しているドレイン電流をア
イドリング電流Ｉｄｏとして検出できるので、アイドリ
ング電流Ｉｄｏを正確に検出できる。この検出したアイ
ドリング電流値を規定値と比較し、両者が一致するよう
にＭＯＳ−ＦＥＴ１０３のゲート電圧を制御することが
でき、時間の経過によるアイドリング電流Ｉｄｏの変化
を除去することができる。In the embodiment of the present invention, the MO
Gate voltage control circuit 30 of S-FET amplification circuit 100
When the non-input detection circuit 10 detects no input, the drain current detected by the drain current detection circuit 20 can be detected as the idling current Ido, so that the idling current Ido can be accurately detected. The detected idling current value is compared with a specified value, the gate voltage of the MOS-FET 103 can be controlled so that the two values match, and a change in the idling current Ido over time can be eliminated.
【０００９】[0009]
【発明の実施の形態】以下、この発明の実施の形態につ
いて添付図面に基づいて説明する。図１は、この発明に
係わるＭＯＳ−ＦＥＴ増幅回路の実施の形態を示す回路
図である。図１に示されるＭＯＳ−ＦＥＴ増幅回路１０
０において、入力端子１０１に入力されたＲＦ信号は、
無入力検出回路１０と直流阻止用のコンデンサ１０２と
を介して、ＭＯＳ−ＦＥＴ１０３のゲートに入力され
る。無入力検出回路１０は、入力端子１０１にＲＦ信号
が入力されていないことを検出すると、無入力検出信号
ＤＹをゲート電圧制御回路３０に対して出力する。Embodiments of the present invention will be described below with reference to the accompanying drawings. FIG. 1 is a circuit diagram showing an embodiment of a MOS-FET amplifier circuit according to the present invention. MOS-FET amplifier circuit 10 shown in FIG.
0, the RF signal input to the input terminal 101 is
The signal is input to the gate of the MOS-FET 103 via the non-input detection circuit 10 and the DC blocking capacitor 102. When detecting that no RF signal is input to the input terminal 101, the no-input detection circuit 10 outputs a no-input detection signal DY to the gate voltage control circuit 30.
【００１０】ＭＯＳ−ＦＥＴ１０３のゲートには、ゲー
ト電圧制御回路３０からの電圧ＶＧが可変抵抗１０５で
分圧され、分圧された電圧がゲート抵抗１０４を介して
ゲート電圧Ｖｇとなって供給されている。電源端子１０
６には、電源が供給され、ドレイン電流検出回路２０お
よび高周波遮断用のコイル１０８を介して、ＭＯＳ−Ｆ
ＥＴ１０３のドレインに印加されている。この場合、電
源端子１０６は、直流電圧阻止用のコンデンサ１０７に
よってグランドに接続されており、印加されることがあ
る高周波等の妨害が除去されるように構成されている。
また、ドレイン電流検出回路２０は、電源がコイル１０
８を介してＭＯＳ−ＦＥＴ１０３に供給する電流値を検
出する。ＭＯＳ−ＦＥＴ１０３によって増幅されたＲＦ
信号は、直流電圧阻止用のコンデンサ１０９を介して出
力端子１１０に出力される。A voltage VG from the gate voltage control circuit 30 is divided by the variable resistor 105 to the gate of the MOS-FET 103, and the divided voltage is supplied as a gate voltage Vg via the gate resistor 104. I have. Power supply terminal 10
6 is supplied with power, and is supplied to the MOS-F through a drain current detection circuit 20 and a high frequency cutoff coil 108.
It is applied to the drain of ET103. In this case, the power supply terminal 106 is connected to the ground by a capacitor 107 for blocking a DC voltage, and is configured so that interference such as a high frequency that may be applied is removed.
Also, the drain current detection circuit 20 uses
A current value to be supplied to the MOS-FET 103 via 8 is detected. RF amplified by MOS-FET 103
The signal is output to an output terminal 110 via a DC voltage blocking capacitor 109.
【００１１】次に、図１のＭＯＳ−ＦＥＴ増幅回路１０
０の一連の動作について説明する。入力端子１０１にそ
れまで入力していたＲＦ信号が“０”になると、これを
無入力検出回路１０が検出し、無入力検出信号ＤＹをゲ
ート電圧制御回路３０に出力する。無入力検出信号ＤＹ
を受け取ったゲート電圧制御回路３０は、無入力検出回
路１０が無入力検出信号ＤＹを出力している期間におい
て、ドレイン電流検出回路２０が検出するドレイン電流
値Ｉｄ（この場合、アイドリング電流Ｉｄｏ）をドレイ
ン電流検出回路２０から受け取る。ゲート電圧制御回路
３０は、受け取ったアイドリング電流値を予め与えられ
た規定値と比較し、アイドリング電流Ｉｄｏが規定値よ
りも小さければゲート電圧Ｖｇを上昇させるように、ま
た、アイドリング電流Ｉｄが規定値よりも大きければ、
ゲート電圧Ｖｇが下降するように、出力電圧ＶＧを制御
する。Next, the MOS-FET amplifier circuit 10 shown in FIG.
A series of 0 operations will be described. When the RF signal previously input to the input terminal 101 becomes “0”, the non-input detection circuit 10 detects this and outputs a non-input detection signal DY to the gate voltage control circuit 30. No input detection signal DY
The gate voltage control circuit 30 that has received the drain current value Id (in this case, the idling current Ido) detected by the drain current detection circuit 20 while the non-input detection circuit 10 is outputting the non-input detection signal DY. Received from the drain current detection circuit 20. The gate voltage control circuit 30 compares the received idling current value with a prescribed value given in advance, and if the idling current Ido is smaller than the prescribed value, increases the gate voltage Vg. If it is larger than
The output voltage VG is controlled so that the gate voltage Vg decreases.
【００１２】上記のようなゲート電圧制御回路３０の制
御、すなわち、アイドリング電流Ｉｄｏの再設定によ
り、アイドリング電流Ｉｄｏは、規定値と一致するよう
に制御される。このことにより、時間の経過とともにア
イドリング電流Ｉｄｏが変化するということが無く、し
たがって、ＭＯＳ−ＦＥＴ１０３の諸特性が変化せずＭ
ＯＳ−ＦＥＴ増幅回路１００の特性が安定する。なお、
上述の例においては、ゲート電圧制御回路３０の制御
は、無入力検出回路１０が無入力を検出する毎に行われ
るものとして説明したが、一度制御を行った後は、無入
力検出回路が無入力を検出しても、一定以上の時間が経
過していない場合には制御を行わないようにプログラム
してもよい。また、無入力検出回路１０は、入力端子側
に配置したが、出力端子側に配置してもよい。By controlling the gate voltage control circuit 30 as described above, that is, by resetting the idling current Ido, the idling current Ido is controlled so as to coincide with the specified value. As a result, the idling current Ido does not change with the lapse of time, so that various characteristics of the MOS-FET 103 do not change and M
The characteristics of the OS-FET amplifier circuit 100 are stabilized. In addition,
In the above-described example, the control of the gate voltage control circuit 30 has been described as being performed each time the no-input detection circuit 10 detects no-input. Even if the input is detected, the program may be programmed so that the control is not performed if the predetermined time has not elapsed. Although the no-input detection circuit 10 is arranged on the input terminal side, it may be arranged on the output terminal side.
【００１３】[0013]
【発明の効果】以上に詳述したように、この発明のＭＯ
Ｓ−ＦＥＴ増幅回路は、ソース−ドレイン間に流れるア
イドリング電流によって動作点が設定されるＭＯＳ−Ｆ
ＥＴにより、入力した交流信号を増幅するＭＯＳ−ＦＥ
Ｔ増幅回路において、交流信号の無入力状態を検出する
無入力検出回路と、無入力検出回路が交流信号の無入力
状態を検出したとき、ＭＯＳ−ＦＥＴのアイドリング電
流値を検出するドレイン電流検出回路と、ドレイン電流
検出回路が検出したアイドリング電流値を参照し、アイ
ドリング電流値を予め定められた規定値に保つべく、Ｍ
ＯＳ−ＦＥＴのゲート電圧を制御するゲート電圧制御回
路とを有することにより、ＭＯＳ−ＦＥＴ増幅回路のゲ
ート電圧制御回路は、無入力検出回路が無入力を検出し
たとき、ドレイン電流検出回路が検出しているドレイン
電流をアイドリング電流として検出できるので、アイド
リング電流を正確に検出でき、この検出したアイドリン
グ電流値を規定値と比較し、両者が一致するようにＭＯ
Ｓ−ＦＥＴのゲート電圧を制御し、時間の経過によるア
イドリング電流の変化を除去することができ、ひいて
は、ＭＯＳ−ＦＥＴ増幅回路を時間が経過しても一定の
特性で作動させることができる。As described in detail above, the MO of the present invention
The S-FET amplifier circuit has a MOS-F whose operating point is set by an idling current flowing between a source and a drain.
MOS-FE that amplifies an input AC signal by ET
A non-input detection circuit for detecting a non-input state of an AC signal in a T amplifier circuit, and a drain current detection circuit for detecting an idling current value of a MOS-FET when the non-input detection circuit detects a non-input state of an AC signal And an idling current value detected by the drain current detection circuit, and M is set to maintain the idling current value at a predetermined value.
By having a gate voltage control circuit for controlling the gate voltage of the OS-FET, the gate voltage control circuit of the MOS-FET amplifying circuit can detect when the no-input detection circuit detects no input by the drain current detection circuit. The detected drain current can be detected as an idling current, so that the idling current can be accurately detected, and the detected idling current value is compared with a specified value.
By controlling the gate voltage of the S-FET, it is possible to eliminate a change in the idling current with the passage of time, and to operate the MOS-FET amplifier circuit with a constant characteristic even after the passage of time.
【図１】この発明に係わるＭＯＳ−ＦＥＴ増幅回路の実
施の形態を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of a MOS-FET amplifier circuit according to the present invention.
【図２】ＭＯＳ−ＦＥＴ増幅回路の従来例を示す回路図
である。FIG. 2 is a circuit diagram showing a conventional example of a MOS-FET amplifier circuit.
【図３】ＭＯＳ−ＦＥＴにおける入力電力とドレイン電
流との関係を示すグラフである。FIG. 3 is a graph showing a relationship between input power and drain current in a MOS-FET.
【図４】ＭＯＳ−ＦＥＴにおけるゲート電圧とアイドリ
ング電流との関係を示すグラフである。FIG. 4 is a graph showing a relationship between a gate voltage and an idling current in a MOS-FET.
【図５】ＭＯＳ−ＦＥＴにおける時間の経過とアイドリ
ング電流との関係を示すグラフである。FIG. 5 is a graph showing a relationship between a lapse of time and an idling current in a MOS-FET.
【図６】ＭＯＳ−ＦＥＴにおけるアイドリング電流と利
得との関係を示すグラフである。FIG. 6 is a graph showing a relationship between an idling current and a gain in a MOS-FET.
【図７】ＭＯＳ−ＦＥＴにおけるアイドリング電流と飽
和電力との関係を示すグラフである。FIG. 7 is a graph showing a relationship between an idling current and a saturation power in a MOS-FET.
１０ 無入力検出回路 ２０ ドレイン電流検出回路 ３０ ゲート電圧制御回路 １００ ＭＯＳ−ＦＥＴ増幅回路 １０１ 入力端子 １０２，１０７，１０９ コンデンサ １０３ ＭＯＳ−ＦＥＴ １０４ ゲート抵抗 １０５ 可変抵抗 １０６ 電源端子 １０８ コイル １１０ 出力端子 DESCRIPTION OF SYMBOLS 10 No-input detection circuit 20 Drain current detection circuit 30 Gate voltage control circuit 100 MOS-FET amplification circuit 101 Input terminal 102, 107, 109 Capacitor 103 MOS-FET 104 Gate resistance 105 Variable resistance 106 Power supply terminal 108 Coil 110 Output terminal
───────────────────────────────────────────────────── フロントページの続き (72)発明者 竹永 浩太郎 東京都中野区東中野三丁目14番20号 国際 電気株式会社内 Ｆターム(参考） 5J090 AA01 CA83 HA10 HA26 HA29 HA33 KA28 TA01 TA02 5J092 AA01 CA83 HA10 HA26 HA29 HA33 KA28 TA01 TA02 ────────────────────────────────────────────────── ─── Continuing from the front page (72) Inventor Kotaro Takenaga 3-14-20 Higashinakano, Nakano-ku, Tokyo International Electric Company F-term (reference) 5J090 AA01 CA83 HA10 HA26 HA29 HA33 KA28 TA01 TA02 5J092 AA01 CA83 HA10 HA26 HA29 HA33 KA28 TA01 TA02
Claims (1)
グ電流によって動作点が設定されるＭＯＳ−ＦＥＴによ
り、入力した交流信号を増幅するＭＯＳ−ＦＥＴ増幅回
路において、 交流信号の無入力状態を検出する無入力検出回路と、 無入力検出回路が交流信号の無入力状態を検出したと
き、ＭＯＳ−ＦＥＴのアイドリング電流値を検出するド
レイン電流検出回路と、 ドレイン電流検出回路が検出したアイドリング電流値を
参照し、アイドリング電流値を予め定められた規定値に
保つべく、ＭＯＳ−ＦＥＴのゲート電圧を制御するゲー
ト電圧制御回路とを有することを特徴とするＭＯＳ−Ｆ
ＥＴ増幅回路。1. A MOS-FET amplification circuit for amplifying an input AC signal by a MOS-FET whose operating point is set by an idling current flowing between a source and a drain, wherein a non-input state detecting a non-input state of the AC signal is provided. A detection circuit, a drain current detection circuit that detects an idling current value of the MOS-FET when the no-input detection circuit detects a non-input state of the AC signal, and an idling current value detected by the drain current detection circuit. A gate voltage control circuit for controlling a gate voltage of the MOS-FET so as to maintain an idling current value at a predetermined value.
ET amplifier circuit.
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|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
| JP2001148615A true JP2001148615A (en) | 2001-05-29 |
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|---|---|---|---|
| JP33049899A Pending JP2001148615A (en) | 1999-11-19 | 1999-11-19 | MOS-FET amplifier circuit |
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|---|---|
| JP (1) | JP2001148615A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1425852A1 (en) * | 2001-08-17 | 2004-06-09 | Harris Corporation | Rf power amplifier transistor quiescent current checking and adjusting |
| JP2008147857A (en) * | 2006-12-07 | 2008-06-26 | Mitsubishi Electric Corp | High efficiency amplifier |
| JP2013131891A (en) * | 2011-12-21 | 2013-07-04 | Murata Mfg Co Ltd | Semiconductor device |
| US8680921B2 (en) | 2011-05-26 | 2014-03-25 | Fujitsu Limited | Amplifying apparatus, transmitter, and amplifying apparatus control method |
-
1999
- 1999-11-19 JP JP33049899A patent/JP2001148615A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1425852A1 (en) * | 2001-08-17 | 2004-06-09 | Harris Corporation | Rf power amplifier transistor quiescent current checking and adjusting |
| EP1425852A4 (en) * | 2001-08-17 | 2007-05-23 | Harris Corp | Rf power amplifier transistor quiescent current checking and adjusting |
| JP2008147857A (en) * | 2006-12-07 | 2008-06-26 | Mitsubishi Electric Corp | High efficiency amplifier |
| US8680921B2 (en) | 2011-05-26 | 2014-03-25 | Fujitsu Limited | Amplifying apparatus, transmitter, and amplifying apparatus control method |
| JP2013131891A (en) * | 2011-12-21 | 2013-07-04 | Murata Mfg Co Ltd | Semiconductor device |
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