JP2001118801A - エピタキシャルウェーハ用基板およびこれを用いた半導体装置 - Google Patents
エピタキシャルウェーハ用基板およびこれを用いた半導体装置Info
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- C30—CRYSTAL GROWTH
- C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
- C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
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- C30B29/06—Silicon
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- C—CHEMISTRY; METALLURGY
- C30—CRYSTAL GROWTH
- C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
- C30B15/00—Single-crystal growth by pulling from a melt, e.g. Czochralski method
- C30B15/20—Controlling or regulating
- C30B15/203—Controlling or regulating the relationship of pull rate (v) to axial thermal gradient (G)
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Abstract
(57)【要約】
【課題】 ゲッタリング能力を高めたエピ基板を簡易に
作製する。 【解決手段】 Ｖ／Ｇが、格子間シリコン型点欠陥の凝
集体の発生を防止する臨界値以上で、インゴットの中央
の空孔型点欠陥が支配的に存在する領域内に空孔型点欠
陥の凝集体を制限する臨界値以下に維持されるように決
める。この引上げ速度プロファイルはボロンコフの理論
に基づき決定する。例えばインゴットの成長にしたが
い、１．２ｍｍ／分から０．５ｍｍ／分に、再び高い引
上げ速度に調整する。これから作製したウェーハＷ２に
対して、酸素雰囲気下、１０００℃±３０℃で２〜５時
間熱処理し、引続き１１３０℃±３０℃で１〜１６時間
熱処理すると、ＯＳＦを生じる。ウェーハＷ２には、総
面積の２５％以上にＯＳＦが発生する。上記インゴット
は、酸素析出物を１×１０５〜３×１０７個／ｃｍ３の
割合で含む。よって、ＣＺシリコン結晶で従来の不使用
領域を有効利用することができる。ゲッタリング能力の
高いエピ基板を作製することができる。
作製する。 【解決手段】 Ｖ／Ｇが、格子間シリコン型点欠陥の凝
集体の発生を防止する臨界値以上で、インゴットの中央
の空孔型点欠陥が支配的に存在する領域内に空孔型点欠
陥の凝集体を制限する臨界値以下に維持されるように決
める。この引上げ速度プロファイルはボロンコフの理論
に基づき決定する。例えばインゴットの成長にしたが
い、１．２ｍｍ／分から０．５ｍｍ／分に、再び高い引
上げ速度に調整する。これから作製したウェーハＷ２に
対して、酸素雰囲気下、１０００℃±３０℃で２〜５時
間熱処理し、引続き１１３０℃±３０℃で１〜１６時間
熱処理すると、ＯＳＦを生じる。ウェーハＷ２には、総
面積の２５％以上にＯＳＦが発生する。上記インゴット
は、酸素析出物を１×１０５〜３×１０７個／ｃｍ３の
割合で含む。よって、ＣＺシリコン結晶で従来の不使用
領域を有効利用することができる。ゲッタリング能力の
高いエピ基板を作製することができる。
Description
【０００１】
【発明の属する技術分野】この発明はシリコンをエピタ
キシャル成長させるためのエピタキシャルウェーハ用基
板およびこれを用いた半導体装置、詳しくはシリコン単
結晶棒のＯＳＦ発生領域を用いたエピタキシャルウェー
ハ用基板およびこの基板上に作製した半導体装置に関す
る。
キシャル成長させるためのエピタキシャルウェーハ用基
板およびこれを用いた半導体装置、詳しくはシリコン単
結晶棒のＯＳＦ発生領域を用いたエピタキシャルウェー
ハ用基板およびこの基板上に作製した半導体装置に関す
る。
【０００２】
【従来の技術】従来、エピタキシャルウェーハを作製す
るための基板（エピタキシャルウェーハ用基板；エピ基
板）としては、例えば特開平１１−１８９４９３号公報
に示すものが知られている。このエピ基板は、窒素を所
定濃度にドープしたシリコン単結晶から作製したシリコ
ンウェーハであって、その表面にシリコンをエピタキシ
ャル成長させるものである。そして、このシリコン単結
晶を用いたウェーハは、熱酸化処理を施した場合、ＯＳ
Ｆ（Ｏｘｉｄａｔｉｏｎ Ｉｎｄｕｃｅｄ Ｓｔａｃｋ
ｉｎｇ Ｆａｕｌｔ）が１０２個／ｃｍ２以上発生す
る。このＯＳＦが発生するエピ基板の上にエピタキシャ
ル層を成長させると、このＯＳＦ核による結晶欠陥がデ
バイス工程でのゲッタリングサイトとして機能するもの
である。
るための基板（エピタキシャルウェーハ用基板；エピ基
板）としては、例えば特開平１１−１８９４９３号公報
に示すものが知られている。このエピ基板は、窒素を所
定濃度にドープしたシリコン単結晶から作製したシリコ
ンウェーハであって、その表面にシリコンをエピタキシ
ャル成長させるものである。そして、このシリコン単結
晶を用いたウェーハは、熱酸化処理を施した場合、ＯＳ
Ｆ（Ｏｘｉｄａｔｉｏｎ Ｉｎｄｕｃｅｄ Ｓｔａｃｋ
ｉｎｇ Ｆａｕｌｔ）が１０２個／ｃｍ２以上発生す
る。このＯＳＦが発生するエピ基板の上にエピタキシャ
ル層を成長させると、このＯＳＦ核による結晶欠陥がデ
バイス工程でのゲッタリングサイトとして機能するもの
である。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のエピ基板にあっては、窒素をドーピングする
ため、その単結晶引き上げ工程が煩雑化するという課題
が生じていた。
うな従来のエピ基板にあっては、窒素をドーピングする
ため、その単結晶引き上げ工程が煩雑化するという課題
が生じていた。
【０００４】
【発明の目的】そこで、この発明の目的は、ゲッタリン
グ能力を高めたエピ基板を簡易に作製することにある。
グ能力を高めたエピ基板を簡易に作製することにある。
【０００５】
【課題を解決するための手段】請求項１に記載の発明
は、基板表面にシリコンがエピタキシャル成長されるエ
ピタキシャルウェーハ用基板において、ＣＺ法で引き上
げられた単結晶シリコン棒のＯＳＦ発生領域から作製し
たエピタキシャルウェーハ用基板である。このＯＳＦ発
生領域とは、例えば請求項４に記載した条件により熱処
理を施した際にＯＳＦが１０２個／ｃｍ２以上発生する
領域である。
は、基板表面にシリコンがエピタキシャル成長されるエ
ピタキシャルウェーハ用基板において、ＣＺ法で引き上
げられた単結晶シリコン棒のＯＳＦ発生領域から作製し
たエピタキシャルウェーハ用基板である。このＯＳＦ発
生領域とは、例えば請求項４に記載した条件により熱処
理を施した際にＯＳＦが１０２個／ｃｍ２以上発生する
領域である。
【０００６】請求項２に記載の発明は、基板表面にシリ
コンがエピタキシャル成長されるエピタキシャルウェー
ハ用基板において、ＣＺ法で引き上げられた単結晶シリ
コン棒のトップ部分から作製されたエピタキシャルシリ
コンウェーハ用基板である。ここに、単結晶シリコン棒
のトップ部分とは、目的とする直径が得られた位置から
ＯＳＦ発生領域までの部分である。
コンがエピタキシャル成長されるエピタキシャルウェー
ハ用基板において、ＣＺ法で引き上げられた単結晶シリ
コン棒のトップ部分から作製されたエピタキシャルシリ
コンウェーハ用基板である。ここに、単結晶シリコン棒
のトップ部分とは、目的とする直径が得られた位置から
ＯＳＦ発生領域までの部分である。
【０００７】請求項３に記載の発明は、基板表面にエピ
タキシャル層が積層されるエピタキシャルウェーハ用基
板であって、ＯＳＦ欠陥核が１０５〜３×１０７個／ｃ
ｍ３の密度で存在し、かつ、このＯＳＦ欠陥核が存在す
る領域が、ウェーハに形成した状態でウェーハ総面積の
２５％以上になるように、ＣＺ法により引上げられた単
結晶シリコン棒から作製されたエピタキシャルウェーハ
用基板である。この場合、ＯＳＦ欠陥核とは、請求項４
に記載した条件により熱処理を施した際に、ＯＳＦ欠陥
となりうる欠陥核を意味する。ＯＳＦ欠陥核が１０５個
／ｃｍ３未満では、ゲッタリング能力が不足する。一
方、これが、３×１０７個／ｃｍ３を越えると、 エピ
層中の欠陥発生を招く。
タキシャル層が積層されるエピタキシャルウェーハ用基
板であって、ＯＳＦ欠陥核が１０５〜３×１０７個／ｃ
ｍ３の密度で存在し、かつ、このＯＳＦ欠陥核が存在す
る領域が、ウェーハに形成した状態でウェーハ総面積の
２５％以上になるように、ＣＺ法により引上げられた単
結晶シリコン棒から作製されたエピタキシャルウェーハ
用基板である。この場合、ＯＳＦ欠陥核とは、請求項４
に記載した条件により熱処理を施した際に、ＯＳＦ欠陥
となりうる欠陥核を意味する。ＯＳＦ欠陥核が１０５個
／ｃｍ３未満では、ゲッタリング能力が不足する。一
方、これが、３×１０７個／ｃｍ３を越えると、 エピ
層中の欠陥発生を招く。
【０００８】請求項４に記載の発明は、上記ＣＺ単結晶
シリコン棒より作製したエピタキシャルウェーハ用基板
であって、これに、投入温度８００℃から昇温速度４℃
／分で１１００℃まで昇温し、６０分間の水蒸気酸化処
理を施すことにより、１００個／ｃｍ２以上の密度でＯ
ＳＦが発生する請求項１〜請求項３のいずれか１項に記
載のエピタキシャルウェーハ用基板である。
シリコン棒より作製したエピタキシャルウェーハ用基板
であって、これに、投入温度８００℃から昇温速度４℃
／分で１１００℃まで昇温し、６０分間の水蒸気酸化処
理を施すことにより、１００個／ｃｍ２以上の密度でＯ
ＳＦが発生する請求項１〜請求項３のいずれか１項に記
載のエピタキシャルウェーハ用基板である。
【０００９】請求項５に記載の発明は、上記請求項１〜
請求項４に記載のエピタキシャルウェーハ用基板の表面
にエピタキシャル層を成長させ、このエピタキシャル層
にＭＯＳ系デバイスを形成したエピタキシャルウェーハ
用基板を用いた半導体装置である。
請求項４に記載のエピタキシャルウェーハ用基板の表面
にエピタキシャル層を成長させ、このエピタキシャル層
にＭＯＳ系デバイスを形成したエピタキシャルウェーハ
用基板を用いた半導体装置である。
【００１０】
【作用】請求項１〜請求項４に記載の発明にあっては、
エピタキシャルウェーハ用基板にあって、そのゲッタリ
ング能力を高めることができる。また、その際、従来は
不使用とされていたシリコン単結晶の一部まで有効利用
することができる。さらに、請求項５に記載の発明によ
れば、上記エピタキシャルウェーハ用基板の表面に積層
したエピタキシャル層の表面にＭＯＳ系デバイスを作製
してある。例えばＭＯＳトランジスタ（ｎＭＯＳ，ｐＭ
ＯＳ，ＣＭＯＳ）である。よって、このエピ基板におい
てはデバイス工程での不純物をゲッタリングすることが
でき、ＭＯＳなどのデバイス特性を高めることができ
る。
エピタキシャルウェーハ用基板にあって、そのゲッタリ
ング能力を高めることができる。また、その際、従来は
不使用とされていたシリコン単結晶の一部まで有効利用
することができる。さらに、請求項５に記載の発明によ
れば、上記エピタキシャルウェーハ用基板の表面に積層
したエピタキシャル層の表面にＭＯＳ系デバイスを作製
してある。例えばＭＯＳトランジスタ（ｎＭＯＳ，ｐＭ
ＯＳ，ＣＭＯＳ）である。よって、このエピ基板におい
てはデバイス工程での不純物をゲッタリングすることが
でき、ＭＯＳなどのデバイス特性を高めることができ
る。
【００１１】
【発明の実施の形態】以下、この発明に係るエピタキシ
ャルウェーハ用基板を実施例に基づいて説明する。図１
〜図６はこの実施例を説明するためのものである。この
発明に係るエピタキシャルウェーハ用基板に使用するシ
リコンウェーハは、ＣＺ法によりホットゾーン炉（るつ
ぼ）内のシリコン融液からシリコンインゴットをボロン
コフ（Voronkov）の理論に基づいた所定の引上げ速度プ
ロファイルで引上げた後、このインゴットをスライスし
て作製される。一般的に、ＣＺ法によりホットゾーン炉
内のシリコン融液からシリコン単結晶のインゴットを引
上げたときには、シリコン単結晶における欠陥として、
点欠陥（point defect）と点欠陥の凝集体（agglomerat
es：三次元欠陥）が発生する。点欠陥は空孔型点欠陥と
格子間シリコン型点欠陥という２つの一般的な形態があ
る。空孔型点欠陥は、１のシリコン原子がシリコン結晶
格子での正常位置から離脱したものである。この離脱の
結果として形成された空孔が空孔型点欠陥になる。一
方、原子がシリコン結晶の格子点以外の位置（インター
スティシャルサイト）で発見されるとこれが格子間シリ
コン点欠陥になる。点欠陥は、一般的にシリコン融液
（溶融シリコン）とインゴット（固体シリコン）との間
の接触面で形成される。しかし、インゴットを継続的に
引上げることによって接触面であった部分は引上げとと
もに冷却し始める。冷却の間、空孔型点欠陥または格子
間シリコン型点欠陥は拡散により集合し、空孔型点欠陥
の凝集体（vacancy agglomerates）または格子間シリコ
ン型点欠陥の凝集体（interstitital agglomerates）が
形成される。言い換えれば、凝集体は点欠陥の集合に起
因して発生する三次元構造である。空孔型点欠陥の凝集
体は、ＣＯＰ（Crystal Originated Particle）、ＬＳ
ＴＤ（Laser Scattering Tomograph Defects）またはＦ
ＰＤ（Flow Pattern Defects）と呼ばれる欠陥を含む。
格子間シリコン型点欠陥の凝集体はＬＤ（Interstitial
-type Large Dislocation）と呼ばれる欠陥を含む。Ｃ
ＯＰは、鏡面研磨後のシリコンウェーハをアンモニアと
過酸化水素の混合液で洗浄すると、ウェーハ表面に形成
される結晶に起因したピットである。ＬＳＴＤは、シリ
コン単結晶内に赤外線を照射したときシリコンとは異な
る屈折率を有し散乱光を発生する源となる欠陥である。
ＦＰＤは、シリコンウェーハを３０分間セコエッチング
液でエッチングしたときに現れる特異なフローパターン
を呈する痕跡の源となる欠陥である。ＬＤは、侵入型転
位であって、転位クラスタ、または、この欠陥を生じた
シリコンウェーハをフッ酸を主成分とする選択エッチン
グ液に浸漬するとピットを生じることから転位ピットと
も呼ばれる欠陥である。
ャルウェーハ用基板を実施例に基づいて説明する。図１
〜図６はこの実施例を説明するためのものである。この
発明に係るエピタキシャルウェーハ用基板に使用するシ
リコンウェーハは、ＣＺ法によりホットゾーン炉（るつ
ぼ）内のシリコン融液からシリコンインゴットをボロン
コフ（Voronkov）の理論に基づいた所定の引上げ速度プ
ロファイルで引上げた後、このインゴットをスライスし
て作製される。一般的に、ＣＺ法によりホットゾーン炉
内のシリコン融液からシリコン単結晶のインゴットを引
上げたときには、シリコン単結晶における欠陥として、
点欠陥（point defect）と点欠陥の凝集体（agglomerat
es：三次元欠陥）が発生する。点欠陥は空孔型点欠陥と
格子間シリコン型点欠陥という２つの一般的な形態があ
る。空孔型点欠陥は、１のシリコン原子がシリコン結晶
格子での正常位置から離脱したものである。この離脱の
結果として形成された空孔が空孔型点欠陥になる。一
方、原子がシリコン結晶の格子点以外の位置（インター
スティシャルサイト）で発見されるとこれが格子間シリ
コン点欠陥になる。点欠陥は、一般的にシリコン融液
（溶融シリコン）とインゴット（固体シリコン）との間
の接触面で形成される。しかし、インゴットを継続的に
引上げることによって接触面であった部分は引上げとと
もに冷却し始める。冷却の間、空孔型点欠陥または格子
間シリコン型点欠陥は拡散により集合し、空孔型点欠陥
の凝集体（vacancy agglomerates）または格子間シリコ
ン型点欠陥の凝集体（interstitital agglomerates）が
形成される。言い換えれば、凝集体は点欠陥の集合に起
因して発生する三次元構造である。空孔型点欠陥の凝集
体は、ＣＯＰ（Crystal Originated Particle）、ＬＳ
ＴＤ（Laser Scattering Tomograph Defects）またはＦ
ＰＤ（Flow Pattern Defects）と呼ばれる欠陥を含む。
格子間シリコン型点欠陥の凝集体はＬＤ（Interstitial
-type Large Dislocation）と呼ばれる欠陥を含む。Ｃ
ＯＰは、鏡面研磨後のシリコンウェーハをアンモニアと
過酸化水素の混合液で洗浄すると、ウェーハ表面に形成
される結晶に起因したピットである。ＬＳＴＤは、シリ
コン単結晶内に赤外線を照射したときシリコンとは異な
る屈折率を有し散乱光を発生する源となる欠陥である。
ＦＰＤは、シリコンウェーハを３０分間セコエッチング
液でエッチングしたときに現れる特異なフローパターン
を呈する痕跡の源となる欠陥である。ＬＤは、侵入型転
位であって、転位クラスタ、または、この欠陥を生じた
シリコンウェーハをフッ酸を主成分とする選択エッチン
グ液に浸漬するとピットを生じることから転位ピットと
も呼ばれる欠陥である。
【００１２】ボロンコフの理論では、欠陥数が少ないイ
ンゴットを成長させるため、インゴットの引上げ速度を
Ｖ（ｍｍ／分）、ホットゾーン構造でのインゴット〜シ
リコン融液の接触面の温度勾配をＧ（℃／ｍｍ）とする
とき、温度勾配に対する引上げ速度の比Ｖ／Ｇ（ｍｍ２
／分・℃）を制御する。図１は、Ｖ／Ｇを関数として、
空孔濃度および格子間シリコン濃度を図式的に表現して
いる。この理論では、ウェーハでの空孔領域と格子間シ
リコン領域との境界が、Ｖ／Ｇによって決定される。詳
しくは、Ｖ／Ｇを臨界値以上の値に制御すると、空孔型
点欠陥が支配的に存在するインゴットが形成される。Ｖ
／Ｇを臨界値未満の値となるよう制御すると、格子間シ
リコン型点欠陥が支配的に存在するインゴットが形成さ
れる。
ンゴットを成長させるため、インゴットの引上げ速度を
Ｖ（ｍｍ／分）、ホットゾーン構造でのインゴット〜シ
リコン融液の接触面の温度勾配をＧ（℃／ｍｍ）とする
とき、温度勾配に対する引上げ速度の比Ｖ／Ｇ（ｍｍ２
／分・℃）を制御する。図１は、Ｖ／Ｇを関数として、
空孔濃度および格子間シリコン濃度を図式的に表現して
いる。この理論では、ウェーハでの空孔領域と格子間シ
リコン領域との境界が、Ｖ／Ｇによって決定される。詳
しくは、Ｖ／Ｇを臨界値以上の値に制御すると、空孔型
点欠陥が支配的に存在するインゴットが形成される。Ｖ
／Ｇを臨界値未満の値となるよう制御すると、格子間シ
リコン型点欠陥が支配的に存在するインゴットが形成さ
れる。
【００１３】この発明に係るシリコンインゴットの引上
げ速度プロファイルは、以下のように決定される。すな
わち、Ｖ／Ｇが、格子間シリコン型点欠陥の凝集体の発
生を防止する第１臨界値（Ｖ／Ｇ)１以上であって、イ
ンゴットの中央にある空孔型点欠陥が支配的に存在する
領域内に空孔型点欠陥の凝集体を制限する第２臨界値
（Ｖ／Ｇ)２以下に維持されるように決められる。この
引上げ速度プロファイルは、基準インゴットを軸方向に
スライシングすることを含むシミュレーションで、ボロ
ンコフの理論に基づき決定される。すなわち、シミュレ
ーションの後、インゴットの軸方向のスライシングの結
果、および、インゴットからスライスされたウェーハの
確認を行い、さらに、シミュレーションを繰り返すこと
により、決定される。シミュレーションのため、複数種
類の引上げ速度が所定の範囲で決められ、複数個の基準
インゴットが成長される。図２に示すように、シミュレ
ーションのための引上げ速度プロファイルは、インゴッ
トの成長にしたがい、１．２ｍｍ／分のような高い引上
げ速度（a）から０．５ｍｍ／分の低い引上げ速度（c）
に、さらに、再び高い引上げ速度（d）に調整される。
上記低い引上げ速度は０．４ｍｍ／分またはそれ以下で
あってもよい。引上げ速度（b）および（d）での変化は
線形的なものが望ましい。
げ速度プロファイルは、以下のように決定される。すな
わち、Ｖ／Ｇが、格子間シリコン型点欠陥の凝集体の発
生を防止する第１臨界値（Ｖ／Ｇ)１以上であって、イ
ンゴットの中央にある空孔型点欠陥が支配的に存在する
領域内に空孔型点欠陥の凝集体を制限する第２臨界値
（Ｖ／Ｇ)２以下に維持されるように決められる。この
引上げ速度プロファイルは、基準インゴットを軸方向に
スライシングすることを含むシミュレーションで、ボロ
ンコフの理論に基づき決定される。すなわち、シミュレ
ーションの後、インゴットの軸方向のスライシングの結
果、および、インゴットからスライスされたウェーハの
確認を行い、さらに、シミュレーションを繰り返すこと
により、決定される。シミュレーションのため、複数種
類の引上げ速度が所定の範囲で決められ、複数個の基準
インゴットが成長される。図２に示すように、シミュレ
ーションのための引上げ速度プロファイルは、インゴッ
トの成長にしたがい、１．２ｍｍ／分のような高い引上
げ速度（a）から０．５ｍｍ／分の低い引上げ速度（c）
に、さらに、再び高い引上げ速度（d）に調整される。
上記低い引上げ速度は０．４ｍｍ／分またはそれ以下で
あってもよい。引上げ速度（b）および（d）での変化は
線形的なものが望ましい。
【００１４】異なった速度で引上げられた複数個の基準
インゴットは、それぞれが軸方向にスライスされる。最
適なＶ／Ｇが、軸方向のスライス、そのウェーハの確認
およびシミュレーションの結果の相関関係から決定され
る。続いて、最適な引上げ速度プロファイルが決定され
る。そのプロファイルでインゴットが製造される。
インゴットは、それぞれが軸方向にスライスされる。最
適なＶ／Ｇが、軸方向のスライス、そのウェーハの確認
およびシミュレーションの結果の相関関係から決定され
る。続いて、最適な引上げ速度プロファイルが決定され
る。そのプロファイルでインゴットが製造される。
【００１５】引上げ速度を徐々に低下させてＶ／Ｇを連
続的に低下させたときのインゴットの断面図を、図３に
示す。図３において、［Ｖ］はインゴット内での空孔型
点欠陥が支配的に存在する領域、［Ｉ］は格子間シリコ
ン型点欠陥が支配的に存在する領域、［Ｐ］は空孔型点
欠陥の凝集体および格子間シリコン型点欠陥の凝集体が
存在しないパーフェクト領域を示す。図３から明らかな
ように、位置Ｐ１に対応したウェーハＷ１は、中央に空
孔型点欠陥が支配的に存在する領域を含む。位置Ｐ４に
対応したウェーハＷ４は、格子間シリコン型点欠陥が支
配的に存在するリングおよび中央のパーフェクト領域を
含む。また、位置Ｐ３に対応したウェーハＷ３は中央に
空孔型点欠陥もないし、縁部分に格子間シリコン型点欠
陥もないので全てパーフェクト領域である。位置Ｐ２に
対応したウェーハＷ２は、ウェーハＷ１に比べて中央に
ウェーハ総面積の１／２の面積（５０％）で空孔型点欠
陥が支配的に存在する領域を含む。このパーフェクト領
域［Ｐ］で領域［Ｖ］，［Ｉ］の間のわずかな領域は、
ウェーハ面内でＣＯＰもＬＤも発生していない領域であ
る。ウェーハＷ２に対して、従来のＯＳＦ顕在化熱処理
にしたがった、酸素雰囲気下、１０００℃±３０℃で２
〜５時間熱処理し、引続き１１３０℃±３０℃で１〜１
６時間熱処理すると、ＯＳＦを生じる。図４に示すよう
に、ウェーハＷ１では、ウェーハの周縁付近にこのＯＳ
Ｆリングが発生する。このＯＳＦリングで囲まれた空孔
型点欠陥が支配的に存在する領域はＣＯＰが出現する傾
向がある。これに対して、ウェーハＷ２ではＯＳＦはリ
ング状ではなく、ウェーハの中心部にディスク状に発生
する。
続的に低下させたときのインゴットの断面図を、図３に
示す。図３において、［Ｖ］はインゴット内での空孔型
点欠陥が支配的に存在する領域、［Ｉ］は格子間シリコ
ン型点欠陥が支配的に存在する領域、［Ｐ］は空孔型点
欠陥の凝集体および格子間シリコン型点欠陥の凝集体が
存在しないパーフェクト領域を示す。図３から明らかな
ように、位置Ｐ１に対応したウェーハＷ１は、中央に空
孔型点欠陥が支配的に存在する領域を含む。位置Ｐ４に
対応したウェーハＷ４は、格子間シリコン型点欠陥が支
配的に存在するリングおよび中央のパーフェクト領域を
含む。また、位置Ｐ３に対応したウェーハＷ３は中央に
空孔型点欠陥もないし、縁部分に格子間シリコン型点欠
陥もないので全てパーフェクト領域である。位置Ｐ２に
対応したウェーハＷ２は、ウェーハＷ１に比べて中央に
ウェーハ総面積の１／２の面積（５０％）で空孔型点欠
陥が支配的に存在する領域を含む。このパーフェクト領
域［Ｐ］で領域［Ｖ］，［Ｉ］の間のわずかな領域は、
ウェーハ面内でＣＯＰもＬＤも発生していない領域であ
る。ウェーハＷ２に対して、従来のＯＳＦ顕在化熱処理
にしたがった、酸素雰囲気下、１０００℃±３０℃で２
〜５時間熱処理し、引続き１１３０℃±３０℃で１〜１
６時間熱処理すると、ＯＳＦを生じる。図４に示すよう
に、ウェーハＷ１では、ウェーハの周縁付近にこのＯＳ
Ｆリングが発生する。このＯＳＦリングで囲まれた空孔
型点欠陥が支配的に存在する領域はＣＯＰが出現する傾
向がある。これに対して、ウェーハＷ２ではＯＳＦはリ
ング状ではなく、ウェーハの中心部にディスク状に発生
する。
【００１６】この発明で用いられるシリコンウェーハ
は、ウェーハＷ１あるいはウェーハＷ ２である。ウェー
ハＷ２の場合には、ウェーハ総面積の２５％以上にＯＳ
Ｆが発生する。ＯＳＦの発生がウェーハ総面積の２５％
未満では、酸素析出物（ＢＭＤ：Bulk Micro Defect）
の発生率が狭く、十分なＩＧ効果を得にくい。好ましく
は、ＯＳＦの発生は、ウェーハ総面積の５０〜８０％と
する。この発明の中のシリコンウェーハＷ２は、図５に
示すように、ＯＳＦがリング状でなく、中心部に偏在化
するように選定して決められた引上げ速度プロファイル
で成長したインゴットをスライスして作製される。図６
はその平面図である。このシリコンウェーハＷ２では、
ＯＳＦがリング状を形成しないため、ＣＯＰフリーであ
る。また、ＬＤ（侵入型転位）の発生もない。この発明
の中のシリコンウェーハＷ２を作り出すインゴットは、
転位発生を伴わない酸素析出物を１×１０５〜３×１０
７個／ｃｍ３の割合で含む。このため、特開平８−４５
９４５号公報に示されるように急速加熱の前にウェーハ
の状態で５００〜８００℃の比較的低温で０．５〜２０
時間保持して、ウェーハ内に高密度に酸素析出核を導入
しなくてもよい。ＢＭＤ密度が１×１０５個／ｃｍ３未
満では、ウェーハ状態で急速加熱を行ったときに十分な
ＩＧ効果を得にくい。また、３×１０７個／ｃｍ３はＯ
ＳＦ領域に発生し得る最大のＢＭＤ密度である。
は、ウェーハＷ１あるいはウェーハＷ ２である。ウェー
ハＷ２の場合には、ウェーハ総面積の２５％以上にＯＳ
Ｆが発生する。ＯＳＦの発生がウェーハ総面積の２５％
未満では、酸素析出物（ＢＭＤ：Bulk Micro Defect）
の発生率が狭く、十分なＩＧ効果を得にくい。好ましく
は、ＯＳＦの発生は、ウェーハ総面積の５０〜８０％と
する。この発明の中のシリコンウェーハＷ２は、図５に
示すように、ＯＳＦがリング状でなく、中心部に偏在化
するように選定して決められた引上げ速度プロファイル
で成長したインゴットをスライスして作製される。図６
はその平面図である。このシリコンウェーハＷ２では、
ＯＳＦがリング状を形成しないため、ＣＯＰフリーであ
る。また、ＬＤ（侵入型転位）の発生もない。この発明
の中のシリコンウェーハＷ２を作り出すインゴットは、
転位発生を伴わない酸素析出物を１×１０５〜３×１０
７個／ｃｍ３の割合で含む。このため、特開平８−４５
９４５号公報に示されるように急速加熱の前にウェーハ
の状態で５００〜８００℃の比較的低温で０．５〜２０
時間保持して、ウェーハ内に高密度に酸素析出核を導入
しなくてもよい。ＢＭＤ密度が１×１０５個／ｃｍ３未
満では、ウェーハ状態で急速加熱を行ったときに十分な
ＩＧ効果を得にくい。また、３×１０７個／ｃｍ３はＯ
ＳＦ領域に発生し得る最大のＢＭＤ密度である。
【００１７】次に、このようにして決定された条件で引
き上げた単結晶シリコンインゴットをスライス、ラッ
プ、面取り、研磨、洗浄することにより、各軸方向長さ
位置でシリコンウェーハを作製した。このシリコンウェ
ーハについてＯＳＦの密度を測定した。測定は以下の方
法によった。すなわち、各シリコンウェーハに、投入温
度８００℃から昇温速度４℃／分で１１００℃まで昇温
し、６０分間の蒸気酸化処理を施した。ＨＦ溶液で酸化
膜を除去した後、セコエッチング液あるいはシメールエ
ッチング液でＯＳＦを選択エッチングし、光学顕微鏡を
用いてＯＳＦ密度を測定した。図７にこの単結晶シリコ
ン棒のＯＳＦの密度の軸方向分布を示す。
き上げた単結晶シリコンインゴットをスライス、ラッ
プ、面取り、研磨、洗浄することにより、各軸方向長さ
位置でシリコンウェーハを作製した。このシリコンウェ
ーハについてＯＳＦの密度を測定した。測定は以下の方
法によった。すなわち、各シリコンウェーハに、投入温
度８００℃から昇温速度４℃／分で１１００℃まで昇温
し、６０分間の蒸気酸化処理を施した。ＨＦ溶液で酸化
膜を除去した後、セコエッチング液あるいはシメールエ
ッチング液でＯＳＦを選択エッチングし、光学顕微鏡を
用いてＯＳＦ密度を測定した。図７にこの単結晶シリコ
ン棒のＯＳＦの密度の軸方向分布を示す。
【００１８】さらに、これらのシリコンウェーハに対し
て以下の条件でエピタキシャル層を積層した。 使用炉：枚葉炉 温度：１０００℃〜１２００℃ 圧力：４×１０３〜１×１０５Ｐa 熱処理時間：５〜３０分間 ガス：ＳｉＨ２Ｃl２もしくはＳｉＨ３Ｃl３ レート：０．１〜６．０μｍ／ｍｍ 積層厚さ：０．５〜２０μｍ
て以下の条件でエピタキシャル層を積層した。 使用炉：枚葉炉 温度：１０００℃〜１２００℃ 圧力：４×１０３〜１×１０５Ｐa 熱処理時間：５〜３０分間 ガス：ＳｉＨ２Ｃl２もしくはＳｉＨ３Ｃl３ レート：０．１〜６．０μｍ／ｍｍ 積層厚さ：０．５〜２０μｍ
【００１９】このエピタキシャルウェーハに対して公知
の方法を用いて６４ＭＤＲＡＭを作製し、かつ、公知の
方法でそのリーク不良率テストとデバイス収率テストを
行った。なお、ＤＲＡＭはスイッチング用のＭＯＳトラ
ンジスタとキャパシタとで構成することができる。図
８，図９にはこの結果を示す。
の方法を用いて６４ＭＤＲＡＭを作製し、かつ、公知の
方法でそのリーク不良率テストとデバイス収率テストを
行った。なお、ＤＲＡＭはスイッチング用のＭＯＳトラ
ンジスタとキャパシタとで構成することができる。図
８，図９にはこの結果を示す。
【００２０】また、比較例として、以下の条件で引き上
げ作製した単結晶シリコン棒から同様の過程を経てテス
トウェーハを得た。このときのウェーハのＯＳＦは、８
２／ｃｍ２である。これに、実施例と同様条件でエピタ
キシャル成長を行った。さらに、このエピタキシャルウ
ェーハについて上記と同様のテストを行った。その結果
を図８，９に併せて示す。これらの図から明らかなよう
に、この発明に係るエピ基板を使用したエピタキシャル
ウェーハはデバイス歩留まり、リーク不良率とも優れて
いることが判明した。
げ作製した単結晶シリコン棒から同様の過程を経てテス
トウェーハを得た。このときのウェーハのＯＳＦは、８
２／ｃｍ２である。これに、実施例と同様条件でエピタ
キシャル成長を行った。さらに、このエピタキシャルウ
ェーハについて上記と同様のテストを行った。その結果
を図８，９に併せて示す。これらの図から明らかなよう
に、この発明に係るエピ基板を使用したエピタキシャル
ウェーハはデバイス歩留まり、リーク不良率とも優れて
いることが判明した。
【００２１】
【発明の効果】この発明によれば、ＣＺシリコン結晶で
従来の不使用領域を有効利用することができる。また、
ゲッタリング能力の高いエピタキシャルウェーハ用基板
を作製することができる。その場合、簡易に作製するこ
とができる。さらに、上記結晶成長条件を用いることに
より、ＯＳＦをウェーハ面内で均一に分布させることが
できる。
従来の不使用領域を有効利用することができる。また、
ゲッタリング能力の高いエピタキシャルウェーハ用基板
を作製することができる。その場合、簡易に作製するこ
とができる。さらに、上記結晶成長条件を用いることに
より、ＯＳＦをウェーハ面内で均一に分布させることが
できる。
【図１】この発明の一実施例に係る単結晶シリコン棒の
引き上げでのＶ／Ｇと空孔濃度等との関係を示すグラフ
である。
引き上げでのＶ／Ｇと空孔濃度等との関係を示すグラフ
である。
【図２】この発明の一実施例に係る単結晶シリコン棒の
引き上げシミュレーションでの速度プロファイルを示す
グラフである。
引き上げシミュレーションでの速度プロファイルを示す
グラフである。
【図３】この発明の一実施例に係る引き上げ速度を徐々
に低下させた場合のインゴットを示す断面図である。
に低下させた場合のインゴットを示す断面図である。
【図４】この発明の一実施例に係る単結晶シリコン棒か
ら作製したウェーハを模式的に示す平面図である。
ら作製したウェーハを模式的に示す平面図である。
【図５】この発明の一実施例に係るシリコン単結晶棒を
模式的に示す側面図である。
模式的に示す側面図である。
【図６】この発明の一実施例に係るシリコン単結晶棒を
模式的に示す平面図である。
模式的に示す平面図である。
【図７】この発明の一実施例に係る単結晶シリコン棒の
ＯＳＦ密度を示すグラフである。
ＯＳＦ密度を示すグラフである。
【図８】この発明の一実施例に係るエピ基板を用いたエ
ピタキシャルウェーハのリーク不良率を示すグラフであ
る。
ピタキシャルウェーハのリーク不良率を示すグラフであ
る。
【図９】この発明の一実施例に係るエピ基板を用いたエ
ピタキシャルウェーハのデバイス作製での歩留まりを示
すグラフである。
ピタキシャルウェーハのデバイス作製での歩留まりを示
すグラフである。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/36 Ｈ０１Ｌ 21/36 (72)発明者 小屋 浩 東京都千代田区大手町一丁目５番１号 三 菱マテリアルシリコン株式会社内 (72)発明者 山岡 智則 東京都千代田区大手町一丁目５番１号 三 菱マテリアルシリコン株式会社内 (72)発明者 山本 秀和 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 松川 和人 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 木村 泰広 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 4G077 AA02 AB01 BA04 CF10 FE03 FE11 HA12 5F052 AA17 DA01 DB02 EA11 EA15 GA01 GC03 JA01 5F053 AA12 DD01 FF04 GG01 HH04 RR13
Claims (5)
- 【請求項１】 基板表面にシリコンがエピタキシャル成
長されるエピタキシャルウェーハ用基板において、 ＣＺ法で引き上げられた単結晶シリコン棒のＯＳＦ発生
領域から作製したエピタキシャルウェーハ用基板。 - 【請求項２】 基板表面にシリコンがエピタキシャル成
長されるエピタキシャルウェーハ用基板において、 ＣＺ法で引き上げられた単結晶シリコン棒のトップ部分
から作製されたエピタキシャルシリコンウェーハ用基
板。 - 【請求項３】 基板表面にエピタキシャル層が積層され
るエピタキシャルウェーハ用基板であって、 ＯＳＦ欠陥核が１０５〜３×１０７個／ｃｍ３の密度で
存在し、かつ、このＯＳＦ欠陥核が存在する領域が、ウ
ェーハに形成した状態でウェーハ総面積の２５％以上に
なるように、ＣＺ法により引上げられた単結晶シリコン
棒から作製されたエピタキシャルウェーハ用基板。 - 【請求項４】 上記ＣＺ単結晶シリコン棒より作製した
エピタキシャルウェーハ用基板であって、 これに、投入温度８００℃から昇温速度４℃／分で１１
００℃まで昇温し、６０分間の水蒸気酸化処理を施すこ
とにより、１００個／ｃｍ２以上の密度でＯＳＦが発生
する請求項１〜請求項３のいずれか１項に記載のエピタ
キシャルウェーハ用基板。 - 【請求項５】 上記請求項１〜請求項４に記載のエピタ
キシャルウェーハ用基板の表面にエピタキシャル層を成
長させ、このエピタキシャル層にＭＯＳ系デバイスを形
成したエピタキシャルウェーハ用基板を用いた半導体装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29586999A JP2001118801A (ja) | 1999-10-18 | 1999-10-18 | エピタキシャルウェーハ用基板およびこれを用いた半導体装置 |
| US09/607,626 US6461447B1 (en) | 1999-10-18 | 2000-06-30 | Substrate for epitaxial growth |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29586999A JP2001118801A (ja) | 1999-10-18 | 1999-10-18 | エピタキシャルウェーハ用基板およびこれを用いた半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001118801A true JP2001118801A (ja) | 2001-04-27 |
Family
ID=17826244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29586999A Pending JP2001118801A (ja) | 1999-10-18 | 1999-10-18 | エピタキシャルウェーハ用基板およびこれを用いた半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6461447B1 (ja) |
| JP (1) | JP2001118801A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100825325B1 (ko) | 2005-06-17 | 2008-04-28 | 실트로닉 아게 | 한정된 결함 특성을 가진 실리콘 반도체 웨이퍼의 제조방법 및 이러한 결함 특성을 가진 실리콘 반도체 웨이퍼 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100446196C (zh) * | 2001-06-22 | 2008-12-24 | Memc电子材料有限公司 | 通过离子注入产生具有本征吸除的绝缘体衬底硅结构的方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5296047A (en) * | 1992-01-28 | 1994-03-22 | Hewlett-Packard Co. | Epitaxial silicon starting material |
| JP3232168B2 (ja) * | 1993-07-02 | 2001-11-26 | 三菱電機株式会社 | 半導体基板およびその製造方法ならびにその半導体基板を用いた半導体装置 |
| CN100547122C (zh) * | 1997-04-09 | 2009-10-07 | Memc电子材料有限公司 | 缺陷密度低，空位占优势的硅 |
| JP3516200B2 (ja) * | 1997-12-25 | 2004-04-05 | 三菱住友シリコン株式会社 | シリコン単結晶およびエピタキシャルウェーハ |
| US6162708A (en) * | 1998-05-22 | 2000-12-19 | Shin-Etsu Handotai Co., Ltd. | Method for producing an epitaxial silicon single crystal wafer and the epitaxial silicon single crystal wafer |
| DE19823962A1 (de) * | 1998-05-28 | 1999-12-02 | Wacker Siltronic Halbleitermat | Verfahren zur Herstellung eines Einkristalls |
| WO2000022197A1 (en) * | 1998-10-14 | 2000-04-20 | Memc Electronic Materials, Inc. | Epitaxial silicon wafers substantially free of grown-in defects |
-
1999
- 1999-10-18 JP JP29586999A patent/JP2001118801A/ja active Pending
-
2000
- 2000-06-30 US US09/607,626 patent/US6461447B1/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100825325B1 (ko) | 2005-06-17 | 2008-04-28 | 실트로닉 아게 | 한정된 결함 특성을 가진 실리콘 반도체 웨이퍼의 제조방법 및 이러한 결함 특성을 가진 실리콘 반도체 웨이퍼 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6461447B1 (en) | 2002-10-08 |
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