JP2001093973A - Semiconductor integrated circuit and its manufacturing method - Google Patents
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、半導体基板上に
多層化された多層配線構造を有する半導体集積回路及び
その製造方法に関するものである。[0001] 1. Field of the Invention [0002] The present invention relates to a semiconductor integrated circuit having a multilayer wiring structure in which a semiconductor substrate is multilayered, and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】図１５、図１６を参照して、従来の半導
体集積回路の溝埋込型の多層配線構造について説明す
る。図１５は、配線パターンレイアウトを示す。領域は
大きく分けて、配線パターン部１０と線間絶縁部１２と
に分けられ、両者の境には保護膜５が介在する。配線パ
ターン部１０の内部には、ビアホール部２０がある。ビ
アホール部２０は、紙面垂直方向にビアホール１８（図
９参照）が設けられ、ビアホール１８内部に導電体を埋
め込むことで形成された層間接続部１１（図１６参照）
が存在する領域である。2. Description of the Related Art With reference to FIGS. 15 and 16, a description will be given of a conventional trench integrated type multilayer wiring structure of a semiconductor integrated circuit. FIG. 15 shows a wiring pattern layout. The region is roughly divided into a wiring pattern portion 10 and an inter-line insulating portion 12, and a protective film 5 is interposed between the two. There is a via hole section 20 inside the wiring pattern section 10. The via hole portion 20 is provided with a via hole 18 (see FIG. 9) in a direction perpendicular to the paper surface, and an interlayer connection portion 11 (see FIG. 16) formed by embedding a conductor inside the via hole 18.
Is the area where.
【０００３】図１５のＡ−Ａ線における矢視断面図を図
１６に示す。一方、図１５は、図１６のＢ−Ｂ線におけ
る矢視断面図である。図１６に示す多層配線構造は、配
線の役割を果たす導電層４を含む層状部分１５が多層的
に配置されている。ここで、多層的に配置された層状部
分１５のうちの任意の２つに注目し、上側の層状部分１
５を上部層状部分１５Ｕ、下側の層状部分１５を下部層
状部分１５Ｌとすると、上部層状部分１５Ｕに含まれる
上部導電層４Ｕと、下部層状部分１５Ｌに含まれる下部
導電層４Ｌとを、層間接続部１１が電気的に接続してい
る。なお、この例では、層状部分１５のうち最下層にあ
るものは半導体基板９の上面に直接形成された構造とな
っている。FIG. 16 is a sectional view taken along line AA of FIG. On the other hand, FIG. 15 is a sectional view taken along line BB of FIG. In the multilayer wiring structure shown in FIG. 16, the layered portions 15 including the conductive layer 4 serving as a wiring are arranged in multiple layers. Here, focusing on any two of the layered portions 15 arranged in a multilayer manner, the upper layered portion 1
Assuming that 5 is an upper layered portion 15U and the lower layered portion 15 is a lower layered portion 15L, the upper conductive layer 4U included in the upper layered portion 15U and the lower conductive layer 4L included in the lower layered portion 15L are interconnected. The part 11 is electrically connected. In this example, the lowermost layer of the layered portions 15 has a structure formed directly on the upper surface of the semiconductor substrate 9.
【０００４】従来の多層配線構造では、導電層４および
層間接続部１１に起因する寄生抵抗と寄生容量を低減す
るために、配線材料として抵抗値が低く信頼性の高い銅
を用い、同一層状部分１５内における上部導電層４U同
士の間、あるいは異なる層状部分１５同士の間に介在さ
せる絶縁材料には、酸化シリコンあるいは酸化シリコン
よりも誘電率の低い絶縁材料などが用いられている。In the conventional multilayer wiring structure, in order to reduce the parasitic resistance and the parasitic capacitance caused by the conductive layer 4 and the interlayer connection portion 11, copper having a low resistance value and high reliability is used as a wiring material, and the same layered portion is used. Silicon oxide or an insulating material having a lower dielectric constant than silicon oxide is used as an insulating material interposed between the upper conductive layers 4U or between the different layered portions 15 in the semiconductor device 15.
【０００５】しかし、銅は、銅より以前に用いられてい
たアルミニウムに比べて酸化されやすく、かつその原子
が酸化シリコンなどの膜中を拡散しやすいため、銅の酸
化防止および拡散防止を目的として、一般に保護膜５に
より銅部分の全体を被覆した構造が採用される。すなわ
ち、導電層４および層間接続部１１を形成する溝の内壁
には、保護膜５が配置される。この際、導電層４の上面
以外を被覆する保護膜５としては、保護膜５による配線
抵抗の上昇を抑えるために、主に窒化チタン膜や窒化タ
ンタル膜など導電性のバリア膜が用いられる。一方、導
電層４の上面を被覆する保護膜としては、導電層４の上
面のみに選択的にバリア膜を形成することは工程の複雑
化をもたらすため、上記の導電性のバリア膜の代りに、
絶縁性を有する窒化シリコン膜２ａを用いて、全面に設
ける構造が一般的である。However, copper is more susceptible to oxidation than aluminum, which has been used before, and its atoms are more likely to diffuse through a film such as silicon oxide. Therefore, copper is used to prevent oxidation and diffusion of copper. Generally, a structure in which the entire copper portion is covered with the protective film 5 is employed. That is, the protection film 5 is disposed on the inner wall of the groove that forms the conductive layer 4 and the interlayer connection portion 11. At this time, a conductive barrier film such as a titanium nitride film or a tantalum nitride film is mainly used as the protective film 5 covering the surface other than the upper surface of the conductive layer 4 in order to suppress an increase in wiring resistance due to the protective film 5. On the other hand, selectively forming a barrier film only on the upper surface of the conductive layer 4 as a protective film covering the upper surface of the conductive layer 4 complicates the process. ,
In general, a structure is provided on the entire surface using a silicon nitride film 2a having an insulating property.
【０００６】一方、低誘電率であることが求められる絶
縁材料としては、有機高分子材料やシリコーン系の無機
高分子材料などを用いることが一般的である。しかし、
このうち特に有機高分子材料の場合は、通常半導体の微
細加工に適用される写真製版用フォトレジストと同様の
特性を示すため、写真製版時にフォトレジストと接しな
いよう構造的に分離する必要がある。また、酸化シリコ
ン膜と特性は近いが、酸化シリコン膜に比べて機械的強
度が劣る。そこで、有機高分子材料を絶縁材料として用
いるときは、フォトレジストとの分離および機械的強度
向上のために、酸化シリコン膜６ａ，６ｂなどと組合せ
て用いられる場合が多い。On the other hand, as an insulating material required to have a low dielectric constant, an organic polymer material or a silicone-based inorganic polymer material is generally used. But,
Among them, particularly, in the case of an organic polymer material, since it exhibits the same characteristics as a photolithography photoresist usually applied to fine processing of semiconductors, it is necessary to structurally separate the photoresist from the photoresist during photolithography. . Further, although the characteristics are close to those of the silicon oxide film, the mechanical strength is inferior to that of the silicon oxide film. Therefore, when an organic polymer material is used as the insulating material, it is often used in combination with the silicon oxide films 6a, 6b and the like for separation from the photoresist and improvement in mechanical strength.
【０００７】（製造方法）図１６に示す有機高分子材料
を適用した従来の埋込銅配線構造の素子の製造方法の一
例を図１７から図２７に示す。図１７に示す例では、半
導体基板９上に既に下部層状部分１５Ｌとして酸化シリ
コン膜６ａ，６ｂ、有機高分子膜１ｂなどが形成されて
いる。この下部層状部分１５Ｌの上にバリア膜としてプ
ラズマによる化学的気相成長（プラズマＣＶＤ）法等に
より窒化シリコン膜２ａを形成し、その上に有機高分子
膜１ａをスピンコート法などにより形成する。さらにそ
の上にプラズマＣＶＤ法等により酸化シリコン膜６ａを
形成する。これらの窒化シリコン膜２ａ、有機高分子膜
１ａおよび酸化シリコン膜６ａの３層からなる第一絶縁
層１６は層状部分１５間を絶縁するためのものである。
さらに、同一層状部分１５における上部導電層４Ｕ同士
の間を絶縁する第二絶縁層１７となる有機高分子材料１
ｂおよび酸化シリコン膜６ｂの２層を同様に形成するこ
とによって図１８に示す構造が得られる。(Manufacturing Method) FIGS. 17 to 27 show an example of a conventional method of manufacturing an element having a buried copper wiring structure using the organic polymer material shown in FIG. In the example shown in FIG. 17, the silicon oxide films 6a and 6b, the organic polymer film 1b, and the like are already formed on the semiconductor substrate 9 as the lower layered portion 15L. A silicon nitride film 2a is formed as a barrier film on the lower layered portion 15L by a chemical vapor deposition (plasma CVD) method using plasma or the like, and an organic polymer film 1a is formed thereon by a spin coating method or the like. Further, a silicon oxide film 6a is formed thereon by a plasma CVD method or the like. The first insulating layer 16 composed of the three layers of the silicon nitride film 2a, the organic polymer film 1a, and the silicon oxide film 6a is for insulating the layered portions 15 from each other.
Further, the organic polymer material 1 serving as the second insulating layer 17 for insulating between the upper conductive layers 4U in the same layered portion 15
18 and the silicon oxide film 6b are formed in the same manner to obtain the structure shown in FIG.
【０００８】図１９を参照して、上下層間の接続孔とな
るビアホールのフォトレジストパターン７ａを写真製版
により形成する。図２０を参照して最上層の酸化シリコ
ン膜６ｂをフロロカーボン系のガスでプラズマエッチン
グで除去する。次に酸素を主成分とするガスで上層の有
機高分子１ｂをプラズマエッチングする。この際、同じ
有機高分子となるフォトレジストパターン７ａは同時に
エッチングされ得る特性を有しているため、条件を適当
に選ぶことにより、図２１に示すようにフォトレジスト
パターン７ａを完全に除去することができる。Referring to FIG. 19, a photoresist pattern 7a of a via hole serving as a connection hole between the upper and lower layers is formed by photolithography. Referring to FIG. 20, uppermost silicon oxide film 6b is removed by plasma etching using a fluorocarbon-based gas. Next, the upper organic polymer 1b is plasma-etched with a gas containing oxygen as a main component. At this time, since the photoresist pattern 7a of the same organic polymer has characteristics that can be etched simultaneously, the photoresist pattern 7a can be completely removed as shown in FIG. Can be.
【０００９】図２２を参照して、上部導電層４Ｕを形成
する溝（以下「上部導電層形成溝」という。）を加工す
るためのフォトレジストパターン７ｂを写真製版により
形成する。図２３を参照して、レジスト開口部の酸化シ
リコン膜６ａと６ｂを同時に除去する。これによって、
フォトレジストパターン７ａによって規定されたビアホ
ールパターンが酸化シリコン膜６ａに転写されたことに
なる。さらに、図２４を参照して、上述と同じ酸素を主
成分とするガスを用いたプラズマエッチングにより、有
機高分子膜１ａに対するビアホール１８の形成と、有機
高分子膜１ｂに対する上部導電層形成溝１９の形成と、
フォトレジストパターン７ｂの除去とをすべて同時に行
なう。図２５を参照して、ビアホール１８底面に露出し
ていた窒化シリコン膜２ａを同じくプラズマエッチング
で除去する。Referring to FIG. 22, a photoresist pattern 7b for processing a groove for forming upper conductive layer 4U (hereinafter referred to as "upper conductive layer forming groove") is formed by photolithography. Referring to FIG. 23, silicon oxide films 6a and 6b in the resist opening are simultaneously removed. by this,
The via hole pattern defined by the photoresist pattern 7a has been transferred to the silicon oxide film 6a. Further, referring to FIG. 24, via holes 18 in organic polymer film 1a and upper conductive layer forming grooves 19 in organic polymer film 1b are formed by plasma etching using the same gas containing oxygen as a main component as described above. And the formation of
The removal of the photoresist pattern 7b is all performed simultaneously. Referring to FIG. 25, silicon nitride film 2a exposed on the bottom surface of via hole 18 is similarly removed by plasma etching.
【００１０】その後、スパッタ法などで保護膜５として
の金属バリア膜を形成する。ビアホール１８および上部
導電層形成溝１９に銅を埋め込むことによって上部導電
層４Ｕおよび層間接続部１１を得る。この銅の埋め込み
にはＣＶＤ法やメッキ法などが使われている。図２６を
参照して、上部導電層４Ｕ以外の上層の不要な銅および
保護膜５を化学的機械研磨法（ＣＭＰ法）などで除去す
る。図２７を参照して、窒化シリコン膜２ａを形成す
る。さらに窒化シリコン膜２ａの上部に、図１８から図
２７の工程を繰り返すことによって図１６に示した構造
を得ることができ、層状部分１５の数は図１６に示され
るような２層に限られず、さらに増やすことも可能であ
る。After that, a metal barrier film as a protective film 5 is formed by a sputtering method or the like. By burying copper in the via hole 18 and the upper conductive layer forming groove 19, the upper conductive layer 4U and the interlayer connection portion 11 are obtained. The copper is buried by a CVD method or a plating method. Referring to FIG. 26, unnecessary copper and protective film 5 in the upper layer other than upper conductive layer 4U are removed by a chemical mechanical polishing method (CMP method) or the like. Referring to FIG. 27, a silicon nitride film 2a is formed. Further, the structure shown in FIG. 16 can be obtained by repeating the steps of FIGS. 18 to 27 on the silicon nitride film 2a, and the number of the layered portions 15 is not limited to two layers as shown in FIG. , It is possible to increase even more.
【００１１】[0011]
【発明が解決しようとする課題】本来、酸化シリコン膜
を主体とする絶縁膜のプラズマエッチングであれば、高
さ方向の異方性加工を実現するためには、加工側壁部に
保護膜を堆積させつつ加工する方法が一般的であり、こ
の保護膜はエッチングガスに含まれる炭素やフッ素を主
成分とする材質であることが知られている。Originally, in the case of plasma etching of an insulating film mainly composed of a silicon oxide film, in order to realize anisotropic processing in the height direction, a protective film was deposited on the processed side wall. Generally, a method of processing while performing the process is known. It is known that this protective film is made of a material mainly containing carbon or fluorine contained in an etching gas.
【００１２】これに対して、従来の、低誘電率の絶縁材
料として有機高分子材料を用いた多層配線構造を有する
半導体集積回路は、上述の製造方法にあるように、酸素
を主成分とするガスによるプラズマエッチングを用いる
ことが特徴的である。酸素を主成分とするガスによるエ
ッチングでは炭素やフッ素を主成分とするエッチングガ
スと異なり保護膜の形成が困難となる。On the other hand, a conventional semiconductor integrated circuit having a multilayer wiring structure using an organic polymer material as an insulating material having a low dielectric constant has oxygen as a main component, as described in the above-described manufacturing method. It is characteristic that plasma etching using gas is used. Etching with a gas containing oxygen as a main component makes it difficult to form a protective film, unlike an etching gas containing carbon or fluorine as a main component.
【００１３】図２３に示す構造から有機高分子膜１ａ，
１ｂのエッチングを行なうと、有機高分子膜１ａ，１ｂ
のエッチングは並行して進行するが、図２８に示すよう
に有機高分子膜１ａのエッチングよりも有機高分子膜１
ｂのエッチングの方が先にストッパ層としての酸化シリ
コン膜６ａに達する。これより先は、ビアホール１８が
ない上部導電層形成溝１９（図２８右側）や、ビアホー
ル１８が接続している上部導電層形成溝１９（図２８左
側）であってもビアホール部２０（図１５参照）の近傍
でない箇所においては、ビアホール１８を形成するため
の下向きのエッチングの代りに横方向エッチングが進行
する。その結果、図２９に示すような太鼓形状８が表れ
る。このような太鼓形状８が生じると、銅の埋込み時に
図３０に示すように内部に空洞１３が生じて形状の劣
化、抵抗の増加を引き起こすだけでなく、酸化シリコン
膜６ｂ直下に保護膜５が形成されない領域１４が生じた
り、保護膜５のはがれを生じやすくなったりし、製造不
良を引き起こす原因となっていた。From the structure shown in FIG. 23, the organic polymer film 1a,
1b, the organic polymer films 1a, 1b
Etching proceeds in parallel, but as shown in FIG. 28, the organic polymer film 1a is more etched than the organic polymer film 1a.
The etching of b first reaches the silicon oxide film 6a as a stopper layer. After this, even if the upper conductive layer forming groove 19 without the via hole 18 (right side in FIG. 28) or the upper conductive layer forming groove 19 to which the via hole 18 is connected (left side in FIG. 28), the via hole portion 20 (FIG. (See FIG. 3), the lateral etching proceeds instead of the downward etching for forming the via hole 18. As a result, a drum shape 8 as shown in FIG. 29 appears. When such a drum shape 8 is generated, a cavity 13 is formed inside as shown in FIG. 30 when copper is buried, causing not only deterioration of the shape and an increase in resistance, but also a protection film 5 just below the silicon oxide film 6b. The unformed region 14 occurs, the protective film 5 is easily peeled off, and this causes a manufacturing failure.
【００１４】また、これを回避するためにビアホール１
８と上部導電層形成溝１９のエッチングを別個に行なっ
た場合でも、保護膜５の形成や銅の埋込みも２度に分け
て行う必要が生じるため、コストの増大を招く原因とな
っていた。In order to avoid this, via holes 1
Even when the etching of the upper conductive layer forming groove 8 and the etching of the upper conductive layer forming groove 19 are performed separately, the formation of the protective film 5 and the embedding of copper also need to be performed in two steps, which causes an increase in cost.
【００１５】この発明は上記のような問題点を解消する
ためになされたもので、上部導電層形成溝１９の横方向
エッチングを抑える構造と製造方法を提供することによ
り、低コストで高性能な半導体集積回路を得ることを目
的とする。The present invention has been made in order to solve the above-mentioned problems. By providing a structure and a manufacturing method for suppressing the lateral etching of the upper conductive layer forming groove 19, a low cost and high performance can be achieved. It is an object to obtain a semiconductor integrated circuit.
【００１６】[0016]
【課題を解決するための手段】上記目的を達成するた
め、本発明に基づく半導体集積回路の１つの局面におい
ては、第一絶縁層を介在して多層的に配置された二以上
の層状部分と、層間接続部とを備え、上記層状部分は、
上部導電層および第二絶縁層を有し、上記層間接続部
は、互いに異なる上記層状部分に属する上記上部導電層
同士を電気的に接続し、上記第二絶縁層は、上記第一絶
縁層の材料と異なる材料を含む。In order to achieve the above object, in one aspect of the semiconductor integrated circuit according to the present invention, there is provided a semiconductor integrated circuit comprising two or more layered portions arranged in a multilayer with a first insulating layer interposed therebetween. And an interlayer connection portion, wherein the layered portion is
It has an upper conductive layer and a second insulating layer, the interlayer connection part electrically connects the upper conductive layers belonging to the different layered portions from each other, and the second insulating layer is formed of the first insulating layer. Including a material different from the material.
【００１７】上記構成を採用することにより、第一絶縁
層の材料と第二絶縁層とで材料が異なるため、エッチン
グに関する特性も異なり、第一絶縁層のエッチングにお
いて、第二絶縁層のエッチングが行なわれないような組
み合わせを選択可能となり、太鼓形状の原因であった横
方向エッチングを防止することが可能となる。By adopting the above configuration, the material of the first insulating layer and the material of the second insulating layer are different, so that the characteristics relating to the etching are also different. It is possible to select a combination that is not performed, and it is possible to prevent the lateral etching that caused the drum shape.
【００１８】また、上記発明において好ましくは、上記
第二絶縁層は、酸化シリコンよりも誘電率が低い材料を
含む。Preferably, in the above invention, the second insulating layer contains a material having a lower dielectric constant than silicon oxide.
【００１９】また、上記発明において好ましくは、上記
第二絶縁層は、シリコンと酸素とを主成分とする材料を
含む。Preferably, in the above invention, the second insulating layer contains a material containing silicon and oxygen as main components.
【００２０】上記構成を採用することにより、第一絶縁
層のエッチングにおいて、第二絶縁層のエッチングが行
なわれないような組み合わせを実現し、かつ、低い誘電
率とすることができる。By adopting the above configuration, a combination in which the etching of the first insulating layer is not performed in the etching of the second insulating layer can be realized, and the dielectric constant can be reduced.
【００２１】さらに、上記発明において好ましくは、上
記第二絶縁層は、シリコーン高分子材料を含む。Further, in the above invention, preferably, the second insulating layer contains a silicone polymer material.
【００２２】上記構成を採用することにより、酸化シリ
コンより誘電率が低く、酸素を主成分とするガスによる
エッチングで実質的にエッチングされない第二絶縁層を
実現できる。その結果、太鼓形状の原因であった横方向
エッチングを防止することができる。By employing the above structure, a second insulating layer having a lower dielectric constant than silicon oxide and being substantially not etched by etching with a gas containing oxygen as a main component can be realized. As a result, it is possible to prevent the lateral etching which has caused the drum shape.
【００２３】さらに、上記発明において好ましくは、上
記第一絶縁層は、炭素と酸素とを主成分とする材料を含
む。Furthermore, in the above invention, preferably, the first insulating layer contains a material containing carbon and oxygen as main components.
【００２４】さらに、上記発明において好ましくは、上
記第一絶縁層は、主鎖に少なくとも炭素または少なくと
も炭素と酸素とを有する有機高分子材料を含む。Furthermore, in the above invention, preferably, the first insulating layer contains an organic polymer material having at least carbon or at least carbon and oxygen in a main chain.
【００２５】上記構成を採用することにより、第一絶縁
層は酸化シリコンより低い誘電率とすることができ、か
つ、酸素を主成分とするガスでエッチングを行なうこと
ができる。By employing the above structure, the first insulating layer can have a lower dielectric constant than silicon oxide, and can be etched with a gas containing oxygen as a main component.
【００２６】また、上記発明の他の好ましい局面におい
ては、上記第二絶縁層が最下層部分に窒化膜を有する。In another preferred aspect of the present invention, the second insulating layer has a nitride film in a lowermost portion.
【００２７】上記構成を採用することにより、窒化膜を
エッチングのストッパ層として利用することができる。By adopting the above configuration, the nitride film can be used as an etching stopper layer.
【００２８】さらに、上記発明において好ましくは、上
記第二絶縁層が上記窒化膜の上に酸化膜を含む。Further, in the above invention, preferably, the second insulating layer includes an oxide film on the nitride film.
【００２９】また、上記発明の他の好ましい局面におい
ては、上記第二絶縁層が最上層部分に酸化膜を含む。[0029] In another preferred aspect of the present invention, the second insulating layer includes an oxide film in an uppermost layer portion.
【００３０】上記構成を採用することにより、半導体集
積回路全体の機械的強度を向上させることができる。By employing the above configuration, the mechanical strength of the entire semiconductor integrated circuit can be improved.
【００３１】本発明に基づく半導体集積回路の製造方法
の１つの局面においては、下部導電層の上に第一絶縁層
を形成する第一絶縁層形成工程と、上記第一絶縁層の上
に上記第一絶縁層の材料と異なる材料を含む第二絶縁層
を形成する第二絶縁層形成工程と、上記第二絶縁層に上
部導電層形成溝を形成する溝形成工程と、上記第一絶縁
層にビアホールを形成するビアホール形成工程と、上記
ビアホール内に層間接続部を形成する層間接続部形成工
程と、上記上部導電層形成溝内に上部導電層を形成する
上部導電層形成工程とを備える。In one aspect of the method for manufacturing a semiconductor integrated circuit according to the present invention, a first insulating layer forming step of forming a first insulating layer on a lower conductive layer; A second insulating layer forming step of forming a second insulating layer containing a material different from the material of the first insulating layer; a groove forming step of forming an upper conductive layer forming groove in the second insulating layer; Forming a via hole in the via hole, forming an interlayer connection portion in the via hole, and forming an upper conductive layer in the upper conductive layer forming groove.
【００３２】上記工程を採用することにより、第二絶縁
層と第一絶縁層とで材料が異なる半導体集積回路を得る
ことができる。By employing the above steps, a semiconductor integrated circuit having different materials for the second insulating layer and the first insulating layer can be obtained.
【００３３】上記発明において好ましくは、上記第二絶
縁層は、酸化シリコンよりも誘電率が低い材料を含む。In the above invention, preferably, the second insulating layer contains a material having a lower dielectric constant than silicon oxide.
【００３４】また、上記発明において好ましくは、上記
第二絶縁層は、シリコンと酸素とを主成分とする材料を
含む。Preferably, in the above invention, the second insulating layer contains a material containing silicon and oxygen as main components.
【００３５】さらに、上記発明において好ましくは、上
記第二絶縁層は、シリコーン高分子材料を含む。Furthermore, in the above invention, preferably, the second insulating layer contains a silicone polymer material.
【００３６】上記工程を採用することにより、第一絶縁
層のエッチングにおいて、第二絶縁層のエッチングが行
なわれないような組み合わせを実現し、かつ、低い誘電
率とすることができる。By adopting the above steps, a combination can be realized in which the etching of the first insulating layer does not involve etching of the second insulating layer, and the dielectric constant can be reduced.
【００３７】さらに、上記発明において好ましくは、上
記第一絶縁層は、炭素と酸素とを主成分とする材料を含
む。Further, in the above invention, preferably, the first insulating layer contains a material containing carbon and oxygen as main components.
【００３８】さらに、上記発明において好ましくは、上
記第一絶縁層は、主鎖に少なくとも炭素または少なくと
も炭素と酸素とを有する有機高分子材料を含む。Furthermore, in the above invention, preferably, the first insulating layer contains an organic polymer material having at least carbon or at least carbon and oxygen in a main chain.
【００３９】上記工程を採用することにより、第一絶縁
層は酸化シリコンより低い誘電率とすることができ、か
つ、酸素を主成分とするガスでエッチングを行なうこと
ができる。By adopting the above steps, the first insulating layer can have a lower dielectric constant than silicon oxide, and can be etched with a gas containing oxygen as a main component.
【００４０】上記発明において好ましくは、上記第二絶
縁層形成工程は、上記第二絶縁層の最下層部分として上
部窒化膜を形成する工程を含む。In the above invention, preferably, the second insulating layer forming step includes a step of forming an upper nitride film as a lowermost layer portion of the second insulating layer.
【００４１】上記工程を採用することにより、窒化膜を
エッチングのストッパ層として利用することができる。By employing the above steps, the nitride film can be used as an etching stopper layer.
【００４２】さらに、上記発明において好ましくは、上
記第二絶縁層形成工程は、上記上部窒化膜の上に酸化膜
を形成する工程を含む。Further, in the above invention, preferably, the second insulating layer forming step includes a step of forming an oxide film on the upper nitride film.
【００４３】さらに、上記発明において好ましくは、上
記第二絶縁層形成工程は、上記第二絶縁層の最上層部分
として酸化膜を形成する工程を含む。Further, in the above invention, preferably, the second insulating layer forming step includes a step of forming an oxide film as an uppermost layer portion of the second insulating layer.
【００４４】上記工程を採用することにより、半導体集
積回路全体の機械的強度を向上させることができる。By employing the above steps, the mechanical strength of the entire semiconductor integrated circuit can be improved.
【００４５】さらに、上記発明において好ましくは、上
記第一絶縁層は、上記第一絶縁層の最下層部分として下
部窒化膜を形成する工程を含む。Further, in the above invention, preferably, the first insulating layer includes a step of forming a lower nitride film as a lowermost portion of the first insulating layer.
【００４６】上記工程を採用することにより、下部導電
層が銅の場合であっても、下部窒化膜によって、銅の酸
化および拡散の防止のための保護膜の役割を担わせるこ
とができる。By employing the above steps, even when the lower conductive layer is made of copper, the lower nitride film can serve as a protective film for preventing oxidation and diffusion of copper.
【００４７】上記発明において好ましくは、上記第一絶
縁層は、上記第一絶縁層の最下層部分として下部窒化膜
を形成する工程を含み、上記ビアホール形成工程は、上
記下部窒化膜の除去と上記上部窒化膜の除去とを同時に
行なう。In the above invention, preferably, the first insulating layer includes a step of forming a lower nitride film as a lowermost layer portion of the first insulating layer, and the via hole forming step includes removing the lower nitride film, The removal of the upper nitride film is performed simultaneously.
【００４８】上記工程を採用することにより、エッチン
グ工程を増やすことなく、残存が好ましくない上部窒化
膜を除去することができる。By adopting the above steps, it is possible to remove the upper nitride film that is not preferably left without increasing the number of etching steps.
【００４９】さらに、上記発明において好ましくは、上
記層間接続部形成工程と上記上部導電層形成工程とを同
時に行なう。Further, in the above invention, preferably, the step of forming an interlayer connection portion and the step of forming an upper conductive layer are performed simultaneously.
【００５０】上記工程を採用することにより、工程数を
少なくすることができる。上記発明において好ましく
は、上記窒化膜は、シリコン、ホウ素もしくはこれらの
組合せを含む窒化膜、または、シリコンと炭素もしくは
酸素とを含む窒化膜である。By adopting the above steps, the number of steps can be reduced. Preferably, in the above invention, the nitride film is a nitride film containing silicon, boron or a combination thereof, or a nitride film containing silicon and carbon or oxygen.
【００５１】上記発明において好ましくは、上記上部窒
化膜は、シリコン、ホウ素もしくはこれらの組合せを含
む窒化膜、または、シリコンと炭素もしくは酸素とを含
む窒化膜である。In the above invention, preferably, the upper nitride film is a nitride film containing silicon, boron or a combination thereof, or a nitride film containing silicon and carbon or oxygen.
【００５２】上記発明において好ましくは、上記下部窒
化膜は、シリコン、ホウ素もしくはこれらの組合せを含
む窒化膜、または、シリコンと炭素もしくは酸素とを含
む窒化膜である。In the above invention, preferably, the lower nitride film is a nitride film containing silicon, boron or a combination thereof, or a nitride film containing silicon and carbon or oxygen.
【００５３】上記構成または工程を採用することによ
り、絶縁性をより確実に保つことができる。By adopting the above configuration or process, insulation can be more reliably maintained.
【００５４】上記発明において好ましくは、上記酸化膜
は、シリコンまたはシリコンと炭素とを含む酸化膜であ
る。In the above invention, preferably, the oxide film is an oxide film containing silicon or silicon and carbon.
【００５５】上記構成または工程を採用することによ
り、絶縁性をより確実に保つことができる。また、半導
体にとっての汚染物質となることを避けることができ
る。By adopting the above configuration or process, insulation can be more reliably maintained. In addition, it can be prevented from becoming a contaminant for the semiconductor.
【００５６】[0056]
【発明の実施の形態】（実施の形態１） （構造）図１は、本発明に基づく実施の形態における半
導体素子の断面図である。図１に示す多層配線構造で
は、第一絶縁層２６を介して層状部分２５が多層的に配
置されている。上部層状部分２５Ｕは、上部導電層４Ｕ
および第二絶縁層２７を有する。第一絶縁層２６は、有
機高分子膜１ａと窒化シリコン膜２ａとからなる。第二
絶縁層２７は、シリコーン高分子膜３と窒化シリコン膜
２ｂとからなる。互いに異なる層状部分２５に属する導
電層４同士は、層間接続部１１によって電気的に接続さ
れている。導電層４および層間接続部１１は銅からな
り、保護膜５によって覆われている。なお、層状部分２
５のうち最下層にあるものは半導体基板９の上面に直接
形成された構造となっている。また、図１において、表
示されている最上層には、さらに上方の層状部分１５
（図示省略）に接続する層間接続部１１などが延在して
もよいが、図１では図示省略してある。(First Embodiment) (Structure) FIG. 1 is a sectional view of a semiconductor device according to an embodiment of the present invention. In the multilayer wiring structure shown in FIG. 1, the layered portions 25 are arranged in a multi-layer manner with the first insulating layer 26 interposed therebetween. The upper layered portion 25U includes an upper conductive layer 4U.
And a second insulating layer 27. The first insulating layer 26 includes an organic polymer film 1a and a silicon nitride film 2a. The second insulating layer 27 includes the silicone polymer film 3 and the silicon nitride film 2b. The conductive layers 4 belonging to the different layer portions 25 are electrically connected to each other by the interlayer connection portion 11. The conductive layer 4 and the interlayer connection part 11 are made of copper, and are covered with the protective film 5. In addition, the layered portion 2
5 has a structure formed directly on the upper surface of the semiconductor substrate 9 in the lowermost layer. Also, in FIG. 1, the uppermost layer shown has a layered portion 15 above it.
Although the interlayer connection portion 11 and the like (not shown) may extend, they are not shown in FIG.
【００５７】有機高分子膜１ａの材料は、酸化シリコン
よりも誘電率が低い有機高分子材料として、フッ素化ポ
リイミド、フッ素化非晶質炭素膜、ポリアリールエーテ
ル、ベンゾシクロブテンなどの材料で比誘電率が２．５
前後のものが一般的である。シリコーン高分子膜３は、
酸化シリコンよりも誘電率が低いシリコーン高分子材料
として、従来から一般的に用いられているシロキサン結
合を有するシリカ膜のほか、水素を含むハイドロジェン
シルセスキオキサン（Hydrogen Silsesquioxane − Ｈ
ＳＱ）、炭素を含むメチルシルセスキオキサン（Methyl
Silsesquioxane− ＭＳＱ）、あるいはこれらの膜中に
微細孔を多数形成してさらに低誘電率化をすすめた多孔
質材料なども用いることができる。比誘電率も材料の種
類によって異なるが、ＨＳＱ、ＭＳＱなどで２．５前後
で、これらを多孔質化することにより２前後まで低減す
ることも可能となっている。The material of the organic polymer film 1a is an organic polymer material having a dielectric constant lower than that of silicon oxide, such as a fluorinated polyimide, a fluorinated amorphous carbon film, a polyarylether, or benzocyclobutene. Dielectric constant of 2.5
Before and after are common. The silicone polymer film 3
As a silicone polymer material having a dielectric constant lower than that of silicon oxide, a silica film having a siloxane bond, which has been generally used, and a hydrogen-containing hydrogen silsesquioxane-H
SQ), carbon-containing methylsilsesquioxane (Methyl
Silsesquioxane-MSQ) or a porous material in which a large number of micropores are formed in these films to further reduce the dielectric constant can also be used. The relative dielectric constant also varies depending on the type of material, but is about 2.5 for HSQ, MSQ, etc., and can be reduced to about 2 by making them porous.
【００５８】（製造方法）図２〜図１１を参照して、本
発明に基づく実施の形態における半導体素子の製造方法
を説明する。(Manufacturing Method) A method of manufacturing a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS.
【００５９】図２を参照して、半導体基板９の上側に下
部導電層４Ｌとなる導電層４を含む下部層状部分２５Ｌ
を形成する。この下部層状部分２５Ｌの上側に、バリア
膜としてプラズマＣＶＤ法などにより窒化シリコン膜２
ａを５０〜１５０ｎｍ程度の膜厚になるように形成す
る。この窒化シリコン膜２ａの上側に、スピンコート法
などにより有機高分子膜１ａを５００ｎｍ〜１μｍ程度
の膜厚になるように形成する。さらに、その上側にプラ
ズマＣＶＤ法などにより窒化シリコン膜２ｂを５０〜１
５０ｎｍ程度の膜厚になるように形成する。窒化シリコ
ン膜２ａと有機高分子膜１ａとは、のちに第一絶縁層２
６となる。Referring to FIG. 2, lower layered portion 25L including conductive layer 4 serving as lower conductive layer 4L is provided above semiconductor substrate 9.
To form On the lower layered portion 25L, a silicon nitride film 2 is formed as a barrier film by a plasma CVD method or the like.
a is formed to have a thickness of about 50 to 150 nm. On the silicon nitride film 2a, an organic polymer film 1a is formed by spin coating or the like so as to have a thickness of about 500 nm to 1 μm. Further, a silicon nitride film 2b is formed thereon by a plasma CVD method or the like.
It is formed to have a thickness of about 50 nm. The silicon nitride film 2a and the organic polymer film 1a are
It becomes 6.
【００６０】図３を参照して、窒化シリコン膜２ｂの上
側に、上記同様の方法でシリコーン高分子膜３を、３０
０〜７００ｎｍ程度の膜厚になるように形成する。ビア
ホール１８を形成するために、ビアホール１８と同じパ
ターンを有するフォトレジストパターン７ａを形成す
る。Referring to FIG. 3, a silicone polymer film 3 is formed on silicon nitride film 2b in the same manner as described above.
The film is formed to have a thickness of about 0 to 700 nm. In order to form the via hole 18, a photoresist pattern 7a having the same pattern as the via hole 18 is formed.
【００６１】このフォトレジストパターン７ａをマスク
にしてフロロカーボン系のガスでシリコーン高分子膜３
をドライエッチングし、フォトレジストパターン７ａを
除去する。その結果、図４に示すように、ビアホール１
８のパターンと同じパターンのシリコーン高分子膜３を
得ることができる。Using this photoresist pattern 7a as a mask, a fluorocarbon-based gas is used to cure the silicone polymer film 3
Is dry-etched to remove the photoresist pattern 7a. As a result, as shown in FIG.
The silicone polymer film 3 having the same pattern as the pattern 8 can be obtained.
【００６２】図５を参照して、シリコーン高分子膜３の
上側に、上部導電層４Ｕと同じパターンのフォトレジス
トパターン７ｂを形成する。図６を参照して、ビアホー
ル１８のパターンの底面に露出している窒化シリコン膜
２ｂを除去する。フォトレジストパターン７ｂをマスク
として、シリコーン高分子膜３をドライエッチングによ
り除去する。その結果、図７に示すように、上部導電層
４Ｕのパターンと同じパターンのシリコーン高分子膜３
を得ることができる。このシリコーン高分子膜３のドラ
イエッチングにおいては、適当なエッチング条件を選択
することで、窒化シリコン膜２ｂおよび有機高分子膜１
ａに対してシリコーン高分子膜３のみを選択的に除去す
ることができるため、図７に示すように窒化シリコン膜
２ｂにはビアホール１８のパターンが依然として保持さ
れた状態となる。Referring to FIG. 5, a photoresist pattern 7b having the same pattern as upper conductive layer 4U is formed above silicone polymer film 3. Referring to FIG. 6, silicon nitride film 2b exposed at the bottom of the pattern of via hole 18 is removed. Using the photoresist pattern 7b as a mask, the silicone polymer film 3 is removed by dry etching. As a result, as shown in FIG. 7, the silicone polymer film 3 having the same pattern as the pattern of the upper conductive layer 4U is formed.
Can be obtained. In the dry etching of the silicone polymer film 3, the silicon nitride film 2b and the organic polymer film 1 are selected by selecting appropriate etching conditions.
Since only the silicone polymer film 3 can be selectively removed with respect to a, the pattern of the via hole 18 is still held in the silicon nitride film 2b as shown in FIG.
【００６３】シリコーン高分子膜３および窒化シリコン
膜２ｂをマスクとして、酸素を主成分とするガスでドラ
イエッチングを行ない、図８を参照して、有機高分子膜
１ａにビアホール１８を形成する。この酸素を主成分と
するガスによるドライエッチングは、窒化シリコン膜２
ａ，２ｂおよびシリコーン高分子膜３に対して十分選択
的に有機高分子膜１ａを除去することができるが、フォ
トレジストパターン７ｂは除去されうる。したがって、
ビアホール１８の形成と同時にフォトレジストパターン
７ｂは除去される。Using the silicone polymer film 3 and the silicon nitride film 2b as a mask, dry etching is performed with a gas containing oxygen as a main component, and via holes 18 are formed in the organic polymer film 1a with reference to FIG. The dry etching using the gas containing oxygen as a main component is performed by the silicon nitride film 2.
The organic polymer film 1a can be removed sufficiently selectively with respect to the a, 2b and the silicone polymer film 3, but the photoresist pattern 7b can be removed. Therefore,
At the same time as the formation of the via hole 18, the photoresist pattern 7b is removed.
【００６４】図９を参照して、ビアホール１８底面の窒
化シリコン膜２ａと上部導電層形成溝１９底面の窒化シ
リコン膜２ｂを同時に除去する。図１０を参照して、内
壁バリア膜としての保護膜５の形成および上部導電層４
Ｕとなる銅の埋込みを行なう。保護膜５としては、窒化
チタン膜や窒化タンタル膜などが用いられ、スパッタ法
またはＣＶＤ法などによって形成されるが、１０〜１０
０ｎｍ程度の膜厚で均一に形成できる方法であれば、他
の形成方法であってもよい。また、銅の埋込みは、ＣＶ
Ｄ法またはメッキ法などが一般的であるが、これも同様
に埋込み性のよいものであれば、いずれの方法でも適用
できる。Referring to FIG. 9, silicon nitride film 2a on the bottom surface of via hole 18 and silicon nitride film 2b on the bottom surface of upper conductive layer formation groove 19 are simultaneously removed. Referring to FIG. 10, formation of protective film 5 as an inner wall barrier film and upper conductive layer 4
The copper which becomes U is buried. As the protective film 5, a titanium nitride film, a tantalum nitride film, or the like is used and is formed by a sputtering method or a CVD method.
Other forming methods may be used as long as they can be formed uniformly with a film thickness of about 0 nm. In addition, copper is embedded in CV
The D method or the plating method is generally used, but any method having a good embedding property can be applied.
【００６５】図１１を参照して、ＣＭＰ法などで不要な
部分の銅４ｅと保護膜５ｅを除去する。さらに上面に窒
化シリコン膜２ａを形成して一連の工程が終了するが、
その後、必要に応じてこの工程を繰り返すことで所望の
数だけ層状部分２５が積層された図１に示す多層配線構
造を得ることができる。Referring to FIG. 11, unnecessary portions of copper 4e and protective film 5e are removed by a CMP method or the like. Further, a series of steps is completed by forming a silicon nitride film 2a on the upper surface.
Thereafter, by repeating this step as necessary, a multilayer wiring structure shown in FIG. 1 in which a desired number of the layered portions 25 are stacked can be obtained.
【００６６】（作用・効果）上部層状部分２５Ｕの内部
で上部導電層４Ｕ間を絶縁する第二絶縁層２７が、第一
絶縁層２６に含まれる有機高分子膜１ａの材料である有
機高分子材料とは異なる材料であるシリコーン高分子材
料からなるシリコーン高分子膜３を含んでいる。有機高
分子膜１ａに対してビアホール１８を形成する際に用い
る酸素を主成分としたガスによるプラズマエッチングに
よっては、シリコーン高分子膜３は実質的にエッチング
されないため、上部導電層形成溝１９においてビアホー
ル１８の有無にかかわらず、横方向エッチングは生じ
ず、その結果、従来問題となっていた太鼓形状８が、ほ
ぼ生じない。その結果、保護膜５の形成時に保護膜が形
成されない領域１４が生じたり、上部導電層４Ｕとして
の銅の埋込み時に、空洞１３が生じたりするという問題
を生じることはなくなり、製造不良を低減することがで
きる。(Operation / Effect) The second insulating layer 27 that insulates the upper conductive layer 4U from the inside of the upper layered portion 25U is made of the organic polymer film 1a contained in the first insulating layer 26. A silicone polymer film 3 made of a silicone polymer material different from the material is included. Since the silicone polymer film 3 is not substantially etched by plasma etching with a gas containing oxygen as a main component used when forming the via hole 18 in the organic polymer film 1a, the via hole is formed in the upper conductive layer forming groove 19. Regardless of the presence or absence of 18, the lateral etching does not occur, and as a result, the drum shape 8 which has been a problem in the past hardly occurs. As a result, the problem that the region 14 where the protective film is not formed at the time of forming the protective film 5 and the cavity 13 does not occur at the time of burying the copper as the upper conductive layer 4U does not occur, thereby reducing manufacturing defects. be able to.
【００６７】ここで、有機高分子材料とは、主鎖に少な
くとも炭素または少なくとも炭素と酸素とを有する材料
である。Here, the organic polymer material is a material having at least carbon or at least carbon and oxygen in a main chain.
【００６８】また、同一の上部層状部分２５Ｕ内におけ
る上部導電層４Ｕ間の絶縁のために第二絶縁層２７に含
まれる絶縁材料を、単に有機高分子材料と異なる材料に
するだけでなく、新たに置換した材料がシリコーン高分
子材料であるので、従来から絶縁材料に対して要求され
ていた、酸化シリコンより低い誘電率を、引き続き実現
することができる。Further, the insulating material included in the second insulating layer 27 for insulating the upper conductive layers 4U in the same upper layered portion 25U is not only made of a material different from the organic polymer material but also newly formed. Since the material replaced with is a silicone polymer material, a dielectric constant lower than that of silicon oxide, which has been conventionally required for an insulating material, can be continuously realized.
【００６９】シリコーン高分子膜３を用いた場合、酸化
シリコン膜６ａと特性が近いため、上部導電層形成溝１
９を形成するためのエッチングにおけるストッパ膜とし
て、従来のように酸化シリコン膜６ａを用いることはで
きないが、その代わりに窒化シリコン膜２ｂを用いるこ
とによって、上部導電層形成溝１９を形成するためのエ
ッチングにおいてストッパ膜の役割を果たすことができ
る。When the silicone polymer film 3 is used, the characteristics are close to those of the silicon oxide film 6a.
Although the silicon oxide film 6a cannot be used as a stopper film in the etching for forming the silicon nitride film 9 as in the related art, the silicon nitride film 2b is used in place of the silicon oxide film 6b to form the upper conductive layer formation groove 19. It can play the role of a stopper film in the etching.
【００７０】窒化シリコン膜２ｂは酸化シリコン膜６ａ
に比べて誘電率が高いため、寄生容量低減の観点から、
窒化シリコン膜２ｂが上部導電層４Ｕおよび保護膜５に
接する部分は小さい方が好ましい。この点については、
ビアホール１８底面の窒化シリコン膜２ａと上部導電層
形成溝１９底面の窒化シリコン膜２ｂを同時にエッチン
グ除去することができるため、上部導電層４Ｕ下側には
窒化シリコン膜２ｂが存在しない状態とすることがで
き、窒化シリコン膜２ｂが上部導電層４Ｕおよび保護膜
５に接する部分を小さくすることができる。さらに、窒
化シリコン膜２ａ，２ｂの除去は同時に行なえるため、
工程の増加にはならない。The silicon nitride film 2b is a silicon oxide film 6a
Since the dielectric constant is higher than that of
It is preferable that the portion where the silicon nitride film 2b contacts the upper conductive layer 4U and the protective film 5 is small. In this regard,
Since the silicon nitride film 2a on the bottom surface of the via hole 18 and the silicon nitride film 2b on the bottom surface of the upper conductive layer forming groove 19 can be simultaneously removed by etching, the silicon nitride film 2b should not exist under the upper conductive layer 4U. Accordingly, the portion where the silicon nitride film 2b contacts the upper conductive layer 4U and the protective film 5 can be reduced. Further, since the silicon nitride films 2a and 2b can be removed at the same time,
It does not increase the number of processes.
【００７１】なお、本実施の形態では、上部導電層間の
絶縁のための絶縁材料として、シリコーン高分子材料を
用いた例について述べたが、シリコーン高分子材料以外
であっても、第一絶縁層に含まれる絶縁材料と異なる材
料であって、シリコンと酸素とを主成分とする材料であ
れば、同様の効果を得ることが可能である。あるいは、
第一絶縁層に含まれる絶縁材料と異なる材料であって、
酸化シリコンよりも誘電率が低い材料であっても、同様
の効果を得ることが可能である。In this embodiment, an example has been described in which a silicone polymer material is used as an insulating material for insulation between upper conductive layers. A similar effect can be obtained as long as the material is different from the insulating material contained in the above and is a material containing silicon and oxygen as main components. Or,
A material different from the insulating material included in the first insulating layer,
The same effect can be obtained even with a material having a lower dielectric constant than silicon oxide.
【００７２】なお、本実施の形態では、第一絶縁層に含
まれる絶縁材料として、有機高分子材料を用いた例につ
いて述べたが、有機高分子材料以外であっても、炭素と
酸素とを主成分とする材料であれば、同様の効果を得る
ことが可能である。In this embodiment, an example in which an organic polymer material is used as the insulating material included in the first insulating layer has been described. A similar effect can be obtained if the material is a main component.
【００７３】なお、本実施の形態では、窒化膜として、
窒化シリコン膜を用いた例について述べたが、窒化シリ
コン膜に限られるものではなく、絶縁性の窒化膜であれ
ば、他の窒化膜であっても同様の効果を得ることが可能
である。好ましくは、シリコン、ホウ素もしくはこれら
の組合せを含む窒化膜、または、シリコンと炭素もしく
は酸素とを含む窒化膜であればよい。材質としては、た
とえば、ＳｉＮ、ＳｉＢＮ、ＢＮ、ＳｉＣＮ、ＳｉＯＮ
などが挙げられる。これらの窒化膜を用いることによっ
て、絶縁性をより確実に保つことができる。その中でも
特に、ＳｉＢＮ、ＳｉＢ、ＳｉＣＮ、ＳｉＯＮなどを用
いることとすれば、ＳｉＮを用いた場合より誘電率を低
く抑えることができ、より好ましい。In this embodiment, as the nitride film,
Although an example using a silicon nitride film has been described, the present invention is not limited to the silicon nitride film, and the same effect can be obtained with another nitride film as long as the film is an insulating nitride film. Preferably, a nitride film containing silicon, boron, or a combination thereof, or a nitride film containing silicon and carbon or oxygen may be used. As the material, for example, SiN, SiBN, BN, SiCN, SiON
And the like. By using these nitride films, insulation can be more reliably maintained. Among them, the use of SiBN, SiB, SiCN, SiON or the like is particularly preferable because the dielectric constant can be suppressed lower than the case where SiN is used.
【００７４】なお、本実施の形態では、酸化膜として、
酸化シリコン膜を用いた例について述べたが、酸化シリ
コン膜に限られるものではなく、他の酸化膜であっても
同様の効果を得ることが可能である。好ましくは、シリ
コンまたはシリコンと炭素とを含む酸化膜であればよ
い。材質としては、たとえば、ＳｉＯ、ＳｉＯＣなどが
挙げられる。これらの酸化膜を用いることによって、絶
縁性をより確実に保つことができる。また、半導体にと
っての汚染物質となることを避けることができる。その
中でも特に、ＳｉＯＣなどを用いることとすれば、Ｓｉ
Ｏを用いた場合より誘電率を低く抑えることができ、よ
り好ましい。In this embodiment, the oxide film is
Although an example using a silicon oxide film has been described, the present invention is not limited to a silicon oxide film, and the same effect can be obtained with another oxide film. Preferably, silicon or an oxide film containing silicon and carbon may be used. Examples of the material include SiO, SiOC, and the like. By using these oxide films, insulation can be more reliably maintained. In addition, it can be prevented from becoming a contaminant for the semiconductor. In particular, if SiOC or the like is used, Si
Dielectric constant can be suppressed lower than the case where O is used, which is more preferable.
【００７５】なお、本実施の形態では、下部導電層４Ｌ
として、半導体基板９の上に形成された層状部分２５に
含まれる導電層４を例示して説明したが、下部導電層４
Ｌの構造、種類は、これに限られず、他の構成による配
線パターンであってもよく、また、半導体基板９に直接
設けられた一定の領域を下部導電層４Ｌとみなして層間
接続部１１による接続の対象としてもよい。In this embodiment, the lower conductive layer 4L
As an example, the conductive layer 4 included in the layered portion 25 formed on the semiconductor substrate 9 has been described.
The structure and type of L are not limited to this, and may be a wiring pattern having another configuration. In addition, a certain region directly provided on the semiconductor substrate 9 is regarded as the lower conductive layer 4L, and is determined by the interlayer connection portion 11. It may be a connection target.
【００７６】（実施の形態２）図１２〜図１４を参照し
て、本発明に基づく他の実施の形態における半導体集積
回路の構造および製造方法について説明する。製造方法
は、基本的には、実施の形態１で述べた製造方法と共通
しており、実施の形態１の製造方法に、一部の工程を挿
入することで、図１２〜図１４に示す構造を得ることが
できる。(Embodiment 2) The structure and manufacturing method of a semiconductor integrated circuit according to another embodiment of the present invention will be described with reference to FIGS. The manufacturing method is basically the same as the manufacturing method described in the first embodiment, and is shown in FIGS. 12 to 14 by inserting some steps into the manufacturing method in the first embodiment. Structure can be obtained.
【００７７】（実施例１） （構造）本実施例による半導体集積回路においては、図
１２に示すように、第二絶縁層２７が、最上層、すなわ
ち、シリコーン高分子膜３の上に酸化シリコン膜６ｂを
含む。Embodiment 1 (Structure) In the semiconductor integrated circuit according to the present embodiment, as shown in FIG. 12, a second insulating layer 27 is formed on the uppermost layer, that is, on the silicone polymer film 3 by silicon oxide. Including the film 6b.
【００７８】（製造方法）本実施例による半導体集積回
路の構造を得る方法を説明する。実施の形態１における
製造方法では、シリコーン高分子膜３を形成する工程の
後、ビアホール１８と同じパターンを有するフォトレジ
ストパターン７ａを形成している（図２、図３参照）の
に対して、本実施の形態では、シリコーン高分子膜３を
形成する工程の後、フォトレジストパターン７ａを形成
する前に、シリコーン高分子膜３の上に酸化シリコン膜
６ｂを形成する工程を行なえばよい。他は、実施の形態
１における製造方法と同じである。なお、酸化シリコン
膜６ｂの形成には、プラズマＣＶＤ法などが使用可能で
ある。(Manufacturing Method) A method for obtaining the structure of the semiconductor integrated circuit according to the present embodiment will be described. In the manufacturing method according to the first embodiment, the photoresist pattern 7a having the same pattern as the via hole 18 is formed after the step of forming the silicone polymer film 3 (see FIGS. 2 and 3). In the present embodiment, a step of forming a silicon oxide film 6b on the silicone polymer film 3 may be performed after forming the silicone polymer film 3 and before forming the photoresist pattern 7a. Others are the same as the manufacturing method in the first embodiment. Note that a plasma CVD method or the like can be used for forming the silicon oxide film 6b.
【００７９】（実施例２） （構造）本実施例による半導体集積回路においては、図
１３に示すように、第二絶縁層２７が、窒化シリコン膜
２ｂの上、すなわち、シリコーン高分子膜３の下に酸化
シリコン膜６ｃを含む。Embodiment 2 (Structure) In the semiconductor integrated circuit according to the present embodiment, as shown in FIG. 13, the second insulating layer 27 is formed on the silicon nitride film 2b, that is, on the silicon polymer film 3. A silicon oxide film 6c is included below.
【００８０】（製造方法）本実施例による半導体集積回
路の構造を得る方法を説明する。実施の形態１における
製造方法では、窒化シリコン膜２ｂを形成する工程の
後、シリコーン高分子膜３を形成している（図２、図３
参照）のに対して、本実施の形態では、窒化シリコン膜
２ｂを形成する工程の後で、シリコーン高分子膜３を形
成する前に、プラズマＣＶＤ法などにより、酸化シリコ
ン膜６ｃを形成する工程を行なえばよい。他は、実施の
形態１における製造方法と同じである。(Manufacturing Method) A method for obtaining the structure of the semiconductor integrated circuit according to the present embodiment will be described. In the manufacturing method according to the first embodiment, after the step of forming silicon nitride film 2b, silicone polymer film 3 is formed (FIGS. 2 and 3).
On the other hand, in the present embodiment, after the step of forming the silicon nitride film 2b and before forming the silicone polymer film 3, the step of forming the silicon oxide film 6c by a plasma CVD method or the like. Should be performed. Others are the same as the manufacturing method in the first embodiment.
【００８１】（実施例３） （構造）本実施例による半導体集積回路においては、図
１４に示すように、第二絶縁層２７が、シリコーン高分
子膜３の上と下とにそれぞれ、酸化シリコン膜６ｂ，６
ｃを含む。(Embodiment 3) (Structure) In the semiconductor integrated circuit according to the present embodiment, as shown in FIG. 14, the second insulating layer 27 is formed on the silicon polymer film 3 above and below the silicon polymer film 3 respectively. , 6
c.
【００８２】（製造方法）本実施例による半導体集積回
路の構造を得るには、本実施の形態の実施例１および実
施例２の各々の製造方法における、酸化シリコン膜６ｂ
および６ｃを形成する工程を両方採用して行なえばよ
い。他は、実施の形態１における製造方法と同じであ
る。(Manufacturing Method) In order to obtain the structure of the semiconductor integrated circuit according to the present embodiment, the silicon oxide film 6b in each of the manufacturing methods of Example 1 and Example 2 of the present embodiment is used.
Steps 6 and 6c may be performed. Others are the same as the manufacturing method in the first embodiment.
【００８３】（作用・効果）実施の形態１では、第二絶
縁層２７にシリコーン高分子膜３が含まれているが、シ
リコーン高分子膜３は、多孔質構造を有する場合があ
り、酸化シリコン膜に比べて機械的強度が劣る。しか
も、シリコーン高分子膜３のエッチングにおけるストッ
パ膜としては、従来の酸化シリコン膜６ａ（図１６参
照）ではなく、窒化シリコン膜２ｂを用いることとして
いるため、全体としても、図１に示すように酸化シリコ
ン膜は含まれない場合は有り得る、このままでは、半導
体素子全体として機械的強度に劣る結果となる。(Function / Effect) In the first embodiment, the silicone polymer film 3 is included in the second insulating layer 27. However, the silicone polymer film 3 may have a porous structure, Poor mechanical strength compared to membrane. Moreover, since the silicon nitride film 2b is used as the stopper film in the etching of the silicone polymer film 3 instead of the conventional silicon oxide film 6a (see FIG. 16), as a whole, as shown in FIG. It is possible that the silicon oxide film is not included. If this state is left as it is, the semiconductor device as a whole will have poor mechanical strength.
【００８４】そこで、本実施の形態では、シリコーン高
分子膜３の上、下、または、上下両方に酸化シリコン膜
６ｂ，６ｃを含ませることとし、その結果、機械的強度
の向上が実現されている。Therefore, in the present embodiment, the silicon oxide films 6b and 6c are included above, below, or both above and below the silicone polymer film 3, and as a result, the mechanical strength is improved. I have.
【００８５】また、シリコーン高分子材料は、酸化シリ
コンと同様に、シリコンと酸素を主体とする材料である
ので、シリコーン高分子材料に対するエッチングと、酸
化シリコンに対するエッチングは、同様であり、酸化シ
リコン膜６ｂ，６ｃが追加されたことによって、新たな
エッチング工程を設ける必要はない。Since the silicone polymer material is a material mainly composed of silicon and oxygen, like silicon oxide, the etching of the silicone polymer material and the etching of silicon oxide are the same, and the silicon oxide film With the addition of 6b and 6c, there is no need to provide a new etching step.
【００８６】なお、今回開示した上記実施の形態はすべ
ての点で例示であって制限的なものではない。本発明の
範囲は上記した説明ではなくて特許請求の範囲によって
示され、特許請求の範囲と均等の意味および範囲内での
すべての変更を含むものである。[0086] The above-described embodiment disclosed herein is illustrative in all aspects and is not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and includes any modifications within the scope and meaning equivalent to the terms of the claims.
【００８７】[0087]
【発明の効果】本発明に基づく半導体集積回路またはそ
の製造方法によれば、第二絶縁層が、第一絶縁層に含ま
れる有機高分子材料と異なる材料であって、第一絶縁層
に対するエッチングで用いられる酸素を主成分とするガ
スによっては、ほぼエッチングされないシリコーン高分
子材料としたため、横方向エッチングが生じず、ビアホ
ールが近傍にない上部導電層形成溝においても太鼓形状
とならない。その結果、太鼓形状がもたらしていた問題
点を解消することができる。According to the semiconductor integrated circuit or the method of manufacturing the same according to the present invention, the second insulating layer is made of a material different from the organic polymer material contained in the first insulating layer, and the first insulating layer is etched. Since a silicon polymer material which is hardly etched depending on the gas containing oxygen as a main component is used, lateral etching does not occur, and the upper conductive layer forming groove having no via hole does not have a drum shape. As a result, the problem caused by the drum shape can be solved.
【００８８】また、シリコーン高分子膜が機械的強度に
劣る点については、酸化シリコン膜をシリコーン高分子
膜の上、下または上下両方に含ませることによって、機
械的強度の補強を実現している。Regarding the point that the silicone polymer film is inferior in mechanical strength, the mechanical strength is enhanced by including the silicon oxide film above, below, or both above and below the silicone polymer film. .
【図１】 本発明に基づく実施の形態１における半導体
集積回路の断面図である。FIG. 1 is a sectional view of a semiconductor integrated circuit according to a first embodiment of the present invention.
【図２】 本発明に基づく実施の形態１における半導体
集積回路の製造方法のうち第１の工程における断面図で
ある。FIG. 2 is a cross-sectional view in a first step of the method for manufacturing a semiconductor integrated circuit in the first embodiment based on the present invention.
【図３】 本発明に基づく実施の形態１における半導体
集積回路の製造方法のうち第２の工程における断面図で
ある。FIG. 3 is a cross-sectional view in a second step of the method for manufacturing a semiconductor integrated circuit in the first embodiment based on the present invention.
【図４】 本発明に基づく実施の形態１における半導体
集積回路の製造方法のうち第３の工程における断面図で
ある。FIG. 4 is a cross-sectional view in a third step of the method for manufacturing a semiconductor integrated circuit in the first embodiment based on the present invention.
【図５】 本発明に基づく実施の形態１における半導体
集積回路の製造方法のうち第４の工程における断面図で
ある。FIG. 5 is a cross-sectional view in a fourth step of the method for manufacturing a semiconductor integrated circuit in the first embodiment based on the present invention.
【図６】 本発明に基づく実施の形態１における半導体
集積回路の製造方法のうち第５の工程における断面図で
ある。FIG. 6 is a cross-sectional view in a fifth step of the method for manufacturing a semiconductor integrated circuit in the first embodiment based on the present invention.
【図７】 本発明に基づく実施の形態１における半導体
集積回路の製造方法のうち第６の工程における断面図で
ある。FIG. 7 is a cross-sectional view in a sixth step of the method for manufacturing a semiconductor integrated circuit in the first embodiment based on the present invention.
【図８】 本発明に基づく実施の形態１における半導体
集積回路の製造方法のうち第７の工程における断面図で
ある。FIG. 8 is a cross-sectional view in a seventh step of the method for manufacturing a semiconductor integrated circuit in the first embodiment based on the present invention.
【図９】 本発明に基づく実施の形態１における半導体
集積回路の製造方法のうち第８の工程における断面図で
ある。FIG. 9 is a sectional view of an eighth step in the method for manufacturing a semiconductor integrated circuit according to the first embodiment of the present invention.
【図１０】 本発明に基づく実施の形態１における半導
体集積回路の製造方法のうち第９の工程における断面図
である。FIG. 10 is a cross-sectional view in a ninth step of the method for manufacturing a semiconductor integrated circuit in the first embodiment based on the present invention.
【図１１】 本発明に基づく実施の形態１における半導
体集積回路の製造方法のうち第１０の工程における断面
図である。FIG. 11 is a cross-sectional view in a tenth step of the method for manufacturing a semiconductor integrated circuit in the first embodiment based on the present invention.
【図１２】 本発明に基づく実施の形態２の実施例１に
おける半導体集積回路の断面図である。FIG. 12 is a cross-sectional view of a semiconductor integrated circuit in Example 1 of Embodiment 2 based on the present invention.
【図１３】 本発明に基づく実施の形態２の実施例２に
おける半導体集積回路の断面図である。FIG. 13 is a sectional view of a semiconductor integrated circuit according to a second embodiment of the second embodiment based on the present invention;
【図１４】 本発明に基づく実施の形態２の実施例３に
おける半導体集積回路の断面図である。FIG. 14 is a sectional view of a semiconductor integrated circuit according to a third embodiment of the second embodiment based on the present invention;
【図１５】 従来技術に基づく半導体集積回路のＢ−Ｂ
線における矢視断面図である。FIG. 15 is a view showing a BB of a semiconductor integrated circuit based on the prior art.
It is arrow sectional drawing in the line.
【図１６】 従来技術に基づく半導体集積回路のＡ−Ａ
線における矢視断面図である。FIG. 16 is a diagram showing an AA of a semiconductor integrated circuit based on the prior art.
It is arrow sectional drawing in the line.
【図１７】 従来技術に基づく半導体集積回路の製造方
法のうち第１の工程における断面図である。FIG. 17 is a cross-sectional view illustrating a first step in a method of manufacturing a semiconductor integrated circuit according to the related art.
【図１８】 従来技術に基づく半導体集積回路の製造方
法のうち第２の工程における断面図である。FIG. 18 is a cross-sectional view in a second step of the method for manufacturing a semiconductor integrated circuit based on the conventional technique.
【図１９】 従来技術に基づく半導体集積回路の製造方
法のうち第３の工程における断面図である。FIG. 19 is a cross-sectional view in a third step of the method for manufacturing a semiconductor integrated circuit based on the conventional technique.
【図２０】 従来技術に基づく半導体集積回路の製造方
法のうち第４の工程における断面図である。FIG. 20 is a sectional view showing a fourth step in the method for manufacturing a semiconductor integrated circuit according to the conventional technique.
【図２１】 従来技術に基づく半導体集積回路の製造方
法のうち第５の工程における断面図である。FIG. 21 is a sectional view of a fifth step in the method of manufacturing a semiconductor integrated circuit based on the conventional technique.
【図２２】 従来技術に基づく半導体集積回路の製造方
法のうち第６の工程における断面図である。FIG. 22 is a cross-sectional view in a sixth step of the method for manufacturing a semiconductor integrated circuit based on the conventional technique.
【図２３】 従来技術に基づく半導体集積回路の製造方
法のうち第７の工程における断面図である。FIG. 23 is a cross-sectional view in a seventh step of the method for manufacturing a semiconductor integrated circuit based on the conventional technique.
【図２４】 従来技術に基づく半導体集積回路の製造方
法のうち第８の工程における断面図である。FIG. 24 is a cross-sectional view illustrating an eighth step of the method for manufacturing a semiconductor integrated circuit based on the conventional technique.
【図２５】 従来技術に基づく半導体集積回路の製造方
法のうち第９の工程における断面図である。FIG. 25 is a sectional view showing a ninth step of the method for manufacturing a semiconductor integrated circuit based on the conventional technique.
【図２６】 従来技術に基づく半導体集積回路の製造方
法のうち第１０の工程における断面図である。FIG. 26 is a cross-sectional view in a tenth step of the method for manufacturing a semiconductor integrated circuit based on the conventional technique.
【図２７】 従来技術に基づく半導体集積回路の製造方
法のうち第１１の工程における断面図である。FIG. 27 is a sectional view showing an eleventh step of the method for manufacturing a semiconductor integrated circuit according to the conventional technique.
【図２８】 従来技術に基づく半導体集積回路の製造方
法のうちビアホールを形成する工程の途中経過を表した
断面図である。FIG. 28 is a cross-sectional view showing the progress of a step of forming a via hole in the method of manufacturing a semiconductor integrated circuit based on the conventional technology.
【図２９】 従来技術に基づく半導体集積回路の製造方
法のうち上部導電層形成溝に太鼓形状が生じた状態を表
した断面図である。FIG. 29 is a cross-sectional view illustrating a state in which a drum shape is formed in an upper conductive layer formation groove in a method of manufacturing a semiconductor integrated circuit according to a conventional technique.
【図３０】 従来技術に基づく半導体集積回路の製造方
法のうち上部導電層形成溝に太鼓形状が生じたまま、保
護膜および上部導電層の埋込みを行なった状態を表した
断面図である。FIG. 30 is a cross-sectional view illustrating a state in which a protective film and an upper conductive layer are buried while a drum shape is formed in an upper conductive layer forming groove in the method of manufacturing a semiconductor integrated circuit according to the conventional technique.
１ａ，１ｂ 有機高分子膜、２ａ，２ｂ 窒化シリコン
膜、３ シリコーン高分子膜、４ 導電層、４Ｕ 上部
導電層、４Ｌ 下部導電層、４ｅ 不要な部分の銅、５
保護膜、５ｅ 不要な部分の保護膜、６ａ，６ｂ，６
ｃ 酸化シリコン膜、７ａ，７ｂ フォトレジストパタ
ーン、８ 太鼓形状、９ 半導体基板、１０ 配線パタ
ーン部、１１ 層間接続部、１２ 線間絶縁部、１３
空洞、１４ 保護膜が形成されない領域、１５，２５
層状部分、１５Ｕ，２５Ｕ 上部層状部分、１５Ｌ，２
５Ｌ 下部層状部分、１６，２６ 第一絶縁層、１７，
２７ 第二絶縁層、１８ ビアホール、１９ 上部導電
層形成溝、２０ ビアホール部。1a, 1b organic polymer film, 2a, 2b silicon nitride film, 3 silicone polymer film, 4 conductive layer, 4U upper conductive layer, 4L lower conductive layer, 4e unnecessary portion of copper, 5
Protective film, 5e Unwanted portion of protective film, 6a, 6b, 6
c silicon oxide film, 7a, 7b photoresist pattern, 8 drum shape, 9 semiconductor substrate, 10 wiring pattern portion, 11 interlayer connection portion, 12 line insulation portion, 13
Cavities, 14 areas where no protective film is formed, 15, 25
Layered part, 15U, 25U Upper layered part, 15L, 2
5L lower layered portion, 16, 26 first insulating layer, 17,
27 second insulating layer, 18 via hole, 19 upper conductive layer forming groove, 20 via hole portion.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 友久 伸吾 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F033 HH11 HH32 HH33 JJ11 JJ32 JJ33 KK11 KK32 KK33 MM02 MM12 MM13 NN06 NN07 PP15 PP26 QQ09 QQ10 QQ11 QQ35 QQ37 QQ48 RR04 RR06 RR22 RR23 RR24 SS15 SS21 TT04 XX02 ────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Shingo Tomohisa 2-3-2 Marunouchi, Chiyoda-ku, Tokyo F-term (reference) 5F033 HH11 HH32 HH33 JJ11 JJ32 JJ33 KK11 KK32 KK33 MM02 MM12 MM13 NN06 NN07 PP15 PP26 QQ09 QQ10 QQ11 QQ35 QQ37 QQ48 RR04 RR06 RR22 RR23 RR24 SS15 SS21 TT04 XX02
Claims (26)
めるように設けられ、前記第一絶縁層とは異なる材料を
含む第二絶縁層と、 前記第一絶縁層中に設けられ、前記下部導電層と前記上
部導電層とを電気的に絶縁する層間接続部とを備える、
半導体集積回路。A lower conductive layer; a first insulating layer provided on the lower conductive layer; an upper conductive layer provided on the first insulating layer; A second insulating layer provided so as to fill between the upper conductive layers and containing a material different from the first insulating layer, provided in the first insulating layer, the lower conductive layer and the upper conductive layer And an interlayer connection that is electrically insulated.
Semiconductor integrated circuit.
誘電率が低い材料を含む、請求項１に記載の半導体集積
回路。2. The semiconductor integrated circuit according to claim 1, wherein said second insulating layer includes a material having a lower dielectric constant than silicon oxide.
主成分とする材料を含む、請求項１に記載の半導体集積
回路。3. The semiconductor integrated circuit according to claim 1, wherein said second insulating layer includes a material containing silicon and oxygen as main components.
料を含む、請求項２または３に記載の半導体集積回路。4. The semiconductor integrated circuit according to claim 2, wherein said second insulating layer includes a silicone polymer material.
分とする材料を含む、請求項１から４のいずれかに記載
の半導体集積回路。5. The semiconductor integrated circuit according to claim 1, wherein said first insulating layer includes a material containing carbon and oxygen as main components.
素または少なくとも炭素と酸素とを有する有機高分子材
料を含む、請求項１から５のいずれかに記載の半導体集
積回路。6. The semiconductor integrated circuit according to claim 1, wherein said first insulating layer contains at least carbon or an organic polymer material having at least carbon and oxygen in a main chain.
有する、請求項３または４に記載の半導体集積回路。7. The semiconductor integrated circuit according to claim 3, wherein said second insulating layer has a nitride film in a lowermost portion.
膜を含む、請求項７に記載の半導体集積回路。8. The semiconductor integrated circuit according to claim 7, wherein said second insulating layer includes an oxide film on said nitride film.
含む、請求項１から８のいずれかに記載の半導体集積回
路。9. The semiconductor integrated circuit according to claim 1, wherein said second insulating layer includes an oxide film in an uppermost layer portion.
る第一絶縁層形成工程と、 前記第一絶縁層の上に前記第一絶縁層の材料と異なる材
料を含む第二絶縁層を形成する第二絶縁層形成工程と、 前記第二絶縁層に上部導電層形成溝を形成する溝形成工
程と、 前記第一絶縁層にビアホールを形成するビアホール形成
工程と、 前記ビアホール内に層間接続部を形成する層間接続部形
成工程と、 前記上部導電層形成溝内に上部導電層を形成する上部導
電層形成工程とを備える、半導体集積回路の製造方法。10. A first insulating layer forming step of forming a first insulating layer on a lower conductive layer, and a second insulating layer containing a material different from the material of the first insulating layer on the first insulating layer Forming an upper conductive layer forming groove in the second insulating layer; forming a via hole in the first insulating layer; and forming an interlayer in the via hole. A method of manufacturing a semiconductor integrated circuit, comprising: an interlayer connection part forming step of forming a connection part; and an upper conductive layer forming step of forming an upper conductive layer in the upper conductive layer forming groove.
も誘電率が低い材料を含む、請求項１０に記載の半導体
集積回路の製造方法。11. The method according to claim 10, wherein the second insulating layer includes a material having a lower dielectric constant than silicon oxide.
を主成分とする材料を含む、請求項１０に記載の半導体
集積回路の製造方法。12. The method according to claim 10, wherein the second insulating layer includes a material containing silicon and oxygen as main components.
材料を含む、請求項１１または１２に記載の半導体集積
回路の製造方法。13. The method according to claim 11, wherein the second insulating layer includes a silicone polymer material.
成分とする材料を含む、請求項１０から１３のいずれか
に記載の半導体集積回路の製造方法。14. The method of manufacturing a semiconductor integrated circuit according to claim 10, wherein said first insulating layer includes a material containing carbon and oxygen as main components.
炭素または少なくとも炭素と酸素とを有する有機高分子
材料を含む、請求項１０から１４のいずれかに記載の半
導体集積回路の製造方法。15. The method of manufacturing a semiconductor integrated circuit according to claim 10, wherein said first insulating layer includes an organic polymer material having at least carbon or at least carbon and oxygen in a main chain.
絶縁層の最下層部分として上部窒化膜を形成する工程を
含む、請求項１２または１３に記載の半導体集積回路の
製造方法。16. The method of manufacturing a semiconductor integrated circuit according to claim 12, wherein said step of forming a second insulating layer includes a step of forming an upper nitride film as a lowermost portion of said second insulating layer.
窒化膜の上に酸化膜を形成する工程を含む、請求項１６
に記載の半導体集積回路の製造方法。17. The method according to claim 16, wherein forming the second insulating layer includes forming an oxide film on the upper nitride film.
3. The method for manufacturing a semiconductor integrated circuit according to item 1.
絶縁層の最上層部分として酸化膜を形成する工程を含
む、請求項１０から１７のいずれかに記載の半導体集積
回路の製造方法。18. The method for manufacturing a semiconductor integrated circuit according to claim 10, wherein said step of forming a second insulating layer includes a step of forming an oxide film as an uppermost layer portion of said second insulating layer. .
最下層部分として下部窒化膜を形成する工程を含む、請
求項１０から１８のいずれかに記載の半導体集積回路の
製造方法。19. The method of manufacturing a semiconductor integrated circuit according to claim 10, wherein said first insulating layer includes a step of forming a lower nitride film as a lowermost portion of said first insulating layer.
最下層部分として下部窒化膜を形成する工程を含み、前
記ビアホール形成工程は、前記下部窒化膜の除去と前記
上部窒化膜の除去とを同時に行なう、請求項１６に記載
の半導体集積回路の製造方法。20. The method according to claim 19, wherein the first insulating layer includes a step of forming a lower nitride film as a lowermost portion of the first insulating layer. The step of forming the via hole includes removing the lower nitride film and forming the lower nitride film. 17. The method for manufacturing a semiconductor integrated circuit according to claim 16, wherein the removing is performed simultaneously.
電層形成工程とを同時に行なう請求項１０から２０のい
ずれかに記載の半導体集積回路の製造方法。21. The method of manufacturing a semiconductor integrated circuit according to claim 10, wherein said step of forming an interlayer connection portion and said step of forming an upper conductive layer are performed simultaneously.
くはこれらの組合せを含む窒化膜、または、シリコンと
炭素もしくは酸素とを含む窒化膜である、請求項７また
は８に記載の半導体集積回路。22. The semiconductor integrated circuit according to claim 7, wherein the nitride film is a nitride film containing silicon, boron, or a combination thereof, or a nitride film containing silicon and carbon or oxygen.
もしくはこれらの組合せを含む窒化膜、または、シリコ
ンと炭素もしくは酸素とを含む窒化膜である、請求項１
６、１７または２０に記載の半導体集積回路の製造方
法。23. The nitride film according to claim 1, wherein the upper nitride film is a nitride film containing silicon, boron, or a combination thereof, or a nitride film containing silicon and carbon or oxygen.
21. The method for manufacturing a semiconductor integrated circuit according to 6, 17, or 20.
もしくはこれらの組合せを含む窒化膜、または、シリコ
ンと炭素もしくは酸素とを含む窒化膜である、請求項１
９または２０に記載の半導体集積回路の製造方法。24. The lower nitride film is a nitride film containing silicon, boron or a combination thereof, or a nitride film containing silicon and carbon or oxygen.
21. The method for manufacturing a semiconductor integrated circuit according to 9 or 20.
ンと炭素とを含む酸化膜である、請求項８または９に記
載の半導体集積回路。25. The semiconductor integrated circuit according to claim 8, wherein the oxide film is an oxide film containing silicon or silicon and carbon.
ンと炭素とを含む酸化膜である、請求項１７または１８
に記載の半導体集積回路の製造方法。26. The oxide film according to claim 17, wherein the oxide film is an oxide film containing silicon or silicon and carbon.
3. The method for manufacturing a semiconductor integrated circuit according to item 1.
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Cited By (2)
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|---|---|---|---|---|
| KR100852066B1 (en) * | 2002-03-06 | 2008-08-13 | 후지쯔 가부시끼가이샤 | Wiring-inclusive structure and forming method thereof |
| JP2008283212A (en) * | 2008-07-14 | 2008-11-20 | Nec Electronics Corp | Inductor for semiconductor integrated circuit, and manufacturing method thereof |
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1999
- 1999-09-20 JP JP26572199A patent/JP2001093973A/en active Pending
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