JP2001093890A - Plasma etching apparatus and etching method - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はプラズマエッチング
装置及びエッチング方法に関する。[0001] The present invention relates to a plasma etching apparatus and an etching method.
【０００２】[0002]
【従来の技術】プラズマエッチング装置は、特定の物質
をプラズマ励起して活性の強いラジカルとイオンとの反
応ガスを発生させ、このラジカルとイオンとを被処理体
に照射し被処理体をエッチングするものである。2. Description of the Related Art A plasma etching apparatus excites a specific substance by plasma to generate a reactive gas of strongly active radicals and ions, and irradiates the radicals and ions to the object to etch the object. Things.
【０００３】一般にエッチング室に配置された平行平板
型の電極に高周波電源を接続し、下部電極上に載置され
た半導体基板上の被エッチング膜をドライエッチングす
る方法が行なわれている。In general, a high-frequency power supply is connected to a parallel plate type electrode provided in an etching chamber, and a film to be etched on a semiconductor substrate mounted on a lower electrode is dry-etched.
【０００４】以下従来の技術として平行平板の電極に高
周波電源を接続し、高周波でプラズマ励起した反応ガス
を用いる場合について図３を用いて説明する。A case where a high-frequency power source is connected to parallel-plate electrodes and a reaction gas excited by plasma at a high frequency is used will be described below with reference to FIG.
【０００５】図３に示すように、エッチング室５内に下
部電極１０Ｂが設けられ、この下部電極１０Ｂ上に被処
理体である半導体基板１１が載置される。そして下部電
極１０Ｂ上に対向電極としての上部電極１０Ａが設けら
れている。そしてプラズマ励起される反応ガスとしてハ
ロゲン系ガス等が導入される。As shown in FIG. 3, a lower electrode 10B is provided in the etching chamber 5, and a semiconductor substrate 11 to be processed is placed on the lower electrode 10B. An upper electrode 10A as a counter electrode is provided on the lower electrode 10B. Then, a halogen-based gas or the like is introduced as a reaction gas excited by plasma.
【０００６】この反応ガスをプラズマ励起し、バイアス
電圧を発生しやすくするための高周波は、上部高周波電
源１Ａ及び下部高周波電源１ＢからＲＦケーブル２，３
により上部整合器６Ａ及び下部整合器６Ｂを介してエッ
チング室５内の上下電極に印加される。A high frequency for exciting the reaction gas by plasma and easily generating a bias voltage is supplied from the upper high frequency power supply 1A and the lower high frequency power supply 1B to the RF cables 2 and 3.
Is applied to the upper and lower electrodes in the etching chamber 5 via the upper matching device 6A and the lower matching device 6B.
【０００７】高周波電源間には位相調整器４が接続さ
れ、高周波の位相が異なりＲＦパワーの異なる高周波が
上部電極１０Ａと下部電極１０Ｂとに独立に印加されて
被エッチング膜のエッチングがなされる。印加される高
周波としては１３．５６ＭＨｚ、パワーとしては上部電
力値５００〜６００Ｗ、下部電力値３００〜５００Ｗが
一般に用いられ、また位相差としてはプラズマの密度を
向上させ、半導体基板面内のエッチングの均一性を高め
るために１８０度程度のものが用いられる。A phase adjuster 4 is connected between the high-frequency power supplies, and high-frequency waves having different high-frequency phases and different RF powers are applied independently to the upper electrode 10A and the lower electrode 10B to etch the film to be etched. 13.56 MHz is applied as the applied high frequency, upper power value of 500 to 600 W and lower power value of 300 to 500 W are generally used as the power, and the plasma density is improved as the phase difference, and the etching of the semiconductor substrate surface is performed. In order to improve the uniformity, a material having a thickness of about 180 degrees is used.
【０００８】[0008]
【発明が解決しようとする課題】上述した従来のプラズ
マエッチング装置は、同一周波数の高周波が一定の位相
差になるように位相調整器４で制御を行なっていた。In the above-described conventional plasma etching apparatus, the phase adjuster 4 controls the high frequency waves having the same frequency so as to have a constant phase difference.
【０００９】しかしながらエッチング室５内の部品の組
付け，劣化，生成物の付着等の雰囲気の影響により、電
極に印加されるバイアス電圧が変化し、図４に示すよう
に処理日によりエッチレートに変動が生じるため、清掃
回数が多くなり生産性が低下するという欠点があった。
なお図４においてエッチレートが回復している箇所はエ
ッチング室の清掃を行ない、生成物を除去した場合を示
している。However, the bias voltage applied to the electrodes changes due to the influence of the atmosphere such as assembly of components in the etching chamber 5, deterioration, and adhesion of products, and as shown in FIG. Due to the fluctuation, there is a disadvantage that the number of times of cleaning is increased and the productivity is reduced.
In FIG. 4, the portion where the etch rate has recovered shows the case where the etching chamber is cleaned to remove the product.
【００１０】本発明の目的はエッチレートの変動の少な
いプラズマエッチング装置及びエッチング方法を提供す
ることにある。It is an object of the present invention to provide a plasma etching apparatus and an etching method in which the change in the etch rate is small.
【００１１】[0011]
【課題を解決するための手段】第１の発明のプラズマエ
ッチング装置は、エッチング室に設けられ試料を載置す
る平行平板型の下部電極と、この下部電極上に設けられ
た上部電極と、前記上部電極及び下部電極に整合器を介
してそれぞれ接続され同一周波数を発生する上部高周波
電源と下部高周波電源と、前記上部及び下部高周波電源
間に接続された位相調整器と、前記上部電極または下部
電極のバイアス電圧を検出し、標準バイアス電圧との差
が所定の値になるように前記上部及び下部電極に印加さ
れる高周波の位相差を補正する位相補正手段とを含むこ
とを特徴とするものである。According to a first aspect of the present invention, there is provided a plasma etching apparatus comprising: a parallel plate type lower electrode provided in an etching chamber for mounting a sample; an upper electrode provided on the lower electrode; An upper high-frequency power supply and a lower high-frequency power supply respectively connected to the upper electrode and the lower electrode via a matching device to generate the same frequency, a phase adjuster connected between the upper and lower high-frequency power supplies, and the upper electrode or the lower electrode And a phase correction means for correcting a phase difference between high frequencies applied to the upper and lower electrodes so that a difference between the bias voltage and the standard bias voltage becomes a predetermined value. is there.
【００１２】第２の発明のエッチング方法は、上記プラ
ズマエッチング装置を用いて半導体基板上の被エッチン
グ膜をエッチングするものである。According to a second aspect of the present invention, there is provided an etching method for etching a film to be etched on a semiconductor substrate using the above plasma etching apparatus.
【００１３】[0013]
【発明の実施の形態】次に本発明について図面を参照し
て説明する。図１は本発明の実施の形態を説明する為の
プラズマエッチング装置のブロック図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings. FIG. 1 is a block diagram of a plasma etching apparatus for explaining an embodiment of the present invention.
【００１４】図１を参照するとプラズマエッチング装置
は、エッチング室５に設けられ試料としての半導体基板
１１を載置する平行平板型の下部電極１０Ｂと、この下
部電極上に対向して設けられた上部電極１０Ａと、この
上部電極及び下部電極に上部整合器６Ａ及び下部整合器
６Ｂを介してそれぞれ接続され、同一波数を発生する上
部高周波電源１Ａと下部高周波電源１Ｂと、この上部及
び下部高周波電源間に接続された位相調整器４と、前記
上部電極１０Ａと下部電極１０Ｂにそれぞれ接続された
第１バイアス検出器７Ａと第２バイアス検出器７Ｂと、
第１バイアス検出器７Ａまたは第２バイアス検出器７Ｂ
からのバイアス電圧信号を受け、あらかじめ記憶された
標準バイアス電圧との差を検出し、この値をバイアス電
圧と位相との関係曲線から位相差として位相調整器４に
送信する比較演算回路８とから主に構成されている。以
下その動作について説明する。Referring to FIG. 1, the plasma etching apparatus comprises a parallel-plate type lower electrode 10B provided in an etching chamber 5 on which a semiconductor substrate 11 as a sample is placed, and an upper electrode provided opposite to the lower electrode. An electrode 10A, an upper high-frequency power supply 1A and a lower high-frequency power supply 1B connected to the upper and lower electrodes via an upper matching device 6A and a lower matching device 6B, respectively, and generating the same wave number. A first bias detector 7A and a second bias detector 7B connected to the upper electrode 10A and the lower electrode 10B, respectively.
First bias detector 7A or second bias detector 7B
And a comparison operation circuit 8 for detecting the difference between the bias voltage signal and the standard bias voltage stored in advance and transmitting this value to the phase adjuster 4 as a phase difference from a relationship curve between the bias voltage and the phase. It is mainly composed. The operation will be described below.
【００１５】上部高周波電源１ＡからＲＦケーブル２を
経由して上部整合器６Ａからエッチング室５の上部電極
１０Ａに１３．５６ＭＨｚの高周波が導入される。同様
に下部高周波電源１ＢからＲＦケーブル３を経由して、
下部整合器６Ｂから下部電極１０Ｂに同一周波数の高周
波が導入される。A high frequency of 13.56 MHz is introduced from the upper high frequency power supply 1A via the RF cable 2 to the upper electrode 10A of the etching chamber 5 from the upper matching unit 6A. Similarly, from the lower high-frequency power supply 1B via the RF cable 3,
A high frequency having the same frequency is introduced from the lower matching device 6B to the lower electrode 10B.
【００１６】エッチング室５でプラズマが形成され上部
整合器６Ａに接続された第１バイアス検出器７Ａからの
バイアス電圧信号、または下部整合器６Ｂに接続された
第２バイアス検出器７Ｂからのバイアス電圧信号が検出
され比較演算回路８に送られる。A bias voltage signal from the first bias detector 7A connected to the upper matching unit 6A and a bias voltage signal from the second bias detector 7B connected to the lower matching unit 6B. The signal is detected and sent to the comparison operation circuit 8.
【００１７】比較演算回路８には上部電極と下部電極に
関する標準バイアス電圧と、バイアス電圧と位相との関
係曲線のデータを記憶させておく。この比較演算回路８
では上部電極または下部電極の標準バイアス電圧と第１
または第２バイアス検出器からのバイアス電圧とを比較
し、標準バイアス電圧との差を補正するように位相差の
信号を位相調整器４へ送信する。位相調整器４は上部高
周波電源１Ａと下部高周波電源１Ｂへ調整されたこの位
相差信号を送り制御を行なう。The comparison operation circuit 8 stores a standard bias voltage for the upper electrode and the lower electrode and data of a relation curve between the bias voltage and the phase. This comparison operation circuit 8
Then, the standard bias voltage of the upper electrode or lower electrode and the first
Alternatively, the signal of the phase difference is transmitted to the phase adjuster 4 so as to compare with the bias voltage from the second bias detector and correct the difference with the standard bias voltage. The phase adjuster 4 sends the adjusted phase difference signal to the upper high-frequency power supply 1A and the lower high-frequency power supply 1B to perform control.
【００１８】このバイアス電圧と位相との関係は、例え
ば図２に示すように、バイアス電圧の大きさに比例して
位相が変化する。従ってバイアス電圧の変化を位相信号
９として上部及び下部高周波電源１Ａ，１Ｂに送り制御
することにより、標準バイアス電圧に近い所定のバイア
ス電圧を得ることができる。以下この比較演算回路８に
記憶する標準バイアス電圧と、バイアス電圧と位相との
関係について説明する。In the relationship between the bias voltage and the phase, for example, as shown in FIG. 2, the phase changes in proportion to the magnitude of the bias voltage. Therefore, a predetermined bias voltage close to the standard bias voltage can be obtained by sending a change in the bias voltage as the phase signal 9 to the upper and lower high-frequency power supplies 1A and 1B for control. Hereinafter, the standard bias voltage stored in the comparison operation circuit 8 and the relationship between the bias voltage and the phase will be described.
【００１９】上部高周波電源１Ａ及び下部高周波電源１
Ｂの高周波を１３．５６ＭＨｚ、パワーとして上部電極
の電力値６００Ｗ、下部電極の電力値３００Ｗ、位相差
を１８０度として、エッチング室５内に載置した半導体
基板１１の被エッチング膜をエッチングする場合の最も
適した下部電極のバイアス電圧を標準バイアス電圧（例
えば５５０Ｖ）となるように下部電極のパワーを調整す
る。次いで位相差を変えた時のバイアス電圧を測定する
（バイアス電圧を変えて位相差を測定してもよい）。そ
の結果図２に示す関係曲線が得られた。Upper high frequency power supply 1A and lower high frequency power supply 1
When etching the film to be etched of the semiconductor substrate 11 placed in the etching chamber 5, the high frequency of B is 13.56 MHz, the power value of the upper electrode is 600 W, the power value of the lower electrode is 300 W, and the phase difference is 180 degrees. The power of the lower electrode is adjusted such that the most suitable bias voltage of the lower electrode becomes a standard bias voltage (for example, 550 V). Next, the bias voltage when the phase difference is changed is measured (the phase difference may be measured by changing the bias voltage). As a result, a relationship curve shown in FIG. 2 was obtained.
【００２０】図２よりバイアス電圧が標準値（５５０
Ｖ）より変化した場合、位相差の位相をずらすことによ
りバイアス電圧を標準の値にもどすことが可能であるこ
とが分かる。例えばバイアス電圧が５５０Ｖから４５０
Ｖに低下した場合、位相差を１５度ふやし１９５度とす
ることによりバイアス電圧を標準値にもどすことができ
る。なお上部電極の場合についても同様の操作を行なう
ことにより、上部電極のバイアス電圧と位相との関係曲
線が得られる。FIG. 2 shows that the bias voltage is a standard value (550
It can be seen that when the voltage changes from V), the bias voltage can be returned to the standard value by shifting the phase of the phase difference. For example, when the bias voltage is from 550 V to 450
When the voltage drops to V, the bias voltage can be returned to the standard value by increasing the phase difference by 15 degrees to 195 degrees. By performing the same operation for the upper electrode, a relation curve between the bias voltage and the phase of the upper electrode can be obtained.
【００２１】次に図１に示したプラズマエッチング装置
を用いて半導体基板上の被エッチング膜をエッチングす
る場合について説明する。Next, a case where a film to be etched on a semiconductor substrate is etched using the plasma etching apparatus shown in FIG. 1 will be described.
【００２２】まず図５に示すように、半導体基板１１上
にゲート絶縁膜１２，ポリシリコン膜１３，金属シリサ
イド膜１４及びレジストマスク１５が形成された試料を
下部電極１０Ｂ上に載置し、比較演算回路８にこの試料
のエッチングに適した下部電極の標準バイアス電圧（例
えば５５０Ｖ）と、図２に示したと同様のバイアス電圧
と位相との関係を記憶させておく。First, as shown in FIG. 5, a sample having a gate insulating film 12, a polysilicon film 13, a metal silicide film 14, and a resist mask 15 formed on a semiconductor substrate 11 is placed on a lower electrode 10B. The relation between the standard bias voltage (for example, 550 V) of the lower electrode suitable for etching the sample and the same bias voltage and phase as shown in FIG. 2 is stored in the arithmetic circuit 8.
【００２３】次いで上部電極１０Ａ及び下部電極１０Ｂ
に印加される高周波を１３．５６ＭＨｚ、上部電極に印
加されるパワーを５００Ｗ、下部電極に印加されるパワ
ーを３００Ｗ、上部高周波電源１Ａと下部高周波電源１
Ｂ間の位相差を１８０度とし、エッチング室５に反応ガ
スとして、例えばＣｌ2 とＯ2 を導入して金属シリサイ
ド膜１４を、次でＣｌ2 とＨＢｒを導入してポリシリコ
ン膜１３をエッチングする。この時第２バイアス検出器
７Ｂより下部電極のバイアス電圧信号を検出し、比較演
算回路８に送り、そのバイアス電圧が標準バイアス電圧
（５５０Ｖ）より異なっている場合は、バイアス電圧は
標準バイアス電圧になるように位相調整器４を介して補
正された位相信号９を上部及び下部高周波電源１Ａ，１
Ｂに送り位相差を補正する。Next, the upper electrode 10A and the lower electrode 10B
13.56 MHz, 500 W for the power applied to the upper electrode, 300 W for the power applied to the lower electrode, 1 A of the upper high frequency power supply and 1 A of the lower high frequency power supply 1
The phase difference between B is set to 180 degrees, and the metal silicide film 14 is introduced into the etching chamber 5 as a reaction gas, for example, Cl 2 and O 2 , and then the polysilicon film 13 is etched by introducing Cl 2 and HBr. I do. At this time, the bias voltage signal of the lower electrode is detected by the second bias detector 7B and sent to the comparison operation circuit 8. If the bias voltage is different from the standard bias voltage (550V), the bias voltage is changed to the standard bias voltage. The phase signal 9 corrected via the phase adjuster 4 is supplied to the upper and lower high-frequency power sources 1A, 1A.
B to correct the phase difference.
【００２４】位相差を１８０度から余り離れた値にする
と、エッチングの面内均一性が低下するため、位相差は
１８０±２０度の範囲に保つことが望ましい。また位相
差の補正によりバイアス電圧を標準バイアス電圧±２％
程度に補正することが望ましく、この補正により図４に
示された従来のエッチレートのばらつきを約２０％にま
で抑制することが可能となった。このためエッチング室
５の清掃回数を大幅に低減することができた。If the phase difference is set to a value far from 180 degrees, the in-plane uniformity of the etching is reduced. Therefore, it is desirable to keep the phase difference in the range of 180 ± 20 degrees. Also, the bias voltage is adjusted to the standard bias voltage ± 2% by correcting the phase difference.
It is desirable to make correction to this extent, and this correction makes it possible to suppress the variation of the conventional etch rate shown in FIG. 4 to about 20%. For this reason, the number of times of cleaning the etching chamber 5 could be significantly reduced.
【００２５】下部電極１０Ｂのバイアス電圧を補正する
ことによりエッチレートのばらつきを大幅に抑制できる
が、上部電極１０Ａのバイアス電圧の変動を補正するこ
とによってもエッチレートのばらつきを改善することが
できる。特に上部電極１０Ａと下部電極１０Ｂのバイア
ス電圧のばらつきを補正するための位相差がほぼ等しく
なる場合は、下部電極のバイアス電圧を補正する場合に
比べ、エッチレートのばらつきをより改善することが可
能である。Although the variation in the etch rate can be greatly suppressed by correcting the bias voltage of the lower electrode 10B, the variation in the etch rate can also be improved by correcting the variation in the bias voltage of the upper electrode 10A. In particular, when the phase difference for correcting the bias voltage variation between the upper electrode 10A and the lower electrode 10B becomes substantially equal, the variation in the etch rate can be further improved as compared with the case where the bias voltage for the lower electrode is corrected. It is.
【００２６】[0026]
【発明の効果】以上説明したように本発明は、エッチン
グ室内の下部電極または上部電極に印加されるバイアス
電圧を位相差を補正して標準バイアス電圧に近づけるこ
とにより、被エッチング膜のエッチレートの変動を大幅
に低減できるという効果がある。As described above, according to the present invention, the bias voltage applied to the lower electrode or the upper electrode in the etching chamber is made closer to the standard bias voltage by correcting the phase difference, whereby the etching rate of the film to be etched is reduced. The effect is that the fluctuation can be greatly reduced.
【図１】本発明の実施の形態を説明するためのプラズマ
エッチング装置のブロック図。FIG. 1 is a block diagram of a plasma etching apparatus for describing an embodiment of the present invention.
【図２】バイアス電圧と位相との関係を示す図。FIG. 2 is a diagram showing a relationship between a bias voltage and a phase.
【図３】従来のプラズマエッチング装置のブロック図。FIG. 3 is a block diagram of a conventional plasma etching apparatus.
【図４】エッチレートのばらつきを示す図。FIG. 4 is a diagram showing a variation in an etch rate.
【図５】プラズマエッチング装置によるエッチング方法
を説明するための半導体基板の断面図。FIG. 5 is a cross-sectional view of a semiconductor substrate for describing an etching method using a plasma etching apparatus.
１Ａ 上部高周波電源 １Ｂ 下部高周波電源 ２，３ ＲＦケーブル ４ 位相調整器 ５ エッチング室 ６Ａ 上部整合器 ６Ｂ 下部整合器 ７Ａ 第１バイアス検出器 ７Ｂ 第２バイアス検出器 ８ 比較演算回路 ９ 位相信号 １１ 半導体基板 １２ ゲート絶縁膜 １３ ポリシリコン膜 １４ 金属シリサイド膜 １５ レジストマスク REFERENCE SIGNS LIST 1A Upper high-frequency power supply 1B Lower high-frequency power supply 2, 3 RF cable 4 Phase adjuster 5 Etching chamber 6A Upper matching device 6B Lower matching device 7A First bias detector 7B Second bias detector 8 Comparison operation circuit 9 Phase signal 11 Semiconductor substrate 12 gate insulating film 13 polysilicon film 14 metal silicide film 15 resist mask
Claims (6)
平行平板型の下部電極と、この下部電極上に設けられた
上部電極と、前記上部電極及び下部電極に整合器を介し
てそれぞれ接続され同一周波数を発生する上部高周波電
源と下部高周波電源と、前記上部及び下部高周波電源間
に接続された位相調整器と、前記上部電極または下部電
極のバイアス電圧を検出し、標準バイアス電圧との差が
所定の値になるように前記上部及び下部電極に印加され
る高周波の位相差を補正する位相補正手段とを含むこと
を特徴とするプラズマエッチング装置。1. A parallel plate type lower electrode provided in an etching chamber for mounting a sample, an upper electrode provided on the lower electrode, and connected to the upper electrode and the lower electrode via a matching device. An upper high-frequency power supply and a lower high-frequency power supply that generate the same frequency, a phase adjuster connected between the upper and lower high-frequency power supplies, and a bias voltage of the upper electrode or the lower electrode are detected. And a phase correcting means for correcting a phase difference of a high frequency applied to the upper and lower electrodes so as to have a predetermined value.
は、前記下部電極に印加される高周波の位相より１６０
〜２００度となる範囲で進むように設定されている請求
項１記載のプラズマエッチング装置。2. The phase of the high frequency applied to the upper electrode is 160 times higher than the phase of the high frequency applied to the lower electrode.
2. The plasma etching apparatus according to claim 1, wherein the plasma etching apparatus is set so as to advance in a range of about 200 degrees.
極にそれぞれ接続された第１バイアス検出器と第２バイ
アス検出器と、前記第１バイアス検出器または第２バイ
アス検出器からのバイアス電圧信号を受け、あらかじめ
記憶された標準バイアス電圧との差を検出し、この値を
バイアス電圧と位相との関係曲線から位相差として位相
調整器に送信する比較演算回路とから構成されている請
求項１記載のプラズマエッチング装置。3. A phase correction means comprising: a first bias detector and a second bias detector connected to an upper electrode and a lower electrode, respectively; and a bias voltage from the first bias detector or the second bias detector. A comparison operation circuit for receiving a signal, detecting a difference from a previously stored standard bias voltage, and transmitting the detected value to a phase adjuster as a phase difference from a relationship curve between the bias voltage and the phase. 2. The plasma etching apparatus according to 1.
エッチング装置を用いて半導体基板上の被エッチング膜
をエッチングすることを特徴とするエッチング方法。4. An etching method, wherein a film to be etched on a semiconductor substrate is etched using the plasma etching apparatus according to claim 1.
イアス電圧との差が所定の値になるように上部電極及び
下部電極に印加される高周波の位相差を補正して被エッ
チング膜をエッチングする請求項４記載のエッチング方
法。5. A film to be etched by detecting a bias voltage of the lower electrode and correcting a phase difference of a high frequency applied to the upper electrode and the lower electrode so that a difference from the standard bias voltage becomes a predetermined value. The etching method according to claim 4.
下部電極に印加される高周波の位相より１６０〜２００
度となる範囲で進めて被エッチング膜をエッチングする
請求項４または請求項５記載のエッチング方法。6. The phase of a high frequency applied to an upper electrode,
160 to 200 from the phase of the high frequency applied to the lower electrode
The etching method according to claim 4, wherein the film to be etched is etched in a range within a predetermined range.
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