JP2001092663A - データ処理装置 - Google Patents
データ処理装置Info
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- 238000012545 processing Methods 0.000 claims abstract description 122
- 238000013500 data storage Methods 0.000 claims description 12
- 238000012546 transfer Methods 0.000 claims description 7
- 230000003068 static effect Effects 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 9
- 238000004458 analytical method Methods 0.000 description 5
- 238000012217 deletion Methods 0.000 description 3
- 230000037430 deletion Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000004364 calculation method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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Abstract
(57)【要約】
【課題】 データの並列処理において、コンパイラ技術
及び回路構成を簡易化する。 【解決手段】 第１処理ユニット１０及び第２処理ユニ
ット２０を設ける。第１処理ユニット１０は動的に実行
時間が変化するメモリアクセス命令を実行し、第２処理
ユニット２０は静的に実行時間が決定する演算命令を実
行する。両命令を非同期に並列処理することで、コンパ
イル技術が容易化され、スーパースカラ方式における回
路構成に比べ回路が簡易化される。両命令で依存関係が
ある場合には、レジスタ１２を用いて処理ユニット間で
データを受け渡す。
及び回路構成を簡易化する。 【解決手段】 第１処理ユニット１０及び第２処理ユニ
ット２０を設ける。第１処理ユニット１０は動的に実行
時間が変化するメモリアクセス命令を実行し、第２処理
ユニット２０は静的に実行時間が決定する演算命令を実
行する。両命令を非同期に並列処理することで、コンパ
イル技術が容易化され、スーパースカラ方式における回
路構成に比べ回路が簡易化される。両命令で依存関係が
ある場合には、レジスタ１２を用いて処理ユニット間で
データを受け渡す。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はデータ処理装置、特
にストアドプログラム型デジタル計算機において、並列
に設置された複数の処理ユニットにより複数の命令を並
列的に実行する装置に関する。
にストアドプログラム型デジタル計算機において、並列
に設置された複数の処理ユニットにより複数の命令を並
列的に実行する装置に関する。
【０００２】
【従来の技術】マイクロプロセッサの処理性能を向上さ
せるため、複数の処理ユニットを並列に動作させ、同時
に複数の命令を実行する方法が有効である。これを実現
するための従来の方法として、スーパースカラ方式とＶ
ＬＩＷ（Very Long Instruction Word）方式がある。
せるため、複数の処理ユニットを並列に動作させ、同時
に複数の命令を実行する方法が有効である。これを実現
するための従来の方法として、スーパースカラ方式とＶ
ＬＩＷ（Very Long Instruction Word）方式がある。
【０００３】図５には、スーパースカラ方式の概念図が
示されている。スーパースカラ方式では、まず順次実行
されるべき複数の命令を解析し、命令関係の依存関係を
検査する。この解析により、同時に実行可能な命令を動
的に検出し、これらの命令を各処理ユニットに分配して
並列に実行する。図では、同時に実行可能な命令として
Ａｄｄ（加算）、Ｓｕｂ（減算）、Ｌｏａｄ（ロード）
を抽出し、これらを分配する場合を示している。実行時
間の異なる複数の命令を動的にスケジューリングするの
で、効率の良い並列実行が可能となる。
示されている。スーパースカラ方式では、まず順次実行
されるべき複数の命令を解析し、命令関係の依存関係を
検査する。この解析により、同時に実行可能な命令を動
的に検出し、これらの命令を各処理ユニットに分配して
並列に実行する。図では、同時に実行可能な命令として
Ａｄｄ（加算）、Ｓｕｂ（減算）、Ｌｏａｄ（ロード）
を抽出し、これらを分配する場合を示している。実行時
間の異なる複数の命令を動的にスケジューリングするの
で、効率の良い並列実行が可能となる。
【０００４】一方、図６には、ＶＬＩＷ方式の概念図が
示されている。ＶＬＩＷ方式では、並列に実行できる命
令をコンパイル時に静的に解析し、各処理ユニットへの
命令を連結して長命令形式をとるものである。すなわ
ち、処理ユニットが例えばユニット１、２、３、４、５
と存在する場合、命令はユニット１用命令＋ユニット２
用命令＋ユニット３用命令＋ユニット４用命令＋ユニッ
ト５用命令の形をとる。プロセッサは実行時に長命令形
式の命令を分解し、予め定められた各処理ユニットに対
して小命令を発行することで、並列に実行することが可
能となる。図では、Ａｄｄ、Ｓｕｂ、Ｍｕｌ（乗算）、
Ｄｉｖ（除算）、Ｌｏａｄに分解して各処理ユニットに
発行する場合を示している。命令の依存解析はすべてコ
ンパイル時にソフトウェアで静的に行うため、複雑な依
存解析回路が不要となり、全体の並列度を大きくするこ
とが比較的容易である。
示されている。ＶＬＩＷ方式では、並列に実行できる命
令をコンパイル時に静的に解析し、各処理ユニットへの
命令を連結して長命令形式をとるものである。すなわ
ち、処理ユニットが例えばユニット１、２、３、４、５
と存在する場合、命令はユニット１用命令＋ユニット２
用命令＋ユニット３用命令＋ユニット４用命令＋ユニッ
ト５用命令の形をとる。プロセッサは実行時に長命令形
式の命令を分解し、予め定められた各処理ユニットに対
して小命令を発行することで、並列に実行することが可
能となる。図では、Ａｄｄ、Ｓｕｂ、Ｍｕｌ（乗算）、
Ｄｉｖ（除算）、Ｌｏａｄに分解して各処理ユニットに
発行する場合を示している。命令の依存解析はすべてコ
ンパイル時にソフトウェアで静的に行うため、複雑な依
存解析回路が不要となり、全体の並列度を大きくするこ
とが比較的容易である。
【０００５】
【発明が解決しようとする課題】しかしながら、スーパ
ースカラ方式では、全ての命令の解析を動的に行うた
め、命令の依存解析を行う回路や複数の命令を同時に発
行する回路が複雑化し、並列度を大きくするにつれ回路
規模も大きくなり動作周波数が低下してしまう問題があ
る。また、並列制御部分のハードウェア構成が並列度に
より固定されてしまうため、一度設計すると容易に処理
ユニットを追加あるいは削除することが困難であり、柔
軟性に欠ける問題がある。
ースカラ方式では、全ての命令の解析を動的に行うた
め、命令の依存解析を行う回路や複数の命令を同時に発
行する回路が複雑化し、並列度を大きくするにつれ回路
規模も大きくなり動作周波数が低下してしまう問題があ
る。また、並列制御部分のハードウェア構成が並列度に
より固定されてしまうため、一度設計すると容易に処理
ユニットを追加あるいは削除することが困難であり、柔
軟性に欠ける問題がある。
【０００６】ＶＬＩＷ方式においても、ロード命令やス
トア命令のようなメモリアクセス命令の如き動的に実行
時間が変化する命令に対して、静的にスケジューリング
することが難しく、コンパイラ技術が著しく困難になる
問題がある。しかも、本来は非同期に動作しているメモ
リアクセスユニットと、演算処理ユニットに対して、同
期的に命令を発行するので、メモリアクセスがストール
すると、同時に他の演算ユニットもストールしてしま
い、並列処理のメリットが失われる問題がある。
トア命令のようなメモリアクセス命令の如き動的に実行
時間が変化する命令に対して、静的にスケジューリング
することが難しく、コンパイラ技術が著しく困難になる
問題がある。しかも、本来は非同期に動作しているメモ
リアクセスユニットと、演算処理ユニットに対して、同
期的に命令を発行するので、メモリアクセスがストール
すると、同時に他の演算ユニットもストールしてしま
い、並列処理のメリットが失われる問題がある。
【０００７】本発明は、上記従来技術の有する課題に鑑
みなされたものであり、その目的は、コンパイラ技術を
容易なものとするとともに回路構成を簡易化し、かつ、
処理ユニットの追加や削除にも対応することができる、
並列処理可能なデータ処理装置を提供することにある。
みなされたものであり、その目的は、コンパイラ技術を
容易なものとするとともに回路構成を簡易化し、かつ、
処理ユニットの追加や削除にも対応することができる、
並列処理可能なデータ処理装置を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明のデータ処理装置は、動的に実行時間が変化
する命令を処理する第１処理ユニットと静的に実行時間
が決定する命令を処理する第２処理ユニットが互いに独
立して並列動作することを特徴とする。
に、本発明のデータ処理装置は、動的に実行時間が変化
する命令を処理する第１処理ユニットと静的に実行時間
が決定する命令を処理する第２処理ユニットが互いに独
立して並列動作することを特徴とする。
【０００９】また、前記第１処理ユニットは、前記動的
に実行時間が変化する命令を取り込みデコードする第１
制御部と、前記第１制御部から供給された命令を実行す
る第１実行部とを有し、前記第２処理ユニットは、前記
静的に実行時間が決定する命令を取り込みデコードする
第２制御部と、前記第２制御部から供給された命令を実
行する第２実行部とを有することを特徴とする。
に実行時間が変化する命令を取り込みデコードする第１
制御部と、前記第１制御部から供給された命令を実行す
る第１実行部とを有し、前記第２処理ユニットは、前記
静的に実行時間が決定する命令を取り込みデコードする
第２制御部と、前記第２制御部から供給された命令を実
行する第２実行部とを有することを特徴とする。
【００１０】また、前記第１処理ユニットと第２処理ユ
ニットで共有されるデータ記憶手段を有し、前記データ
記憶手段にデータを書き込むことで前記動的に実行時間
が変化する命令と前記静的に実行時間が決定する命令と
の間の依存関係を伝達することを特徴とする。
ニットで共有されるデータ記憶手段を有し、前記データ
記憶手段にデータを書き込むことで前記動的に実行時間
が変化する命令と前記静的に実行時間が決定する命令と
の間の依存関係を伝達することを特徴とする。
【００１１】また、前記第１処理ユニットは第１データ
記憶手段を有し、前記第２処理ユニットは第２データ記
憶手段を有し、前記第１記憶手段と前記第２記憶手段と
の間でデータ転送を行うことで前記動的に実行時間が変
化する命令と前記静的に実行時間が決定する命令との間
の依存関係を伝達することを特徴とする。
記憶手段を有し、前記第２処理ユニットは第２データ記
憶手段を有し、前記第１記憶手段と前記第２記憶手段と
の間でデータ転送を行うことで前記動的に実行時間が変
化する命令と前記静的に実行時間が決定する命令との間
の依存関係を伝達することを特徴とする。
【００１２】また、前記第２処理ユニットは複数存在し
てそれぞれ独立に並列動作し、前記第１処理ユニットは
第１データ記憶手段を有し、前記複数の第２処理ユニッ
トのそれぞれは第２記憶手段を有し、前記第１記憶手段
と前記第２記憶手段との間でデータ転送を行うことで前
記動的に実行時間が変化する命令と前記静的に実行時間
が決定する命令との間の依存関係を伝達することを特徴
とする。
てそれぞれ独立に並列動作し、前記第１処理ユニットは
第１データ記憶手段を有し、前記複数の第２処理ユニッ
トのそれぞれは第２記憶手段を有し、前記第１記憶手段
と前記第２記憶手段との間でデータ転送を行うことで前
記動的に実行時間が変化する命令と前記静的に実行時間
が決定する命令との間の依存関係を伝達することを特徴
とする。
【００１３】ここで、前記第１制御部あるいは第２制御
部の内容を書き換える書換手段をさらに有することが好
適である。また、前記動的に実行時間が変化する命令は
メモリアクセス命令であり、前記静的に実行時間が決定
する命令は演算命令であることが好適である。
部の内容を書き換える書換手段をさらに有することが好
適である。また、前記動的に実行時間が変化する命令は
メモリアクセス命令であり、前記静的に実行時間が決定
する命令は演算命令であることが好適である。
【００１４】このように、本発明では、メモリアクセス
命令等のように動的に実行時間が変化する命令と演算命
令等のように静的に実行時間が決定する命令とを分離
し、それぞれを別の処理ユニットで独立に実行する。図
１には、本発明の概念が示されており、動的に実行時間
が変化する命令としてＬｏａｄを例示し、静的に実行時
間が決定する命令としてＡｄｄ、Ｓｕｂ、Ｍｕｌ、Ｄｉ
ｖを例示して、両者を互いに分離し、並列して処理する
ことを表している。これにより、動的に実行時間が変化
する命令と依存関係にない命令は確実に並列実行でき、
効率良いスケジューリングを行うコンパイラ技術を容易
化することができる。また、静的に実行時間が決定する
命令はソフトウェアでスケジューリングすることで、命
令実行時の命令依存解析を不要とし、回路構成を簡易化
して動作周波数の低下を防ぐことができる。さらに、静
的に実行時間が決定する命令に関しては、ソフトウェア
で命令依存解析を行うため、再設計時の処理ユニットの
追加や削除にも容易に対応することができる。
命令等のように動的に実行時間が変化する命令と演算命
令等のように静的に実行時間が決定する命令とを分離
し、それぞれを別の処理ユニットで独立に実行する。図
１には、本発明の概念が示されており、動的に実行時間
が変化する命令としてＬｏａｄを例示し、静的に実行時
間が決定する命令としてＡｄｄ、Ｓｕｂ、Ｍｕｌ、Ｄｉ
ｖを例示して、両者を互いに分離し、並列して処理する
ことを表している。これにより、動的に実行時間が変化
する命令と依存関係にない命令は確実に並列実行でき、
効率良いスケジューリングを行うコンパイラ技術を容易
化することができる。また、静的に実行時間が決定する
命令はソフトウェアでスケジューリングすることで、命
令実行時の命令依存解析を不要とし、回路構成を簡易化
して動作周波数の低下を防ぐことができる。さらに、静
的に実行時間が決定する命令に関しては、ソフトウェア
で命令依存解析を行うため、再設計時の処理ユニットの
追加や削除にも容易に対応することができる。
【００１５】動的に実行時間が変化する命令を処理する
第１処理ユニットと静的に実行時間が決定する命令を処
理する第２処理ユニットはそれぞれ制御部（プログラム
制御部）を有し、それぞれの命令を取り込み、デコード
してそれぞれの実行部に命令を供給し、独立して並列処
理する。静的な実行時間で決定する命令が動的に実行時
間が変化する命令の実行結果を利用する場合等には、共
有の、あるいは個別のデータ記憶手段が用いられる。す
なわち、第１処理ユニットの実行結果をデータ記憶手段
に記憶させ、第２処理ユニットがこの結果を読み出すこ
とで、両者の依存関係に応じた処理を実行し同期を保証
する。第１処理ユニット及び第２処理ユニットはそれぞ
れ制御部を有しており、これらの内容を互いに書換可能
とすることで、いずれかの処理ユニットで他の処理ユニ
ットの実行を管理、あるいは制御することも可能とな
る。
第１処理ユニットと静的に実行時間が決定する命令を処
理する第２処理ユニットはそれぞれ制御部（プログラム
制御部）を有し、それぞれの命令を取り込み、デコード
してそれぞれの実行部に命令を供給し、独立して並列処
理する。静的な実行時間で決定する命令が動的に実行時
間が変化する命令の実行結果を利用する場合等には、共
有の、あるいは個別のデータ記憶手段が用いられる。す
なわち、第１処理ユニットの実行結果をデータ記憶手段
に記憶させ、第２処理ユニットがこの結果を読み出すこ
とで、両者の依存関係に応じた処理を実行し同期を保証
する。第１処理ユニット及び第２処理ユニットはそれぞ
れ制御部を有しており、これらの内容を互いに書換可能
とすることで、いずれかの処理ユニットで他の処理ユニ
ットの実行を管理、あるいは制御することも可能とな
る。
【００１６】
【発明の実施の形態】以下、図面に基づき本発明の実施
形態について説明する。
形態について説明する。
【００１７】図２には、本実施形態の構成図が示されて
いる。第１処理ユニット１０、第２処理ユニット２０及
び外部メモリ１４が設けられている。第１処理ユニット
１０は、プログラムカウンタ（ＰＣ）を有するプログラ
ム制御部１０ａ、ロード／ストア（Ｌ／Ｓ）ユニット１
０ｂ、及びレジスタ１２を有する。プログラム制御部１
０ａは、ＰＣに加え、命令フェッチ部及び命令デコード
部を有しており、コンパイル時にロード命令あるいはス
トア命令などのメモリアクセス命令をフェッチしてデコ
ードし、ロード／ストアユニット１０ｂに供給する。ロ
ード／ストアユニット１０ｂは、命令デコード部から与
えられた命令に従ってアドレスを計算するアドレス計算
部、アドレス計算部で計算されたアドレスに従って外部
メモリ１４へアクセスするメモリアクセス部、外部メモ
リ１４からロードされたデータをレジスタ１２に書き込
むレジスタ書き込み部を有しており、これらによりプロ
グラム制御部１０ａから供給されたロード命令あるいは
ストア命令を実行する。一方、第２処理ユニット２０
は、ＰＣを有するプログラム制御部２０ａ、演算ユニッ
ト２０ｂ、２０ｃ及びレジスタ１２を有する。プログラ
ム制御部２０ａもプログラム制御部１０ａと同様に命令
フェッチ部及び命令デコード部を有し、ＡｄｄやＳｕ
ｂ、Ｍｕｌ等の演算命令をフェッチしてデコードし、演
算命令毎に演算ユニット２０ｂ、２０ｃに供給する。演
算ユニット２０ｂ、２０ｃはそれぞれ所定の演算を実行
し（例えば演算ユニット２０ｂはＡｄｄ、演算ユニット
２０ｃはＳｕｂ）、演算結果をレジスタ１２に書き込
む。演算ユニット２０ｂ、２０ｃは並列動作可能であ
り、プログラム制御部２０ａはこれらの演算処理ユニッ
ト２０ｂ、２０ｃに対して並列に演算命令を発行する。
レジスタ１２は、第１処理ユニット１０及び第２処理ユ
ニット２０に共通のレジスタであり、第１処理ユニット
の処理結果、すなわち外部メモリ１４からロードされた
データを第２処理ユニット２０に供給し、あるいは第２
処理ユニット２０で得られた演算結果を第１処理ユニッ
ト１０に供給する。
いる。第１処理ユニット１０、第２処理ユニット２０及
び外部メモリ１４が設けられている。第１処理ユニット
１０は、プログラムカウンタ（ＰＣ）を有するプログラ
ム制御部１０ａ、ロード／ストア（Ｌ／Ｓ）ユニット１
０ｂ、及びレジスタ１２を有する。プログラム制御部１
０ａは、ＰＣに加え、命令フェッチ部及び命令デコード
部を有しており、コンパイル時にロード命令あるいはス
トア命令などのメモリアクセス命令をフェッチしてデコ
ードし、ロード／ストアユニット１０ｂに供給する。ロ
ード／ストアユニット１０ｂは、命令デコード部から与
えられた命令に従ってアドレスを計算するアドレス計算
部、アドレス計算部で計算されたアドレスに従って外部
メモリ１４へアクセスするメモリアクセス部、外部メモ
リ１４からロードされたデータをレジスタ１２に書き込
むレジスタ書き込み部を有しており、これらによりプロ
グラム制御部１０ａから供給されたロード命令あるいは
ストア命令を実行する。一方、第２処理ユニット２０
は、ＰＣを有するプログラム制御部２０ａ、演算ユニッ
ト２０ｂ、２０ｃ及びレジスタ１２を有する。プログラ
ム制御部２０ａもプログラム制御部１０ａと同様に命令
フェッチ部及び命令デコード部を有し、ＡｄｄやＳｕ
ｂ、Ｍｕｌ等の演算命令をフェッチしてデコードし、演
算命令毎に演算ユニット２０ｂ、２０ｃに供給する。演
算ユニット２０ｂ、２０ｃはそれぞれ所定の演算を実行
し（例えば演算ユニット２０ｂはＡｄｄ、演算ユニット
２０ｃはＳｕｂ）、演算結果をレジスタ１２に書き込
む。演算ユニット２０ｂ、２０ｃは並列動作可能であ
り、プログラム制御部２０ａはこれらの演算処理ユニッ
ト２０ｂ、２０ｃに対して並列に演算命令を発行する。
レジスタ１２は、第１処理ユニット１０及び第２処理ユ
ニット２０に共通のレジスタであり、第１処理ユニット
の処理結果、すなわち外部メモリ１４からロードされた
データを第２処理ユニット２０に供給し、あるいは第２
処理ユニット２０で得られた演算結果を第１処理ユニッ
ト１０に供給する。
【００１８】このように、本実施形態では、第１処理ユ
ニット１０及び第２処理ユニット２０がそれぞれプログ
ラム制御部と実行部を有しているため、プログラムのコ
ンパイル時にメモリアクセス命令と演算命令を分離し、
動的に実行時間が変化するロード命令やストア命令等の
メモリアクセス命令は第１処理部１０に供給して実行
し、静的に実行時間が決定するＡｄｄ命令やＳｕｂ命令
等の演算命令は第２処理ユニット２０に供給して実行す
ることで、両者を独立、非同期に実行することができ
る。したがって、動的に変化するメモリアクセス時間に
影響されることなく、演算命令を並列実行することがで
きる。
ニット１０及び第２処理ユニット２０がそれぞれプログ
ラム制御部と実行部を有しているため、プログラムのコ
ンパイル時にメモリアクセス命令と演算命令を分離し、
動的に実行時間が変化するロード命令やストア命令等の
メモリアクセス命令は第１処理部１０に供給して実行
し、静的に実行時間が決定するＡｄｄ命令やＳｕｂ命令
等の演算命令は第２処理ユニット２０に供給して実行す
ることで、両者を独立、非同期に実行することができ
る。したがって、動的に変化するメモリアクセス時間に
影響されることなく、演算命令を並列実行することがで
きる。
【００１９】そして、メモリアクセス命令と演算命令に
依存関係がある場合、例えばある演算を行い、その演算
結果を利用してさらに他の演算を行う場合には、両処理
ユニットで共有するレジスタ１２にデータを書き込んで
処理ユニット間でデータの受け渡しを行うことにより、
両命令の同期を確保することができる。
依存関係がある場合、例えばある演算を行い、その演算
結果を利用してさらに他の演算を行う場合には、両処理
ユニットで共有するレジスタ１２にデータを書き込んで
処理ユニット間でデータの受け渡しを行うことにより、
両命令の同期を確保することができる。
【００２０】図３には、他の実施形態の構成が示されて
いる。図２と異なる点は、第１処理ユニット１０及び第
２処理ユニット２０がそれぞれ固有のレジスタを有する
点である。すなわち、第１処理ユニット１０は、プログ
ラム制御部１０ａ、Ｌ／Ｓユニット１０ｂ及びレジスタ
１０ｃを有し、第２処理ユニット２０はプログラム制御
部２０ａ、演算ユニット２０ｂ、２０ｃ及びレジスタ２
０ｄを有する。
いる。図２と異なる点は、第１処理ユニット１０及び第
２処理ユニット２０がそれぞれ固有のレジスタを有する
点である。すなわち、第１処理ユニット１０は、プログ
ラム制御部１０ａ、Ｌ／Ｓユニット１０ｂ及びレジスタ
１０ｃを有し、第２処理ユニット２０はプログラム制御
部２０ａ、演算ユニット２０ｂ、２０ｃ及びレジスタ２
０ｄを有する。
【００２１】第１処理ユニット１０及び第２処理ユニッ
ト２０での処理は図２の場合と同様であり、第１処理ユ
ニット１０ではメモリアクセス命令を取り込み、デコー
ドして外部メモリ１４にアクセスし、第２処理ユニット
２０では演算命令を取り込み、デコードして各種演算を
並列に実行することで、メモリアクセス命令と演算命令
を非同期に並列実行する。
ト２０での処理は図２の場合と同様であり、第１処理ユ
ニット１０ではメモリアクセス命令を取り込み、デコー
ドして外部メモリ１４にアクセスし、第２処理ユニット
２０では演算命令を取り込み、デコードして各種演算を
並列に実行することで、メモリアクセス命令と演算命令
を非同期に並列実行する。
【００２２】そして、メモリアクセス命令と演算命令の
間に依存関係が存在する場合には、それぞれの処理ユニ
ットに設けられているレジスタ１０ｃ、２０ｄを用いて
データの受け渡しを行う。例えば、外部メモリ１４から
ロードしたデータはレジスタ１０ｃに書き込まれ、さら
にデータ受渡手段（図示せず）によりレジスタ２０ｄに
書き込まれる。第２処理ユニット２０の演算ユニット２
０ｂ（あるいは２０ｃ）は、レジスタ２０ｄに書き込ま
れたこのデータを読み出して演算を行うことで、両命令
の同期を確保できる。もちろん、この逆も可能であり、
演算ユニット２０ｂ（あるいは２０ｃ）で演算された結
果はレジスタ２０ｄに書き込まれ、さらにデータ受渡手
段によりレジスタ１０ｃに書き込まれる。第１処理ユニ
ット１０のＬ／Ｓユニット１０ｂは、レジスタ１０ｃに
書き込まれたデータをストア命令に従って外部メモリ１
４に記憶することで、両命令の依存関係を確実に実行で
きる。
間に依存関係が存在する場合には、それぞれの処理ユニ
ットに設けられているレジスタ１０ｃ、２０ｄを用いて
データの受け渡しを行う。例えば、外部メモリ１４から
ロードしたデータはレジスタ１０ｃに書き込まれ、さら
にデータ受渡手段（図示せず）によりレジスタ２０ｄに
書き込まれる。第２処理ユニット２０の演算ユニット２
０ｂ（あるいは２０ｃ）は、レジスタ２０ｄに書き込ま
れたこのデータを読み出して演算を行うことで、両命令
の同期を確保できる。もちろん、この逆も可能であり、
演算ユニット２０ｂ（あるいは２０ｃ）で演算された結
果はレジスタ２０ｄに書き込まれ、さらにデータ受渡手
段によりレジスタ１０ｃに書き込まれる。第１処理ユニ
ット１０のＬ／Ｓユニット１０ｂは、レジスタ１０ｃに
書き込まれたデータをストア命令に従って外部メモリ１
４に記憶することで、両命令の依存関係を確実に実行で
きる。
【００２３】図４には、さらに他の実施形態の構成が示
されている。図３と異なる点は、第２処理ユニットがユ
ニット２２、２４、２６と複数個設けられ、これらが相
互結合網３０により相互に接続されるとともに第１処理
ユニット１０にも接続されている点である。複数の第２
処理ユニット２２、２４、２６のそれぞれは、図３と同
様にプログラム制御部２２ａ、２４ａ、２６ａを有し、
また、それぞれ演算ユニット２２ｂ、２４ｂ、２６ｂと
レジスタ２２ｃ、２４ｃ、２６ｃを有している。各処理
ユニットの処理は図３と同様であり、第１処理ユニット
１０ではメモリアクセス命令を保持、デコードして外部
メモリ１４にアクセスし、第２処理ユニット２２、２
４、２６ではそれぞれ演算命令を保持、デコードして各
種演算を並列に実行することで、メモリアクセス命令と
演算命令を非同期に並列実行する。
されている。図３と異なる点は、第２処理ユニットがユ
ニット２２、２４、２６と複数個設けられ、これらが相
互結合網３０により相互に接続されるとともに第１処理
ユニット１０にも接続されている点である。複数の第２
処理ユニット２２、２４、２６のそれぞれは、図３と同
様にプログラム制御部２２ａ、２４ａ、２６ａを有し、
また、それぞれ演算ユニット２２ｂ、２４ｂ、２６ｂと
レジスタ２２ｃ、２４ｃ、２６ｃを有している。各処理
ユニットの処理は図３と同様であり、第１処理ユニット
１０ではメモリアクセス命令を保持、デコードして外部
メモリ１４にアクセスし、第２処理ユニット２２、２
４、２６ではそれぞれ演算命令を保持、デコードして各
種演算を並列に実行することで、メモリアクセス命令と
演算命令を非同期に並列実行する。
【００２４】そして、メモリアクセス命令と演算命令の
間に依存関係が存在する場合には、それぞれの処理ユニ
ットに設けられているレジスタ１０ｃ、２２ｃ、２４
ｃ、２６ｄを用いてデータの受け渡しを行う。
間に依存関係が存在する場合には、それぞれの処理ユニ
ットに設けられているレジスタ１０ｃ、２２ｃ、２４
ｃ、２６ｄを用いてデータの受け渡しを行う。
【００２５】この実施形態では、演算命令を行う第２処
理ユニットがそれぞれ独立して非同期に処理を行うた
め、より複雑な命令に対しても柔軟に対応することがで
き、メモリアクセス命令と演算命令との間に依存関係が
存在する場合にも、複数のレジスタ２２ｃ、２４ｃ、２
６ｃを用いたデータの受け渡しにより容易に対応するこ
とができる。
理ユニットがそれぞれ独立して非同期に処理を行うた
め、より複雑な命令に対しても柔軟に対応することがで
き、メモリアクセス命令と演算命令との間に依存関係が
存在する場合にも、複数のレジスタ２２ｃ、２４ｃ、２
６ｃを用いたデータの受け渡しにより容易に対応するこ
とができる。
【００２６】なお、この実施形態において、例えば第１
処理ユニット１０内のプログラム制御部１０ａが、相互
結合網３０を介して第２処理ユニット２２，２４、２６
内の各プログラム制御部２２ａ、２４ａ、２６ａのＰＣ
の内容を書き換えるように制御することも可能である。
例えば、第１処理ユニット１０で実行されるロード命令
でロードしたデータに基づいて第２処理ユニット２４で
演算を実行する依存関係が存在する場合において、ロー
ド命令に一定時間以上要してしまう場合には、プログラ
ム制御部１０ａはプログラム制御部２４ａにアクセスし
てＰＣの内容を書き換え、当該演算の順序を変更するこ
とで、処理の効率化を図ることができる。
処理ユニット１０内のプログラム制御部１０ａが、相互
結合網３０を介して第２処理ユニット２２，２４、２６
内の各プログラム制御部２２ａ、２４ａ、２６ａのＰＣ
の内容を書き換えるように制御することも可能である。
例えば、第１処理ユニット１０で実行されるロード命令
でロードしたデータに基づいて第２処理ユニット２４で
演算を実行する依存関係が存在する場合において、ロー
ド命令に一定時間以上要してしまう場合には、プログラ
ム制御部１０ａはプログラム制御部２４ａにアクセスし
てＰＣの内容を書き換え、当該演算の順序を変更するこ
とで、処理の効率化を図ることができる。
【００２７】以上、本発明の実施形態について説明した
が、本発明の技術思想の範囲内で種種の変形使用が可能
である。例えば、第１処理ユニットは１個に限定される
ことなく、必要に応じて２個以上設けることも可能であ
り、この場合、各第１処理ユニットにプログラム制御部
と実行部（Ｌ／Ｓユニット）を設ければよい。また、第
２処理ユニット内の演算ユニットも任意の数だけ設ける
ことができる。
が、本発明の技術思想の範囲内で種種の変形使用が可能
である。例えば、第１処理ユニットは１個に限定される
ことなく、必要に応じて２個以上設けることも可能であ
り、この場合、各第１処理ユニットにプログラム制御部
と実行部（Ｌ／Ｓユニット）を設ければよい。また、第
２処理ユニット内の演算ユニットも任意の数だけ設ける
ことができる。
【００２８】さらに、本実施形態では、動的に実行時間
が変化する命令としてメモリアクセス命令、静的に実行
時間が決定する命令として演算命令を用いたが、他の命
令をこれに準じて分離することができる。本発明の本質
は、実行時間が変化し得る命令と実行時間が固定した命
令とをコンパイル時に分離して非同期に実行することで
あり、命令の性質に応じて適宜分離し、非同期に実行す
ればよい。
が変化する命令としてメモリアクセス命令、静的に実行
時間が決定する命令として演算命令を用いたが、他の命
令をこれに準じて分離することができる。本発明の本質
は、実行時間が変化し得る命令と実行時間が固定した命
令とをコンパイル時に分離して非同期に実行することで
あり、命令の性質に応じて適宜分離し、非同期に実行す
ればよい。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
データの並列処理において、コンパイラ技術を容易なも
のとするとともに回路構成を簡易化し、かつ、処理ユニ
ットの追加や削除にも対応することができる。
データの並列処理において、コンパイラ技術を容易なも
のとするとともに回路構成を簡易化し、かつ、処理ユニ
ットの追加や削除にも対応することができる。
【図１】 本発明の概念説明図である。
【図２】 実施形態の構成図である。
【図３】 他の実施形態の構成図である。
【図４】 さらに他の実施形態の構成図である。
【図５】 スーパースカラ方式の概念図である。
【図６】 ＶＬＩＷ方式の概念図である。
１０ 第１処理ユニット、１４ 外部メモリ、２０〜２
６ 第２処理ユニット。
６ 第２処理ユニット。
Claims (7)
- 【請求項１】 データ処理装置であって、 動的に実行時間が変化する命令を処理する第１処理ユニ
ットと静的に実行時間が決定する命令を処理する第２処
理ユニットが互いに独立して並列動作することを特徴と
するデータ処理装置。 - 【請求項２】 請求項１記載の装置において、 前記第１処理ユニットは、 前記動的に実行時間が変化する命令を取り込みデコード
する第１制御部と、 前記第１制御部から供給された命令を実行する第１実行
部と、 を有し、前記第２処理ユニットは、 前記静的に実行時間が決定する命令を取り込みデコード
する第２制御部と、 前記第２制御部から供給された命令を実行する第２実行
部と、 を有することを特徴とするデータ処理装置。 - 【請求項３】 請求項２記載の装置において、 前記第１処理ユニットと第２処理ユニットで共有される
データ記憶手段を有し、前記データ記憶手段にデータを
書き込むことで前記動的に実行時間が変化する命令と前
記静的に実行時間が決定する命令との間の依存関係を伝
達することを特徴とするデータ処理装置。 - 【請求項４】 請求項２記載の装置において、 前記第１処理ユニットは第１データ記憶手段を有し、 前記第２処理ユニットは第２データ記憶手段を有し、 前記第１記憶手段と前記第２記憶手段との間でデータ転
送を行うことで前記動的に実行時間が変化する命令と前
記静的に実行時間が決定する命令との間の依存関係を伝
達することを特徴とするデータ処理装置。 - 【請求項５】 請求項２記載の装置において、 前記第２処理ユニットは複数存在してそれぞれ独立に並
列動作し、 前記第１処理ユニットは第１データ記憶手段を有し、 前記複数の第２処理ユニットのそれぞれは第２記憶手段
を有し、 前記第１記憶手段と前記第２記憶手段との間でデータ転
送を行うことで前記動的に実行時間が変化する命令と前
記静的に実行時間が決定する命令との間の依存関係を伝
達することを特徴とするデータ処理装置。 - 【請求項６】 請求項５記載の装置において、さらに、 前記第１制御部あるいは第２制御部の内容を書き換える
書換手段を有することを特徴とするデータ処理装置。 - 【請求項７】 請求項１〜６のいずれかに記載の装置に
おいて、 前記動的に実行時間が変化する命令はメモリアクセス命
令であり、前記静的に実行時間が決定する命令は演算命
令であることを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26336699A JP2001092663A (ja) | 1999-09-17 | 1999-09-17 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26336699A JP2001092663A (ja) | 1999-09-17 | 1999-09-17 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001092663A true JP2001092663A (ja) | 2001-04-06 |
Family
ID=17388500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26336699A Pending JP2001092663A (ja) | 1999-09-17 | 1999-09-17 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001092663A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003091415A (ja) * | 2001-09-17 | 2003-03-28 | Sanyo Electric Co Ltd | データ処理方法と装置およびデータ変換方法 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0520283A (ja) * | 1991-07-11 | 1993-01-29 | Mitsubishi Electric Corp | 並列データ処理装置 |
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| JPH0721155A (ja) * | 1993-07-02 | 1995-01-24 | Sony Corp | 中央演算処理装置 |
| JPH0869377A (ja) * | 1994-05-10 | 1996-03-12 | Sgs Thomson Microelectron Sa | コプロセッサを使用するための電子回路及び方法 |
| JPH08180030A (ja) * | 1994-12-26 | 1996-07-12 | Mitsubishi Electric Corp | 複合計算機システムのメモリ装置 |
| JPH09212358A (ja) * | 1996-01-31 | 1997-08-15 | Hitachi Ltd | データ処理装置及びマイクロプロセッサ |
| JPH11154144A (ja) * | 1997-09-05 | 1999-06-08 | Motorola Inc | プロセッサをコプロセッサにインタフェースするための方法および装置 |
-
1999
- 1999-09-17 JP JP26336699A patent/JP2001092663A/ja active Pending
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