JP2001077216A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 電極における角部での電界集中を緩和させ、
十分な耐圧を確保することができるように絶縁耐性の向
上した中間絶縁膜を有する半導体装置及びそれに関する
製造方法を提供する。 【解決手段】 半導体基板１上にゲート絶縁膜２を介し
て多結晶シリコン膜５’を堆積し、選択的に形成された
マスク材料を用いてを多結晶シリコンを異方性エッチン
グしてフローティングゲート電極５を形成する。フロー
ティングゲート電極５上面及び側面に中間絶縁膜７を形
成し、エッチバックしてサイドウオール絶縁膜７’を残
す。フローティングゲート電極５全面に中間絶縁膜９を
形成し、コントロールゲート電極８を形成する。
十分な耐圧を確保することができるように絶縁耐性の向
上した中間絶縁膜を有する半導体装置及びそれに関する
製造方法を提供する。 【解決手段】 半導体基板１上にゲート絶縁膜２を介し
て多結晶シリコン膜５’を堆積し、選択的に形成された
マスク材料を用いてを多結晶シリコンを異方性エッチン
グしてフローティングゲート電極５を形成する。フロー
ティングゲート電極５上面及び側面に中間絶縁膜７を形
成し、エッチバックしてサイドウオール絶縁膜７’を残
す。フローティングゲート電極５全面に中間絶縁膜９を
形成し、コントロールゲート電極８を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置等のような二層ゲート電極構造を有する半導体装
置の製造工程におけるゲート電極部の形成工程及び当該
製造工程により製造された半導体装置に関する。
憶装置等のような二層ゲート電極構造を有する半導体装
置の製造工程におけるゲート電極部の形成工程及び当該
製造工程により製造された半導体装置に関する。
【０００２】
【従来の技術】不揮発性半導体記憶装置には種々ある
が、その中でもフラッシュメモリに代表されるフローテ
ィングゲート電極とコントロールゲート電極の２層ゲー
ト電極構造を有するものは広く使用されている。
が、その中でもフラッシュメモリに代表されるフローテ
ィングゲート電極とコントロールゲート電極の２層ゲー
ト電極構造を有するものは広く使用されている。
【０００３】図１０から図１２は、かかる不揮発性半導
体記憶装置における従来の製造工程を示す工程断面図で
あり、特にフローティングゲート電極部における素子分
離用選択酸化膜（ＬＯＣＯＳ膜―LOCal Oxidation of S
ilicon）部を拡大して示したものである。図１０から図
１２において、１は半導体基板を、２はゲート絶縁膜
を、３はフィールド酸化膜（ＬＯＣＯＳ膜）を、それぞ
れ示す。
体記憶装置における従来の製造工程を示す工程断面図で
あり、特にフローティングゲート電極部における素子分
離用選択酸化膜（ＬＯＣＯＳ膜―LOCal Oxidation of S
ilicon）部を拡大して示したものである。図１０から図
１２において、１は半導体基板を、２はゲート絶縁膜
を、３はフィールド酸化膜（ＬＯＣＯＳ膜）を、それぞ
れ示す。
【０００４】かかる製造方法について簡単に説明する
と、まず、図１０に示すように半導体基板１上にフィー
ルド酸化膜３を形成し、メモリセル形成領域４にゲート
絶縁膜２を形成する。
と、まず、図１０に示すように半導体基板１上にフィー
ルド酸化膜３を形成し、メモリセル形成領域４にゲート
絶縁膜２を形成する。
【０００５】次に、ゲート絶縁膜２上に不純物を含む多
結晶シリコン膜５’を堆積し、図１１に示すようにフォ
トレジスト６をマスクとしてエッチングすることにより
フローティングゲート電極５を形成する。かかるエッチ
ングは通常行われているような異方性エッチングで行
い、フローティングゲート電極５の断面形状はほぼ垂直
に切り立つように形成される。
結晶シリコン膜５’を堆積し、図１１に示すようにフォ
トレジスト６をマスクとしてエッチングすることにより
フローティングゲート電極５を形成する。かかるエッチ
ングは通常行われているような異方性エッチングで行
い、フローティングゲート電極５の断面形状はほぼ垂直
に切り立つように形成される。
【０００６】そして、図１２に示すように、フローティ
ングゲート電極５の上面及び側面に中間絶縁膜７を形成
し、さらに不純物を含む多結晶シリコン膜からなるコン
トロールゲート８を形成する。以上のような工程によっ
て、二層ゲート電極を形成していた。
ングゲート電極５の上面及び側面に中間絶縁膜７を形成
し、さらに不純物を含む多結晶シリコン膜からなるコン
トロールゲート８を形成する。以上のような工程によっ
て、二層ゲート電極を形成していた。
【０００７】
【発明が解決しようとする課題】しかしながら上述した
ような従来の製造方法では、フローティングゲート電極
５の側面形状がほぼ垂直に切り立つように形成されるの
で、図１２からも明らかなようにフローティングゲート
電極の角部はほぼ直角となり、フローティングゲート電
極５とコントロールゲート電極８とで挟まれた中間絶縁
膜７にも鋭い角部が生じてしまう。記憶装置の動作中に
は、フローティングゲート電極５とコントロールゲート
電極８の間の電位差によって、かかる角部で電界集中が
起こりやすく、中間絶縁膜７の耐圧を十二分に確保する
ことができない。したがって、二層ゲート電極として長
期にわたる信頼性を確保できないという問題点を有して
いた。
ような従来の製造方法では、フローティングゲート電極
５の側面形状がほぼ垂直に切り立つように形成されるの
で、図１２からも明らかなようにフローティングゲート
電極の角部はほぼ直角となり、フローティングゲート電
極５とコントロールゲート電極８とで挟まれた中間絶縁
膜７にも鋭い角部が生じてしまう。記憶装置の動作中に
は、フローティングゲート電極５とコントロールゲート
電極８の間の電位差によって、かかる角部で電界集中が
起こりやすく、中間絶縁膜７の耐圧を十二分に確保する
ことができない。したがって、二層ゲート電極として長
期にわたる信頼性を確保できないという問題点を有して
いた。
【０００８】さらに、フローティングゲート電極５を形
成するための異方性エッチング条件、及びそのバラツキ
の程度等によってフローティングゲート電極５自体の断
面形状が変化するので、それに伴なって当該角部の形状
の鋭さも変化する。したがって、中間絶縁膜７の耐圧が
一定せず、信頼性にバラツキが生じているという問題点
もあった。
成するための異方性エッチング条件、及びそのバラツキ
の程度等によってフローティングゲート電極５自体の断
面形状が変化するので、それに伴なって当該角部の形状
の鋭さも変化する。したがって、中間絶縁膜７の耐圧が
一定せず、信頼性にバラツキが生じているという問題点
もあった。
【０００９】本発明は、上記従来の問題点を解決するも
のであり、フローティングゲート電極における角部での
電界集中を緩和させ、十分な耐圧を確保することができ
るように絶縁耐性の向上した中間絶縁膜を有する半導体
装置及びそれに関する製造方法を提供することを目的と
する。
のであり、フローティングゲート電極における角部での
電界集中を緩和させ、十分な耐圧を確保することができ
るように絶縁耐性の向上した中間絶縁膜を有する半導体
装置及びそれに関する製造方法を提供することを目的と
する。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に本発明にかかる半導体装置は、半導体基板上に形成さ
れる第１の電極と、第１の電極の側面に形成されるサイ
ドウォール絶縁膜と、第１の電極の上面及びサイドウォ
ール絶縁膜の上面に形成される第２の絶縁膜と、第２の
絶縁膜を被覆して形成される第２の電極とを含み、サイ
ドウォール絶縁膜によって第１の電極の有する角部が緩
和され、第２の絶縁膜が鋭角を有する角部を有しないこ
とを特徴とする。
に本発明にかかる半導体装置は、半導体基板上に形成さ
れる第１の電極と、第１の電極の側面に形成されるサイ
ドウォール絶縁膜と、第１の電極の上面及びサイドウォ
ール絶縁膜の上面に形成される第２の絶縁膜と、第２の
絶縁膜を被覆して形成される第２の電極とを含み、サイ
ドウォール絶縁膜によって第１の電極の有する角部が緩
和され、第２の絶縁膜が鋭角を有する角部を有しないこ
とを特徴とする。
【００１１】かかる構成により、第１の電極の側面部に
生じる角部が緩和され、そこでの電界集中を緩和するこ
とができるので、その上に形成された絶縁膜である中間
絶縁膜の絶縁耐圧を向上させることが可能となる。
生じる角部が緩和され、そこでの電界集中を緩和するこ
とができるので、その上に形成された絶縁膜である中間
絶縁膜の絶縁耐圧を向上させることが可能となる。
【００１２】また、本発明にかかる半導体装置は、第１
の電極がフローティングゲート電極であり、第２の電極
がコントロールゲート電極であることが好ましい。不揮
発性半導体記憶装置にも適用できるからである。
の電極がフローティングゲート電極であり、第２の電極
がコントロールゲート電極であることが好ましい。不揮
発性半導体記憶装置にも適用できるからである。
【００１３】次に、上記目的を達成するために本発明に
かかる半導体装置の製造方法は、半導体基板上に第１の
電極を形成する工程と、第１の電極を覆って第１の絶縁
膜を形成する工程と、第１の電極の側面にサイドウォー
ル絶縁膜を残すように第１の絶縁膜を全面エッチングす
る工程と、第１の電極の上面及びサイドウォール絶縁膜
の上面に、第２の絶縁膜を形成する工程と、第２の絶縁
膜を被覆して第２の電極を形成する工程とを含むことを
特徴とする。
かかる半導体装置の製造方法は、半導体基板上に第１の
電極を形成する工程と、第１の電極を覆って第１の絶縁
膜を形成する工程と、第１の電極の側面にサイドウォー
ル絶縁膜を残すように第１の絶縁膜を全面エッチングす
る工程と、第１の電極の上面及びサイドウォール絶縁膜
の上面に、第２の絶縁膜を形成する工程と、第２の絶縁
膜を被覆して第２の電極を形成する工程とを含むことを
特徴とする。
【００１４】かかる構成により、第１の電極の側面部に
生じる角部が緩和され、そこでの電界集中を緩和するこ
とができるので、その上に形成された絶縁膜である中間
絶縁膜の絶縁耐圧を向上させることが可能となる。
生じる角部が緩和され、そこでの電界集中を緩和するこ
とができるので、その上に形成された絶縁膜である中間
絶縁膜の絶縁耐圧を向上させることが可能となる。
【００１５】上記目的を達成するために本発明にかかる
半導体装置の製造方法は、半導体基板上に導電性膜を形
成する工程と、導電性膜上に形成したパターン化された
マスク層をマスクとして、導電性膜を、その膜厚の中間
の厚さまで等方性的エッチングする工程と、等方性的エ
ッチングの後、マスク層をマスクとして異方性エッチン
グにより導電性膜を選択的に除去し、第１の電極を形成
する工程と、第１の電極表面に絶縁膜を形成する工程
と、絶縁膜上に第２の電極を形成する工程とを含むこと
を特徴とする。
半導体装置の製造方法は、半導体基板上に導電性膜を形
成する工程と、導電性膜上に形成したパターン化された
マスク層をマスクとして、導電性膜を、その膜厚の中間
の厚さまで等方性的エッチングする工程と、等方性的エ
ッチングの後、マスク層をマスクとして異方性エッチン
グにより導電性膜を選択的に除去し、第１の電極を形成
する工程と、第１の電極表面に絶縁膜を形成する工程
と、絶縁膜上に第２の電極を形成する工程とを含むこと
を特徴とする。
【００１６】かかる構成によっても、第１の電極の側面
部に生じる角部が緩和され、そこでの電界集中を緩和す
ることができるので、その上に形成された絶縁膜である
中間絶縁膜の絶縁耐圧を向上させることが可能となる。
部に生じる角部が緩和され、そこでの電界集中を緩和す
ることができるので、その上に形成された絶縁膜である
中間絶縁膜の絶縁耐圧を向上させることが可能となる。
【００１７】また、本発明にかかる半導体装置の製造方
法は、第１の電極がフローティングゲート電極であり、
第２の電極がコントロールゲート電極であることが好ま
しい。不揮発性半導体記憶装置にも適用できるからであ
る。
法は、第１の電極がフローティングゲート電極であり、
第２の電極がコントロールゲート電極であることが好ま
しい。不揮発性半導体記憶装置にも適用できるからであ
る。
【００１８】また、本発明にかかる半導体装置の製造方
法は、導電性膜の中間の膜厚が、導電性膜の膜厚の略１
／５以上略３／４以下であることが好ましい。かかる膜
厚の範囲外であれば、角部が生じ、電解集中を生じるお
それがあるからである。
法は、導電性膜の中間の膜厚が、導電性膜の膜厚の略１
／５以上略３／４以下であることが好ましい。かかる膜
厚の範囲外であれば、角部が生じ、電解集中を生じるお
それがあるからである。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら具体的に説明する。
て図面を参照しながら具体的に説明する。
【００２０】図１から図５は、本発明の実施の形態にか
かる半導体装置の製造方法を示す工程断面図である。図
１から図５に示すものは、従来の製造方法を示す図１０
から図１２と同じく、半導体記憶装置におけるフローテ
ィングゲート電極とコントロールゲート電極の一部分で
ある。
かる半導体装置の製造方法を示す工程断面図である。図
１から図５に示すものは、従来の製造方法を示す図１０
から図１２と同じく、半導体記憶装置におけるフローテ
ィングゲート電極とコントロールゲート電極の一部分で
ある。
【００２１】まず、図１に示すように、不純物が導入さ
れた半導体基板１上において、選択酸化によって形成さ
れたフィールド酸化膜３を形成し、素子形成領域４にゲ
ート絶縁膜２を形成する。そして不純物を含む導電性を
有する多結晶シリコン膜５’をＣＶＤ（Chemical Vapor
Deposition）法等で堆積する。
れた半導体基板１上において、選択酸化によって形成さ
れたフィールド酸化膜３を形成し、素子形成領域４にゲ
ート絶縁膜２を形成する。そして不純物を含む導電性を
有する多結晶シリコン膜５’をＣＶＤ（Chemical Vapor
Deposition）法等で堆積する。
【００２２】次に、図２に示すように、フォトレジスト
６をマスクとして異方性エッチングを行い、ほぼ垂直に
切り立っている断面を有するフローティングゲート電極
５を形成する。
６をマスクとして異方性エッチングを行い、ほぼ垂直に
切り立っている断面を有するフローティングゲート電極
５を形成する。
【００２３】そして図３に示すように、フォトレジスト
６を除去した後、シリコン酸化膜等の中間絶縁膜７を、
フローティングゲート電極５の上面及び側面にＣＶＤ法
等を用いて堆積する。その後、異方性エッチングによっ
てエッチバックを行うが、図４に示すようにフローティ
ングゲート電極５の側面にサイドウォール絶縁膜７’が
残るようにエッチバックを行う。この時、フローティン
グゲート電極５上面の絶縁膜７は完全に除去する必要が
ある。
６を除去した後、シリコン酸化膜等の中間絶縁膜７を、
フローティングゲート電極５の上面及び側面にＣＶＤ法
等を用いて堆積する。その後、異方性エッチングによっ
てエッチバックを行うが、図４に示すようにフローティ
ングゲート電極５の側面にサイドウォール絶縁膜７’が
残るようにエッチバックを行う。この時、フローティン
グゲート電極５上面の絶縁膜７は完全に除去する必要が
ある。
【００２４】次に図５に示すように、サイドウォール絶
縁膜７’上及びフローティングゲート電極５上にサイド
ウォール絶縁膜７’よりも厚さの薄い中間絶縁膜９をＣ
ＶＤ法等を用いて堆積し、さらにその上に不純物を含む
導電性多結晶シリコン膜からなるコントロールゲート電
極８を形成する。
縁膜７’上及びフローティングゲート電極５上にサイド
ウォール絶縁膜７’よりも厚さの薄い中間絶縁膜９をＣ
ＶＤ法等を用いて堆積し、さらにその上に不純物を含む
導電性多結晶シリコン膜からなるコントロールゲート電
極８を形成する。
【００２５】以上のような製造方法によると、フローテ
ィングゲート電極５の側面にサイドウォール絶縁膜７’
が残されているために、中間絶縁膜９に対してはフロー
ティングゲート電極５の角部が実質的になくなっている
状態となる。また、フローティングゲート電極５の側壁
部においては、サイドウォール絶縁膜７’の上部が曲線
形状となっていることから角部が緩和される。これによ
って中間絶縁膜９を形成する際に従来の製造方法に見ら
れるような角部は生じず、電界集中は従来の製造方法で
製造されるよりもかなり軽減され、中間絶縁膜９の耐圧
が向上する。なお、サイドウォール絶縁膜７’の厚さは
中間絶縁膜９よりも厚いことが好ましいが、中間絶縁膜
９の厚さの約１０倍程度までの厚さであれば、鋭角を有
する角部を形成することなく十分に効果が発揮される。
ィングゲート電極５の側面にサイドウォール絶縁膜７’
が残されているために、中間絶縁膜９に対してはフロー
ティングゲート電極５の角部が実質的になくなっている
状態となる。また、フローティングゲート電極５の側壁
部においては、サイドウォール絶縁膜７’の上部が曲線
形状となっていることから角部が緩和される。これによ
って中間絶縁膜９を形成する際に従来の製造方法に見ら
れるような角部は生じず、電界集中は従来の製造方法で
製造されるよりもかなり軽減され、中間絶縁膜９の耐圧
が向上する。なお、サイドウォール絶縁膜７’の厚さは
中間絶縁膜９よりも厚いことが好ましいが、中間絶縁膜
９の厚さの約１０倍程度までの厚さであれば、鋭角を有
する角部を形成することなく十分に効果が発揮される。
【００２６】また、中間絶縁膜の耐圧を向上させるため
に、次のような製造方法を用いることもできる。図６か
ら図９は、本発明の他の実施例にかかる半導体装置の製
造方法を示す工程断面図である。
に、次のような製造方法を用いることもできる。図６か
ら図９は、本発明の他の実施例にかかる半導体装置の製
造方法を示す工程断面図である。
【００２７】まず、図６に示すように不純物が導入され
た半導体基板１上にフィールド酸化膜３を形成し、素子
形成領域４にゲート絶縁膜２を形成し、フローティング
ゲート電極５となる導電性多結晶シリコン膜５’を形成
し、さらにフォトレジスト６を形成する。
た半導体基板１上にフィールド酸化膜３を形成し、素子
形成領域４にゲート絶縁膜２を形成し、フローティング
ゲート電極５となる導電性多結晶シリコン膜５’を形成
し、さらにフォトレジスト６を形成する。
【００２８】次に図７に示すように、フォトレジスト６
をマスクとして多結晶シリコン膜５’の膜厚の約１／３
程度を等方性ドライエッチング又は等方性に近いドライ
エッチングで除去する。これによって、多結晶シリコン
膜５’のエッチング断面にアンダーカット１０が生じる
ことになる。
をマスクとして多結晶シリコン膜５’の膜厚の約１／３
程度を等方性ドライエッチング又は等方性に近いドライ
エッチングで除去する。これによって、多結晶シリコン
膜５’のエッチング断面にアンダーカット１０が生じる
ことになる。
【００２９】なお、かかる等方性ドライエッチング又は
等方性に近いドライエッチングは、多結晶シリコン膜
５’の膜厚の１／５から３／４程度まで行うことができ
る。また、多結晶シリコン膜５’の膜厚が１００〜３０
０ｎｍでその１／３程度をエッチングするとき、エッチ
ングガスとしてＳＦ6とＨＣｌを含む混合ガス、あるい
はＣＦ4とＯ2を含むガスでエッチングする場合には十数
秒から数１０秒でエッチングを完了することができ、エ
ッチングを多結晶シリコン膜５’の膜厚のどの程度まで
行うか充分に制御することが可能である。
等方性に近いドライエッチングは、多結晶シリコン膜
５’の膜厚の１／５から３／４程度まで行うことができ
る。また、多結晶シリコン膜５’の膜厚が１００〜３０
０ｎｍでその１／３程度をエッチングするとき、エッチ
ングガスとしてＳＦ6とＨＣｌを含む混合ガス、あるい
はＣＦ4とＯ2を含むガスでエッチングする場合には十数
秒から数１０秒でエッチングを完了することができ、エ
ッチングを多結晶シリコン膜５’の膜厚のどの程度まで
行うか充分に制御することが可能である。
【００３０】かかる等方性ドライエッチング又は等方性
に近いドライエッチングの後、引き続いて図８に示すよ
うに、多結晶シリコン膜５’のエッチングされていない
残り部分を異方性ドライエッチングによって除去する。
したがって、多結晶シリコン膜５’のエッチングされて
いない残り部分については、ほぼ垂直に切り立っている
断面を形成し、多結晶シリコン膜５’の上部にある角部
を面取りしたような断面形状を有するフローティングゲ
ート電極５を形成する。
に近いドライエッチングの後、引き続いて図８に示すよ
うに、多結晶シリコン膜５’のエッチングされていない
残り部分を異方性ドライエッチングによって除去する。
したがって、多結晶シリコン膜５’のエッチングされて
いない残り部分については、ほぼ垂直に切り立っている
断面を形成し、多結晶シリコン膜５’の上部にある角部
を面取りしたような断面形状を有するフローティングゲ
ート電極５を形成する。
【００３１】最後に図９に示すように、フォトレジスト
６を除去し、中間絶縁膜７をＣＶＤ法等を用いて形成す
ることで、導電性多結晶シリコンからなるコントロール
ゲート８を形成する。
６を除去し、中間絶縁膜７をＣＶＤ法等を用いて形成す
ることで、導電性多結晶シリコンからなるコントロール
ゲート８を形成する。
【００３２】以上の工程によって、図９のようにフロー
ティングゲート電極５の角部が緩和され、中間絶縁膜７
は鋭角を有する角部を形成することはない。したがっ
て、フローティングゲート電極５の角部における電界集
中を回避することができることから中間絶縁膜７の耐圧
が向上する。
ティングゲート電極５の角部が緩和され、中間絶縁膜７
は鋭角を有する角部を形成することはない。したがっ
て、フローティングゲート電極５の角部における電界集
中を回避することができることから中間絶縁膜７の耐圧
が向上する。
【００３３】なお、上述した本実施の形態の説明におい
ては、フローティングゲート電極とコントロールゲート
電極とを有する不揮発性半導体記憶装置の例について説
明したが、特にこれに限定されるものではなく、薄い絶
縁膜を介して形成される２層の積層構造電極を有する半
導体装置であって、絶縁膜の耐圧が問題になる場合であ
れば同様に適用することが可能である。
ては、フローティングゲート電極とコントロールゲート
電極とを有する不揮発性半導体記憶装置の例について説
明したが、特にこれに限定されるものではなく、薄い絶
縁膜を介して形成される２層の積層構造電極を有する半
導体装置であって、絶縁膜の耐圧が問題になる場合であ
れば同様に適用することが可能である。
【００３４】以上のように本実施の形態によれば、フロ
ーティングゲート側壁にサイドウォール絶縁膜を形成す
る、又は等方性エッチングと異方性エッチングを組み合
わせてエッチングを行うことにより、フローティングゲ
ートの側壁部における角の角度を直角から緩和させるこ
とができ、中間絶縁膜に対して十分な耐圧を確保するこ
とができる半導体装置を製造することが可能となる。
ーティングゲート側壁にサイドウォール絶縁膜を形成す
る、又は等方性エッチングと異方性エッチングを組み合
わせてエッチングを行うことにより、フローティングゲ
ートの側壁部における角の角度を直角から緩和させるこ
とができ、中間絶縁膜に対して十分な耐圧を確保するこ
とができる半導体装置を製造することが可能となる。
【００３５】
【発明の効果】以上のように本発明にかかる半導体装置
によれば、フローティングゲート側壁にサイドウォール
絶縁膜を形成する、又は等方性エッチングと異方性エッ
チングを組み合わせてエッチングを行うことにより、フ
ローティングゲートの側壁部における角の角度を直角か
ら緩和させることができ、中間絶縁膜に対して十分な耐
圧を確保することができる半導体装置を製造することが
可能となる。
によれば、フローティングゲート側壁にサイドウォール
絶縁膜を形成する、又は等方性エッチングと異方性エッ
チングを組み合わせてエッチングを行うことにより、フ
ローティングゲートの側壁部における角の角度を直角か
ら緩和させることができ、中間絶縁膜に対して十分な耐
圧を確保することができる半導体装置を製造することが
可能となる。
【図１】 本発明の実施の形態にかかる半導体記憶装置
の製造方法を示す工程断面図。
の製造方法を示す工程断面図。
【図２】 本発明の実施の形態にかかる半導体記憶装置
の製造方法を示す工程断面図。
の製造方法を示す工程断面図。
【図３】 本発明の実施の形態にかかる半導体記憶装置
の製造方法を示す工程断面図。
の製造方法を示す工程断面図。
【図４】 本発明の実施の形態にかかる半導体記憶装置
の製造方法を示す工程断面図。
の製造方法を示す工程断面図。
【図５】 本発明の実施の形態にかかる半導体記憶装置
の製造方法を示す工程断面図。
の製造方法を示す工程断面図。
【図６】 本発明の他の実施例にかかる半導体記憶装置
の製造方法を示す工程断面図。
の製造方法を示す工程断面図。
【図７】 本発明の他の実施例にかかる半導体記憶装置
の製造方法を示す工程断面図。
の製造方法を示す工程断面図。
【図８】 本発明の他の実施例にかかる半導体記憶装置
の製造方法を示す工程断面図。
の製造方法を示す工程断面図。
【図９】 本発明の他の実施例にかかる半導体記憶装置
の製造方法を示す工程断面図。
の製造方法を示す工程断面図。
【図１０】 従来の半導体記憶装置の製造方法を示す工
程断面図。
程断面図。
【図１１】 従来の半導体記憶装置の製造方法を示す工
程断面図。
程断面図。
【図１２】 従来の半導体記憶装置の製造方法を示す工
程断面図。
程断面図。
【符号の説明】 １ 半導体基板 ２ ゲート絶縁膜 ３ フィールド酸化膜 ４ 素子形成領域 ５ フローティングゲート電極 ５’ 多結晶シリコン膜 ６ フォトレジスト ７ 中間絶縁膜 ７’ サイドウォール絶縁膜 ８ コントロールゲート電極 ９ 中間絶縁膜 １０ アンダーカット
Claims (6)
- 【請求項１】 半導体基板上に形成される第１の電極
と、 前記第１の電極の側面に形成されるサイドウォール絶縁
膜と、 前記第１の電極の上面及び前記サイドウォール絶縁膜の
上面に形成される第２の絶縁膜と、 前記第２の絶縁膜を被覆して形成される第２の電極とを
含み、 前記サイドウォール絶縁膜によって前記第１の電極の有
する角部が緩和され、前記第２の絶縁膜が鋭角を有する
角部を有しないことを特徴とした半導体装置。 - 【請求項２】 前記第１の電極がフローティングゲート
電極であり、前記第２の電極がコントロールゲート電極
である請求項１記載の半導体装置。 - 【請求項３】 半導体基板上に第１の電極を形成する工
程と、 前記第１の電極を覆って第１の絶縁膜を形成する工程
と、 前記第１の電極の側面にサイドウォール絶縁膜を残すよ
うに前記第１の絶縁膜を全面エッチングする工程と、 前記第１の電極の上面及び前記サイドウォール絶縁膜の
上面に、第２の絶縁膜を形成する工程と、 前記第２の絶縁膜を被覆して第２の電極を形成する工程
とを含むことを特徴とする半導体装置の製造方法。 - 【請求項４】 半導体基板上に導電性膜を形成する工程
と、 前記導電性膜上に形成したパターン化されたマスク層を
マスクとして、前記導電性膜を、その膜厚の中間の厚さ
まで等方性的エッチングする工程と、 前記等方性的エッチングの後、前記マスク層をマスクと
して異方性エッチングにより前記導電性膜を選択的に除
去し、第１の電極を形成する工程と、 前記第１の電極表面に絶縁膜を形成する工程と、 前記絶縁膜上に第２の電極を形成する工程とを含むこと
を特徴とする半導体装置の製造方法。 - 【請求項５】 前記第１の電極がフローティングゲート
電極であり、前記第２の電極がコントロールゲート電極
である請求項３又は４記載の半導体装置の製造方法。 - 【請求項６】 前記導電性膜の中間の膜厚が、前記導電
性膜の膜厚の略１／５以上略３／４以下である請求項４
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25281299A JP2001077216A (ja) | 1999-09-07 | 1999-09-07 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25281299A JP2001077216A (ja) | 1999-09-07 | 1999-09-07 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001077216A true JP2001077216A (ja) | 2001-03-23 |
Family
ID=17242564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25281299A Pending JP2001077216A (ja) | 1999-09-07 | 1999-09-07 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001077216A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007305668A (ja) * | 2006-05-09 | 2007-11-22 | Toshiba Corp | 半導体装置およびその製造方法 |
-
1999
- 1999-09-07 JP JP25281299A patent/JP2001077216A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007305668A (ja) * | 2006-05-09 | 2007-11-22 | Toshiba Corp | 半導体装置およびその製造方法 |
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