JP2001077189A

JP2001077189A - 半導体装置の製造方法

Info

Publication number: JP2001077189A
Application number: JP25427899A
Authority: JP
Inventors: Tadayuki Kimura; 忠之木村
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1999-09-08
Filing date: 1999-09-08
Publication date: 2001-03-23

Abstract

(57)【要約】【課題】エッチストップ、配線ショートおよびチップ
サイズの増大を招くことなく、安定で信頼性の高い自己
整合コンタクトを有する半導体装置の製造方法を提供す
る。【解決手段】半導体基板１に溝６を形成した後、溝６
の内部に埋め込むようにＳｉＯ₂膜を形成する。溝６の
内部にのみＳｉＯ₂膜の部分７ａを残した後、その上部
を選択的に除去する。全面にＳｉＮ膜８を形成した後、
全面エッチバックを行うことにより、溝６の内部のＳｉ
Ｏ₂膜の部分７ａの上部にＳｉＮ膜８を残す。多結晶Ｓ
ｉ膜３およびＳｉＯ₂膜２を除去し、溝素子分離領域９
を形成する。その後、半導体基板１上にＳＡＣ構造を形
成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置の製
造方法に関し、特に、自己整合コンタクト構造を有する
半導体装置に適用して好適なものである。

【０００２】

【従来の技術】近年、ＵＬＳＩの高集積化は３年で次世
代に進み、デザインルールは前世代の７割の縮小化が行
われている。そして、この縮小化に伴い半導体装置の高
速化も実現されてきた。とりわけ微細なデザインルール
が適用されるＭＯＳトランジスタなどの半導体装置にお
いては、半導体装置の製造工程における微細加工技術の
進歩、特に、光露光技術の高解像力化により、高集積化
が達成されてきた。

【０００３】また、光露光技術の高解像力化は、デザイ
ンルールに対応した寸法精度や重ね合わせ精度を満足し
つつ、露光装置、レジスト材料、レジストプロセスの高
性能化により達成されてきた。

【０００４】しかしながら、上述のうちの露光装置につ
いては、ステッパの位置合わせのばらつきの改善が困難
になっている。位置合わせのばらつきが大きいと、位置
合わせの設計余裕を大きくせざるを得ない。その結果、
セルサイズの縮小化は困難になる。したがって、位置合
わせの設計余裕を小さくすることができ、セルサイズの
縮小化を図ることができる技術が求められている。

【０００５】このような、セルサイズの縮小化を図る技
術の一つとして、コンタクトホールの開口の工程におい
て位置合わせのためのマスク上の設計余裕を不要にでき
る、自己整合コンタクト（Self Aligned Contact、ＳＡ
Ｃ）技術が注目されている。

【０００６】ここで、ＳＡＣ技術を用いて製造された半
導体装置について、以下に具体的に説明する。図９Ａ
は、ＳＡＣ構造を有する半導体装置のセルを表す平面図
である。

【０００７】図９Ａに示すように、従来技術によるＳＡ
Ｃ構造を有する半導体装置においては、Ｓｉ基板１０１
の表面がＳＴＩ技術により形成された素子分離領域１０
２によって素子分離されている。また、Ｙ方向の素子分
離領域１０２に挟まれた部分にはソース／ドレイン領域
１０３が設けられている。また、Ｘ方向において、素子
分離領域１０２またはソース／ドレイン領域１０３に挟
まれた領域には、オフセット絶縁膜１０４が設けられて
いる。また、これらのオフセット絶縁膜１０４の両側部
にはサイドウォール１０５が設けられている。また、Ｘ
方向の２つのオフセット絶縁膜１０４およびサイドウォ
ール１０５に挟まれた部分で、ソース／ドレイン領域１
０３を覆う領域の層間絶縁膜（図９Ａ中、図示せず）に
コンタクトホール１０６が設けられている。

【０００８】また、図９Ｂは、図ＡのＢ−Ｂ線に沿った
断面図である。図９Ｂに示すように、ＳＴＩ技術により
形成された素子分離領域（図９Ｂ中、図示せず）によっ
て分離されたシリコン（Ｓｉ）基板１０１の活性領域
（チャネル形成領域）上にゲート絶縁膜１０７が形成さ
れている。ゲート絶縁膜１０７の上層に多結晶Ｓｉから
なるゲート電極１０８が形成されている。また、ゲート
電極１０８の上層に窒化シリコン（ＳｉＮ）からなるオ
フセット絶縁膜１０４が形成されている。さらに、ゲー
ト電極１０８およびオフセット絶縁膜１０４の側壁面に
ＳｉＮからなるサイドウォール１０５が形成されてい
る。ゲート電極１０８はオフセット絶縁膜１０４および
サイドウォール１０５により被覆されている。また、ゲ
ート電極１０８の両側部のＳｉ基板１０１中には、導電
性不純物を低濃度に含有するＬＤＤ拡散層１０３ａおよ
び高濃度に含有するソース／ドレイン領域１０３が形成
されており、Ｓｉ基板１０１中のチャネル形成領域、そ
の上層のゲート絶縁膜１０７、ゲート電極１０８、およ
びチャネル形成領域に接続するＬＤＤ拡散層１０３ａと
ソース／ドレイン領域１０３とにより、ＭＯＳ電界効果
トランジスタが構成されている。

【０００９】オフセット絶縁膜１０４およびサイドウォ
ール１０５の上層を被覆して、全面にホウ素リンシリケ
ートガラス（ＢＰＳＧ）からなる層間絶縁膜１０９が形
成されている。層間絶縁膜１０９を貫通してソース／ド
レイン領域１０３に達するコンタクトホール１０６が開
口されており、その内壁面にＬＤＤ拡散層１０３ａ（ソ
ース／ドレイン領域１０３）に接続した上層配線１１０
が形成されている。

【００１０】次に、上述した半導体装置の製造方法につ
いて説明する。なお、以下の図１０および図１１は、図
９に示すＹ方向に沿った断面図を示し、図１２、図１３
はＸ方向に沿った断面図を示す。

【００１１】すなわち、まず、図１０Ａに示すように、
Ｓｉ基板１０１の全面に、熱酸化法によりＳｉＯ₂膜１
１１に形成する。このＳｉＯ₂膜１１１の膜厚は１５ｎ
ｍである。次に、ＳｉＯ₂膜１１１上にＳｉＮ膜１１２
を形成する。このＳｉＮ膜１１２の膜厚は２００ｎｍで
ある。次に、ＳｉＮ膜１１２上に素子分離領域の形成領
域に開口を有するレジストパターン１１３を形成する。

【００１２】次に、図１０Ｂに示すように、レジストパ
ターン１１３をマスクとして異方性エッチング法により
ＳｉＮ膜１１２のパターンニングを行う。次に、レジス
トパターン１１３およびＳｉＮ膜１１２をマスクとし
て、異方性エッチング法によりＳｉＯ₂膜１１１をパタ
ーンニングする。その後、レジストパターン１１３を除
去する。

【００１３】次に、図１１Ａに示すように、ＳｉＮ膜１
１２およびＳｉＯ₂膜１１１をマスクとして、異方性エ
ッチング法によりＳｉ基板１０１をエッチングする。こ
れにより、Ｓｉ基板１０１上に溝１１４が形成される。

【００１４】次に、図１１Ｂに示すように、高密度プラ
ズマ化学気相成長（ＨＤＰ−ＣＶＤ）法により膜厚が７
００ｎｍのＳｉＯ₂膜１１５を全面に形成する。

【００１５】次に、図１１Ｃに示すように、化学機械研
磨（ＣＭＰ）法によりＳｉＯ₂膜１１５を研磨すること
により、溝１１４の内部以外の部分のＳｉＯ₂膜１１５
を除去する。

【００１６】次に、図１１Ｄに示すように、ウェットエ
ッチング法により、ＳｉＮ膜１１２およびＳｉＯ₂膜１
１１を除去する。

【００１７】以上により、Ｓｉ基板１０１の上部に素子
分離領域１０２が形成される。

【００１８】次に、図１２Ａに示すように、熱酸化法に
より、素子分離領域（図２Ａ中、図示せず）が形成され
たＳｉ基板１０１上にゲート絶縁膜１０７を形成する。
次に、ＣＶＤ法によりゲート絶縁膜１０７上の全面に多
結晶Ｓｉからなるゲート電極用層１１６を形成する。次
に、ゲート電極用層１１６の上層にＳｉＮ膜を形成する
ことによって、オフセット絶縁膜１０４を形成する。

【００１９】次に、図１２Ｂに示すように、リソグラフ
ィ工程によりオフセット絶縁膜１０４の上層にゲート電
極形状のレジストパターン１１７を形成した後、このレ
ジストパターン１１７をマスクとして、ＲＩＥ法などの
異方性エッチング法によりゲート電極用層１１６および
オフセット絶縁膜１０４をエッチングする。これによ
り、ゲート電極１０８が形成される。その後、レジスト
パターン１１７を除去する。

【００２０】次に、図１２Ｃに示すように、オフセット
絶縁膜１０４をマスクとして、Ｓｉ基板１０１に導電性
不純物を低濃度にイオン注入する。これにより、オフセ
ット絶縁膜１０４およびゲート電極１０８に対して、自
己整合的にＬＤＤ拡散層（低濃度拡散層）１０３ａが形
成される。

【００２１】次に、図１３Ａに示すように、オフセット
絶縁膜１０４およびゲート電極１０８を覆うようにして
ＳｉＮ膜１１８を全面に形成する。

【００２２】次に、図１３Ｂに示すように、ＲＩＥ法な
どの異方性エッチング法によって全面エッチバックを行
うことにより、ゲート電極１０８およびオフセット絶縁
膜１０４の側壁面にＳｉＮからなるサイドウォール１０
５を形成する。

【００２３】次に、図１３Ｃに示すように、サイドウォ
ール１０５およびオフセット絶縁膜１０４をマスクとし
て、Ｓｉ基板１０１中に導電性不純物を高濃度にイオン
注入する。これにより、サイドウォール１０５およびオ
フセット絶縁膜１０４に対して自己整合的にソース／ド
レイン領域（高濃度拡散層）１０３が形成される。

【００２４】次に、図１４Ａ、および図１４Ａの断面に
対して垂直な方向の断面図の図１４Ｂに示すように、オ
フセット絶縁膜１０４およびサイドウォール１０５を覆
うように、全面にＳｉＯ₂からなる層間絶縁膜１０９を
形成する。次に、リソグラフィ工程により、層間絶縁膜
１０９上にコンタクトホールの形成領域に開口１１９ａ
を有するレジストパターン１１９を形成する。

【００２５】次に、図１５Ａ、および図１５Ａの断面に
対して垂直な方向の断面図の図１５Ｂに示すように、こ
のレジストパターン１１９をマスクとして、ＲＩＥ法な
どの異方性エッチング法によりソース／ドレイン領域１
０３（ＬＤＤ拡散層１０３ａ）の表面が露出するまで層
間絶縁膜１０９のエッチングを行う。これにより、コン
タクトホール１０６が形成される。ここでこのコンタク
トホール１０６の形成におけるエッチング条件は、エッ
チング装置としてマグネトロンエッチング装置を用い、
エッチングガスとして八フッ化四炭素（Ｃ₄Ｆ₈）ガ
ス、一酸化炭素（ＣＯ）、およびアルゴン（Ａｒ）ガス
を用い、それらの流量をそれぞれ１５ｓｃｃｍ、３００
ｓｃｃｍおよび４００ｓｃｃｍとし圧力を５．３Ｐａ、
ＲＦパワー（周波数１３．５６ＭＨｚ）を１７００Ｗと
する（エッチング条件（１））。このようなエッチング
条件とすることによって、オフセット絶縁膜１０４やサ
イドウォール１０５に対する層間絶縁膜１０９のエッチ
ング選択比を１０程度にすることができる。

【００２６】次に、レジストパターン１１９を除去した
後、コンタクトホール１０６の底面および側面を覆うよ
うに、アルミニウム（Ａｌ）膜などの導電層を形成し、
所定の配線形状にパターンニングすることにより、上層
配線１１０を形成する。

【００２７】以上により、図９Ｂに示す半導体装置が製
造される。

【００２８】上述した半導体装置の製造方法によれば、
レジストパターン１１９の形成の際に合わせずれが生じ
たとしても、コンタクトホール１０６の形成におけるエ
ッチングがオフセット絶縁膜１０４およびサイドウォー
ル１０５の上面において一度停止するため、レジストパ
ターン１１９の合わせずれが生じた場合でも、ゲート電
極１０８の一部が露出するのを防止することができる。
これによって、ゲート電極１０８と後に形成される上層
配線１１０との配線ショートの発生を防止することがで
きる。

【００２９】

【発明が解決しようとする課題】しかしながら、上述の
半導体装置の製造方法においては、次のような問題があ
った。すなわち、一般にエッチング時間は層間絶縁膜１
０９の膜厚ばらつきやエッチレートばらつきなどを考慮
して決定される。そのため、層間絶縁膜１０９の膜厚に
おけるエッチングのジャスト時間に対して多めのエッチ
ングを行う、いわゆるオーバーエッチングを行う必要が
ある。また、この多めのエッチング量は、オーバーエッ
チ量と呼ばれる。

【００３０】例えば、図９Ｂに示す半導体装置の製造の
場合、層間絶縁膜１０９の膜厚を１μｍ、オーバーエッ
チ量を５０％に設定すると、エッチング量は１．５μｍ
になる。ところが、オーバーエッチング量を５０％とす
ると、図１６に示すように、素子分離領域１０２のエッ
ジ部１０２ａが削れてしまう。

【００３１】そして、このエッジ部１０２ａの削れによ
り、Ｓｉ基板１０１に格子欠陥のようなエッチングダメ
ージが導入され、接合リークが発生し、デバイス動作が
不安定になるという問題が生じる。

【００３２】そこで、上記の問題を回避する方法とし
て、図１７に示すように、オフセット絶縁膜１０４およ
びサイドウォール１０５を覆うようにして、ＳｉＮ膜や
窒化酸化シリコン（ＳｉＯＮ）膜などからなるエッチン
グストッパー膜１２０を形成した後、層間絶縁膜１０９
を形成する方法が考えられる。ところが、このようなエ
ッチングストッパー膜１２０を形成する場合でも次のよ
うな問題が生じてしまう。

【００３３】すなわち、上述したように、例えば、層間
絶縁膜１０９の膜厚を１μｍとし、エッチング条件
（１）においてオーバーエッチ量を５０％に設定する
と、エッチング深さは１．５μｍとなる。また、エッチ
ングストッパー膜１２０としてのＳｉＮ膜と層間絶縁膜
１０９としてのＳｉＯ₂膜との選択比は１０程度であ
る。これにより、エッチングストッパー膜１２０の膜厚
としては、（１×０．５／１０＝）０．０５μｍ（５０
ｎｍ）だけ必要になる。したがって、サイドウォール１
０５を含めたゲート電極１０８間の間隔は、エッチング
ストッパー膜１２０を用いない場合（図９Ｂ参照）にお
ける間隔と比較して０．１μｍ狭くなる。これによっ
て、除去すべき層間絶縁膜１０９のゲート電極１０８間
の部分は高アスペクト比化される。

【００３４】このように、除去すべき層間絶縁膜１０９
の部分が高アスペクト比化されてしまうことによって、
図１８に示すように、層間絶縁膜１０９のエッチング
を、エッチングストッパー膜１２０の上面が露出するま
で行ったとしても、エッチングの途中においてエッチス
トップが生じてしまい、サイドウォール１０５間のエッ
チングストッパー膜１２０により形成される凹部内に層
間絶縁膜１０９の部分１０９ａが残存してしまう。そし
て、次工程においてソース／ドレイン領域１０３の表面
を露出させるエッチングが行えなくなるという問題が生
じてしまう。

【００３５】また、エッチング条件を最適に調整するこ
とにより、ゲート電極１０８を露出させることなくソー
ス／ドレイン領域１０３の表面を露出させるようにコン
タクトホールを形成することができたとしても、ゲート
電極１０８間の間隔が狭いために、コンタクトホール底
部におけるソース／ドレイン領域１０３の露出面積は狭
く、コンタクト抵抗が高くなるという問題が新たに生じ
る。

【００３６】そこで、これらの問題を回避する方法とし
て、素子分離領域１０２により分離された素子形成領域
の一部を大きくする方法が考えられる。この方法を用い
ることによって、合わせずれが生じても素子分離領域１
０２が削られないので、エッチングストッパー膜１２０
を形成する必要がなくなり、ゲート電極１０８間の間隔
が狭小化することがない。しかしながら、この方法を採
用すると、チップサイズの増大につながるため、高集積
化が困難になってしまう。

【００３７】したがって、この発明の目的は、エッチス
トップ、配線ショートおよびチップサイズの増大を招く
ことなく、安定で信頼性の高い自己整合コンタクトを有
する半導体装置の製造方法を提供することにある。

【００３８】

【課題を解決するための手段】上記目的を達成するため
に、この発明は、溝素子分離領域が設けられた半導体基
板上に自己整合コンタクト構造を有する半導体装置の製
造方法において、半導体基板に溝を形成し、溝の内部に
第１の絶縁膜を埋め込み、溝の内部の第１の絶縁膜の上
部を選択的に除去し、溝の内部の第１の絶縁膜上にエッ
チングストッパー膜を形成することにより、溝素子分離
領域を形成するようにしたことを特徴とするものであ
る。

【００３９】この発明において、典型的には、エッチン
グストッパー膜はこのエッチングストッパー膜の上層に
形成される絶縁膜とエッチング選択比を有する材料から
なり、具体的には、エッチングストッパー膜は窒化シリ
コンからなる。またエッチングストッパー膜を窒化酸化
シリコンや酸化アルミニウムから構成することも可能で
ある。また、この発明において、溝に埋め込まれる第１
の絶縁膜は、具体的には酸化シリコンからなるが、その
他の素子分離用材料を用いることも可能である。

【００４０】この発明において、自己整合コンタクトを
形成する場合、典型的には、半導体基板上に第１のパタ
ーンと第２のパターンを形成する工程と、第１のパター
ンの側壁に第１のサイドウォールを形成するとともに、
第２のパターンの側壁に第２のサイドウォールを形成す
る工程と、半導体基板上の全面に第２の絶縁膜を形成す
る工程と、第２の絶縁膜上に第１のレジストパターンを
形成する工程と、第１のレジストパターンをマスクとし
て第２の絶縁膜をエッチングすることにより、第２の絶
縁膜に、第１のパターンおよび第１のサイドウォール
と、第２のパターンおよび第２のサイドウォールとに対
して自己整合的にコンタクトホールを形成する工程とを
有する。そして、コンタクトホールの形成の際に溝素子
分離領域がエッチングされないようにするために、エッ
チングストッパー膜は第２の絶縁膜の材料と異なる材料
から構成され、このエッチングストッパー膜は溝素子分
離領域におけるエッチングのストッパとして用いられ
る。そのため、エッチングストッパー膜は、適切な選択
比を取ることができるように設定される。また、第１の
パターンおよび第２のパターンは、典型的には、半導体
基板上に第１の導電層および第３の絶縁膜を順次形成
し、これらの第１の導電層および第３の絶縁膜を順次パ
ターンニングすることにより形成される。ここで、第１
の導電層は、多結晶シリコン膜やアルミニウム、銅など
の金属膜、もしくは多結晶シリコン膜上にケイ化タング
ステン膜などのシリサイド膜が積層されたポリサイド構
造を有し、典型的には、ゲート電極を構成する。また、
第３の絶縁膜は、具体的には、窒化シリコン、窒化酸化
シリコンおよび酸化アルミニウムからなる材料の群より
選ばれた材料からなり、第１のサイドウォールおよび第
２のサイドウォールは、窒化シリコン、窒化酸化シリコ
ンおよび酸化アルミニウムからなる材料の群より選ばれ
た材料からなる。また、これらの第１のサイドウォール
および第２のサイドウォールは、典型的には、半導体基
板上に第１のパターンおよび第２のパターンを形成した
後、この第１のパターンおよび第２のパターンを覆うよ
うにして絶縁膜を形成し、この絶縁膜を全面エッチバッ
クすることにより形成される。

【００４１】また、この発明において、ＬＤＤ（Lightl
y Doped Drain ）構造を形成するために、典型的には、
第１のパターンおよび第２のパターンを形成する工程の
後、第１のサイドウォールおよび第２のサイドウォール
を形成する工程の前に、第１のパターンおよび第２のパ
ターンをマスクとして半導体基板に低濃度に不純物を導
入することにより低濃度拡散層を形成し、第１のサイド
ウォールおよび第２のサイドウォールを形成する工程の
後に、第１のパターンおよび第１のサイドウォールと第
２のパターンおよび第２のサイドウォールとをマスクと
して、半導体基板に不純物を高濃度に導入することによ
り高濃度拡散層を形成する工程を有する。

【００４２】この発明において、溝を形成し、この溝の
内部に第１の絶縁膜を埋め込むために、典型的には、半
導体基板上に第４の絶縁膜、第２の導電層および第５の
絶縁膜を順次形成する工程と、第５の絶縁膜、第２の絶
縁膜および第４の絶縁膜をパターンニングする工程と、
第５の絶縁膜、第２の導電層および第４の絶縁膜をマス
クとして半導体基板をエッチングすることにより半導体
基板に溝を形成する工程と、溝に埋め込むようにして全
面に第１の絶縁膜を形成する工程と、溝の内部に選択的
に第１の絶縁膜を残す工程と、第５の絶縁膜を除去する
工程とを有する。ここで、第２の導電層はシリコンを主
成分とする材料からなり、具体的には、第２の導電層は
非晶質シリコンまたは多結晶シリコンからなる。また、
第４の絶縁膜は、酸化シリコンからなり、第５の絶縁膜
は、窒化シリコンまたは窒化酸化シリコンからなる。

【００４３】上述のように構成されたこの発明による半
導体装置の製造方法によれば、溝の内部に第１の絶縁膜
を埋め込んだ後、溝の内部の第１の絶縁膜の上部を選択
的に除去し、この第１の絶縁膜上にエッチングストッパ
ー膜を形成するようにしていることにより、自己整合コ
ンタクトにおけるコンタクトホールの形成の際に、この
コンタクトホールの底部に露出した溝素子分離領域がエ
ッチングにより削られるのを防止することができる。

【００４４】

【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照しながら説明する。なお、以下の実施形態
の全図においては、同一または対応する部分には同一の
符号を付す。

【００４５】まず、この発明の第１の実施形態による半
導体装置の製造方法について説明する。図１〜図８はこ
の第１の実施形態による半導体装置の製造方法を示し、
これらのうち、図１〜図３はＳＴＩ技術を用いた溝素子
分離領域の形成プロセスを示し、図４〜図８は、自己整
合コンタクト構造を有するトランジスタの製造プロセス
を示す。

【００４６】図１Ａに示すように、この第１の実施形態
による半導体装置の製造方法においては、まず、Ｓｉ基
板などの半導体基板１上に例えば熱酸化法によりＳｉＯ
₂膜２を形成する。このＳｉＯ₂膜２の膜厚は例えば１
５ｎｍである。次に、例えばＣＶＤ法によりＳｉＯ₂膜
２上に多結晶Ｓｉ膜３を形成する。この多結晶Ｓｉ膜３
の膜厚は例えば２０ｎｍである。次に、例えばＣＶＤ法
により多結晶Ｓｉ膜３上にＳｉＮ膜４を形成する。この
ＳｉＮ膜４の膜厚は例えば２００ｎｍである。次に、リ
ソグラフィ工程により、溝素子分離領域の形成領域に開
口５ａを有するレジストパターン５を形成する。

【００４７】次に、図１Ｂに示すように、レジストパタ
ーン５をマスクとして、例えばＲＩＥ法などの異方性エ
ッチング法によりＳｉＮ膜４のエッチングを行う。次
に、レジストパターン５およびＳｉＮ膜４をマスクとし
て、異方性エッチング法により多結晶Ｓｉ膜３のエッチ
ングを行う。続いて、レジストパターン５、ＳｉＮ膜４
および多結晶Ｓｉ膜３をマスクとして、異方性エッチン
グ法によりＳｉＯ₂膜２をエッチングする。その後、レ
ジストパターン５を除去する。

【００４８】次に、図１Ｃに示すように、ＳｉＮ膜４、
多結晶Ｓｉ膜３およびＳｉＯ₂膜２をマスクとして、異
方性エッチング法により半導体基板１をエッチングする
ことにより、溝６を形成する。

【００４９】次に、図２Ａに示すように、例えばＨＤＰ
−ＣＶＤ法により溝６の内部に埋め込むようにして、全
面にＳｉＯ₂膜７を形成する。

【００５０】次に、図２Ｂに示すように、例えばＣＭＰ
法によりＳｉＯ₂膜７を研磨することにより、溝６の内
部以外の部分のＳｉＯ₂膜７を除去する。これによっ
て、溝６の内部にＳｉＯ₂膜７の部分７ａが残される。

【００５１】次に、図２Ｃに示すように、例えばホット
燐酸（Ｈ₃ＰＯ₄）を用いたウェットエッチング法によ
りＳｉＮ膜４を除去する。

【００５２】次に、図３Ａに示すように、異方性エッチ
ング法により、溝６の内部に残されたＳｉＯ₂膜７ａを
１００ｎｍ程度エッチングすることにより、その上部を
選択的に除去する。その後、例えばＣＶＤ法により全面
にＳｉＮ膜８を形成する。このＳｉＮ膜８の膜厚は例え
ば２００ｎｍである。

【００５３】次に、図３Ｂに示すように、例えば異方性
エッチング法により溝６の内部のＳｉＯ₂膜７ａ上にＳ
ｉＮ膜８の一部が残るようにして、全面エッチバックを
行う。

【００５４】次に、図３Ｃに示すように、例えばウェッ
トエッチング法により多結晶Ｓｉ膜３を除去した後、続
けて、例えばウェットエッチング法によりＳｉＯ₂膜２
を除去する。

【００５５】以上により、ＳＴＩ技術を用いた溝素子分
離領域９が形成される。なお、以後の工程における図
４、図５においては、図１〜図３の断面に対して垂直方
向の断面図を用いる。

【００５６】次に、図４Ａに示すように、溝素子分離領
域９により分離された半導体基板１の活性領域上に、例
えば熱酸化法によりゲート絶縁膜１０を形成する。次
に、例えばＣＶＤ法によりゲート絶縁膜１０上の全面に
多結晶Ｓｉ膜からなるゲート電極用層１１を形成する。
次に、例えばテトラエチルオキソシラン（ＴＥＯＳ）ガ
スを用いたＣＶＤ法によりゲート電極用層１１上の全面
に例えばＳｉＮ膜からなるオフセット絶縁膜１２を形成
する。

【００５７】次に、図４Ｂに示すように、リソグラフィ
工程により、オフセット絶縁膜１２上にゲート電極形状
を有するレジストパターン１３を形成する。次に、この
レジストパターン１３をマスクとして、例えばＲＩＥ法
などの異方性エッチング法により、オフセット絶縁膜１
２、ゲート電極層１１およびゲート絶縁膜１０を順次エ
ッチングする。これにより、半導体基板１上にゲート絶
縁膜１０を介して、多結晶Ｓｉからなるゲート電極１４
が形成される。

【００５８】次に、図４Ｃに示すように、レジストパタ
ーン１３を除去した後、オフセット絶縁膜１２をマスク
として、半導体基板１中に低濃度に導電性不純物をイオ
ン注入する。これにより、半導体基板１の上部にオフセ
ット絶縁膜１２に対して自己整合的に低濃度拡散層１５
ａが形成される。

【００５９】次に、図５Ａに示すように、例えばＣＶＤ
法により、オフセット絶縁膜１２、ゲート電極１４およ
びゲート絶縁膜１０を覆うようにして、全面にＳｉＮ膜
１６を形成する。

【００６０】次に、図５Ｂに示すように、例えばＲＩＥ
法などの異方性エッチング法により、全面エッチバック
を行うことによって、ゲート電極１４およびオフセット
絶縁膜１２の側面にサイドウォール１７を残す。

【００６１】次に、図５Ｃに示すように、オフセット絶
縁膜１２およびサイドウォール１７をマスクとして、半
導体基板１中に導電性不純物を高濃度にイオン注入す
る。これにより、半導体基板１の上部にオフセット絶縁
膜１２およびサイドウォール１７に対して自己整合的に
高濃度拡散層１５が形成される。低濃度拡散層１５ａお
よび高濃度拡散層１５により、ＬＤＤ構造のソース／ド
レイン領域が形成される。

【００６２】次に、図６Ａ、および図６Ａの断面に対し
て垂直方向の断面図の図６Ｂに示すように、例えばＴＥ
ＯＳガスを用いたＣＶＤ法により、半導体基板１上の全
面に低温で例えばＳｉＯ₂膜を成長させる。これにより
ＬＴＯ膜１９が形成される。このＬＴＯ膜１９の膜厚は
例えば６００ｎｍである。次に、ＬＴＯ膜１９上にコン
タクトホールの形成領域に開口を有するレジストパター
ン２０を形成する。

【００６３】次に、図７Ａ、および図７Ａの断面に対し
て垂直方向の断面図の図７Ｂに示すように、レジストパ
ターン２０をマスクとして、異方性エッチング法により
ソース／ドレイン領域の表面が露出するまでＬＴＯ膜１
９をエッチングする。これにより、ＬＴＯ膜１９の部分
にコンタクトホール２１が形成される。ここで、このコ
ンタクトホール２１の形成におけるエッチング条件の一
例を挙げると、エッチング装置としてマグネトロンエッ
チング装置を用い、エッチングガスとしてＣ₄Ｆ₈ガ
ス、ＣＯガス、ＡｒガスおよびＯ₂ガスを用い、それら
の流量をそれぞれ１５ｓｃｃｍ、１５０ｓｃｃｍ、３０
０ｓｃｃｍおよび７ｓｃｃｍとし、圧力を４Ｐａ、ＲＦ
パワー（周波数１３．５６ＭＨｚ）を１５００Ｗとす
る。このとき、図７Ｂに示すように、コンタクトホール
２１の下部における溝素子分離領域９上にＳｉＮ膜８が
形成されているため、このＳｉＮ膜８がコンタクトホー
ル２１の形成の際に、溝素子分離領域９におけるエッチ
ングストッパー膜となる。そのため、コンタクトホール
２１の形成時に、オーバーエッチングを行ったとして
も、溝素子分離領域９がエッチングされることがない。

【００６４】次に、図８Ａ、および図８Ａの断面に対し
て垂直方向の断面図の図８Ｂに示すように、レジストパ
ターン２０を除去した後、コンタクトホール２１の内壁
の露出面を覆いつつソース／ドレイン領域に接続するよ
うに、例えばＡｌ膜などの導電層を形成する。その後、
この導電層を所定の配線形状にパターンニングする。こ
れによって上層配線２２が形成される。

【００６５】その後、従来公知の方法により、層間絶縁
膜、接続孔、接続孔プラグおよび上層配線を所望の回数
だけ順次繰り返し形成することにより、所望の半導体装
置が製造される。

【００６６】以上説明したように、この一実施形態によ
る半導体装置の製造方法によれば、溝素子分離領域９の
上部に、ＬＴＯ膜１９に対してエッチング選択比を有
し、エッチングストッパー膜となるＳｉＮ膜８を形成す
るようにしていることにより、自己整合コンタクト（Ｓ
ＡＣ）構造の形成において、サイドウォール１７および
オフセット絶縁膜１２を覆うようにエッチングストッパ
ー膜を形成することなく、コンタクトホール２１の形成
の際に、溝素子分離領域９がエッチングされるのを防止
することができる。これによって、過剰なオーバーエッ
チングに起因した半導体基板１中の格子欠陥による接合
リークを防止することができる。また、従来のように、
ＳＡＣ構造の形成においてサイドウォール１７上にエッ
チングストッパー膜を形成する必要がないため、コンタ
クトホール２１の形成におけるエッチング時のエッチス
トップを考慮する必要がなくなり、コンタクトホール２
１の形成におけるエッチング条件の自由度を増加させる
ことができる。また、ＳＡＣ構造におけるコンタクトホ
ール２１の底面積を、従来のＳＡＣ構造におけるコンタ
クトホールと比較して増加させることができるため、ソ
ース／ドレイン領域と上層配線２２とのコンタクト面積
を増加させることができ、コンタクト抵抗の増加を抑制
することができる。したがって、エッチストップ、接合
リーク、およびコンタクト抵抗の増加などの問題を回避
することができ、安定で信頼性の高いＳＡＣ構造を有す
る半導体装置を製造することができる。

【００６７】以上、この発明の一実施形態について具体
的に説明したが、この発明は、上述の一実施形態に限定
されるものではなく、この発明の技術的思想に基づく各
種の変形が可能である。

【００６８】例えば、上述の実施形態において挙げた数
値、材料、エッチング条件はあくまでも例に過ぎず、必
要に応じてこれと異なる数値、材料、エッチング条件を
用いてもよい。

【００６９】また、例えば上述の一実施形態において
は、この発明をデュアルゲートＭＯＳトランジスタの製
造に適用したが、ダイナミックＲＡＭ（ＤＲＡＭ）やス
タティックＲＡＭ（ＳＲＡＭ）に用いられるＭＯＳトラ
ンジスタなどの半導体装置、バイポーラトランジスタな
どのバイポーラ系の半導体装置、あるいはＡ／Ｄコンバ
ータなどの半導体装置といった、自己整合的に形成され
るコンタクトホールを有する半導体装置の製造に適用す
ることが可能である。

【００７０】また、例えば上述の一実施形態において
は、ゲート電極１４として、単層構造の多結晶Ｓｉ膜を
用いているが、例えば多結晶Ｓｉ膜とシリサイド膜との
２層構造、または３層以上の構成としてもよい。

【００７１】また、例えば上述の一実施形態において
は、コンタクトホール２１の形成の際の溝素子分離領域
９上部のエッチングストッパー膜として、ＳｉＮ膜８を
用いているが、必ずしもＳｉＮ膜に限定されるものでは
なく、溝素子分離領域９上部のエッチングストッパー膜
として、窒化酸化シリコン（ＳｉＯＮ）膜などの窒化酸
化膜や、アルミナ（Ａｌ₂Ｏ₃）膜を用いることも可能
である。そして、層間絶縁膜とエッチングストッパー膜
とのエッチング選択比がどの程度になるのかは、層間絶
縁膜の膜厚やそのばらつきによって最適化され、このエ
ッチング選択比を有するように、エッチングストッパー
膜を構成する材料が決定される。

【００７２】また、例えば上述の一実施形態において
は、上層配線２２としてＡｌ膜を用いているが、必ずし
もＡｌ膜に限定されるものではなく、上層配線２２とし
て、例えば多結晶Ｓｉ膜、非晶質Ｓｉ膜、Ｃｕ膜を用い
ることも可能である。また、上層配線２２は単層構造の
配線に限るものではなく、多結晶Ｓｉ膜などを用いた２
層構造、または３層以上の構成としてもよい。

【００７３】また、例えば上述の一実施形態において
は、溝６を形成し、この溝６に埋め込むようにしてＳｉ
Ｏ₂膜７を形成した後、ＣＭＰ法により、溝６の内部に
のみＳｉＯ₂膜７の部分７ａを残すようにしているが、
次のような方法を用いることも可能である。すなわち、
ＳｉＯ₂膜７を形成した後、ＳｉＮ膜４上のＳｉＯ₂膜
７をＣＭＰ法により除去し、続いて、選択的にＳｉＮ膜
４を除去し、多結晶Ｓｉ膜３やＳｉＯ₂膜２を除去した
後、半導体基板１の上面より上に盛り上がったＳｉＯ₂
膜７の部分をＣＭＰ法により研磨することにより除去
し、溝６の内部にのみＳｉＯ₂膜７の部分７ａを残すよ
うにする。また、溝６の形成においては、ＳｉＮ膜４を
エッチングした後このＳｉＮ膜４に形成された開口の内
壁にサイドウォールを形成し、ＳｉＮ膜４とこのサイド
ウォールとをマスクとして半導体基板１をエッチングす
ることにより溝６を形成するようにしてもよい。

【００７４】

【発明の効果】以上説明したように、この発明による半
導体装置の製造方法によれば、エッチストップ、配線シ
ョートおよびチップサイズの増大を招くことなく、安定
で信頼性の高い自己整合コンタクトを有する半導体装置
を製造することができる。

【図面の簡単な説明】

【図１】この発明の一実施形態による半導体装置の製造
方法を説明するための断面図である。

【図２】この発明の一実施形態による半導体装置の製造
方法を説明するための断面図である。

【図３】この発明の一実施形態による半導体装置の製造
方法を説明するための断面図である。

【図４】この発明の一実施形態による半導体装置の製造
方法を説明するための断面図である。

【図５】この発明の一実施形態による半導体装置の製造
方法を説明するための断面図である。

【図６】この発明の一実施形態による半導体装置の製造
方法を説明するための断面図である。

【図７】この発明の一実施形態による半導体装置の製造
方法を説明するための断面図である。

【図８】この発明の一実施形態による半導体装置の製造
方法を説明するための断面図である。

【図９】従来技術による半導体装置の製造方法を説明す
るための平面図および断面図である。

【図１０】従来技術による半導体装置の製造方法を説明
するための断面図である。

【図１１】従来技術による半導体装置の製造方法を説明
するための断面図である。

【図１２】従来技術による半導体装置の製造方法を説明
するための断面図である。

【図１３】従来技術による半導体装置の製造方法を説明
するための断面図である。

【図１４】従来技術による半導体装置の製造方法を説明
するための断面図である。

【図１５】従来技術による半導体装置の製造方法を説明
するための断面図である。

【図１６】従来技術による半導体装置の製造方法におけ
る問題点を説明するための断面図である。

【図１７】従来技術による半導体装置の製造方法の他の
例を説明するための断面図である。

【図１８】従来技術による半導体装置の製造方法におけ
る他の例の問題点を説明するための断面図である。

【符号の説明】

１・・・半導体基板、２、７・・・ＳｉＯ₂膜、４、
８、１６・・・ＳｉＮ膜、６・・・溝、９・・・溝素子
分離領域、１５・・・高濃度拡散層、１５ａ・・・低濃
度拡散層、１７・・・サイドウォール、１９・・・ＬＴ
Ｏ膜、２１・・・コンタクトホール

Claims

【特許請求の範囲】

【請求項１】溝素子分離領域が設けられた半導体基板
上に自己整合コンタクト構造を有する半導体装置の製造
方法において、上記半導体基板に溝を形成し、上記溝の内部に第１の絶縁膜を埋め込み、上記溝の内部の上記第１の絶縁膜の上部を選択的に除去
し、上記溝の内部の上記第１の絶縁膜上にエッチングストッ
パー膜を形成することにより、上記溝素子分離領域を形
成するようにしたことを特徴とする半導体装置の製造方
法。
【請求項２】上記第１の絶縁膜が酸化シリコンからな
ることを特徴とする請求項１記載の半導体装置の製造方
法。
【請求項３】上記エッチングストッパー膜が窒化シリ
コンからなることを特徴とする請求項１記載の半導体装
置の製造方法。
【請求項４】上記半導体基板上に第１のパターンと第
２のパターンを形成する工程と、上記第１のパターンの
側壁に第１のサイドウォールを形成するとともに、上記
第２のパターンの側壁に第２のサイドウォールを形成す
る工程と、半導体基板上の全面に第２の絶縁膜を形成す
る工程と、上記第２の絶縁膜上に第１のレジストパター
ンを形成する工程と、上記第１のレジストパターンをマ
スクとして上記第２の絶縁膜をエッチングすることによ
り、上記第２の絶縁膜に、上記第１のパターンおよび上
記第１のサイドウォールと上記第２のパターンおよび上
記第２のサイドウォールとに対して自己整合的にコンタ
クトホールを形成する工程とを有し、上記コンタクトホ
ールを形成する工程において、上記エッチングストッパ
ー膜を上記溝素子分離領域における上記エッチングのス
トッパとするようにしたことを特徴とする請求項１記載
の半導体装置の製造方法。
【請求項５】上記半導体基板上に第１の導電層および
第３の絶縁膜を順次形成し、上記第１の導電層および上
記第３の絶縁膜をパターンニングすることにより上記第
１のパターンおよび上記第２のパターンを形成するよう
にしたことを特徴とする請求項４記載の半導体装置の製
造方法。
【請求項６】上記第３の絶縁膜が、窒化シリコン、窒
化酸化シリコンおよび酸化アルミニウムからなる材料の
群より選ばれた材料からなることを特徴とする請求項５
記載の半導体装置の製造方法。
【請求項７】上記第１のサイドウォールおよび上記第
２のサイドウォールが、窒化シリコン、窒化酸化シリコ
ンおよび酸化アルミニウムからなる材料の群より選ばれ
た材料からなることを特徴とする請求項４記載の半導体
装置の製造方法。
【請求項８】上記半導体基板上に第４の絶縁膜、第２
の導電層および第５の絶縁膜を順次形成する工程と、上
記第５の絶縁膜、上記第２の導電層および上記第４の絶
縁膜をパターンニングする工程と、上記第５の絶縁膜、
上記第２の導電層および上記第４の絶縁膜をマスクとし
て上記半導体基板をエッチングすることにより上記半導
体基板に上記溝を形成する工程と、上記溝に埋め込むよ
うにして全面に上記第１の絶縁膜を形成する工程と、選
択的に上記溝の内部に上記第１の絶縁膜を残す工程と、
上記第５の絶縁膜を除去する工程とを有することを特徴
とする請求項１記載の半導体装置の製造方法。
【請求項９】上記第２の導電層がシリコンを主成分と
する材料からなることを特徴とする請求項８記載の半導
体装置の製造方法。
【請求項１０】上記第２の導電層が非晶質シリコンま
たは多結晶シリコンからなることを特徴とする請求項８
記載の半導体装置の製造方法。
【請求項１１】上記第４の絶縁膜が、酸化シリコンか
らなることを特徴とする請求項８記載の半導体装置の製
造方法。
【請求項１２】上記第５の絶縁膜が、窒化シリコンま
たは窒化酸化シリコンからなることを特徴とする請求項
８記載の半導体装置の製造方法。