JP2001051011A - 高耐圧半導体チップの評価方法、高耐圧電子機器基板およびその製造方法、および高耐圧半導体装置 - Google Patents
高耐圧半導体チップの評価方法、高耐圧電子機器基板およびその製造方法、および高耐圧半導体装置Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 83
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 31
- 238000011156 evaluation Methods 0.000 title description 22
- 239000012212 insulator Substances 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims description 116
- 230000015556 catabolic process Effects 0.000 claims description 36
- 238000000034 method Methods 0.000 claims description 14
- 238000003825 pressing Methods 0.000 claims description 11
- 238000001746 injection moulding Methods 0.000 claims description 5
- 239000011810 insulating material Substances 0.000 claims description 2
- 229920002050 silicone resin Polymers 0.000 claims 2
- 229920002379 silicone rubber Polymers 0.000 abstract description 37
- 239000004945 silicone rubber Substances 0.000 abstract description 35
- 239000010949 copper Substances 0.000 description 22
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 20
- 229910052802 copper Inorganic materials 0.000 description 20
- 239000000523 sample Substances 0.000 description 12
- 230000002950 deficient Effects 0.000 description 10
- 229910000679 solder Inorganic materials 0.000 description 10
- 230000000694 effects Effects 0.000 description 8
- 230000005855 radiation Effects 0.000 description 5
- 239000000853 adhesive Substances 0.000 description 4
- 230000001070 adhesive effect Effects 0.000 description 4
- 239000003822 epoxy resin Substances 0.000 description 4
- 229920000647 polyepoxide Polymers 0.000 description 4
- 229920001296 polysiloxane Polymers 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000017525 heat dissipation Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000005476 soldering Methods 0.000 description 2
- 230000008646 thermal stress Effects 0.000 description 2
- 239000002699 waste material Substances 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910000962 AlSiC Inorganic materials 0.000 description 1
- PIGFYZPCRLYGLF-UHFFFAOYSA-N Aluminum nitride Chemical compound [Al]#N PIGFYZPCRLYGLF-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000012778 molding material Substances 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
- H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
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- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
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- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
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- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
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Abstract
(57)【要約】
【課題】 製造コストを削減できる高耐圧半導体チップ
の評価方法を提供すること。 【解決手段】 シリコーンラバー８を、ベア状態の高耐
圧半導体チップ６の終端部分９に押し当て、シリコーン
ラバー８が押し当てられた状態で、高電圧を、高耐圧半
導体チップ６に印加し、シリコーンラバー８が押し当て
られ、かつ高電圧が印加された状態で、高耐圧半導体チ
ップ６の特性を評価する。
の評価方法を提供すること。 【解決手段】 シリコーンラバー８を、ベア状態の高耐
圧半導体チップ６の終端部分９に押し当て、シリコーン
ラバー８が押し当てられた状態で、高電圧を、高耐圧半
導体チップ６に印加し、シリコーンラバー８が押し当て
られ、かつ高電圧が印加された状態で、高耐圧半導体チ
ップ６の特性を評価する。
Description
【０００１】
【発明の属する技術分野】この発明は、高耐圧半導体チ
ップ、高耐圧半導体チップがマウントされた高耐圧電子
機器基板、および高耐圧電子機器基板が用いられた高耐
圧半導体装置に関し、特に製造コストの削減、信頼性の
向上、放熱特性の改善に関する。
ップ、高耐圧半導体チップがマウントされた高耐圧電子
機器基板、および高耐圧電子機器基板が用いられた高耐
圧半導体装置に関し、特に製造コストの削減、信頼性の
向上、放熱特性の改善に関する。
【０００２】
【従来の技術】高耐圧半導体チップは、パワーデバイ
ス、たとえばＩＧＢＴ、縦型ＭＯＳＦＥＴ、あるいはダ
イオード等を形成したチップであり、パワーエレクトロ
ニクス製品に用いられている。このようなパワーエレク
トロニクス製品は、無停電電源装置（ＵＰＳ）、モータ
制御等のパワーエレクトロニクスシステムの制御素子と
して、広く使用されている。
ス、たとえばＩＧＢＴ、縦型ＭＯＳＦＥＴ、あるいはダ
イオード等を形成したチップであり、パワーエレクトロ
ニクス製品に用いられている。このようなパワーエレク
トロニクス製品は、無停電電源装置（ＵＰＳ）、モータ
制御等のパワーエレクトロニクスシステムの制御素子と
して、広く使用されている。
【０００３】パワーエレクトロニクス製品は、その用途
や、チップに形成されるパワーデバイスに応じて、数百
〜数千Ｖ程度の定格電圧を持つ。たとえばＩＧＢＴ製品
の定格電圧は、通常、数百〜２０００Ｖ程度である。
や、チップに形成されるパワーデバイスに応じて、数百
〜数千Ｖ程度の定格電圧を持つ。たとえばＩＧＢＴ製品
の定格電圧は、通常、数百〜２０００Ｖ程度である。
【０００４】このようなＩＧＢＴ製品、あるいは他の製
品においても、その用途の拡大や、パワーエレクトロニ
クスシステムの大電力化の要請に伴って、より大きな定
格電圧が必要とされ、たとえばＩＧＢＴ製品では、現
状、４０００〜４５００Ｖ程度の定格電圧を持つ製品が
開発されている。
品においても、その用途の拡大や、パワーエレクトロニ
クスシステムの大電力化の要請に伴って、より大きな定
格電圧が必要とされ、たとえばＩＧＢＴ製品では、現
状、４０００〜４５００Ｖ程度の定格電圧を持つ製品が
開発されている。
【０００５】しかし、チップがシリコン酸化膜やポリイ
ミド樹脂等の薄い絶縁膜で覆われた程度のベアな状態で
の耐圧は、たとえば２０００Ｖ程度である。つまり、チ
ップがベアな状態で、コレクタ〜エミッタ間に、たとえ
ば２０００Ｖ以上の高電圧を印加すると、チップの側面
からチップの上面に形成されたエミッタ電極に向かって
スパークが飛び、チップの終端部分が破壊されてしま
う。
ミド樹脂等の薄い絶縁膜で覆われた程度のベアな状態で
の耐圧は、たとえば２０００Ｖ程度である。つまり、チ
ップがベアな状態で、コレクタ〜エミッタ間に、たとえ
ば２０００Ｖ以上の高電圧を印加すると、チップの側面
からチップの上面に形成されたエミッタ電極に向かって
スパークが飛び、チップの終端部分が破壊されてしま
う。
【０００６】このため、まず、２０００Ｖ以下の電圧環
境の下で評価し、不良チップをレジェクトする。この
後、良品チップを、たとえばＤＢＣ（Direct Bond Copp
er）基板等にマウントし、チップの電極をＤＢＣ基板の
配線パターンにワイヤボンディングすることで、高耐圧
電子機器基板を得る。
境の下で評価し、不良チップをレジェクトする。この
後、良品チップを、たとえばＤＢＣ（Direct Bond Copp
er）基板等にマウントし、チップの電極をＤＢＣ基板の
配線パターンにワイヤボンディングすることで、高耐圧
電子機器基板を得る。
【０００７】次に、高耐圧電子機器基板の状態で、再度
２０００Ｖ以下の電圧環境の下で評価し、不良基板をレ
ジェクトする。なお、２０００Ｖ以下の電圧環境の下で
評価するのは、基板状態においても、チップがベアな状
態であるためである。この後、良品チップを、たとえば
銅ベースに半田付けし、電極およびケースを取り付け
て、該ケース内をシリコーンゲルやエポキシ樹脂等で充
填する。この状態、つまり製品完成状態で、再度２００
０Ｖ以上の電圧環境の下で、再度評価するようにしてい
る。
２０００Ｖ以下の電圧環境の下で評価し、不良基板をレ
ジェクトする。なお、２０００Ｖ以下の電圧環境の下で
評価するのは、基板状態においても、チップがベアな状
態であるためである。この後、良品チップを、たとえば
銅ベースに半田付けし、電極およびケースを取り付け
て、該ケース内をシリコーンゲルやエポキシ樹脂等で充
填する。この状態、つまり製品完成状態で、再度２００
０Ｖ以上の電圧環境の下で、再度評価するようにしてい
る。
【０００８】
【発明が解決しようとする課題】しかし、上記のような
評価方法では、たとえば定格電圧が４０００〜４５００
Ｖの場合、２０００Ｖから４０００〜４５００Ｖの範囲
で不良となるチップ、及び電子機器基板を、予めレジェ
クトできない。このため、製品完成状態で不良となる確
率が高まり、製造コストを上昇させる事情がある。
評価方法では、たとえば定格電圧が４０００〜４５００
Ｖの場合、２０００Ｖから４０００〜４５００Ｖの範囲
で不良となるチップ、及び電子機器基板を、予めレジェ
クトできない。このため、製品完成状態で不良となる確
率が高まり、製造コストを上昇させる事情がある。
【０００９】また、電子機器基板から製品完成状態に仕
上げる工程で、電子機器基板と銅ベースを半田で接着す
る熱工程があり、電子機器基板と銅ベースとの熱膨張係
数の差から、製品状態でそりが生じることがある。そり
を生じた場合、放熱の不均一、あるいは不充分を生じ
る。さらに、実動作中の熱疲労で半田が劣化することも
あり、高耐圧半導体装置の信頼性が低下する可能性もあ
る。この可能性を避けるため、銅ベースに代わり、熱膨
張係数が、電子機器基板の熱膨張係数に近いＡｌＳｉＣ
基板が使われるようになったが、部品材料コストの増加
を招いている。
上げる工程で、電子機器基板と銅ベースを半田で接着す
る熱工程があり、電子機器基板と銅ベースとの熱膨張係
数の差から、製品状態でそりが生じることがある。そり
を生じた場合、放熱の不均一、あるいは不充分を生じ
る。さらに、実動作中の熱疲労で半田が劣化することも
あり、高耐圧半導体装置の信頼性が低下する可能性もあ
る。この可能性を避けるため、銅ベースに代わり、熱膨
張係数が、電子機器基板の熱膨張係数に近いＡｌＳｉＣ
基板が使われるようになったが、部品材料コストの増加
を招いている。
【００１０】この発明は、上記事情に鑑み為されたもの
で、その目的は、製造コストを削減でき、また、信頼性
の高い高耐圧半導体チップの評価方法、高耐圧電子機器
基板およびその製造方法、および高耐圧半導体装置を提
供することにある。
で、その目的は、製造コストを削減でき、また、信頼性
の高い高耐圧半導体チップの評価方法、高耐圧電子機器
基板およびその製造方法、および高耐圧半導体装置を提
供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、この発明に係る高耐圧半導体チップの評価方法は、
弾力性を有した絶縁物を、ベア状態の高耐圧半導体チッ
プの終端部分に押し当て、前記弾力性を有した絶縁物が
押し当てられた状態で、高電圧を、前記高耐圧半導体チ
ップに印加し、前記弾力性を有した絶縁物が押し当てら
れ、かつ前記高電圧が印加された状態で、前記高耐圧半
導体チップの特性を評価することを特徴としている。
に、この発明に係る高耐圧半導体チップの評価方法は、
弾力性を有した絶縁物を、ベア状態の高耐圧半導体チッ
プの終端部分に押し当て、前記弾力性を有した絶縁物が
押し当てられた状態で、高電圧を、前記高耐圧半導体チ
ップに印加し、前記弾力性を有した絶縁物が押し当てら
れ、かつ前記高電圧が印加された状態で、前記高耐圧半
導体チップの特性を評価することを特徴としている。
【００１２】上記構成を有する評価方法によれば、弾力
性を有した絶縁物を、ベア状態の高耐圧半導体チップの
終端部分に押し当てる。このため、高電圧、たとえば２
０００Ｖ以上の電圧を印加した場合においても、該チッ
プの側面部分から該チップの上面部分にかけてスパーク
が飛び難くなる。よって、高耐圧半導体チップを、ベア
状態で、たとえば２０００Ｖ以上の高電圧環境の下で評
価することが可能となる。即ち、高耐圧半導体チップ
を、たとえば定格電圧２０００Ｖ以上の製品に用いよう
とした場合、製品組立前に、該チップを、定格電圧環境
の下で評価が可能となる。
性を有した絶縁物を、ベア状態の高耐圧半導体チップの
終端部分に押し当てる。このため、高電圧、たとえば２
０００Ｖ以上の電圧を印加した場合においても、該チッ
プの側面部分から該チップの上面部分にかけてスパーク
が飛び難くなる。よって、高耐圧半導体チップを、ベア
状態で、たとえば２０００Ｖ以上の高電圧環境の下で評
価することが可能となる。即ち、高耐圧半導体チップ
を、たとえば定格電圧２０００Ｖ以上の製品に用いよう
とした場合、製品組立前に、該チップを、定格電圧環境
の下で評価が可能となる。
【００１３】このように製品組立前に、たとえば２００
０Ｖ以上の高電圧環境の下で不良となるようなチップを
レジェクトできる。よって、製品組立後の歩留りを向上
でき、製造コストを削減できる。
０Ｖ以上の高電圧環境の下で不良となるようなチップを
レジェクトできる。よって、製品組立後の歩留りを向上
でき、製造コストを削減できる。
【００１４】また、組み立てられた製品が、高耐圧半導
体チップを複数搭載したモジュール製品であった場合、
一つの耐圧不良のチップのために、他の耐圧良好のチッ
プや、基板、枠、蓋などの組み立て部材等が無駄になる
状況が減り、製造コストの削減効果は、より高まる。
体チップを複数搭載したモジュール製品であった場合、
一つの耐圧不良のチップのために、他の耐圧良好のチッ
プや、基板、枠、蓋などの組み立て部材等が無駄になる
状況が減り、製造コストの削減効果は、より高まる。
【００１５】さらに高耐圧半導体チップはベア状態のま
まで良く、たとえばチップの終端部分に対して特殊な加
工を施す必要もないので、上記評価方法を実施するに当
たり、評価コストの増加は、ほとんどない。
まで良く、たとえばチップの終端部分に対して特殊な加
工を施す必要もないので、上記評価方法を実施するに当
たり、評価コストの増加は、ほとんどない。
【００１６】また、弾力性を有した絶縁物を、ベア状態
の高耐圧半導体チップの終端部分に押し当てるので、絶
縁物とチップとの密着性が向上する。密着性が向上する
ことで、上記スパークの抑制効果は、さらに高まる。
の高耐圧半導体チップの終端部分に押し当てるので、絶
縁物とチップとの密着性が向上する。密着性が向上する
ことで、上記スパークの抑制効果は、さらに高まる。
【００１７】上記目的を達成するために、この発明に係
る高耐圧電子機器基板は、ベア状態の高耐圧半導体チッ
プと、前記ベア状態の高耐圧半導体チップがマウントさ
れるとともに、前記高耐圧半導体チップが電気的に接続
される基板と、前記ベア状態の高耐圧半導体チップがマ
ウントされた前記基板のうち、少なくとも外部端子が接
続される領域を露出させるとともに、高電圧が印加され
る、前記ベア状態の高耐圧半導体チップの表面を含む領
域を被覆する、弾力性を有した絶縁物とを具備すること
を特徴としている。
る高耐圧電子機器基板は、ベア状態の高耐圧半導体チッ
プと、前記ベア状態の高耐圧半導体チップがマウントさ
れるとともに、前記高耐圧半導体チップが電気的に接続
される基板と、前記ベア状態の高耐圧半導体チップがマ
ウントされた前記基板のうち、少なくとも外部端子が接
続される領域を露出させるとともに、高電圧が印加され
る、前記ベア状態の高耐圧半導体チップの表面を含む領
域を被覆する、弾力性を有した絶縁物とを具備すること
を特徴としている。
【００１８】上記構成を有する高耐圧電子機器基板によ
れば、ベア状態の高耐圧半導体チップがマウントされた
基板のうち、少なくとも外部端子が接続される領域を露
出させるとともに、高電圧が印加されるベア状態の高耐
圧半導体チップの表面を含む高電圧が印加される領域
を、弾力性を有した絶縁物により被覆する。このため、
たとえば２０００Ｖ以上の電圧を印加した場合において
も、高耐圧半導体チップの側面部分から該チップの上面
部分にかけて、あるいは該チップと基板とを接続するボ
ンディングワイヤ間などにスパークが飛び難くなる。よ
って、製品組立前に、半導体電子機器基板を、たとえば
２０００Ｖ以上の高電圧環境の下で評価することが可能
となる。
れば、ベア状態の高耐圧半導体チップがマウントされた
基板のうち、少なくとも外部端子が接続される領域を露
出させるとともに、高電圧が印加されるベア状態の高耐
圧半導体チップの表面を含む高電圧が印加される領域
を、弾力性を有した絶縁物により被覆する。このため、
たとえば２０００Ｖ以上の電圧を印加した場合において
も、高耐圧半導体チップの側面部分から該チップの上面
部分にかけて、あるいは該チップと基板とを接続するボ
ンディングワイヤ間などにスパークが飛び難くなる。よ
って、製品組立前に、半導体電子機器基板を、たとえば
２０００Ｖ以上の高電圧環境の下で評価することが可能
となる。
【００１９】このように製品組立前に、たとえば２００
０Ｖ以上の高電圧環境の下で不良となるような高耐圧電
子機器基板をレジェクトできる。よって、製品組立後の
歩留りを向上でき、製造コストを削減できる。
０Ｖ以上の高電圧環境の下で不良となるような高耐圧電
子機器基板をレジェクトできる。よって、製品組立後の
歩留りを向上でき、製造コストを削減できる。
【００２０】また、組み立てられた製品が、高耐圧電子
機器基板を複数搭載したモジュール製品であった場合、
一つの耐圧不良の電子機器基板のために、他の耐圧良好
の電子機器基板や、電子機器基板が搭載される基板、
枠、蓋などの組み立て部材等が無駄になる状況が減り、
製造コストの削減効果は、より高まる。
機器基板を複数搭載したモジュール製品であった場合、
一つの耐圧不良の電子機器基板のために、他の耐圧良好
の電子機器基板や、電子機器基板が搭載される基板、
枠、蓋などの組み立て部材等が無駄になる状況が減り、
製造コストの削減効果は、より高まる。
【００２１】また、電子機器基板を被覆する絶縁物は、
弾力性を有する。このため、チップが発熱した際に、チ
ップ、あるいは電子機器基板と絶縁物との間に作用する
熱応力は、緩和される。
弾力性を有する。このため、チップが発熱した際に、チ
ップ、あるいは電子機器基板と絶縁物との間に作用する
熱応力は、緩和される。
【００２２】また、その製造方法は、基板に、ベア状態
の高耐圧半導体チップをマウントするとともに電気的に
接続し、前記ベア状態の高耐圧半導体チップがマウント
された前記基板のうち、少なくとも外部端子が接続され
る領域を露出させるとともに、前記ベア状態の高耐圧半
導体チップの表面を含む高電圧が印加される領域を被覆
する、弾力性を有した絶縁物を、射出成型により形成す
ることを特徴としている。
の高耐圧半導体チップをマウントするとともに電気的に
接続し、前記ベア状態の高耐圧半導体チップがマウント
された前記基板のうち、少なくとも外部端子が接続され
る領域を露出させるとともに、前記ベア状態の高耐圧半
導体チップの表面を含む高電圧が印加される領域を被覆
する、弾力性を有した絶縁物を、射出成型により形成す
ることを特徴としている。
【００２３】上記目的を達成するために、この発明に係
る高耐圧半導体装置は、ベア状態の高耐圧半導体チップ
と、前記ベア状態の高耐圧半導体チップがマウントされ
るとともに、前記高耐圧半導体チップが電気的に接続さ
れる基板と、前記ベア状態の高耐圧半導体チップがマウ
ントされた前記基板のうち、少なくとも外部端子が接続
される領域を露出させるとともに、前記ベア状態の高耐
圧半導体チップの表面を含む高電圧が印加される領域を
被覆する、弾力性を有した絶縁物とを含む高耐圧電子機
器基板と、放熱体と、前記弾力性を有した絶縁物を押圧
して、前記高耐圧電子機器基板を前記放熱体に圧接する
圧接部材とを特徴としている。
る高耐圧半導体装置は、ベア状態の高耐圧半導体チップ
と、前記ベア状態の高耐圧半導体チップがマウントされ
るとともに、前記高耐圧半導体チップが電気的に接続さ
れる基板と、前記ベア状態の高耐圧半導体チップがマウ
ントされた前記基板のうち、少なくとも外部端子が接続
される領域を露出させるとともに、前記ベア状態の高耐
圧半導体チップの表面を含む高電圧が印加される領域を
被覆する、弾力性を有した絶縁物とを含む高耐圧電子機
器基板と、放熱体と、前記弾力性を有した絶縁物を押圧
して、前記高耐圧電子機器基板を前記放熱体に圧接する
圧接部材とを特徴としている。
【００２４】上記構成を有する高耐圧半導体装置によれ
ば、上記高耐圧電子機器基板を具備するので、上記高耐
圧電気機器基板と同様な効果が得られる。これととも
に、高耐圧電子機器基板を、放熱体に、弾力性を有した
絶縁物を押圧して圧接する。また、弾力性を有した絶縁
物は、チップのモールド材の役目と圧接用クッション材
の役目とを兼ねる。これらにより、高耐圧電子機器基板
を放熱体に固定するのに、たとえば半田などの接着部材
や、押圧するためのバネ等の部材が不要であり、製造コ
ストを削減できる。
ば、上記高耐圧電子機器基板を具備するので、上記高耐
圧電気機器基板と同様な効果が得られる。これととも
に、高耐圧電子機器基板を、放熱体に、弾力性を有した
絶縁物を押圧して圧接する。また、弾力性を有した絶縁
物は、チップのモールド材の役目と圧接用クッション材
の役目とを兼ねる。これらにより、高耐圧電子機器基板
を放熱体に固定するのに、たとえば半田などの接着部材
や、押圧するためのバネ等の部材が不要であり、製造コ
ストを削減できる。
【００２５】また、接着部材が不要なので、接着部材の
劣化による信頼性の低下等も発生せず、長期間に及ぶ使
用や、過酷な環境下での使用にも耐えることが可能にな
る。
劣化による信頼性の低下等も発生せず、長期間に及ぶ使
用や、過酷な環境下での使用にも耐えることが可能にな
る。
【００２６】また、高耐圧電子機器基板を接着部材を介
さずに放熱体に圧接するので、良好な放熱性が得られ
る。
さずに放熱体に圧接するので、良好な放熱性が得られ
る。
【００２７】また、弾力性を有した絶縁物を介して主な
発熱部であるチップ上を圧接することもでき、チップ上
を圧接した場合には、より良好な放熱性を得ることがで
きる。
発熱部であるチップ上を圧接することもでき、チップ上
を圧接した場合には、より良好な放熱性を得ることがで
きる。
【００２８】また、圧接に際し、弾力性を有した絶縁物
を押圧するので、高耐圧電子機器基板に対して、圧力が
均等にかかりやすくなり、高耐圧電子機器基板と放熱体
との密着性は良好となる。密着性が良好となることで、
放熱性もまた、良好となる。
を押圧するので、高耐圧電子機器基板に対して、圧力が
均等にかかりやすくなり、高耐圧電子機器基板と放熱体
との密着性は良好となる。密着性が良好となることで、
放熱性もまた、良好となる。
【００２９】
【発明の実施の形態】以下、この発明の実施形態を図面
を参照して説明する。この説明に際し、全図にわたり、
共通する部分には共通する参照符号を付す。
を参照して説明する。この説明に際し、全図にわたり、
共通する部分には共通する参照符号を付す。
【００３０】［第１の実施形態］図１は、この発明の第
１の実施形態に係る高耐圧半導体チップの評価方法に用
いられる評価冶具を示す図である。
１の実施形態に係る高耐圧半導体チップの評価方法に用
いられる評価冶具を示す図である。
【００３１】図１に示すように、評価冶具は、主にステ
ージ１、プローブ２（２Ｅ、２Ｇ）、このプローブ２を
保持するプローブ保持台３から構成されている。ステー
ジ１、およびプローブ２は、電気特性測定器４に電気的
に接続される。
ージ１、プローブ２（２Ｅ、２Ｇ）、このプローブ２を
保持するプローブ保持台３から構成されている。ステー
ジ１、およびプローブ２は、電気特性測定器４に電気的
に接続される。
【００３２】ステージ１には、載置部５が形成されてい
る。載置部５には、高耐圧半導体チップ６が載置され
る。高耐圧半導体チップ６には、たとえばＩＧＢＴのよ
うなパワーデバイスが形成されている。
る。載置部５には、高耐圧半導体チップ６が載置され
る。高耐圧半導体チップ６には、たとえばＩＧＢＴのよ
うなパワーデバイスが形成されている。
【００３３】保持台３には、取付部７が形成されてい
る。取付部７には、シリコーンラバー８が取り付けられ
る。シリコーンラバー８は、弾力性を有した絶縁性樹脂
である。
る。取付部７には、シリコーンラバー８が取り付けられ
る。シリコーンラバー８は、弾力性を有した絶縁性樹脂
である。
【００３４】図２は、チップ６、およびシリコーンラバ
ー８を示す斜視図である。
ー８を示す斜視図である。
【００３５】図２に示すように、シリコーンラバー８の
一例は、チップ６の終端部分９に対応した枠状の形状を
有したものである。一例に係るシリコーンラバー８は、
取付部７に嵌合される嵌合部１０、および終端部分９に
押し当てられる押当部１１を持つ。押当部１１は、嵌合
部１０よりも狭い幅を有しており、押し当てられた際、
嵌合部１０より潰れやすくなっている。このようなシリ
コーンラバー８は、終端部分９に、密着しやすい利点が
ある。
一例は、チップ６の終端部分９に対応した枠状の形状を
有したものである。一例に係るシリコーンラバー８は、
取付部７に嵌合される嵌合部１０、および終端部分９に
押し当てられる押当部１１を持つ。押当部１１は、嵌合
部１０よりも狭い幅を有しており、押し当てられた際、
嵌合部１０より潰れやすくなっている。このようなシリ
コーンラバー８は、終端部分９に、密着しやすい利点が
ある。
【００３６】次に、上記評価冶具を用いた評価方法の具
体的一例を説明する。
体的一例を説明する。
【００３７】図３（Ａ）〜図３（Ｄ）は、評価方法の具
体的一例を説明するための図である。
体的一例を説明するための図である。
【００３８】まず、図３（Ａ）に示すように、ウェーハ
プロセスにより、たとえばＩＧＢＴをシリコンウェーハ
１２に形成し、ＩＧＢＴが形成された高耐圧半導体チッ
プ６を、シリコンウェーハ１２に複数得る。
プロセスにより、たとえばＩＧＢＴをシリコンウェーハ
１２に形成し、ＩＧＢＴが形成された高耐圧半導体チッ
プ６を、シリコンウェーハ１２に複数得る。
【００３９】次に、図３（Ｂ）に示すように、ウェーハ
１２をダイシングし、チップ６をウェーハ１２から分離
する。
１２をダイシングし、チップ６をウェーハ１２から分離
する。
【００４０】次に、図３（Ｃ）に示すように、分離され
た状態（ベア状態）のチップ６をステージ１の載置部５
に載置する。また、シリコーンラバー８を保持台３の取
付部７に取り付ける。このとき、チップ６の裏面に形成
されたコレクタ電極１３Ｃは、ステージ１、またはステ
ージ１に形成された電極（図示せず）を介して、電気特
性測定器４に電気的に接続される。
た状態（ベア状態）のチップ６をステージ１の載置部５
に載置する。また、シリコーンラバー８を保持台３の取
付部７に取り付ける。このとき、チップ６の裏面に形成
されたコレクタ電極１３Ｃは、ステージ１、またはステ
ージ１に形成された電極（図示せず）を介して、電気特
性測定器４に電気的に接続される。
【００４１】次に、図３（Ｄ）に示すように、ステージ
１を上昇、または保持台３を下降させ、シリコーンラバ
ー８を、チップ６の終端部分９に押し当てる。このと
き、シリコーンラバー８は、チップ６の側面の上方か
ら、チップ６の上面に形成されたエミッタ電極１３Ｅの
上方にかけて、およびチップ６の側面の上方から、チッ
プ６の上面に形成されたゲート電極１３Ｇの上方にかけ
てそれぞれ押し当てられるのが良い。
１を上昇、または保持台３を下降させ、シリコーンラバ
ー８を、チップ６の終端部分９に押し当てる。このと
き、シリコーンラバー８は、チップ６の側面の上方か
ら、チップ６の上面に形成されたエミッタ電極１３Ｅの
上方にかけて、およびチップ６の側面の上方から、チッ
プ６の上面に形成されたゲート電極１３Ｇの上方にかけ
てそれぞれ押し当てられるのが良い。
【００４２】また、ステージ１を上昇、または保持台３
を下降させることで、プローブ２Ｅはエミッタ電極１３
Ｅに接触され、プローブ２Ｇはゲート電極１３Ｇに接触
される。これにより、エミッタ電極１３Ｅ、およびゲー
ト電極１３Ｇはそれぞれ、電気特性測定器４に電気的に
接続される。
を下降させることで、プローブ２Ｅはエミッタ電極１３
Ｅに接触され、プローブ２Ｇはゲート電極１３Ｇに接触
される。これにより、エミッタ電極１３Ｅ、およびゲー
ト電極１３Ｇはそれぞれ、電気特性測定器４に電気的に
接続される。
【００４３】次に、終端部分９にシリコンラバー８が押
し当てられた状態で、４０００〜４５００Ｖの電圧を、
チップ６に印加する。電圧印加の一例は、たとえばコレ
クタ電極１３Ｃに４０００〜４５００Ｖ、エミッタ電極
１３Ｅに接地電位（０Ｖ）、ゲート電極１３Ｇに接地電
位（０Ｖ）を与えることである。
し当てられた状態で、４０００〜４５００Ｖの電圧を、
チップ６に印加する。電圧印加の一例は、たとえばコレ
クタ電極１３Ｃに４０００〜４５００Ｖ、エミッタ電極
１３Ｅに接地電位（０Ｖ）、ゲート電極１３Ｇに接地電
位（０Ｖ）を与えることである。
【００４４】次に、シリコンラバー８が押し当てられ、
かつ４０００〜４５００Ｖの電圧が印加された状態で、
電気特性測定器４を用いて、チップ６の特性を評価す
る。
かつ４０００〜４５００Ｖの電圧が印加された状態で、
電気特性測定器４を用いて、チップ６の特性を評価す
る。
【００４５】上記第１の実施形態に係る評価方法である
と、シリコーンラバー８を、ベア状態のチップ６の終端
部分９に押し当てる。このため、図４（Ａ）に示すよう
に、チップ６の側面部分１４からエミッタ電極１３Ｅ
（あるいはゲート電極）にかけてのスパークパス１５
を、図４（Ｂ）に示すように、シリコーンラバー８によ
って遮断することができる。スパークパス１５が遮断さ
れる結果、たとえば２０００Ｖ以上、具体的には４００
０〜４５００Ｖのような高電圧を印加した場合でも、ス
パークの発生を抑制できる。このため、ベア状態のチッ
プ６を、たとえば２０００Ｖ以上の高電圧環境の下で評
価することが可能となる。
と、シリコーンラバー８を、ベア状態のチップ６の終端
部分９に押し当てる。このため、図４（Ａ）に示すよう
に、チップ６の側面部分１４からエミッタ電極１３Ｅ
（あるいはゲート電極）にかけてのスパークパス１５
を、図４（Ｂ）に示すように、シリコーンラバー８によ
って遮断することができる。スパークパス１５が遮断さ
れる結果、たとえば２０００Ｖ以上、具体的には４００
０〜４５００Ｖのような高電圧を印加した場合でも、ス
パークの発生を抑制できる。このため、ベア状態のチッ
プ６を、たとえば２０００Ｖ以上の高電圧環境の下で評
価することが可能となる。
【００４６】よって、チップ６を、たとえば定格電圧２
０００Ｖ以上の製品に用いようとした場合でも、製品組
立前に、チップ６を、定格電圧環境の下で評価すること
が可能となる。即ち、製品組立前に、たとえば２０００
Ｖ以上の高電圧環境の下で不良となるようなチップ６を
予めレジェクトでき、製品組立後の歩留りを向上でき
る。製品組立後の歩留りを向上できる結果、ケースなど
の組み立て部材、およびケース内を充填する絶縁性樹脂
等が無駄になる状況が減り、製造コストを削減できる。
０００Ｖ以上の製品に用いようとした場合でも、製品組
立前に、チップ６を、定格電圧環境の下で評価すること
が可能となる。即ち、製品組立前に、たとえば２０００
Ｖ以上の高電圧環境の下で不良となるようなチップ６を
予めレジェクトでき、製品組立後の歩留りを向上でき
る。製品組立後の歩留りを向上できる結果、ケースなど
の組み立て部材、およびケース内を充填する絶縁性樹脂
等が無駄になる状況が減り、製造コストを削減できる。
【００４７】また、組み立てられた製品が、チップ６を
複数搭載したモジュール製品であった場合、一つの耐圧
不良のチップ６のために、他の耐圧良好のチップ６を無
駄にすることもない。よって、製造コストの削減効果
は、より高まる。
複数搭載したモジュール製品であった場合、一つの耐圧
不良のチップ６のために、他の耐圧良好のチップ６を無
駄にすることもない。よって、製造コストの削減効果
は、より高まる。
【００４８】さらにチップ６はベア状態のままで良いの
で、チップ６の終端部分９に対して、スパークパス１５
を遮断するような加工を施す必要もないので、上記評価
方法を実施するに当たり、評価コストの増加は、ほとん
どない。
で、チップ６の終端部分９に対して、スパークパス１５
を遮断するような加工を施す必要もないので、上記評価
方法を実施するに当たり、評価コストの増加は、ほとん
どない。
【００４９】また、シリコーンラバー８のように弾力性
を有した絶縁物を、ベア状態のチップ６の終端部分９に
押し当てるようにすることで、シリコーンラバー８とチ
ップ６との密着性を良好にでき、上記スパークの抑制効
果を、向上させることができる。
を有した絶縁物を、ベア状態のチップ６の終端部分９に
押し当てるようにすることで、シリコーンラバー８とチ
ップ６との密着性を良好にでき、上記スパークの抑制効
果を、向上させることができる。
【００５０】なお、上記第１の実施形態では、パワーデ
バイスの例として、ＩＧＢＴを例示したが、縦型ＭＯＳ
ＦＥＴや、ダイオードなどにも、第１の実施形態を適用
することができる。
バイスの例として、ＩＧＢＴを例示したが、縦型ＭＯＳ
ＦＥＴや、ダイオードなどにも、第１の実施形態を適用
することができる。
【００５１】また、上記第１の実施形態では、図３
（Ｂ）に示すベア状態のチップ６を評価するようにした
が、図３（Ａ）に示すウェーハ１２の状態でチップ６を
評価することも可能である。
（Ｂ）に示すベア状態のチップ６を評価するようにした
が、図３（Ａ）に示すウェーハ１２の状態でチップ６を
評価することも可能である。
【００５２】［第２の実施形態］パワーエレクトロニク
ス製品では、高耐圧半導体チップ６を電子機器基板にマ
ウントし、チップ６の電極と基板の配線パターンとをワ
イヤボンドしたうえで、ケースに収容する製品がある。
ス製品では、高耐圧半導体チップ６を電子機器基板にマ
ウントし、チップ６の電極と基板の配線パターンとをワ
イヤボンドしたうえで、ケースに収容する製品がある。
【００５３】このような製品の場合、チップ６を、電子
機器基板にマウント／ワイヤボンドした状態において、
評価することが望まれる。
機器基板にマウント／ワイヤボンドした状態において、
評価することが望まれる。
【００５４】しかし、上述したように、ベア状態のチッ
プ６の耐圧は、たとえば２０００Ｖ程度であり、定格電
圧が２０００Ｖ以上の製品については、評価することが
できない。このため、製品完成状態で不良となる確率が
高まってしまう。
プ６の耐圧は、たとえば２０００Ｖ程度であり、定格電
圧が２０００Ｖ以上の製品については、評価することが
できない。このため、製品完成状態で不良となる確率が
高まってしまう。
【００５５】この第２の実施形態は、たとえば２０００
Ｖ以上の電圧環境の下で評価することが可能となる高耐
圧電子機器基板に関する。
Ｖ以上の電圧環境の下で評価することが可能となる高耐
圧電子機器基板に関する。
【００５６】図５（Ａ）〜図１１（Ａ）はこの発明の第
２の実施形態に係る高耐圧電子機器基板、およびその高
耐圧電子機器基板を用いた高耐圧半導体装置を製造工程
順に示した平面図、図５（Ｂ）〜図１１（Ｂ）は図５
（Ａ）〜図１１（Ａ）中のＢ−Ｂ線に沿う断面図、図５
（Ｃ）〜図１１（Ｃ）は図５（Ａ）〜図１１（Ａ）中の
Ｃ−Ｃ線に沿う断面図である。
２の実施形態に係る高耐圧電子機器基板、およびその高
耐圧電子機器基板を用いた高耐圧半導体装置を製造工程
順に示した平面図、図５（Ｂ）〜図１１（Ｂ）は図５
（Ａ）〜図１１（Ａ）中のＢ−Ｂ線に沿う断面図、図５
（Ｃ）〜図１１（Ｃ）は図５（Ａ）〜図１１（Ａ）中の
Ｃ−Ｃ線に沿う断面図である。
【００５７】以下、第２の実施形態に係る高耐圧電子機
器基板、およびその高耐圧電子機器基板を用いた高耐圧
半導体装置を、その製造方法とともに説明する。
器基板、およびその高耐圧電子機器基板を用いた高耐圧
半導体装置を、その製造方法とともに説明する。
【００５８】図５（Ａ）〜図５（Ｃ）に示すように、Ｄ
ＢＣ（Direct Bond Copper）基板２１を準備する。ＤＢ
Ｃ基板２１は、絶縁基板２２、絶縁基板２２の上面に形
成されたコレクタ配線層２３Ｃ、エミッタ配線層２３
Ｅ、およびゲート配線層２３Ｇ-1、２３Ｇ-2、絶縁基板
２２の裏面に形成された銅（Ｃｕ）層２４から構成され
ている。絶縁基板２２は、たとえばアルミナ（Ａｌ
2Ｏ3）、窒化アルミニウム（ＡｌＮ）、窒化シリコン
（ＳｉＮ）から成る。また、コレクタ配線層２３Ｃ、エ
ミッタ配線層２３Ｅ、およびゲート配線層２３Ｇ-1、２
３Ｇ-2は、たとえば銅（Ｃｕ）、アルミニウム（Ａ
ｌ）、銅とアルミニウムとの積層構造から成る。
ＢＣ（Direct Bond Copper）基板２１を準備する。ＤＢ
Ｃ基板２１は、絶縁基板２２、絶縁基板２２の上面に形
成されたコレクタ配線層２３Ｃ、エミッタ配線層２３
Ｅ、およびゲート配線層２３Ｇ-1、２３Ｇ-2、絶縁基板
２２の裏面に形成された銅（Ｃｕ）層２４から構成され
ている。絶縁基板２２は、たとえばアルミナ（Ａｌ
2Ｏ3）、窒化アルミニウム（ＡｌＮ）、窒化シリコン
（ＳｉＮ）から成る。また、コレクタ配線層２３Ｃ、エ
ミッタ配線層２３Ｅ、およびゲート配線層２３Ｇ-1、２
３Ｇ-2は、たとえば銅（Ｃｕ）、アルミニウム（Ａ
ｌ）、銅とアルミニウムとの積層構造から成る。
【００５９】次に、図６（Ａ）〜図６（Ｃ）に示すよう
に、高耐圧半導体チップ６を、コレクタ配線層２３Ｃ上
にマウントする。この例では、４つのＩＧＢＴチップ６
-1〜６-4、２個のＦＷＤ（Free-Wheeling Diode）チッ
プ６-5、６-6をマウントする。このマウントにより、Ｉ
ＧＢＴチップ６-1〜６-4のコレクタ電極１３Ｃ、ＦＷＤ
チップ６-5、６-6のカソード電極１３Ｋがそれぞれ、コ
レクタ配線層２３Ｃに、半田層２５によって電気的に接
続される。
に、高耐圧半導体チップ６を、コレクタ配線層２３Ｃ上
にマウントする。この例では、４つのＩＧＢＴチップ６
-1〜６-4、２個のＦＷＤ（Free-Wheeling Diode）チッ
プ６-5、６-6をマウントする。このマウントにより、Ｉ
ＧＢＴチップ６-1〜６-4のコレクタ電極１３Ｃ、ＦＷＤ
チップ６-5、６-6のカソード電極１３Ｋがそれぞれ、コ
レクタ配線層２３Ｃに、半田層２５によって電気的に接
続される。
【００６０】次に、図７（Ａ）〜図７（Ｃ）に示すよう
に、ＩＧＢＴチップ６-1〜６-4のエミッタ電極１３Ｅを
それぞれエミッタ配線層２３Ｅに、エミッタ用ボンディ
ングワイヤ２６Ｅを用いて電気的に接続する。また、Ｉ
ＧＢＴチップ６-1、６-2のゲート電極１３Ｇをそれぞれ
ゲート配線層２３Ｇ-1に、ゲート用ボンディングワイヤ
２６Ｇを用いて電気的に接続する。また、ＩＧＢＴチッ
プ６-3、６-4のゲート電極１３Ｇをそれぞれゲート配線
層２３Ｇ-2に、ゲート用ボンディングワイヤ２６Ｇを用
いて電気的に接続する。また、ＦＷＤチップ６-5、６-6
のアノード電極１３Ａをそれぞれエミッタ配線層２３Ｅ
に、アノード用ボンディングワイヤ２６Ａを用いて電気
的に接続する。これにより、図１２に示すような回路を
持つ電子機器基板３０が得られる。
に、ＩＧＢＴチップ６-1〜６-4のエミッタ電極１３Ｅを
それぞれエミッタ配線層２３Ｅに、エミッタ用ボンディ
ングワイヤ２６Ｅを用いて電気的に接続する。また、Ｉ
ＧＢＴチップ６-1、６-2のゲート電極１３Ｇをそれぞれ
ゲート配線層２３Ｇ-1に、ゲート用ボンディングワイヤ
２６Ｇを用いて電気的に接続する。また、ＩＧＢＴチッ
プ６-3、６-4のゲート電極１３Ｇをそれぞれゲート配線
層２３Ｇ-2に、ゲート用ボンディングワイヤ２６Ｇを用
いて電気的に接続する。また、ＦＷＤチップ６-5、６-6
のアノード電極１３Ａをそれぞれエミッタ配線層２３Ｅ
に、アノード用ボンディングワイヤ２６Ａを用いて電気
的に接続する。これにより、図１２に示すような回路を
持つ電子機器基板３０が得られる。
【００６１】次に、図８（Ａ）〜図８（Ｃ）に示すよう
に、電子機器基板３０の絶縁基板２２の周囲を、コレク
タ配線層２３Ｃ、エミッタ配線層２３Ｅ、ゲート配線層
２３Ｇ-1、２３Ｇ-2のうち、外部電極の接続部分２７
Ｃ、２７Ｅ、２７Ｇ-1、２７Ｇ-2を除いて、シリコーン
ラバー２８により被覆する。なお、この実施形態のよう
に、銅層２４が有る場合、この銅層２４上は、シリコー
ンラバー２８により被覆しない。この被覆は、射出成型
により行うのが、接続部分２７Ｃ、２７Ｅ、２７Ｇ-1、
２７Ｇ-2、銅層２４を除いた絶縁基板２２の周囲を、精
度良く被覆できるので望ましい。
に、電子機器基板３０の絶縁基板２２の周囲を、コレク
タ配線層２３Ｃ、エミッタ配線層２３Ｅ、ゲート配線層
２３Ｇ-1、２３Ｇ-2のうち、外部電極の接続部分２７
Ｃ、２７Ｅ、２７Ｇ-1、２７Ｇ-2を除いて、シリコーン
ラバー２８により被覆する。なお、この実施形態のよう
に、銅層２４が有る場合、この銅層２４上は、シリコー
ンラバー２８により被覆しない。この被覆は、射出成型
により行うのが、接続部分２７Ｃ、２７Ｅ、２７Ｇ-1、
２７Ｇ-2、銅層２４を除いた絶縁基板２２の周囲を、精
度良く被覆できるので望ましい。
【００６２】この射出成型に用いる金型の一例は、シリ
コーンラバー２８を充填するためのキャビティを電子機
器基板３０周囲に対応して有し、かつこのキャビティ内
に、接続部分２７Ｃ、２７Ｅ、２７Ｇ-1、２７Ｇ-2に接
触する部位を持つ。また、電子機器基板３０は、たとえ
ば金型上に銅層２４を接触させて置かれれば良い。
コーンラバー２８を充填するためのキャビティを電子機
器基板３０周囲に対応して有し、かつこのキャビティ内
に、接続部分２７Ｃ、２７Ｅ、２７Ｇ-1、２７Ｇ-2に接
触する部位を持つ。また、電子機器基板３０は、たとえ
ば金型上に銅層２４を接触させて置かれれば良い。
【００６３】このような金型を用い、シリコーンラバー
２８を射出成型により形成することで、図８（Ａ）〜図
８（Ｃ）に示す電子機器基板３０を、たとえば接続部分
２７Ｃ、２７Ｅ、２７Ｇ-1、２７Ｇ-2、銅層２４上から
シリコーンラバー２８を除去する工程を必要とせずに、
得ることができる。
２８を射出成型により形成することで、図８（Ａ）〜図
８（Ｃ）に示す電子機器基板３０を、たとえば接続部分
２７Ｃ、２７Ｅ、２７Ｇ-1、２７Ｇ-2、銅層２４上から
シリコーンラバー２８を除去する工程を必要とせずに、
得ることができる。
【００６４】次に、図９（Ａ）〜図９（Ｃ）に示すよう
に、図８（Ａ）〜図８（Ｃ）に示す電子機器基板３０
を、評価冶具（図示せず）に載置し、４０００〜４５０
０Ｖの電圧を、電子機器基板３０に印加する。電圧印加
の一例は、たとえばコレクタ配線層２３Ｃにプローブ２
９Ｃを介して４０００〜４５００Ｖ、エミッタ配線層２
３Ｅにプローブ２９Ｅを介して接地電位（０Ｖ）、ゲー
ト配線層２３Ｇ-1、２３Ｇ-2にプローブ２９Ｇ-1、２９
Ｇ-2を介して接地電位（０Ｖ）を与える。この後、４０
００〜４５００Ｖの電圧が印加された状態で、電子機器
基板３０の特性を評価する。この評価において、不良と
判断された電子機器基板３０はレジェクトされる。
に、図８（Ａ）〜図８（Ｃ）に示す電子機器基板３０
を、評価冶具（図示せず）に載置し、４０００〜４５０
０Ｖの電圧を、電子機器基板３０に印加する。電圧印加
の一例は、たとえばコレクタ配線層２３Ｃにプローブ２
９Ｃを介して４０００〜４５００Ｖ、エミッタ配線層２
３Ｅにプローブ２９Ｅを介して接地電位（０Ｖ）、ゲー
ト配線層２３Ｇ-1、２３Ｇ-2にプローブ２９Ｇ-1、２９
Ｇ-2を介して接地電位（０Ｖ）を与える。この後、４０
００〜４５００Ｖの電圧が印加された状態で、電子機器
基板３０の特性を評価する。この評価において、不良と
判断された電子機器基板３０はレジェクトされる。
【００６５】次に、図１０（Ａ）〜図１０（Ｃ）に示す
ように、上記評価により良品と判断された電子機器基板
３０を、銅ベース３１上に固定する。この例では、電子
機器基板３０の裏面に形成された銅層２４を、銅ベース
３１上に、半田層３２を介して固定する。
ように、上記評価により良品と判断された電子機器基板
３０を、銅ベース３１上に固定する。この例では、電子
機器基板３０の裏面に形成された銅層２４を、銅ベース
３１上に、半田層３２を介して固定する。
【００６６】次に、図１１（Ａ）〜図１１（Ｃ）に示す
ように、外部電極の接続部分２７Ｃ、２７Ｅ、２７Ｇ-
1、２７Ｇ-2にそれぞれ、外部電極３３Ｃ、３３Ｅ、３
３Ｇを接続し、銅ベース３１の周縁部分に、枠体３４を
固定する。次に、外部電極３３Ｃ、３３Ｅ、３３Ｇに接
続される外部端子３５Ｃ、３５Ｅ、３５Ｇを持つ蓋体３
６（なお、図１１（Ａ）では図示を省略している）を、
枠体３４に固定する。このようにして、第２の実施形態
に係る電子機器基板３０を用いたＩＧＢＴ製品３７が完
成する。なお、ＩＧＢＴ製品３７は、たとえばヒートシ
ンク（図示せず）を、銅ベース３１に接続した状態にて
使用される。
ように、外部電極の接続部分２７Ｃ、２７Ｅ、２７Ｇ-
1、２７Ｇ-2にそれぞれ、外部電極３３Ｃ、３３Ｅ、３
３Ｇを接続し、銅ベース３１の周縁部分に、枠体３４を
固定する。次に、外部電極３３Ｃ、３３Ｅ、３３Ｇに接
続される外部端子３５Ｃ、３５Ｅ、３５Ｇを持つ蓋体３
６（なお、図１１（Ａ）では図示を省略している）を、
枠体３４に固定する。このようにして、第２の実施形態
に係る電子機器基板３０を用いたＩＧＢＴ製品３７が完
成する。なお、ＩＧＢＴ製品３７は、たとえばヒートシ
ンク（図示せず）を、銅ベース３１に接続した状態にて
使用される。
【００６７】上記第２の実施形態に係る電子機器基板３
０であると、電子機器基板３０上を、コレクタ配線層２
３Ｃ、エミッタ配線層２３Ｅ、ゲート配線層２３Ｇ-1、
２３Ｇ-2のうち、外部電極の接続部分２７Ｃ、２７Ｅ、
２７Ｇ-1、２７Ｇ-2を除いて、シリコーンラバー２８に
より被覆する。これにより、電子機器基板３０上のスパ
ークパスが形成されるような部分、たとえばコレクタ配
線層２３Ｃとエミッタ用ボンディングワイヤ２６Ｅとの
間、コレクタ配線層２３Ｃとゲート用ボンディングワイ
ヤ２６Ｇとの間、コレクタ配線層２３Ｃとアノード用ボ
ンディングワイヤ２６Ａとの間、ＩＧＢＴチップ６-1〜
６-4、ＦＷＤチップ６-5、６-6の終端部分等がそれぞ
れ、シリコーンラバー２８により被覆される。これによ
り、電子機器基板３０上のスパークパスは、シリコーン
ラバー２８によって遮断される。スパークパスが遮断さ
れる結果、たとえば２０００Ｖ以上、具体的には４００
０〜４５００Ｖのような高電圧を印加した場合でも、ス
パークの発生を抑制できる。このため、電子機器基板３
０を、たとえば２０００Ｖ以上の高電圧環境の下で評価
することが可能となる。
０であると、電子機器基板３０上を、コレクタ配線層２
３Ｃ、エミッタ配線層２３Ｅ、ゲート配線層２３Ｇ-1、
２３Ｇ-2のうち、外部電極の接続部分２７Ｃ、２７Ｅ、
２７Ｇ-1、２７Ｇ-2を除いて、シリコーンラバー２８に
より被覆する。これにより、電子機器基板３０上のスパ
ークパスが形成されるような部分、たとえばコレクタ配
線層２３Ｃとエミッタ用ボンディングワイヤ２６Ｅとの
間、コレクタ配線層２３Ｃとゲート用ボンディングワイ
ヤ２６Ｇとの間、コレクタ配線層２３Ｃとアノード用ボ
ンディングワイヤ２６Ａとの間、ＩＧＢＴチップ６-1〜
６-4、ＦＷＤチップ６-5、６-6の終端部分等がそれぞ
れ、シリコーンラバー２８により被覆される。これによ
り、電子機器基板３０上のスパークパスは、シリコーン
ラバー２８によって遮断される。スパークパスが遮断さ
れる結果、たとえば２０００Ｖ以上、具体的には４００
０〜４５００Ｖのような高電圧を印加した場合でも、ス
パークの発生を抑制できる。このため、電子機器基板３
０を、たとえば２０００Ｖ以上の高電圧環境の下で評価
することが可能となる。
【００６８】よって、製品組立前に、たとえば２０００
Ｖ以上の高電圧環境の下で不良となるような電子機器基
板３０を予めレジェクトでき、製品組立後の歩留りを向
上できる。製品組立後の歩留りを向上できる結果、ケー
ス（枠体、蓋体）などの組み立て部材が無駄になる状況
が減り、製造コストを削減できる。
Ｖ以上の高電圧環境の下で不良となるような電子機器基
板３０を予めレジェクトでき、製品組立後の歩留りを向
上できる。製品組立後の歩留りを向上できる結果、ケー
ス（枠体、蓋体）などの組み立て部材が無駄になる状況
が減り、製造コストを削減できる。
【００６９】また、シリコーンラバー２８のように弾力
性を有した絶縁物によって電子機器基板３０を被覆す
る。これにより、チップ６-1〜６-6が発熱した際、特に
チップ６-1〜６-6とシリコーンラバー２８との間に作用
する熱応力を緩和でき、装置の信頼性を高めることがで
きる。
性を有した絶縁物によって電子機器基板３０を被覆す
る。これにより、チップ６-1〜６-6が発熱した際、特に
チップ６-1〜６-6とシリコーンラバー２８との間に作用
する熱応力を緩和でき、装置の信頼性を高めることがで
きる。
【００７０】なお、上記第２の実施形態では、パワーデ
バイスの例として、ＩＧＢＴを例示したが、縦型ＭＯＳ
ＦＥＴ等、他のパワーデバイスを用いるようにしても良
い。
バイスの例として、ＩＧＢＴを例示したが、縦型ＭＯＳ
ＦＥＴ等、他のパワーデバイスを用いるようにしても良
い。
【００７１】また、上記第２の実施形態では、複数のチ
ップ６-1〜６-6を搭載した電子機器基板３０を例示した
が、一つのチップを搭載するようにしても良い。
ップ６-1〜６-6を搭載した電子機器基板３０を例示した
が、一つのチップを搭載するようにしても良い。
【００７２】また、一つの電子機器基板３０を搭載した
ＩＧＢＴ製品３７を例示したが、複数の電子機器基板を
搭載するようにしても良い。
ＩＧＢＴ製品３７を例示したが、複数の電子機器基板を
搭載するようにしても良い。
【００７３】特に複数の電子機器基板３０を搭載した製
品であった場合、一つの耐圧不良の電子機器基板３０の
ために、他の耐圧良好の電子機器基板３０を無駄にする
こともない。よって、製造コストの削減効果は、より高
まる。
品であった場合、一つの耐圧不良の電子機器基板３０の
ために、他の耐圧良好の電子機器基板３０を無駄にする
こともない。よって、製造コストの削減効果は、より高
まる。
【００７４】また、上記第２の実施形態では、電子機器
基板３０の周囲を、シリコーンラバー２８により被覆す
るので、ケース内を、従来のようにシリコーンゲルやエ
ポキシ樹脂により充填しなくても良い。ケース内を、シ
リコーンゲルやエポキシ樹脂により充填しない場合は、
製造コストを削減できる。しかし、必要に応じ、ケース
内を、シリコーンゲルやエポキシ樹脂により充填するこ
とも可能である。
基板３０の周囲を、シリコーンラバー２８により被覆す
るので、ケース内を、従来のようにシリコーンゲルやエ
ポキシ樹脂により充填しなくても良い。ケース内を、シ
リコーンゲルやエポキシ樹脂により充填しない場合は、
製造コストを削減できる。しかし、必要に応じ、ケース
内を、シリコーンゲルやエポキシ樹脂により充填するこ
とも可能である。
【００７５】また、シリコーンラバー２８は、電子機器
基板３０のうち絶縁基板２２の周囲、即ち上面、側面、
底面を被覆する例を示したが、シリコーンラバー２８は
絶縁基板２２の上面のみを被覆するようにしても良い。
基板３０のうち絶縁基板２２の周囲、即ち上面、側面、
底面を被覆する例を示したが、シリコーンラバー２８は
絶縁基板２２の上面のみを被覆するようにしても良い。
【００７６】［第３の実施形態］第３の実施形態は、第
２の実施形態により説明した電子機器基板３０を用い
て、特に組み立てに関する製造コストを削減できる、あ
るいは装置の寿命に関する信頼性を向上できる高耐圧半
導体装置に関する。
２の実施形態により説明した電子機器基板３０を用い
て、特に組み立てに関する製造コストを削減できる、あ
るいは装置の寿命に関する信頼性を向上できる高耐圧半
導体装置に関する。
【００７７】図１３は、第３の実施形態に係る高耐圧半
導体装置の断面図である。
導体装置の断面図である。
【００７８】図１３に示すように、圧接板４１は、電子
機器基板３０のシリコーンラバー２８上に置かれてい
る。圧接板４１は、ねじ４２により、ヒートシンク４３
に固定されている。この結果、電子機器基板３０には、
圧接板４１から圧力がかかり、電子機器基板３０は、ヒ
ートシンク４３に圧接される。
機器基板３０のシリコーンラバー２８上に置かれてい
る。圧接板４１は、ねじ４２により、ヒートシンク４３
に固定されている。この結果、電子機器基板３０には、
圧接板４１から圧力がかかり、電子機器基板３０は、ヒ
ートシンク４３に圧接される。
【００７９】ヒートシンク４３上には、ケース４４が固
定されている。ケース４４は、電子機器基板３０を収容
する。
定されている。ケース４４は、電子機器基板３０を収容
する。
【００８０】このような第３の実施形態に係る高耐圧半
導体装置であると、電子機器基板３０を、ヒートシンク
４３に、弾力性を有したシリコーンラバー２８を押圧し
て圧接する。このため、電子機器基板３０をヒートシン
ク４３に固定するのに、たとえば半田が不要であり、製
造コストを削減できる。
導体装置であると、電子機器基板３０を、ヒートシンク
４３に、弾力性を有したシリコーンラバー２８を押圧し
て圧接する。このため、電子機器基板３０をヒートシン
ク４３に固定するのに、たとえば半田が不要であり、製
造コストを削減できる。
【００８１】また、半田が不要なので、半田の劣化によ
る信頼性の低下等も発生せず、長期間に及ぶ使用や、過
酷な環境下での使用にも耐えることができ、その信頼性
を向上させることができる。
る信頼性の低下等も発生せず、長期間に及ぶ使用や、過
酷な環境下での使用にも耐えることができ、その信頼性
を向上させることができる。
【００８２】また、電子機器基板３０を半田を介さずに
ヒートシンク４３に圧接するので、放熱性も良好であ
る。また、シリコーンラバー２８を介して、主な発熱部
であるチップ６上を圧接するので、放熱性は、さらに良
好となる。
ヒートシンク４３に圧接するので、放熱性も良好であ
る。また、シリコーンラバー２８を介して、主な発熱部
であるチップ６上を圧接するので、放熱性は、さらに良
好となる。
【００８３】また、圧接に際し、弾力性を有したシリコ
ーンラバー２８を押圧するので、電子機器基板３０に対
して、圧力が均等にかかりやすくなり、電子機器基板３
０とヒートシンク４３との密着性は良好となる。密着性
が良好となることで、放熱性もまた、良好となる。
ーンラバー２８を押圧するので、電子機器基板３０に対
して、圧力が均等にかかりやすくなり、電子機器基板３
０とヒートシンク４３との密着性は良好となる。密着性
が良好となることで、放熱性もまた、良好となる。
【００８４】図１４は、第３の実施形態の変形例に係る
高耐圧半導体装置の断面図である。
高耐圧半導体装置の断面図である。
【００８５】図１４に示すように、第３の実施形態で
は、半田が不要なので、ＤＢＣ基板２１から銅層２４を
省略することも可能である。
は、半田が不要なので、ＤＢＣ基板２１から銅層２４を
省略することも可能である。
【００８６】このような変形例によれば、上記第３の実
施形態と同様な効果が得られるとともに、銅層２４を省
略できるので、ＤＢＣ基板２１の製造コストを抑制でき
る、という利点を、さらに得ることができる。
施形態と同様な効果が得られるとともに、銅層２４を省
略できるので、ＤＢＣ基板２１の製造コストを抑制でき
る、という利点を、さらに得ることができる。
【００８７】
【発明の効果】以上説明したように、この発明によれ
ば、製造コストを削減できる高耐圧半導体チップの評価
方法、高耐圧電子機器基板およびその製造方法、および
高耐圧半導体装置を提供できる。
ば、製造コストを削減できる高耐圧半導体チップの評価
方法、高耐圧電子機器基板およびその製造方法、および
高耐圧半導体装置を提供できる。
【図１】図１はこの発明の第１の実施形態に係る高耐圧
半導体チップの評価方法に用いられる評価冶具を示す
図。
半導体チップの評価方法に用いられる評価冶具を示す
図。
【図２】図２はチップおよびシリコーンラバーを示す斜
視図。
視図。
【図３】図３（Ａ）〜図３（Ｄ）はそれぞれ第１の実施
形態に係る高耐圧半導体チップの評価方法を説明するた
めの図。
形態に係る高耐圧半導体チップの評価方法を説明するた
めの図。
【図４】図４（Ａ）、（Ｂ）はそれぞれＩＧＢＴが形成
された高耐圧半導体チップを示す断面図。
された高耐圧半導体チップを示す断面図。
【図５】図５（Ａ）はこの発明の第２の実施形態に係る
電子機器基板の一製造工程を示す平面図、図５（Ｂ）は
図５（Ａ）中のＢ−Ｂ線に沿う断面図、図５（Ｃ）は図
５（Ａ）中のＣ−Ｃ線に沿う断面図。
電子機器基板の一製造工程を示す平面図、図５（Ｂ）は
図５（Ａ）中のＢ−Ｂ線に沿う断面図、図５（Ｃ）は図
５（Ａ）中のＣ−Ｃ線に沿う断面図。
【図６】図６（Ａ）はこの発明の第２の実施形態に係る
電子機器基板の一製造工程を示す平面図、図６（Ｂ）は
図６（Ａ）中のＢ−Ｂ線に沿う断面図、図６（Ｃ）は図
６（Ａ）中のＣ−Ｃ線に沿う断面図。
電子機器基板の一製造工程を示す平面図、図６（Ｂ）は
図６（Ａ）中のＢ−Ｂ線に沿う断面図、図６（Ｃ）は図
６（Ａ）中のＣ−Ｃ線に沿う断面図。
【図７】図７（Ａ）はこの発明の第２の実施形態に係る
電子機器基板の一製造工程を示す平面図、図７（Ｂ）は
図７（Ａ）中のＢ−Ｂ線に沿う断面図、図７（Ｃ）は図
７（Ａ）中のＣ−Ｃ線に沿う断面図。
電子機器基板の一製造工程を示す平面図、図７（Ｂ）は
図７（Ａ）中のＢ−Ｂ線に沿う断面図、図７（Ｃ）は図
７（Ａ）中のＣ−Ｃ線に沿う断面図。
【図８】図８（Ａ）はこの発明の第２の実施形態に係る
電子機器基板の一製造工程を示す平面図、図８（Ｂ）は
図８（Ａ）中のＢ−Ｂ線に沿う断面図、図８（Ｃ）は図
８（Ａ）中のＣ−Ｃ線に沿う断面図。
電子機器基板の一製造工程を示す平面図、図８（Ｂ）は
図８（Ａ）中のＢ−Ｂ線に沿う断面図、図８（Ｃ）は図
８（Ａ）中のＣ−Ｃ線に沿う断面図。
【図９】図９（Ａ）はこの発明の第２の実施形態に係る
電子機器基板の一製造工程を示す平面図、図９（Ｂ）は
図９（Ａ）中のＢ−Ｂ線に沿う断面図、図９（Ｃ）は図
９（Ａ）中のＣ−Ｃ線に沿う断面図。
電子機器基板の一製造工程を示す平面図、図９（Ｂ）は
図９（Ａ）中のＢ−Ｂ線に沿う断面図、図９（Ｃ）は図
９（Ａ）中のＣ−Ｃ線に沿う断面図。
【図１０】図１０（Ａ）はこの発明の第２の実施形態に
係る電子機器基板の一製造工程を示す平面図、図１０
（Ｂ）は図１０（Ａ）中のＢ−Ｂ線に沿う断面図、図１
０（Ｃ）は図１０（Ａ）中のＣ−Ｃ線に沿う断面図。
係る電子機器基板の一製造工程を示す平面図、図１０
（Ｂ）は図１０（Ａ）中のＢ−Ｂ線に沿う断面図、図１
０（Ｃ）は図１０（Ａ）中のＣ−Ｃ線に沿う断面図。
【図１１】図１１（Ａ）はこの発明の第２の実施形態に
係る電子機器基板の一製造工程を示す平面図、図１１
（Ｂ）は図１１（Ａ）中のＢ−Ｂ線に沿う断面図、図１
１（Ｃ）は図１１（Ａ）中のＣ−Ｃ線に沿う断面図。
係る電子機器基板の一製造工程を示す平面図、図１１
（Ｂ）は図１１（Ａ）中のＢ−Ｂ線に沿う断面図、図１
１（Ｃ）は図１１（Ａ）中のＣ−Ｃ線に沿う断面図。
【図１２】図１２はこの発明の第２の実施形態に係る電
子機器基板の回路図。
子機器基板の回路図。
【図１３】図１３はこの発明の第３の実施形態に係る高
耐圧半導体装置の断面図。
耐圧半導体装置の断面図。
【図１４】図１４はこの発明の第３の実施形態の変形例
に係る高耐圧半導体装置の断面図。
に係る高耐圧半導体装置の断面図。
１…ステージ、 ２、２Ｅ、２Ｇ…プローブ、 ３…プローブ保持台、 ４…電気特性測定器、 ５…載置部、 ６…高耐圧半導体チップ、 ６-1〜６-4…ＩＧＢＴチップ、 ６-5、６-6…ＦＷＤチップ、 ７…取付部、 ８…シリコーンラバー、 ９…終端部分、 １０…嵌合部、 １１…押当部、 １２…シリコンウェーハ、 １３Ｃ…コレクタ電極、 １３Ｅ…エミッタ電極、 １３Ｇ…ゲート電極、 １３Ｋ…カソード電極、 １３Ａ…アノード電極、 １４…側面部分、 １５…スパークパス、 ２１…ＤＢＣ基板、 ２２…絶縁基板、 ２３Ｃ…コレクタ配線層、 ２３Ｅ…エミッタ配線層、 ２３Ｇ-1、２３Ｇ-2…ゲート配線層、 ２４…銅層、 ２５…半田層、 ２６Ｃ…コレクタ用ボンディングワイヤ、 ２６Ｅ…エミッタ用ボンディングワイヤ、 ２６Ａ…アノード用ボンディングワイヤ、 ２７Ｃ、２７Ｅ、２７Ｇ-1、２７Ｇ-2…外部電極の接続
部分、 ２８…シリコーンラバー、 ２９Ｃ、２９Ｅ、２９Ｇ-1、２９Ｇ-1…プローブ、 ３０…電子機器基板、 ３１…銅ベース、 ３２…半田層、 ３３Ｃ、３３Ｅ、３３Ｇ…外部電極、 ３４…枠体、 ３５Ｃ、３５Ｅ、３５Ｇ…外部端子、 ３６…蓋体、 ３７…ＩＧＢＴ製品、 ４１…圧接板、 ４２…ねじ、 ４３…ヒートシンク、 ４４…ケース。
部分、 ２８…シリコーンラバー、 ２９Ｃ、２９Ｅ、２９Ｇ-1、２９Ｇ-1…プローブ、 ３０…電子機器基板、 ３１…銅ベース、 ３２…半田層、 ３３Ｃ、３３Ｅ、３３Ｇ…外部電極、 ３４…枠体、 ３５Ｃ、３５Ｅ、３５Ｇ…外部端子、 ３６…蓋体、 ３７…ＩＧＢＴ製品、 ４１…圧接板、 ４２…ねじ、 ４３…ヒートシンク、 ４４…ケース。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 植竹 義成 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 坂本 隆夫 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 井上 直之 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 2G003 AA00 AE09 AF06 AG03 AG12 AH05 4M106 AA02 BA01 BA14 DD01 DJ01
Claims (6)
- 【請求項１】 弾力性を有した絶縁物を、ベア状態の高
耐圧半導体チップの終端部分に押し当てる工程と、 前記弾力性を有した絶縁物が押し当てられた状態で、高
電圧を、前記高耐圧半導体チップに印加する工程と、 前記弾力性を有した絶縁物が押し当てられ、かつ前記高
電圧が印加された状態で、前記高耐圧半導体チップの特
性を評価する工程とを具備することを特徴とする高耐圧
半導体チップの評価方法。 - 【請求項２】 ベア状態の高耐圧半導体チップと、 前記ベア状態の高耐圧半導体チップがマウントされると
ともに、前記高耐圧半導体チップが電気的に接続される
基板と、 前記ベア状態の高耐圧半導体チップがマウントされた前
記基板のうち、少なくとも外部端子が接続される領域を
露出させるとともに、前記ベア状態の高耐圧半導体チッ
プの表面を含む高電圧が印加される領域を被覆する、弾
力性を有した絶縁物とを具備することを特徴とする高耐
圧電子機器基板。 - 【請求項３】 前記絶縁物は、シリコーン樹脂であるこ
とを特徴とする請求項２に記載の高耐圧電子機器基板。 - 【請求項４】 基板に、ベア状態の高耐圧半導体チップ
をマウントするとともに電気的に接続する工程と、 前記ベア状態の高耐圧半導体チップがマウントされた前
記基板のうち、少なくとも外部端子が接続される領域を
露出させるとともに、前記ベア状態の高耐圧半導体チッ
プの表面を含む高電圧が印加される領域を被覆する、弾
力性を有した絶縁物を、射出成型により形成する工程と
を具備することを特徴とする電子機器基板の製造方法。 - 【請求項５】 ベア状態の高耐圧半導体チップと、前記
ベア状態の高耐圧半導体チップがマウントされるととも
に、前記高耐圧半導体チップが電気的に接続される基板
と、前記ベア状態の高耐圧半導体チップがマウントされ
た前記基板のうち、少なくとも外部端子が接続される領
域を露出させるとともに、前記ベア状態の高耐圧半導体
チップの表面を含む高電圧が印加される領域を被覆す
る、弾力性を有した絶縁物とを含む高耐圧電子機器基板
と、 放熱体と、 前記弾力性を有した絶縁物を押圧して、前記高耐圧電子
機器基板を前記放熱体に圧接する圧接部材とを特徴とす
る高耐圧半導体装置。 - 【請求項６】 前記絶縁物は、シリコーン樹脂であるこ
とを特徴とする請求項５に記載の高耐圧半導体装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11228711A JP2001051011A (ja) | 1999-08-12 | 1999-08-12 | 高耐圧半導体チップの評価方法、高耐圧電子機器基板およびその製造方法、および高耐圧半導体装置 |
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| JP11228711A JP2001051011A (ja) | 1999-08-12 | 1999-08-12 | 高耐圧半導体チップの評価方法、高耐圧電子機器基板およびその製造方法、および高耐圧半導体装置 |
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| JP2001051011A true JP2001051011A (ja) | 2001-02-23 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11228711A Abandoned JP2001051011A (ja) | 1999-08-12 | 1999-08-12 | 高耐圧半導体チップの評価方法、高耐圧電子機器基板およびその製造方法、および高耐圧半導体装置 |
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| JP (1) | JP2001051011A (ja) |
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