JP2001044092A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【課題】 露光装置の解像度を上回る微細な寸法のライ
ンまたはスペースを有するパターンを高精度に転写す
る。 【解決手段】 一群のレジストパターンを形成する際、
まず、位相シフトマスクで構成される第１のフォトマス
ク１を用いて円形照明により露光し、次いでクロムマス
クで構成される第２のフォトマスク６を用いて斜入射変
形照明により露光することにより、第１のフォトマスク
１で転写されるパターンおよび第２のフォトマスク６で
転写されるパターンの両者において高精度な転写が可能
となる。
ンまたはスペースを有するパターンを高精度に転写す
る。 【解決手段】 一群のレジストパターンを形成する際、
まず、位相シフトマスクで構成される第１のフォトマス
ク１を用いて円形照明により露光し、次いでクロムマス
クで構成される第２のフォトマスク６を用いて斜入射変
形照明により露光することにより、第１のフォトマスク
１で転写されるパターンおよび第２のフォトマスク６で
転写されるパターンの両者において高精度な転写が可能
となる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、位相シフトマスクを用いた
微細パターンの形成に適用して有効な技術に関するもの
である。
置の製造技術に関し、特に、位相シフトマスクを用いた
微細パターンの形成に適用して有効な技術に関するもの
である。
【０００２】
【従来の技術】位相シフトマスクを用いて露光装置の解
像度を上回る微細な寸法のラインまたはスペースを有す
るレジストパターンを高精度に転写する方法としては、
幾つかの方法が提案されている。例えば、森内らの特開
平７−１３０６１５号公報には、フォトマスクに形成さ
れた所定のラインおよびスペースを有する一群の遮光パ
ターンを転写する際、遮光パターンのライン部とスペー
ス部とを２つのフォトマスクに分けて形成し、露光装置
の解像度を上回る微細な寸法のライン部は位相シフトマ
スクを使って露光し、スペース部は露光装置の解像度に
見合った従来型フォトマスクを使って露光することによ
り、ラインとスペースとを矛盾なく転写する方法が開示
されている。
像度を上回る微細な寸法のラインまたはスペースを有す
るレジストパターンを高精度に転写する方法としては、
幾つかの方法が提案されている。例えば、森内らの特開
平７−１３０６１５号公報には、フォトマスクに形成さ
れた所定のラインおよびスペースを有する一群の遮光パ
ターンを転写する際、遮光パターンのライン部とスペー
ス部とを２つのフォトマスクに分けて形成し、露光装置
の解像度を上回る微細な寸法のライン部は位相シフトマ
スクを使って露光し、スペース部は露光装置の解像度に
見合った従来型フォトマスクを使って露光することによ
り、ラインとスペースとを矛盾なく転写する方法が開示
されている。
【０００３】
【発明が解決しようとする課題】しかしながら、前記の
重ね露光技術では、一部のパターンは露光装置の解像度
を上回る微細な寸法のラインまたはスペースを有するレ
ジストパターンとすることができるが、全てのレジスト
パターンで解像度を上回る微細パターンが得られないと
いう課題が残されている。
重ね露光技術では、一部のパターンは露光装置の解像度
を上回る微細な寸法のラインまたはスペースを有するレ
ジストパターンとすることができるが、全てのレジスト
パターンで解像度を上回る微細パターンが得られないと
いう課題が残されている。
【０００４】本発明の目的は、位相シフトマスクを用い
た微細パターンの形成技術を提供することにある。
た微細パターンの形成技術を提供することにある。
【０００５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置の製造方法は、所定
のレジストパターンを半導体ウエハ上に形成する際、第
１のフォトマスクと、第２のフォトマスクとを重ね合わ
せて露光する工程を有しており、上記第１のフォトマス
クの露光に用いる照明形状と上記第２のフォトマスクの
露光に用いる照明形状とが異なるものである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置の製造方法は、所定
のレジストパターンを半導体ウエハ上に形成する際、第
１のフォトマスクと、第２のフォトマスクとを重ね合わ
せて露光する工程を有しており、上記第１のフォトマス
クの露光に用いる照明形状と上記第２のフォトマスクの
露光に用いる照明形状とが異なるものである。
【０００７】（２）本発明の半導体集積回路装置の製造
方法は、前記（１）の露光工程において、前記第１のフ
ォトマスクの露光には円形照明が用いられ、前記第２の
フォトマスクの露光には輪帯照明または四重極照明が用
いられるものである。
方法は、前記（１）の露光工程において、前記第１のフ
ォトマスクの露光には円形照明が用いられ、前記第２の
フォトマスクの露光には輪帯照明または四重極照明が用
いられるものである。
【０００８】（３）本発明の半導体集積回路装置の製造
方法は、前記（１）の露光工程において、前記第１のフ
ォトマスクの露光にはコヒーレントファクタが0.５以下
の照明が用いられ、前記第２のフォトマスクの露光には
輪帯照明または四重極照明が用いられるものである。
方法は、前記（１）の露光工程において、前記第１のフ
ォトマスクの露光にはコヒーレントファクタが0.５以下
の照明が用いられ、前記第２のフォトマスクの露光には
輪帯照明または四重極照明が用いられるものである。
【０００９】（４）本発明の半導体集積回路装置の製造
方法は、前記（１）の露光工程において、前記第１のフ
ォトマスクを位相シフトマスクとし、前記第２のフォト
マスクをクロムマスクまたはハーフトーンマスクとする
ものである。
方法は、前記（１）の露光工程において、前記第１のフ
ォトマスクを位相シフトマスクとし、前記第２のフォト
マスクをクロムマスクまたはハーフトーンマスクとする
ものである。
【００１０】（５）本発明の半導体集積回路装置の製造
方法は、前記（４）の露光工程において、前記第２のフ
ォトマスク上に前記第１のフォトマスクで転写される領
域を覆う遮光部が設けられているものである。
方法は、前記（４）の露光工程において、前記第２のフ
ォトマスク上に前記第１のフォトマスクで転写される領
域を覆う遮光部が設けられているものである。
【００１１】（６）本発明の半導体集積回路装置の製造
方法は、前記（１）の露光装置において、前記第２のフ
ォトマスクの露光での位置合わせに、前記第１のフォト
マスクで半導体ウエハ上に転写された位置情報を用いる
ものである。
方法は、前記（１）の露光装置において、前記第２のフ
ォトマスクの露光での位置合わせに、前記第１のフォト
マスクで半導体ウエハ上に転写された位置情報を用いる
ものである。
【００１２】（７）本発明の半導体集積回路装置の製造
方法は、前記（６）の露光工程において、半導体ウエハ
１枚毎に前記第１のフォトマスクの露光と前記第２のフ
ォトマスクの露光を順次行うものである。
方法は、前記（６）の露光工程において、半導体ウエハ
１枚毎に前記第１のフォトマスクの露光と前記第２のフ
ォトマスクの露光を順次行うものである。
【００１３】（８）本発明の半導体集積回路装置の製造
方法は、前記（１）の露光工程において、前記第１のフ
ォトマスクまたは前記第２のフォトマスクのどちらか一
方、あるいは前記第１のフォトマスクおよび前記第２の
フォトマスクの双方に、パターン位置の補正が加わって
いるものである。
方法は、前記（１）の露光工程において、前記第１のフ
ォトマスクまたは前記第２のフォトマスクのどちらか一
方、あるいは前記第１のフォトマスクおよび前記第２の
フォトマスクの双方に、パターン位置の補正が加わって
いるものである。
【００１４】上記した手段によれば、位相シフトマスク
を用いた重ね露光技術で一群のレジストパターンを半導
体ウエハ上に形成する際、まず、位相シフトマスクで構
成される第１のフォトマスクを用いて円形照明により露
光し、次いでクロムマスクまたはハーフトーンマスクで
構成される第２のフォトマスクを用いて斜入射変形照明
により露光することにより、第１のフォトマスクで転写
されるパターンおよび第２のフォトマスクで転写される
パターンの両者において露光装置の解像度を上回る微細
な寸法のラインまたはスペースを有するパターンを高精
度に転写することができる。
を用いた重ね露光技術で一群のレジストパターンを半導
体ウエハ上に形成する際、まず、位相シフトマスクで構
成される第１のフォトマスクを用いて円形照明により露
光し、次いでクロムマスクまたはハーフトーンマスクで
構成される第２のフォトマスクを用いて斜入射変形照明
により露光することにより、第１のフォトマスクで転写
されるパターンおよび第２のフォトマスクで転写される
パターンの両者において露光装置の解像度を上回る微細
な寸法のラインまたはスペースを有するパターンを高精
度に転写することができる。
【００１５】なお、第１のフォトマスクと第２のフォト
マスクの露光順番は上記に限らない。通常は高い転写寸
法精度が要求されるフォトマスクを後の露光とすること
により、露光から露光後熱処理までの時間が短縮され、
寸法精度が向上する。すなわち、ゲート電極を形成する
第１のフォトマスクを後の露光とすることは、寸法精度
向上に有効である。
マスクの露光順番は上記に限らない。通常は高い転写寸
法精度が要求されるフォトマスクを後の露光とすること
により、露光から露光後熱処理までの時間が短縮され、
寸法精度が向上する。すなわち、ゲート電極を形成する
第１のフォトマスクを後の露光とすることは、寸法精度
向上に有効である。
【００１６】さらに、第１のフォトマスクを用いて半導
体ウエハ上に形成されるパターンと第２のフォトマスク
を用いて半導体ウエハ上に形成されるパターンとの位置
合わせ誤差が抑えられ、また補正を加えることによって
位置ずれを防止することができる。
体ウエハ上に形成されるパターンと第２のフォトマスク
を用いて半導体ウエハ上に形成されるパターンとの位置
合わせ誤差が抑えられ、また補正を加えることによって
位置ずれを防止することができる。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１８】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
【００１９】（実施の形態１）図１（ａ）は本発明の一
実施の形態で使用する第１のフォトマスクの要部平面
図、図１（ｂ）は同じく第２のフォトマスクの要部平面
図であり、第１のフォトマスクおよび第２のフォトマス
クは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor
Field Effect Transistor ）のゲート電極およびこのゲ
ート電極間をつなぐ配線のパターンを転写するものであ
る。
実施の形態で使用する第１のフォトマスクの要部平面
図、図１（ｂ）は同じく第２のフォトマスクの要部平面
図であり、第１のフォトマスクおよび第２のフォトマス
クは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor
Field Effect Transistor ）のゲート電極およびこのゲ
ート電極間をつなぐ配線のパターンを転写するものであ
る。
【００２０】図１（ａ）に示す第１のフォトマスク１の
ガラス基板２には、ゲート電極が形成される領域Ａを挟
んだ透過部３と光の位相を約１８０度反転させる位相シ
フタが配置された透過部４を除いた領域に、例えばクロ
ム（Ｃｒ）膜からなる遮光パターン５が形成されてい
る。透過部３を透過する光の位相と透過部４を透過する
光の位相とを互いに反転させる位相反転効果を用いるこ
とによって、ゲート電極が形成される領域Ａに露光装置
の解像度を上回る微細な寸法のパターンを転写すること
が可能となる。
ガラス基板２には、ゲート電極が形成される領域Ａを挟
んだ透過部３と光の位相を約１８０度反転させる位相シ
フタが配置された透過部４を除いた領域に、例えばクロ
ム（Ｃｒ）膜からなる遮光パターン５が形成されてい
る。透過部３を透過する光の位相と透過部４を透過する
光の位相とを互いに反転させる位相反転効果を用いるこ
とによって、ゲート電極が形成される領域Ａに露光装置
の解像度を上回る微細な寸法のパターンを転写すること
が可能となる。
【００２１】図１（ｂ）に示す第２のフォトマスク６
は、ゲート電極間をつなぐ配線のパターンを転写するた
めのものである。この第２のフォトマスク６のガラス基
板７の一面には、ゲート電極および配線のパターンが遮
光部となるような遮光パターン８が形成されている。遮
光パターン８の寸法は、使用する露光装置で解像可能な
寸法が用いられる。
は、ゲート電極間をつなぐ配線のパターンを転写するた
めのものである。この第２のフォトマスク６のガラス基
板７の一面には、ゲート電極および配線のパターンが遮
光部となるような遮光パターン８が形成されている。遮
光パターン８の寸法は、使用する露光装置で解像可能な
寸法が用いられる。
【００２２】図２は本実施の形態１で使用する照明形状
を示す。図１（ａ）は円形照明であり、ａは有効光源の
半径を示し、ｂは円形照明の半径を示す。図１（ｂ）は
輪帯照明、同図（ｃ）は四重極照明を示し、輪帯照明の
場合、輪帯の外径ｃと内径ｄとの比で輪帯形状が表わさ
れる。ここで、ＫｒＦエキシマレーザを光源とするＮＡ
が0.６の露光装置と汎用のポジ型フォトレジストを使っ
て、前記第１のフォトマスク１と前記第２のフォトマス
ク６とを重ね露光する。まず、第１のフォトマスク１を
用い、図２（ａ）に示した円形照明光源を用いた照明法
によって露光する。コヒレンシσはａに対するｂの比率
として表されて、σが0.５以下の円形照明が用いられ
る。次いで、第２のフォトマスク６を用い、図２（ｂ）
に示した輪帯照明光源または同図（ｃ）に示した四重極
照明光源を用いた斜入射変形照明法によって露光する。
を示す。図１（ａ）は円形照明であり、ａは有効光源の
半径を示し、ｂは円形照明の半径を示す。図１（ｂ）は
輪帯照明、同図（ｃ）は四重極照明を示し、輪帯照明の
場合、輪帯の外径ｃと内径ｄとの比で輪帯形状が表わさ
れる。ここで、ＫｒＦエキシマレーザを光源とするＮＡ
が0.６の露光装置と汎用のポジ型フォトレジストを使っ
て、前記第１のフォトマスク１と前記第２のフォトマス
ク６とを重ね露光する。まず、第１のフォトマスク１を
用い、図２（ａ）に示した円形照明光源を用いた照明法
によって露光する。コヒレンシσはａに対するｂの比率
として表されて、σが0.５以下の円形照明が用いられ
る。次いで、第２のフォトマスク６を用い、図２（ｂ）
に示した輪帯照明光源または同図（ｃ）に示した四重極
照明光源を用いた斜入射変形照明法によって露光する。
【００２３】この後、所定の現像処理を行い、図３に示
すゲート電極のレジストパターン９ａおよび配線のレジ
ストパターン９ｂが半導体ウエハ上に形成される。第１
のフォトマスク１と例えばσ0.４の円形照明、および第
２のフォトマスク６と例えばσ0.７／σ0.４の輪帯照明
を用いた場合、ゲート電極のレジストパターン９ａの幅
は約0.１４μｍに解像し、さらに配線のレジストパター
ン９ｂの幅および配線のレジストパターン９ｂの間隔は
約0.２μｍに解像することが可能となる。
すゲート電極のレジストパターン９ａおよび配線のレジ
ストパターン９ｂが半導体ウエハ上に形成される。第１
のフォトマスク１と例えばσ0.４の円形照明、および第
２のフォトマスク６と例えばσ0.７／σ0.４の輪帯照明
を用いた場合、ゲート電極のレジストパターン９ａの幅
は約0.１４μｍに解像し、さらに配線のレジストパター
ン９ｂの幅および配線のレジストパターン９ｂの間隔は
約0.２μｍに解像することが可能となる。
【００２４】このように、本実施の形態１によれば、位
相シフトマスクを用いた重ね露光技術において、第２の
フォトマスク６を用いた露光工程に斜入射変形照明法を
用いることにより、位相シフトマスクで構成される第１
のフォトマスク１で露光されたパターンのみでなく、全
てのパターンで露光装置の解像度を上回る微細な寸法の
ラインまたはスペースを有するレジストパターンを高精
度に形成することができる。
相シフトマスクを用いた重ね露光技術において、第２の
フォトマスク６を用いた露光工程に斜入射変形照明法を
用いることにより、位相シフトマスクで構成される第１
のフォトマスク１で露光されたパターンのみでなく、全
てのパターンで露光装置の解像度を上回る微細な寸法の
ラインまたはスペースを有するレジストパターンを高精
度に形成することができる。
【００２５】次に、本実施の形態１の露光技術を適用し
たＣＭＯＳ（Complementary MetalOxide Semiconductor
）デバイスの製造方法を図４〜図１２を用いて簡単に
説明する。前述した露光技術は、ＣＭＯＳデバイスのゲ
ート電極を形成する際のフォトリソグラフィ工程に適用
した。図中、Ｑｎはｎチャネル型ＭＩＳＦＥＴ（Metal
Insulator Semiconductor Field Effect Transistor
）、Ｑｐはｐチャネル型ＭＩＳＦＥＴである。
たＣＭＯＳ（Complementary MetalOxide Semiconductor
）デバイスの製造方法を図４〜図１２を用いて簡単に
説明する。前述した露光技術は、ＣＭＯＳデバイスのゲ
ート電極を形成する際のフォトリソグラフィ工程に適用
した。図中、Ｑｎはｎチャネル型ＭＩＳＦＥＴ（Metal
Insulator Semiconductor Field Effect Transistor
）、Ｑｐはｐチャネル型ＭＩＳＦＥＴである。
【００２６】まず、図４に示すように、例えばｐ型の単
結晶シリコンからなる半導体基板１１を用意する。次
に、この半導体基板１１を熱酸化してその表面に膜厚0.
０１μｍ程度の薄い酸化シリコン膜１２を形成し、次い
でその上層に化学的気相成長（Chemical Vapor Deposit
ion ；ＣＶＤ）法で膜厚0.１μｍ程度の窒化シリコン膜
１３を堆積した後、レジストパターンをマスクとして窒
化シリコン膜１３、酸化シリコン膜１２および半導体基
板１１を順次ドライエッチングすることにより、素子分
離領域の半導体基板１１に深さ0.３５μｍ程度の素子分
離溝１４ａを形成する。
結晶シリコンからなる半導体基板１１を用意する。次
に、この半導体基板１１を熱酸化してその表面に膜厚0.
０１μｍ程度の薄い酸化シリコン膜１２を形成し、次い
でその上層に化学的気相成長（Chemical Vapor Deposit
ion ；ＣＶＤ）法で膜厚0.１μｍ程度の窒化シリコン膜
１３を堆積した後、レジストパターンをマスクとして窒
化シリコン膜１３、酸化シリコン膜１２および半導体基
板１１を順次ドライエッチングすることにより、素子分
離領域の半導体基板１１に深さ0.３５μｍ程度の素子分
離溝１４ａを形成する。
【００２７】次に、熱リン酸を用いたウエットエッチン
グで窒化シリコン膜１３を除去した後、図５に示すよう
に、半導体基板１１上にＣＶＤ法で堆積した酸化シリコ
ン膜１４ｂをエッチバック、または化学的機械研磨（Ch
emical Mechanical Polishing ；ＣＭＰ）法で研磨し
て、素子分離溝１４ａの内部に酸化シリコン膜１４ｂを
残すことにより素子分離領域を形成する、続いて、半導
体基板１１を約１０００℃でアニールすることにより、
素子分離溝１４ａに埋め込んだ酸化シリコン膜１４ｂを
デンシファイ（焼き締め）する。
グで窒化シリコン膜１３を除去した後、図５に示すよう
に、半導体基板１１上にＣＶＤ法で堆積した酸化シリコ
ン膜１４ｂをエッチバック、または化学的機械研磨（Ch
emical Mechanical Polishing ；ＣＭＰ）法で研磨し
て、素子分離溝１４ａの内部に酸化シリコン膜１４ｂを
残すことにより素子分離領域を形成する、続いて、半導
体基板１１を約１０００℃でアニールすることにより、
素子分離溝１４ａに埋め込んだ酸化シリコン膜１４ｂを
デンシファイ（焼き締め）する。
【００２８】次に、半導体基板１１のｎチャネル型ＭＩ
ＳＦＥＴＱｎ形成領域にｐ型ウエル１５を形成するため
のボロンをイオン注入し、ｐチャネル型ＭＩＳＦＥＴＱ
ｐ形成領域にｎ型ウエル１６を形成するためのリンをイ
オン注入する。上記ボロンは、例えば注入エネルギー２
００ｋｅＶ、ドーズ量２×１０13ｃｍ-2で注入し、上記
リンは、例えば注入エネルギー５００ｋｅＶ、ドーズ量
３×１０13ｃｍ-2で注入する。
ＳＦＥＴＱｎ形成領域にｐ型ウエル１５を形成するため
のボロンをイオン注入し、ｐチャネル型ＭＩＳＦＥＴＱ
ｐ形成領域にｎ型ウエル１６を形成するためのリンをイ
オン注入する。上記ボロンは、例えば注入エネルギー２
００ｋｅＶ、ドーズ量２×１０13ｃｍ-2で注入し、上記
リンは、例えば注入エネルギー５００ｋｅＶ、ドーズ量
３×１０13ｃｍ-2で注入する。
【００２９】次に、図６に示すように、半導体基板１１
を熱酸化して、ｐ型ウエル１５およびｎ型ウエル１６の
それぞれの表面にゲート絶縁膜１７を約４ｎｍ程度の厚
さで形成した後、ＣＶＤ法で多結晶シリコン膜１８を半
導体基板１１上に堆積する。次いで、ｎ型不純物、例え
ばリンをイオン打ち込みによりｎチャネル型ＭＩＳＦＥ
ＴＱｎが形成される領域の多結晶シリコン膜１８へ導入
し、続いてｐ型不純物、例えばボロンをイオン打ち込み
によりｐチャネル型ＭＩＳＦＥＴＱｐが形成される領域
の多結晶シリコン膜１８へ導入する。この後、多結晶シ
リコン膜１８の上層に窒化シリコン膜１９を堆積する。
を熱酸化して、ｐ型ウエル１５およびｎ型ウエル１６の
それぞれの表面にゲート絶縁膜１７を約４ｎｍ程度の厚
さで形成した後、ＣＶＤ法で多結晶シリコン膜１８を半
導体基板１１上に堆積する。次いで、ｎ型不純物、例え
ばリンをイオン打ち込みによりｎチャネル型ＭＩＳＦＥ
ＴＱｎが形成される領域の多結晶シリコン膜１８へ導入
し、続いてｐ型不純物、例えばボロンをイオン打ち込み
によりｐチャネル型ＭＩＳＦＥＴＱｐが形成される領域
の多結晶シリコン膜１８へ導入する。この後、多結晶シ
リコン膜１８の上層に窒化シリコン膜１９を堆積する。
【００３０】次に、ｎチャネル型ＭＩＳＦＥＴＱｎおよ
びｐチャネル型ＭＩＳＦＥＴＱｎのゲート電極を形成す
る際のフォトリソグラフィ工程を説明する。
びｐチャネル型ＭＩＳＦＥＴＱｎのゲート電極を形成す
る際のフォトリソグラフィ工程を説明する。
【００３１】まず、半導体基板１１の表面または裏面の
異物を除去した後、レジスト塗布前処理の終わった半導
体基板１１上に回転塗布（Spin Coating）法によって、
例えば汎用のポジ型フォトレジスト膜（図示せず）を均
一に塗布し、次いで、半導体基板１１にベーク処理を施
す。
異物を除去した後、レジスト塗布前処理の終わった半導
体基板１１上に回転塗布（Spin Coating）法によって、
例えば汎用のポジ型フォトレジスト膜（図示せず）を均
一に塗布し、次いで、半導体基板１１にベーク処理を施
す。
【００３２】この後、半導体基板１１を、まず、前記第
１のフォトマスク１と共に縮小投影露光装置にセット
し、正確な位置合わせを行った後、前記図２（ａ）に示
した円形照射を用いて波長0.２４８μｍのＫｒＦエキシ
マレーザーを一定時間照射してマスクパターンを焼き付
ける。続いて、前記第１のフォトマスク１を前記第２の
フォトマスク６に交換し、正確な位置合わせを行った
後、前記図２（ｂ）に示した輪帯照明または同図（ｃ）
に示した四重極照明を用いて前記と同様にＫｒＦエキシ
マレーザを一定時間照射してマスクパターンを焼き付け
る。
１のフォトマスク１と共に縮小投影露光装置にセット
し、正確な位置合わせを行った後、前記図２（ａ）に示
した円形照射を用いて波長0.２４８μｍのＫｒＦエキシ
マレーザーを一定時間照射してマスクパターンを焼き付
ける。続いて、前記第１のフォトマスク１を前記第２の
フォトマスク６に交換し、正確な位置合わせを行った
後、前記図２（ｂ）に示した輪帯照明または同図（ｃ）
に示した四重極照明を用いて前記と同様にＫｒＦエキシ
マレーザを一定時間照射してマスクパターンを焼き付け
る。
【００３３】図７は、本実施の形態の露光工程で使用す
る縮小投影露光装置２０の一例を簡単に示す。同図にお
いて、２１は、例えば５〜８インチのシリコン（Ｓｉ）
単結晶等からなる半導体ウエハ、２２はＫｒＦエキシマ
レーザ、２３，２４は反射鏡、２５はインテグレータ、
２６は反射鏡、２７はコンデンサーレンズ、２８は第１
のフォトマスク１または第２のフォトマスク６を保持し
て少なくともＺ軸方向に微動可能なマスクホルダ、２９
は縮小投影レンズである。３０は半導体ウエハ２１を吸
着するウエハ吸着台、３１はＺ軸移動台（高さ方向）、
３２はＸ軸移動台（水平横方向）、３３はＹ軸移動台
（水平前後方向）であり、上記Ｘ軸移動台３２と共にＸ
Ｙステージを構成する。ＳＭは第１のフォトマスク１ま
たは第２のフォトマスク６である。
る縮小投影露光装置２０の一例を簡単に示す。同図にお
いて、２１は、例えば５〜８インチのシリコン（Ｓｉ）
単結晶等からなる半導体ウエハ、２２はＫｒＦエキシマ
レーザ、２３，２４は反射鏡、２５はインテグレータ、
２６は反射鏡、２７はコンデンサーレンズ、２８は第１
のフォトマスク１または第２のフォトマスク６を保持し
て少なくともＺ軸方向に微動可能なマスクホルダ、２９
は縮小投影レンズである。３０は半導体ウエハ２１を吸
着するウエハ吸着台、３１はＺ軸移動台（高さ方向）、
３２はＸ軸移動台（水平横方向）、３３はＹ軸移動台
（水平前後方向）であり、上記Ｘ軸移動台３２と共にＸ
Ｙステージを構成する。ＳＭは第１のフォトマスク１ま
たは第２のフォトマスク６である。
【００３４】露光に際しては、ＫｒＦエキシマレーザ２
２から出たビームを２枚の全反射鏡２３，２４で曲げた
後、インテグレータ２５と呼ぶ光学素子によって集光と
拡大、均一化を行う。次に、大型の全反射鏡２６でビー
ムを曲げて石英製のコンデンサーレンズ２７を通した
後、第１のフォトマスク１または第２のフォトマスク６
と石英製の単色縮小投影レンズ２９とを経て、半導体ウ
エハ２１上に結像させる。
２から出たビームを２枚の全反射鏡２３，２４で曲げた
後、インテグレータ２５と呼ぶ光学素子によって集光と
拡大、均一化を行う。次に、大型の全反射鏡２６でビー
ムを曲げて石英製のコンデンサーレンズ２７を通した
後、第１のフォトマスク１または第２のフォトマスク６
と石英製の単色縮小投影レンズ２９とを経て、半導体ウ
エハ２１上に結像させる。
【００３５】第１のフォトマスク１および第２のフォト
マスク６を用いて重ね露光を行った後は、現像液を半導
体基板１１の表面に滴下させて表面張力を利用して盛
り、所定の時間現像処理を行った後、純水でのリンス、
回転乾燥を連続的に行う。これによって、前記図６に示
したように、半導体基板１１上のレジスト膜に所定のレ
ジストパターン３４が形成される。
マスク６を用いて重ね露光を行った後は、現像液を半導
体基板１１の表面に滴下させて表面張力を利用して盛
り、所定の時間現像処理を行った後、純水でのリンス、
回転乾燥を連続的に行う。これによって、前記図６に示
したように、半導体基板１１上のレジスト膜に所定のレ
ジストパターン３４が形成される。
【００３６】次に、レジストパターン３４をマスクとし
て、窒化シリコン膜１９および多結晶シリコン膜１８を
順次エッチングし、図８に示すように、窒化シリコン膜
１９からなるキャップ絶縁膜１９ａおよび多結晶シリコ
ン膜１８によって構成されるゲート電極３５を形成す
る。
て、窒化シリコン膜１９および多結晶シリコン膜１８を
順次エッチングし、図８に示すように、窒化シリコン膜
１９からなるキャップ絶縁膜１９ａおよび多結晶シリコ
ン膜１８によって構成されるゲート電極３５を形成す
る。
【００３７】次に、ｎ型ウエル１６をレジスト膜で覆っ
た後、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極３５
をマスクとしてｐ型ウエル１５にｎ型不純物、例えば砒
素を導入し、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、
ドレインの一部を構成する低濃度のｎ- 型半導体領域３
６ａを形成する。同様に、ｐ型ウエル１５をレジスト膜
で覆った後、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電
極３５をマスクとしてｎ型ウエル１６にｐ型不純物、例
えばフッ化ボロンを導入し、ｐチャネル型ＭＩＳＦＥＴ
Ｑｐのソース、ドレインの一部を構成する低濃度のｐ-
型半導体領域３７ａを形成する。
た後、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極３５
をマスクとしてｐ型ウエル１５にｎ型不純物、例えば砒
素を導入し、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、
ドレインの一部を構成する低濃度のｎ- 型半導体領域３
６ａを形成する。同様に、ｐ型ウエル１５をレジスト膜
で覆った後、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電
極３５をマスクとしてｎ型ウエル１６にｐ型不純物、例
えばフッ化ボロンを導入し、ｐチャネル型ＭＩＳＦＥＴ
Ｑｐのソース、ドレインの一部を構成する低濃度のｐ-
型半導体領域３７ａを形成する。
【００３８】この後、図９に示すように、半導体基板１
１上にＣＶＤ法で堆積した酸化シリコン膜（図示せず）
をＲＩＥ（Reactive Ion Etching）法で異方性エッチン
グして、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極３
５およびｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極３
５のそれぞれの側壁にサイドウォールスペーサ３８を形
成する。
１上にＣＶＤ法で堆積した酸化シリコン膜（図示せず）
をＲＩＥ（Reactive Ion Etching）法で異方性エッチン
グして、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極３
５およびｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極３
５のそれぞれの側壁にサイドウォールスペーサ３８を形
成する。
【００３９】次に、図１０に示すように、ｎ型ウエル１
６をレジスト膜で覆った後、ｎチャネル型ＭＩＳＦＥＴ
Ｑｎのゲート電極３５およびサイドウォールスペーサ３
８をマスクとして、ｐ型ウエル１５にｎ型不純物、例え
ばリンを導入し、ｎチャネル型ＭＩＳＦＥＴＱｎのソー
ス、ドレインの他の一部を構成する高濃度のｎ+ 型半導
体領域３６ｂを形成する。同様に、ｐ型ウエル１５をレ
ジスト膜で覆った後、ｐチャネル型ＭＩＳＦＥＴＱｐの
ゲート電極３５およびサイドウォールスペーサ３８をマ
スクとして、ｎ型ウエル１６にｐ型不純物、例えばフッ
化ボロンを導入し、ｐチャネル型ＭＩＳＦＥＴＱｐのソ
ース、ドレインの他の一部を構成する高濃度のｐ+ 型半
導体領域３７ｂを形成する。
６をレジスト膜で覆った後、ｎチャネル型ＭＩＳＦＥＴ
Ｑｎのゲート電極３５およびサイドウォールスペーサ３
８をマスクとして、ｐ型ウエル１５にｎ型不純物、例え
ばリンを導入し、ｎチャネル型ＭＩＳＦＥＴＱｎのソー
ス、ドレインの他の一部を構成する高濃度のｎ+ 型半導
体領域３６ｂを形成する。同様に、ｐ型ウエル１５をレ
ジスト膜で覆った後、ｐチャネル型ＭＩＳＦＥＴＱｐの
ゲート電極３５およびサイドウォールスペーサ３８をマ
スクとして、ｎ型ウエル１６にｐ型不純物、例えばフッ
化ボロンを導入し、ｐチャネル型ＭＩＳＦＥＴＱｐのソ
ース、ドレインの他の一部を構成する高濃度のｐ+ 型半
導体領域３７ｂを形成する。
【００４０】次に、厚さ３０〜５０ｎｍ程度のチタン膜
（図示せず）をスパッタリング法またはＣＶＤ法によっ
て半導体基板１１上に堆積した後、窒素雰囲気中で６０
０〜７００℃の熱処理を半導体基板１１に施し、次いで
未反応のシタン膜を除去する。この後、低抵抗化のため
の熱処理を半導体基板１１に施すことによって、図１１
に示すように、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ+ 型
半導体領域３６ｂの表面、およびｐチャネル型ＭＩＳＦ
ＥＴＱｐのｐ+ 型半導体領域３７ｂの表面にチタンシリ
サイド膜３９を形成する。
（図示せず）をスパッタリング法またはＣＶＤ法によっ
て半導体基板１１上に堆積した後、窒素雰囲気中で６０
０〜７００℃の熱処理を半導体基板１１に施し、次いで
未反応のシタン膜を除去する。この後、低抵抗化のため
の熱処理を半導体基板１１に施すことによって、図１１
に示すように、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ+ 型
半導体領域３６ｂの表面、およびｐチャネル型ＭＩＳＦ
ＥＴＱｐのｐ+ 型半導体領域３７ｂの表面にチタンシリ
サイド膜３９を形成する。
【００４１】次に、図１２に示すように、半導体基板１
上に層間絶縁膜４０を形成した後、レジストパターンを
マスクとして層間絶縁膜４０をエッチングし、ｎチャネ
ル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域３６ｂの表面
に設けられたチタンシリサイド膜３９、およびｐチャネ
ル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体領域３７ｂの表面
に設けられたチタンシリサイド膜３９に達するコンタク
トホール４１ｎ，４１ｐを開孔する。なお、図示はしな
いが、同時にゲート電極３５に達するコンタクトホール
が形成される。
上に層間絶縁膜４０を形成した後、レジストパターンを
マスクとして層間絶縁膜４０をエッチングし、ｎチャネ
ル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域３６ｂの表面
に設けられたチタンシリサイド膜３９、およびｐチャネ
ル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体領域３７ｂの表面
に設けられたチタンシリサイド膜３９に達するコンタク
トホール４１ｎ，４１ｐを開孔する。なお、図示はしな
いが、同時にゲート電極３５に達するコンタクトホール
が形成される。
【００４２】その後、層間絶縁膜４０の上層に金属膜、
例えばタングステン膜を堆積し、例えばＣＭＰ法で、こ
の金属膜の表面を平坦化することによってコンタクトホ
ール４１ｎ，４１ｐの内部に金属膜を埋め込みプラグ４
２を形成した後、層間絶縁膜４０の上層に堆積した金属
膜をエッチングして配線層４３を形成することにより、
ＣＭＯＳデバイスがほぼ完成する。
例えばタングステン膜を堆積し、例えばＣＭＰ法で、こ
の金属膜の表面を平坦化することによってコンタクトホ
ール４１ｎ，４１ｐの内部に金属膜を埋め込みプラグ４
２を形成した後、層間絶縁膜４０の上層に堆積した金属
膜をエッチングして配線層４３を形成することにより、
ＣＭＯＳデバイスがほぼ完成する。
【００４３】（実施の形態２）図１３（ａ）は本発明の
他の実施の形態で仕様する第１のフォトマスクの要部平
面図、図１３（ｂ）は同じく第２のフォトマスクの要部
平面図であり、第１のフォトマスクおよび第２のフォト
マスクは、前記実施の形態１に記載したと同様に、ＭＩ
ＳＦＥＴのゲート電極およびこのゲート電極間をつなぐ
配線のパターンを転写するものである。
他の実施の形態で仕様する第１のフォトマスクの要部平
面図、図１３（ｂ）は同じく第２のフォトマスクの要部
平面図であり、第１のフォトマスクおよび第２のフォト
マスクは、前記実施の形態１に記載したと同様に、ＭＩ
ＳＦＥＴのゲート電極およびこのゲート電極間をつなぐ
配線のパターンを転写するものである。
【００４４】図１３（ａ）に示す第１のフォトマスク１
は、前記実施の形態１の第１のフォトマスクと同じもの
である。
は、前記実施の形態１の第１のフォトマスクと同じもの
である。
【００４５】図１３（ｂ）に示す第２のフォトマスク４
４は、前記実施の形態１に示した第２のフォトマスク６
の遮光部の一部に半透明部４５が設けられたものであ
り、半透明部４５は透過率が約６％程度の位相シフタが
配置されている。遮光パターン９はゲート電極が形成さ
れる領域Ａへ露光が漏れるのを防止するために設けられ
ており、半透明部４５は繰り返しパターン、例えばゲー
ト電極間をつなぐ配線のパターンが形成される領域に設
けられる。
４は、前記実施の形態１に示した第２のフォトマスク６
の遮光部の一部に半透明部４５が設けられたものであ
り、半透明部４５は透過率が約６％程度の位相シフタが
配置されている。遮光パターン９はゲート電極が形成さ
れる領域Ａへ露光が漏れるのを防止するために設けられ
ており、半透明部４５は繰り返しパターン、例えばゲー
ト電極間をつなぐ配線のパターンが形成される領域に設
けられる。
【００４６】実施の形態１と同様に、前記第１のフォト
マスク１と前記第２のフォトマスク４４とを重ね露光す
る。まず、第１のフォトマスク１を用い、図２（ａ）に
示した円形照明光源を用いた照明法によって露光し、次
いで、第２のフォトマスク４４を用い、図２（ｂ）に示
した輪帯照明光源または同図（ｃ）に示した四重極照明
光源を用いた斜入射変形照明法によって露光する。
マスク１と前記第２のフォトマスク４４とを重ね露光す
る。まず、第１のフォトマスク１を用い、図２（ａ）に
示した円形照明光源を用いた照明法によって露光し、次
いで、第２のフォトマスク４４を用い、図２（ｂ）に示
した輪帯照明光源または同図（ｃ）に示した四重極照明
光源を用いた斜入射変形照明法によって露光する。
【００４７】このように、本実施の形態２によれば、位
相シフトマスクを用いた重ね露光技術において、第１の
フォトマスク１に位相シフトマスクを用い、第２のフォ
トマスク４４にハーフトーンマスクを用い、第２のフォ
トマスク４４を用いた露光工程に斜入射変形照明法を用
いることにより、全てのパターンで露光装置の解像度を
上回る微細な寸法のラインまたはスペースを有するレジ
ストパターンを高精度に形成することができる。
相シフトマスクを用いた重ね露光技術において、第１の
フォトマスク１に位相シフトマスクを用い、第２のフォ
トマスク４４にハーフトーンマスクを用い、第２のフォ
トマスク４４を用いた露光工程に斜入射変形照明法を用
いることにより、全てのパターンで露光装置の解像度を
上回る微細な寸法のラインまたはスペースを有するレジ
ストパターンを高精度に形成することができる。
【００４８】（実施の形態３）前記第１のフォトマスク
１を用いて転写されたパターンと前記第２のフォトマス
ク６を用いて転写されたパターンとの間に生ずる位置ず
れを補正する方法について説明する。
１を用いて転写されたパターンと前記第２のフォトマス
ク６を用いて転写されたパターンとの間に生ずる位置ず
れを補正する方法について説明する。
【００４９】図１４は位置ずれが無い場合であり、
（ａ）は第１のフォトマスク１と第２のフォトマスク６
とを重ねた平面図であり、実線が第１のフォトマスク１
のパターン、点線が第２のフォトマスク６のパターンを
示す。（ｂ）は現像処理後の半導体ウエハ上のレジスト
パターンの平面図を示し、４６ａはゲート電極のレジス
トパターン、４６ｂはゲート電極間をつなぐ配線のレジ
ストパターンである。上記位置ずれが無い場合は、ゲー
ト電極の微細なレジストパターン４６ａが形成され、さ
らに、分離性の良い配線のレジストパターン４６ｂが形
成される。
（ａ）は第１のフォトマスク１と第２のフォトマスク６
とを重ねた平面図であり、実線が第１のフォトマスク１
のパターン、点線が第２のフォトマスク６のパターンを
示す。（ｂ）は現像処理後の半導体ウエハ上のレジスト
パターンの平面図を示し、４６ａはゲート電極のレジス
トパターン、４６ｂはゲート電極間をつなぐ配線のレジ
ストパターンである。上記位置ずれが無い場合は、ゲー
ト電極の微細なレジストパターン４６ａが形成され、さ
らに、分離性の良い配線のレジストパターン４６ｂが形
成される。
【００５０】一方、図１５は位置ずれが横方向に有る場
合であり、（ａ）は第１のフォトマスク１と第２のフォ
トマスク６とを重ねた平面図であり、実線が第１のフォ
トマスク１のパターン、点線が第２のフォトマスク６の
パターンを示す。（ｂ）は現像処理後の半導体ウエハ上
のレジストパターンの平面図を示す。上記位置ずれが有
る場合は、レジストパターンに形状不良が見られ、縦方
向に延在するゲート電極のレジストパターン４６ａに細
りが発生する。
合であり、（ａ）は第１のフォトマスク１と第２のフォ
トマスク６とを重ねた平面図であり、実線が第１のフォ
トマスク１のパターン、点線が第２のフォトマスク６の
パターンを示す。（ｂ）は現像処理後の半導体ウエハ上
のレジストパターンの平面図を示す。上記位置ずれが有
る場合は、レジストパターンに形状不良が見られ、縦方
向に延在するゲート電極のレジストパターン４６ａに細
りが発生する。
【００５１】レジストパターンに見られる上記形状不良
の原因としては、第１のフォトマスク１の位置合わせ検
出と第２のフォトマスク６の位置合わせ検出とを別々に
行うために発生する２回分の位置合わせ誤差と、レンズ
収差に起因する位置誤差の発生とが考えられる。
の原因としては、第１のフォトマスク１の位置合わせ検
出と第２のフォトマスク６の位置合わせ検出とを別々に
行うために発生する２回分の位置合わせ誤差と、レンズ
収差に起因する位置誤差の発生とが考えられる。
【００５２】そこで、本実施の形態３では、図１６に示
した工程１００〜工程１０７の手順に従って、第１のフ
ォトマスク１の位置合わせ検出および第２のフォトマス
ク６の位置合わせ検出を行う。
した工程１００〜工程１０７の手順に従って、第１のフ
ォトマスク１の位置合わせ検出および第２のフォトマス
ク６の位置合わせ検出を行う。
【００５３】まず、半導体デバイスのパターンが形成さ
れている半導体ウエハを投影露光装置のステージへ装着
した後（工程１００）、半導体ウエハ上のターゲットマ
ークからの信号を用いて半導体デバイスのパターンの位
置を検出して第１の位置情報を求め（工程１０１）、次
いで、第１のフォトマスク１を上記第１の位置情報に基
づいて所定の位置に露光する（工程１０２）。
れている半導体ウエハを投影露光装置のステージへ装着
した後（工程１００）、半導体ウエハ上のターゲットマ
ークからの信号を用いて半導体デバイスのパターンの位
置を検出して第１の位置情報を求め（工程１０１）、次
いで、第１のフォトマスク１を上記第１の位置情報に基
づいて所定の位置に露光する（工程１０２）。
【００５４】次に、複数の半導体ウエハを一旦回収した
後（工程１０３）、回収された半導体ウエハを投影露光
装置のステージヘ装着し（工程１０４）、次いで半導体
ウエハ上の半導体デバイスのパターンの位置を検出して
第２の位置情報を求める（工程１０５）。
後（工程１０３）、回収された半導体ウエハを投影露光
装置のステージヘ装着し（工程１０４）、次いで半導体
ウエハ上の半導体デバイスのパターンの位置を検出して
第２の位置情報を求める（工程１０５）。
【００５５】この後、第２のフォトマスク６を上記第２
の位置情報に基づいて所定の位置に露光し（工程１０
６）、次いで現像処理を施すことにより（工程１０
７）、第１のフォトマスク１および第２のフォトマスク
６が合成されたレジストパターンが半導体ウエハ上に形
成される。なお、半導体ウエハ１枚毎に第１のフォトマ
スク１と第２のフォトマスク６とが交換されてそれぞれ
の露光が行われる。
の位置情報に基づいて所定の位置に露光し（工程１０
６）、次いで現像処理を施すことにより（工程１０
７）、第１のフォトマスク１および第２のフォトマスク
６が合成されたレジストパターンが半導体ウエハ上に形
成される。なお、半導体ウエハ１枚毎に第１のフォトマ
スク１と第２のフォトマスク６とが交換されてそれぞれ
の露光が行われる。
【００５６】さらに、本実施の形態３では、レンズ収差
に起因する位置誤差の発生を抑えるために、レンズ収差
に起因する位置ずれを予測し、フォトマスク上のパター
ン位置に補正を加える。
に起因する位置誤差の発生を抑えるために、レンズ収差
に起因する位置ずれを予測し、フォトマスク上のパター
ン位置に補正を加える。
【００５７】図１７は、レンズ収差に起因したパターン
転写位置ずれがパターン寸法と照明形状に依存して変化
する様子を示したグラフ図である。図１７（ａ）は孤立
パターンの場合であり、同図（ｂ）はライン／スペース
の場合である。照明形状の違いにより位置ずれ量が大き
く異なり、また、ライン／スペースの場合はパターン寸
法依存性が大きい。これより、パターンの位置ずれを予
測し、第１のフォトマスク１と第２のフォトマスク６上
のパターンが位置ずれしないように、片方または双方の
フォトマスク上のパターン位置に補正を加えることによ
り、相対的な合わせ込みを行う。
転写位置ずれがパターン寸法と照明形状に依存して変化
する様子を示したグラフ図である。図１７（ａ）は孤立
パターンの場合であり、同図（ｂ）はライン／スペース
の場合である。照明形状の違いにより位置ずれ量が大き
く異なり、また、ライン／スペースの場合はパターン寸
法依存性が大きい。これより、パターンの位置ずれを予
測し、第１のフォトマスク１と第２のフォトマスク６上
のパターンが位置ずれしないように、片方または双方の
フォトマスク上のパターン位置に補正を加えることによ
り、相対的な合わせ込みを行う。
【００５８】図１８の工程１００〜工程１０４に、位置
補正マスク用描画データの作成手順を示す。
補正マスク用描画データの作成手順を示す。
【００５９】まず、投影露光装置を用いて露光１ショッ
ト内に複数の転写位置歪測定用のパターンを配置したタ
ーゲットマークを転写する（工程１００）。次に、位置
座標測定装置または電子線描画装置を用いて上記ターゲ
ットマークの位置を測定した後（工程１０１）、パター
ン位置歪データベースを半導体デバイスを構成する各層
毎にファイルし（工程１０２）、さらに上記パターン位
置歪データベースを用いて位置補正マスク描画データを
作成した後（工程１０３）、上記位置補正マスク描画デ
ータを用いてフォトマスクを作成する（工程１０４）。
ト内に複数の転写位置歪測定用のパターンを配置したタ
ーゲットマークを転写する（工程１００）。次に、位置
座標測定装置または電子線描画装置を用いて上記ターゲ
ットマークの位置を測定した後（工程１０１）、パター
ン位置歪データベースを半導体デバイスを構成する各層
毎にファイルし（工程１０２）、さらに上記パターン位
置歪データベースを用いて位置補正マスク描画データを
作成した後（工程１０３）、上記位置補正マスク描画デ
ータを用いてフォトマスクを作成する（工程１０４）。
【００６０】このように、本実施の形態３によれば、半
導体ウエハ上の下地層に対して１度の合わせで第１のフ
ォトマスク１および第２のフォトマスク６を露光するの
で、この２枚のフォトマスク間での位置合わせ誤差が発
生しない。さらに、第１のフォトマスク１と第２のフォ
トマスク６に対して、片方または双方のフォトマスク上
のパターン位置に補正を加えることにより両者の相対的
な位置ずれを防止することができる。
導体ウエハ上の下地層に対して１度の合わせで第１のフ
ォトマスク１および第２のフォトマスク６を露光するの
で、この２枚のフォトマスク間での位置合わせ誤差が発
生しない。さらに、第１のフォトマスク１と第２のフォ
トマスク６に対して、片方または双方のフォトマスク上
のパターン位置に補正を加えることにより両者の相対的
な位置ずれを防止することができる。
【００６１】本実施の形態３においては、レンズ収差に
よるパターン位置歪データベースを、実際の位置ずれ測
定結果に基き作成したが、これに限らない。レンズ収差
を他の方法で求め、この収差を考慮したパターン転写像
のシミュレーションにより、位置ずれ量を予測あるいは
求めることも可能である。
よるパターン位置歪データベースを、実際の位置ずれ測
定結果に基き作成したが、これに限らない。レンズ収差
を他の方法で求め、この収差を考慮したパターン転写像
のシミュレーションにより、位置ずれ量を予測あるいは
求めることも可能である。
【００６２】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００６３】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００６４】本発明によれば、位相シフトマスクを用い
た重ね露光技術で一群のレジストパターンを半導体ウエ
ハ上に形成する際、第１のフォトマスクで転写されるパ
ターンおよび第２のフォトマスクで転写されるパターン
の両者において、露光装置の解像度を上回る微細な寸法
のラインまたはスペースを有するパターンを高精度に転
写することができる。
た重ね露光技術で一群のレジストパターンを半導体ウエ
ハ上に形成する際、第１のフォトマスクで転写されるパ
ターンおよび第２のフォトマスクで転写されるパターン
の両者において、露光装置の解像度を上回る微細な寸法
のラインまたはスペースを有するパターンを高精度に転
写することができる。
【００６５】さらに、第１のフォトマスクを用いて半導
体ウエハ上に形成されるパターンと第２のフォトマスク
を用いて半導体ウエハ上に形成されるパターンとの位置
ずれを防止することができる。これにより、パターンの
つなぎ誤差が小さくなり、レイアウト上の制限を緩和す
ることが可能となる。
体ウエハ上に形成されるパターンと第２のフォトマスク
を用いて半導体ウエハ上に形成されるパターンとの位置
ずれを防止することができる。これにより、パターンの
つなぎ誤差が小さくなり、レイアウト上の制限を緩和す
ることが可能となる。
【図１】（ａ）は本発明の一実施の形態である第１のフ
ォトマスクの要部平面図であり、（ｂ）は第２のフォト
マスクの要部平面図である。
ォトマスクの要部平面図であり、（ｂ）は第２のフォト
マスクの要部平面図である。
【図２】（ａ）は円形照明光源の概略説明図であり、
（ｂ）は輪帯照明光源の概略説明図であり、（ｃ）は四
重極照明光源の概略説明図である。
（ｂ）は輪帯照明光源の概略説明図であり、（ｃ）は四
重極照明光源の概略説明図である。
【図３】半導体ウエハ上のゲート電極のレジストパター
ンの一例を示す要部平面図である。
ンの一例を示す要部平面図である。
【図４】本発明の一実施の形態を適用したＣＭＯＳデバ
イスの製造方法を示す半導体基板の要部断面図である。
イスの製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態を適用したＣＭＯＳデバ
イスの製造方法を示す半導体基板の要部断面図である。
イスの製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態を適用したＣＭＯＳデバ
イスの製造方法を示す半導体基板の要部断面図である。
イスの製造方法を示す半導体基板の要部断面図である。
【図７】第１のフォトマスクおよび第２のフォトマスク
を用いる縮小投影露光装置の説明図である。
を用いる縮小投影露光装置の説明図である。
【図８】本発明の一実施の形態を適用したＣＭＯＳデバ
イスの製造方法を示す半導体基板の要部断面図である。
イスの製造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態を適用したＣＭＯＳデバ
イスの製造方法を示す半導体基板の要部断面図である。
イスの製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態を適用したＣＭＯＳデ
バイスの製造方法を示す半導体基板の要部断面図であ
る。
バイスの製造方法を示す半導体基板の要部断面図であ
る。
【図１１】本発明の一実施の形態を適用したＣＭＯＳデ
バイスの製造方法を示す半導体基板の要部断面図であ
る。
バイスの製造方法を示す半導体基板の要部断面図であ
る。
【図１２】本発明の一実施の形態を適用したＣＭＯＳデ
バイスの製造方法を示す半導体基板の要部断面図であ
る。
バイスの製造方法を示す半導体基板の要部断面図であ
る。
【図１３】（ａ）は本発明の他の実施の形態である第１
のフォトマスクの要部平面図であり、（ｂ）は第２のフ
ォトマスクの要部平面図である。
のフォトマスクの要部平面図であり、（ｂ）は第２のフ
ォトマスクの要部平面図である。
【図１４】（ａ）は、位置ずれが無い場合の第１のフォ
トマスクと第２のフォトマスクとを重ねた平面図であ
り、（ｂ）は前記位置ずれが無い場合に形成される半導
体ウエハ上のレジストパターンを示す平面図である。
トマスクと第２のフォトマスクとを重ねた平面図であ
り、（ｂ）は前記位置ずれが無い場合に形成される半導
体ウエハ上のレジストパターンを示す平面図である。
【図１５】（ａ）は、位置ずれが有る場合の第１のフォ
トマスクと第２のフォトマスクとを重ねた平面図であ
り、（ｂ）は前記位置ずれが有る場合に形成される半導
体ウエハ上のレジストパターンを示す平面図である。
トマスクと第２のフォトマスクとを重ねた平面図であ
り、（ｂ）は前記位置ずれが有る場合に形成される半導
体ウエハ上のレジストパターンを示す平面図である。
【図１６】第１のフォトマスクの位置合わせ検出および
第２のフォトマスクの位置合わせ検出を行う工程を説明
するための工程図である。
第２のフォトマスクの位置合わせ検出を行う工程を説明
するための工程図である。
【図１７】レンズ収差に起因したパターン転写位置ずれ
がパターン寸法と照明形状に依存して変化する様子を示
したグラフ図である。
がパターン寸法と照明形状に依存して変化する様子を示
したグラフ図である。
【図１８】位置補正マスク用描画データの作成手順を説
明するための工程図である。
明するための工程図である。
１ 第１のフォトマスク ２ ガラス基板 ３ 透過部 ４ 透過部 ５ 遮光パターン ６ 第２のフォトマスク ７ ガラス基板 ８ 遮光パターン ９ａ レジストパターン ９ｂ レジストパターン １１ 半導体基板 １２ 酸化シリコン膜 １３ 窒化シリコン膜 １４ａ 素子分離溝 １４ｂ 酸化シリコン膜 １５ ｐ型ウエル １６ ｎ型ウエル １７ ゲート絶縁膜 １８ 多結晶シリコン膜 １９ 窒化シリコン膜 １９ａ キャップ絶縁膜 ２０ 縮小投影露光装置 ２１ 半導体ウエハ ２２ ＫｒＦエキシマレーザ ２３ 反射鏡 ２４ 反射鏡 ２５ インテグレータ ２６ 反射鏡 ２７ コンデンサーレンズ ２８ マスクホルダ ２９ 縮小投影レンズ ３０ ウエハ吸着台 ３１ Ｚ軸移動台（高さ方向） ３２ Ｘ軸移動台（水平横方向） ３３ Ｙ軸移動台（水平前後方向） ３４ レジストパターン ３５ ゲート電極 ３６ａ ｎ- 型半導体領域 ３６ｂ ｎ+ 型半導体領域 ３７ａ ｐ- 型半導体領域 ３７ｂ ｐ+ 型半導体領域 ３８ サイドウォールスペーサ ３９ チタンシリサイド膜 ４０ 層間絶縁膜 ４１ｎ コンタクトホール ４１ｐ コンタクトホール ４２ プラグ ４３ 配線層 ４４ 第２のフォトマスク ４５ 半透明部 ４６ａ レジストパターン ４６ｂ レジストパターン Ａ ゲート電極が形成される領域 ａ 有効光源の半径 ｂ 円形照明の半径 ｃ 輪帯の外径 ｄ 輪帯の内径 Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 福田 宏 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 5F046 AA13 AA25 BA08 CA04 CB05 CB17
Claims (8)
- 【請求項１】 所定のレジストパターンを半導体ウエハ
上に形成する際、第１のフォトマスクと、第２のフォト
マスクとを重ね合わせて露光する工程を有する半導体集
積回路装置の製造方法であって、前記第１のフォトマス
クの露光に用いる照明形状と前記第２のフォトマスクの
露光に用いる照明形状とが異なることを特徴とする半導
体集積回路装置の製造方法。 - 【請求項２】 請求項１記載の半導体集積回路装置の製
造方法において、前記第１のフォトマスクの露光には円
形照明が用いられ、前記第２のフォトマスクの露光には
輪帯照明または四重極照明が用いられることを特徴とす
る半導体集積回路装置の製造方法。 - 【請求項３】 請求項１記載の半導体集積回路装置の製
造方法において、前記第１のフォトマスクの露光にはコ
ヒーレントファクタが0.５以下の照明が用いられ、前記
第２のフォトマスクの露光には輪帯照明または四重極照
明が用いられることを特徴とする半導体集積回路装置の
製造方法。 - 【請求項４】 請求項１記載の半導体集積回路装置の製
造方法において、前記第１のフォトマスクは位相シフト
マスクであり、前記第２のフォトマスクはクロムマスク
またはハーフトーンマスクであることを特徴とする半導
体集積回路装置の製造方法。 - 【請求項５】 請求項４記載の半導体集積回路装置の製
造方法において、前記第２のフォトマスク上に、前記第
１のフォトマスクで転写される領域を覆う遮光部が設け
られていることを特徴とする半導体集積回路装置の製造
方法。 - 【請求項６】 請求項１記載の半導体集積回路装置の製
造方法であって、前記第２のフォトマスクの露光での位
置合わせに、前記第１のフォトマスクで半導体ウエハ上
に転写された位置情報を用いることを特徴とする半導体
集積回路装置の製造方法。 - 【請求項７】 請求項６記載の半導体集積回路装置の製
造方法において、半導体ウエハ１枚毎に前記第１のフォ
トマスクの露光と前記第２のフォトマスクの露光を順次
行うことを特徴とする半導体集積回路装置の製造方法。 - 【請求項８】 請求項１記載の半導体集積回路装置の製
造方法であって、前記第１のフォトマスクまたは前記第
２のフォトマスクのどちらか一方、あるいは前記第１の
フォトマスクおよび前記第２のフォトマスクの双方に、
パターン位置の補正が加わっていることを特徴とする半
導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11210507A JP2001044092A (ja) | 1999-07-26 | 1999-07-26 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11210507A JP2001044092A (ja) | 1999-07-26 | 1999-07-26 | 半導体集積回路装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007084416A Division JP2007184640A (ja) | 2007-03-28 | 2007-03-28 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001044092A true JP2001044092A (ja) | 2001-02-16 |
| JP2001044092A5 JP2001044092A5 (ja) | 2004-10-14 |
Family
ID=16590523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11210507A Pending JP2001044092A (ja) | 1999-07-26 | 1999-07-26 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001044092A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004077155A1 (ja) * | 2003-02-27 | 2004-09-10 | Fujitsu Limited | フォトマスク及び半導体装置の製造方法 |
| JP2009294308A (ja) * | 2008-06-03 | 2009-12-17 | Nec Electronics Corp | パターン検証方法、パターン検証装置、プログラム、及び半導体装置の製造方法 |
-
1999
- 1999-07-26 JP JP11210507A patent/JP2001044092A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004077155A1 (ja) * | 2003-02-27 | 2004-09-10 | Fujitsu Limited | フォトマスク及び半導体装置の製造方法 |
| US7790335B2 (en) | 2003-02-27 | 2010-09-07 | Fujitsu Semiconductor Limited | Photomask and manufacturing method of semiconductor device |
| JP2009294308A (ja) * | 2008-06-03 | 2009-12-17 | Nec Electronics Corp | パターン検証方法、パターン検証装置、プログラム、及び半導体装置の製造方法 |
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|---|---|---|---|
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