JP2001036588A

JP2001036588A - データ転送制御装置及び電子機器

Info

Publication number: JP2001036588A
Application number: JP20125099A
Authority: JP
Inventors: Yoshiyuki Kanbara; 義幸神原; Takuya Ishida; 卓也石田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1999-07-15
Filing date: 1999-07-15
Publication date: 2001-02-09
Anticipated expiration: 2019-07-15
Also published as: US7430618B2; US6857028B1; TW498207B; KR100405250B1; CN1318242A; JP3608441B2; EP1120940A1; WO2001006722A1; EP1120940A4; CN1188998C; US20050105549A1; KR20010075135A

Abstract

(57)【要約】【課題】ファームウェアの処理のオーバーヘッドを軽
減し、高速なデータ転送を実現できるデータ転送制御装
置及び電子機器を提供すること。【解決手段】ＩＥＥＥ１３９４規格のデータ転送制御
装置において、パケットのヘッダをヘッダ領域に、パケ
ットのＯＲＢ（ＳＢＰ-2用データ）をＯＲＢ領域に、パ
ケットのストリーム（アプリケーション層用データ）を
ストリーム領域に書き込む。ストリーム領域では、フル
信号、エンプティ信号によりハードウェアで領域管理を
行う。要求パケットのトランザクションラベルｔｌに指
示情報を含ませ、応答パケットの受信時に、ｔｌが含む
指示情報により指示される領域にパケットのヘッダ、Ｏ
ＲＢ、ストリームを書き込む。ストリーム領域に送信領
域を確保するためのアドレスＴＳ、ＴＥを記憶するレジ
スタＴＳＲ、ＴＥＲや、受信領域を確保するためのアド
レスＲＳ、ＲＥを記憶するレジスタＲＳＲ、ＲＥＲを設
ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ転送制御装
置及びこれを含む電子機器に関し、特に、バスに接続さ
れる複数のノード間でＩＥＥＥ１３９４などの規格に準
じたデータ転送を行うデータ転送制御装置及びこれを含
む電子機器に関する。

【０００２】

【背景技術及び発明が解決しようとする課題】近年、Ｉ
ＥＥＥ１３９４と呼ばれるインターフェース規格が脚光
を浴びている。このＩＥＥＥ１３９４は、次世代のマル
チメディアにも対応可能な高速シリアルバスインターフ
ェースを規格化したものである。このＩＥＥＥ１３９４
によれば、動画像などのリアルタイム性が要求されるデ
ータも扱うことができる。また、ＩＥＥＥ１３９４のバ
スには、プリンタ、スキャナ、ＣＤ−ＲＷドライブ、ハ
ードディスクドライブなどのコンピュータの周辺機器の
みならず、ビデオカメラ、ＶＴＲ、ＴＶなどの家庭用電
化製品も接続できる。このため、電子機器のデジタル化
を飛躍的に促進できるものとして期待されている。

【０００３】しかしながら、このＩＥＥＥ１３９４に準
拠したデータ転送制御装置には次のような課題があるこ
とが判明した。

【０００４】即ち、現在のＩＥＥＥ１３９４規格によれ
ば最大で４００Ｍｂｐｓの転送速度が実現可能となって
いる。しかし、現実には、処理のオーバーヘッドの存在
に起因して、システム全体の実転送速度はこれよりもか
なり低くなっている。つまり、ＣＰＵ上で動作するファ
ームウェアやアプリケーションソフトウェアが、送信デ
ータを準備したり、受信データを取り込んだりするなど
の処理に多くの時間を要してしまい、バス上での転送速
度が速くても、結局、高速なデータ転送を実現できな
い。

【０００５】特に、周辺機器に組み込まれるＣＰＵは、
パーソナルコンピュータなどのホストシステムに組み込
まれるＣＰＵに比べて処理能力が低い。このため、ファ
ームウェア等の処理のオーバーヘッドの問題は、非常に
深刻なものとなる。従って、このようなオーバーヘッド
の問題を効果的に解消できる技術が望まれている。

【０００６】本発明は、以上のような技術的課題に鑑み
てなされたものであり、その目的とするところは、ファ
ームウェア等の処理のオーバーヘッドを軽減し、小規模
なハードウェアで高速なデータ転送を実現できるデータ
転送制御装置及びこれが用いられる電子機器を提供する
ことにある。

【０００７】

【課題を解決するための手段】上記課題を解決するため
に本発明は、バスに接続される複数のノード間でのデー
タ転送のためのデータ転送制御装置であって、ノード間
でのパケット転送のためのサービスを提供するリンク手
段と、前記リンク手段を介して受信したパケットを、ラ
ンダムアクセス可能なパケット記憶手段に書き込む書き
込み手段と、パケットの制御情報を、前記パケット記憶
手段の制御情報領域に書き込み、パケットの第１の層
（例えばトランザクション層）用の第１のデータを、前
記パケット記憶手段の第１のデータ領域に書き込み、パ
ケットの、前記第１の層の上層である第２の層（例えば
アプリケーション層）用の第２のデータを、前記パケッ
ト記憶手段の第２のデータ領域に書き込むパケット分離
手段とを含むことを特徴とする。

【０００８】本発明によれば、パケットの制御情報（例
えばヘッダ、フッター）は制御情報領域に書き込まれ、
パケットの第１のデータ（例えばトランザクション層用
のデータ）は第１のデータ領域に書き込まれ、パケット
の第２のデータ（例えばアプリケーション層用のデー
タ）は第２のデータ領域に書き込まれる。このようにす
れば、第２のデータ領域から第２のデータを連続して読
み出して、第２の層に転送することができるようにな
る。これにより、データ転送を飛躍的に高速化できる。

【０００９】なお本発明では、前記第１のデータが、前
記第１の層のプロトコルで使用されるコマンドデータで
あり、前記第２のデータが、アプリケーション層で使用
されるデータであることが望ましい。

【００１０】また本発明は、前記第２のデータ領域がフ
ルである場合には、前記書き込み手段による前記第２の
データ領域への前記第２のデータの書き込みを禁止する
ためにフル信号をアクティブにし、前記第２のデータ領
域がエンプティである場合には、前記第２の層による前
記第２のデータ領域からの前記第２のデータの読み出し
を禁止するためにエンプティ信号をアクティブにする領
域管理手段を含むことを特徴とする。このようにすれ
ば、領域管理手段による管理だけで、第２のデータ領域
への第２のデータの書き込み処理や、第２のデータから
の第２のデータの読み出し処理を制御できるようにな
り、データ転送の自動化、更には高速化が図れる。

【００１１】また本発明は、トランザクションを開始さ
せる要求パケットを応答ノードに対して送信する際に、
前記要求パケットに含まれるトランザクション識別情報
の中に、応答ノードから応答パケットを受信した際に行
う処理を指示するための指示情報を含ませ、応答ノード
から応答パケットを受信した場合に、応答パケットのト
ランザクション識別情報が含む前記指示情報により指示
される領域に、応答パケットの前記制御情報、前記第
１、第２のデータを書き込むことを特徴とする。このよ
うにすれば、応答ノードから応答パケットが返信されて
きた時に、ファームウェア等が関与することなく、指示
情報により指示される領域に応答パケットの制御情報、
第１、第２のデータが自動的に書き込まれるようにな
る。従って、ファームウェア等の処理負担を格段に軽減
できる。

【００１２】また本発明は、バスに接続される複数のノ
ード間でのデータ転送のためのデータ転送制御装置であ
って、トランザクションを開始させる要求パケットを応
答ノードに対して送信する際に、前記要求パケットに含
まれるトランザクション識別情報の中に、応答ノードか
ら応答パケットを受信した際に行う処理を指示するため
の指示情報を含ませる手段と、応答ノードから応答パケ
ットを受信した場合に、応答パケットのトランザクショ
ン識別情報が含む前記指示情報により指示される処理を
行う手段とを含むことを特徴とする。

【００１３】本発明によれば、応答ノードから応答パケ
ットが返信されてきた時に、トランザクション識別情報
（例えばトランザクションラベル）に含ませた指示情報
に応じた処理が行われるようになる。従って、応答パケ
ットの返信時に行われる処理を自動化できるようにな
り、ファームウェア等の処理負担を軽減できると共に、
データ転送の高速化を図れる。

【００１４】また本発明は、応答ノードから応答パケッ
トを受信した場合に、応答パケットのトランザクション
識別情報が含む前記指示情報により指示される領域に、
前記応答パケットの制御情報、データを書き込むことを
特徴とする。なお、応答パケットが返信されてきた時に
行う処理は、このような指示領域への書き込み処理には
限定されない。

【００１５】また本発明は、前記トランザクション識別
情報の所与のビットが、前記指示情報を表すビットとし
て予め予約されることを特徴とする。このようにすれ
ば、要求パケットのトランザクション識別情報に指示情
報を含ませる処理や、応答パケットのトランザクション
識別情報に基づき指示情報を判別する処理を、簡易で負
荷の低い処理にすることが可能になる。

【００１６】なお、前記トランザクション識別情報は、
ＩＥＥＥ１３９４の規格におけるトランザクションラベ
ルであることが望ましい。

【００１７】また本発明は、バスに接続される複数のノ
ード間でのデータ転送のためのデータ転送制御装置であ
って、ノード間でのパケット転送のためのサービスを提
供するリンク手段と、パケットを格納するためのランダ
ムアクセス可能なパケット記憶手段と、前記リンク手段
を介して各ノードから転送されてくるパケットを前記パ
ケット記憶手段に書き込む書き込み手段と、前記パケッ
ト記憶手段に書き込まれたパケットを読み出し、前記リ
ンク手段に渡す読み出し手段とを含み、前記パケット記
憶手段が、パケットの制御情報が格納される制御情報領
域と、パケットのデータが格納されるデータ領域とに分
離され、前記データ領域が、第１の層用の第１のデータ
が格納される第１のデータ領域と、前記第１の層の上層
である第２の層用の第２のデータが格納される第２のデ
ータ領域とに分離されていることを特徴とする。

【００１８】本発明によれば、パケット記憶手段が、制
御情報領域、第１のデータ領域、第２のデータ領域に分
離されるため、第２のデータ領域から第２のデータを連
続して読み出したり、第２のデータ領域に第２のデータ
を連続して書き込むことができるようになる。これによ
り、データ転送を飛躍的に高速化できる。

【００１９】また本発明は、前記第２のデータ領域に送
信領域を確保するための送信領域スタートアドレスを記
憶する第１のアドレス記憶手段と、前記第２のデータ領
域に送信領域を確保するための送信領域エンドアドレス
を記憶する第２のアドレス記憶手段と、前記第２のデー
タ領域に受信領域を確保するための受信領域スタートア
ドレスを記憶する第３のアドレス記憶手段と、前記第２
のデータ領域に受信領域を確保するための受信領域エン
ドアドレスを記憶する第４のアドレス記憶手段とを含む
ことを特徴とする。このようすれば、第２の層（例えば
アプリケーション層）のデバイスの特性に応じて、第２
のデータ領域を、例えば、送信専用領域として利用した
り、受信専用領域として利用したり、送信及び受信の共
用領域として利用したりすることができるようになる。

【００２０】また本発明は、前記送信領域スタートアド
レス及び前記受信領域スタートアドレスが、前記第２の
データ領域のスタートアドレスに設定され、前記送信領
域エンドアドレス及び前記受信領域エンドアドレスが、
前記第２のデータ領域のエンドアドレスに設定されるこ
とを特徴とする。このようにすれば、第２のデータ領域
を送信及び受信の共用領域として利用できるようにな
る。従って、他のノードから自ノードへの方向及び自ノ
ードから他のノードへの方向という双方向でデータが転
送される第２の層のデバイスに、最適なデータ転送制御
装置を提供できる。しかも、送信時においても、受信時
においても、第２のデータ領域の記憶容量を最大限に利
用できるようになり、多くのデータを第２のデータ領域
に記憶させることが可能になる。

【００２１】また本発明は、前記送信領域スタートアド
レス及び前記送信領域エンドアドレスの双方が、前記第
２のデータ領域のスタートアドレス又はエンドアドレス
のいずれか一方に設定され、前記受信領域スタートアド
レスが前記第２のデータ領域のスタートアドレスに設定
され、前記受信領域エンドアドレスが前記第２のデータ
領域のエンドアドレスに設定されることを特徴とする。
このようにすれば、第２のデータ領域を受信専用領域と
して利用できるようになる。これにより、他のノードか
ら自ノードへの方向にしか大きなデータが流れないよう
な第２の層のデバイスに、最適なデータ転送制御装置を
提供できる。

【００２２】また本発明は、前記受信領域スタートアド
レス及び前記受信領域エンドアドレスの双方が、前記第
２のデータ領域のスタートアドレス又はエンドアドレス
のいずれか一方に設定され、前記送信領域スタートアド
レスが前記第２のデータ領域のスタートアドレスに設定
され、前記送信領域エンドアドレスが前記第２のデータ
領域のエンドアドレスに設定されることを特徴とする。
このようにすれば、第２のデータ領域を送信専用領域と
して利用できるようになる。これにより、自ノードから
他のノードへの方向にしか大きなデータが流れないよう
な第２の層のデバイスに、最適なデータ転送制御装置を
提供できる。

【００２３】また、本発明では、ＩＥＥＥ１３９４の規
格に準拠したデータ転送を行うことが望ましい。

【００２４】また本発明に係る電子機器は、上記のいず
れかのデータ転送制御装置と、前記データ転送制御装置
及びバスを介して他のノードから受信したデータに所与
の処理を施す装置と、処理が施されたデータを出力又は
記憶するための装置とを含むことを特徴とする。また本
発明に係る電子機器は、上記のいずれかのデータ転送制
御装置と、前記データ転送制御装置及びバスを介して他
のノードに送信するデータに所与の処理を施す装置と、
処理が施されるデータを取り込むための装置とを含むこ
とを特徴とする。

【００２５】本発明によれば、他のノードから転送され
たデータを電子機器において出力したり記憶したりする
処理、電子機器において取り込んだデータを他のノード
に転送したりする処理を高速化することが可能になる。
また、本発明によれば、データ転送制御装置を小規模化
できると共に、データ転送を制御するファームウェアな
どの処理負担を軽減できるため、電子機器の低コスト
化、小規模化などを図ることも可能になる。

【００２６】

【発明の実施の形態】以下、本発明の好適な実施形態に
ついて図面を用いて詳細に説明する。

【００２７】１．ＩＥＥＥ１３９４まず、ＩＥＥＥ１３
９４について簡単に説明する。

【００２８】１．１概要ＩＥＥＥ１３９４（ＩＥＥＥ１３９４−１９９５、Ｐ１
３９４．ａ）では１００〜４００Ｍｂｐｓの高速なデー
タ転送が可能となっている（Ｐ１３９４．ｂでは８００
〜３２００Ｍｂｐｓ）。また、転送速度が異なるノード
をバスに接続することも許される。

【００２９】各ノードはツリー状に接続されており、１
つのバスに最大で６３個のノードが接続可能になってい
る。なお、バスブリッジを利用すれば約６４０００個の
ノードを接続することも可能である。

【００３０】ＩＥＥＥ１３９４では、パケットの転送方
式として非同期転送とアイソクロナス転送が用意されて
いる。ここで非同期転送は、信頼性が要求されるデータ
の転送に好適な転送方式であり、アイソクロナス転送
は、リアルタイム性が要求される動画像や音声などのデ
ータの転送に好適な転送方式である。

【００３１】１．２層構造ＩＥＥＥ１３９４の層構造（プロトコル構成）を図１に
示す。

【００３２】ＩＥＥＥ１３９４のプロトコルは、トラン
ザクション層、リンク層、物理層により構成される。ま
た、シリアルバスマネージメントは、トランザクション
層、リンク、物理層をモニターしたり制御したりするも
のであり、ノードの制御やバスのリソース管理のための
種々の機能を提供する。

【００３３】トランザクション層は、上位層にトランザ
クション単位のインターフェース（サービス）を提供
し、下層のリンク層が提供するインターフェースを通し
て、リードトランザクション、ライトトランザクショ
ン、ロックトランザクション等のトランザクションを実
施する。

【００３４】ここで、リードトランザクションでは、応
答ノードから要求ノードにデータが転送される。一方、
ライトトランザクションでは、要求ノードから応答ノー
ドにデータが転送される。またロックトランザクション
では、要求ノードから応答ノードにデータが転送され、
応答ノードがそのデータに処理を施して要求ノードに返
信する。

【００３５】トランザクション層のサービスは、図２
（Ａ）に示すように要求、表示、応答、確認という４つ
のサービスにより構成される。

【００３６】ここで、トランザクション要求は、要求側
がトランザクションを開始させるサービスであり、トラ
ンザクション表示は、要求が届いたことを応答側に通知
するサービスである。また、トランザクション応答は、
応答側の状態やデータを要求側に返すサービスであり、
トランザクション確認は、応答側からの応答がきたこと
を要求側に通知するサービスである。

【００３７】リンク層は、アドレッシング、データチェ
ック、パケット送受信のためのデータフレーミング、ア
イソクロナス転送のためのサイクル制御などを提供す
る。

【００３８】リンク層のサービスは、トランザクション
層と同様に、図２（Ｂ）に示すように要求、表示、応
答、確認という４つのサービスにより構成される。

【００３９】ここで、リンク要求は、パケットを応答側
に転送するサービスであり、リンク表示は、応答側によ
るパケットの受信サービスである。また、リンク応答
は、応答側によるアクノリッジメントの転送サービスで
あり、リンク確認は、要求側によるアクノリッジメント
の受信サービスである。

【００４０】物理層は、リンク層により使用されるロジ
カルシンボルの電気信号への変換や、バスの調停や、バ
スの物理的インターフェースを提供する。

【００４１】物理層及びリンク層は、通常、データ転送
制御装置（インターフェースチップ）などのハードウェ
アにより実現される。また、トランザクション層は、Ｃ
ＰＵ上で動作するファームウェア（処理手段）や、ハー
ドウェアにより実現される。

【００４２】なお、図３に示すように、ＩＥＥＥ１３９
４のトランザクション層の一部の機能を含む上位のプロ
トコルとして、ＳＢＰ-2（Serial Bus Protocol-2）と
呼ばれるプロトコルが提案されている。

【００４３】ここでＳＢＰ-2は、ＳＣＳＩのコマンドセ
ットをＩＥＥＥ１３９４のプロトコル上で利用可能にす
るために提案されたものである。このＳＢＰ-2を用いれ
ば、既存のＳＣＳＩ規格の電子機器で使用されていたＳ
ＣＳＩのコマンドセットに最小限の変更を加えて、ＩＥ
ＥＥ１３９４規格の電子機器に使用できるようになる。
従って、電子機器の設計や開発を容易化できる。また、
ＳＣＳＩのコマンドだけではなく、デバイス固有のコマ
ンドもカプセル化して利用できるため、非常に汎用性が
高い。

【００４４】このＳＢＰ-2では、まず、イニシエータ
（パーソナルコンピュータ等）が、ログインやフェッチ
・エージェントの初期化のためのＯＲＢ（Operation Re
questBlock）を作成して、ターゲット（プリンタ、ＣＤ
−ＲＷドライブ等）に送る。次に、イニシエータは、コ
マンド（リードコマンド、ライトコマンド）を含むＯＲ
Ｂ（コマンドブロックＯＲＢ）を作成して、その作成し
たＯＲＢのアドレスを、ターゲットに知らせる。そし
て、ターゲットは、そのアドレスをフェッチすることに
より、イニシエータが作成したＯＲＢを取得する。ＯＲ
Ｂに含まれるコマンドがリードコマンドであった場合に
は、ターゲットは、ブロックライトトランザクションを
発行して、イニシエータのデータバッファ（メモリ）に
ターゲットのデータを送信する。一方、ＯＲＢに含まれ
るコマンドがライトコマンドであった場合には、ターゲ
ットは、ブロックリードトランザクションを発行して、
イニシエータのデータバッファからデータを受信する。

【００４５】このＳＢＰ-2によれば、ターゲットは、自
身が都合の良いときにトランザクションを発行して、デ
ータを送受信できる。従って、イニシエータとターゲッ
トが同期して動く必要がなくなるため、データ転送効率
を高めることができる。

【００４６】なお、ＩＥＥＥ１３９４の上位プロトコル
としては、ＳＢＰ-2以外にも、ＦＣＰ（Function Contr
ol Protocol）と呼ばれるプロトコルなども提案されて
いる。

【００４７】２．全体構成次に、本実施形態のデータ転送制御装置の全体構成の例
について図４を用いて説明する。

【００４８】図４において、ＰＨＹインターフェース１
０は、ＰＨＹデバイス（物理層のデバイス）とのインタ
ーフェースを行う回路である。

【００４９】リンクコア２０（リンク手段）は、リンク
層のプロトコルやトランザクション層のプロトコルの一
部をハードウェアにより実現する回路であり、ノード間
でのパケット転送のための各種サービスを提供する。レ
ジスタ２２は、これらのプロトコルを実現したリンクコ
ア２０を制御するためのレジスタである。

【００５０】ＦＩＦＯ（ＡＴＦ）３０、ＦＩＦＯ（ＩＴ
Ｆ）３２、ＦＩＦＯ（ＲＦ）３４は、各々、非同期送信
用、アイソクロナス送信用、受信用のＦＩＦＯであり、
例えばレジスタや半導体メモリなどのハードウェアによ
り構成される。本実施形態では、これらのＦＩＦＯ３
０、３２、３４の段数は非常に少ない。例えば１つのＦ
ＩＦＯの段数は、好ましくは３段以下であり、更に好ま
しくは２段以下となる。

【００５１】ＤＭＡＣ４０（読み出し手段）、ＤＭＡＣ
４２（読み出し手段）、ＤＭＡＣ４４（書き込み手段）
は、各々、ＡＴＦ用、ＩＴＦ用、ＲＦ用のＤＭＡコント
ローラである。これらのＤＭＡＣ４０、４２、４４を用
いることで、ＣＰＵ６６に介入されることなく、ＲＡＭ
８０とリンクコア２０との間でのデータ転送が可能にな
る。なお、レジスタ４６は、ＤＭＡＣ４０、４２、４４
などを制御するレジスタである。

【００５２】ポートインターフェース５０は、アプリケ
ーション層のデバイス（例えばプリンタの印字処理を行
うデバイス）とのインターフェースを行う回路である。
本実施形態では、このポートインターフェース５０を用
いて、例えば８ビットのデータ転送が可能になってい
る。

【００５３】ＦＩＦＯ（ＰＦ）５２は、アプリケーショ
ン層のデバイスとの間でのデータ転送のためのＦＩＦＯ
であり、ＤＭＡＣ５４は、ＰＦ用のＤＭＡコントローラ
である。レジスタ５６は、ポートインターフェース５０
やＤＭＡＣ５４を制御するレジスタである。

【００５４】ＳＢＰ-2コア８４は、ＳＢＰ-2のプロトコ
ルの一部をハードウェアにより実現する回路である。レ
ジスタ８８は、ＳＢＰ-2コア８４を制御するためのレジ
スタである。ＤＭＡＣ（ＳＢＰ-2用）８６は、ＳＢＰ-2
コア８４用のＤＭＡコントローラである。

【００５５】ＲＡＭ領域管理回路３００は、ＲＡＭ８０
の各領域を管理するための回路である。ＲＡＭ領域管理
回路３００は、ＲＡＭ８０の各領域がフルになったり、
エンプティになった場合に、各種のフル信号、エンプテ
ィ信号を用いてＤＭＡＣ４０、４２、４４、５４、８６
を制御する。

【００５６】ＣＰＵインターフェース６０は、データ転
送制御装置をコントロールするＣＰＵ６６とのインター
フェースを行う回路である。ＣＰＵインターフェース６
０は、アドレスデコーダ６２、データ同期化回路６３、
割り込みコントローラ６４を含む。クロック制御回路６
８は、本実施形態で使用されるクロックを制御するもの
であり、ＰＨＹデバイス（ＰＨＹチップ）から送られて
くるＳＣＬＫや、マスタークロックであるＨＣＬＫが入
力される。

【００５７】バッファマネージャ７０は、ＲＡＭ８０と
のインターフェースを管理する回路である。バッファマ
ネージャ７０は、バッファマネージャの制御のためのレ
ジスタ７２、ＲＡＭ８０へのバス接続を調停する調停回
路７４、各種の制御信号を生成するシーケンサ７６を含
む。

【００５８】ＲＡＭ８０は、ランダムアクセス可能なパ
ケット記憶手段として機能するものであり、その機能は
例えばＳＲＡＭ、ＳＤＲＡＭ、ＤＲＡＭなどにより実現
される。

【００５９】なおＲＡＭ８０は、本実施形態のデータ転
送制御装置に内蔵させることが特に望ましいが、その一
部又は全部を外付けにすることも可能である。

【００６０】図５に、ＲＡＭ８０のメモリマップの一例
を示す。図５に示すように本実施形態では、ＲＡＭ８０
が、ヘッダ領域（ＡＲ２、ＡＲ３、ＡＲ４、ＡＲ６）と
データ領域（ＡＲ５、ＡＲ７、ＡＲ８、ＡＲ９）に分離
されている。そして、パケットのヘッダ（広義には制御
情報）はヘッダ領域に格納され、パケットのデータ（Ｏ
ＲＢ、ストリーム）はデータ領域に格納される。

【００６１】また本実施形態では、図５に示すように、
ＲＡＭ８０のデータ領域（ＡＲ５、ＡＲ７、ＡＲ８、Ａ
Ｒ９）が、ＯＲＢ領域（ＡＲ５、ＡＲ７）とストリーム
領域（ＡＲ８、ＡＲ９）に分離されている。

【００６２】更に本実施形態では、ＲＡＭ８０が、受信
領域（ＡＲ２、ＡＲ４、ＡＲ５、ＡＲ９）と送信領域
（ＡＲ３、ＡＲ６、ＡＲ７、ＡＲ８）に分離されてい
る。

【００６３】なお、ＯＲＢ（第１の層用の第１のデー
タ）は、上述したようにＳＢＰ-2用のデータ（コマン
ド）である。一方、ストリーム（第１の層より上層の第
２の層用の第２のデータ）は、アプリケーション層用の
データ（プリンタの印字データ、ＣＤ−ＲＷの読み出し
・書き込みデータ、スキャナによる取り込み画像データ
等）である。

【００６４】また、ＡＲ１、ＡＲ２、ＡＲ３に示すＨＷ
（ハードウェア）用ページテーブル領域、ＨＷ用受信ヘ
ッダ領域、ＨＷ用送信ヘッダ領域は、図４に示すＳＢＰ
-2コア８４（ＳＢＰ-2をハードウェアにより実現する回
路）が、ページテーブルや受信ヘッダや送信ヘッダを書
き込んだり読み出したりするための領域である。

【００６５】また、図５においてＡＲ４、ＡＲ５、ＡＲ
８、ＡＲ９に示す領域は、いわゆるリングバッファ構造
になっている。

【００６６】さて、図４のバス９０（或いはバス９２、
９４）は、アプリケーションに接続されるものである
（第１のバス）。またバス９５（或いはバス９６）はデ
ータ転送制御装置をコントロールし、或いはデータをリ
ード・ライトするためのものであり、データ転送制御装
置をコントロールするデバイス（例えばＣＰＵ）に電気
的に接続される（第２のバス）。またバス１００（或い
はバス１０２、１０４、１０５、１０６、１０７、１０
８、１０９）は、物理層のデバイス（ＰＨＹデバイス）
に電気的に接続されるものである（第３のバス）。ま
た、バス１１０は、ランダムアクセス可能な記憶手段で
あるＲＡＭ８０に電気的に接続されるものである（第４
のバス）。またバス９９は、ＳＢＰ-2コア８４がハード
ウェアによりＳＢＰ-2を実現するためのヘッダ情報やペ
ージテーブル情報をリード・ライトするためのものであ
る（第５のバス）。

【００６７】バッファマネージャ７０の調停回路７４
は、ＤＭＡＣ４０、４２、４４、ＣＰＵインターフェー
ス６０、ＤＭＡＣ８６、５４からのバスアクセス要求の
調停を行う。そして、この調停結果に基づいて、各々、
バス１０５、１０７、１０９、９６、９９、９４のいず
れかと、ＲＡＭ８０のバス１１０との間にデータの経路
が確立される（第１、第２、第３、第５のバスのいずれ
かと第４のバスとの間にデータ経路が確立される）。

【００６８】本実施形態の１つの特徴は、ランダムアク
セスが可能でありパケットを格納するＲＡＭ８０を設け
ると共に、互いに分離されるバス９０、９５、９９、１
００と、これらのバスをＲＡＭ８０のバス１１０に接続
するための調停回路７４とを設けた点にある。

【００６９】例えば図６に、本実施形態と構成の異なる
データ転送制御装置の例を示す。このデータ転送制御装
置では、リンクコア９０２は、ＰＨＹインターフェース
９００、バス９２２を介してＰＨＹデバイスと接続され
る。また、リンクコア９０２は、ＦＩＦＯ９０４、９０
６、９０８、ＣＰＵインターフェース９１０、バス９２
０を介してＣＰＵ９１２に接続される。そして、ＣＰＵ
９１２は、バス９２４を介して、ＣＰＵにローカルなメ
モリであるＲＡＭ９１４に接続される。

【００７０】図６の構成のデータ転送制御装置を用いた
場合のデータ転送の手法について図７を用いて説明す
る。ＰＨＹデバイス９３０を介して他のノードから送ら
れてきた受信パケットは、バス９２２、データ転送制御
装置９３２、バス９２０を介してＣＰＵ９１２が受け取
る。そして、ＣＰＵ９１２は、受け取った受信パケット
をバス９２４を介してＲＡＭ９１４に一旦書き込む。そ
して、ＣＰＵ９１２は、ＲＡＭ９１４に書き込まれた受
信パケットをバス９２４を介して読み出し、アプリケー
ション層が使用できるように加工し、バス９２６を介し
てアプリケーション層のデバイス９３４に転送する。

【００７１】一方、アプリケーション層のデバイス９３
４からのデータを転送する場合には、ＣＰＵ９１２は、
このデータをＲＡＭ９１４に書き込む。そして、ＲＡＭ
９１４のデータにヘッダを付加することでＩＥＥＥ１３
９４に準拠したパケットを生成する。そして生成された
パケットは、データ転送制御装置９３２、ＰＨＹデバイ
ス９３０などを介して他のノードに送信される。

【００７２】しかしながら、このような図７のデータ転
送手法によると、ＣＰＵ９１２の処理負担が非常に重く
なる。従って、ノード間を接続するシリアルバスの転送
速度が高速になっても、ＣＰＵ９１２の処理のオーバー
ヘッドなどに起因して、システム全体の実転送速度は低
くなり、結局、高速なデータ転送を実現できない。

【００７３】これに対して、本実施形態では図８に示す
ように、データ転送制御装置１２０、アプリケーション
層のデバイス１２４間のバス９０と、ＣＰＵバス９６
と、データ転送制御装置１２０、ＲＡＭ８０間のバス１
１０とが互いに分離されている。従って、ＣＰＵバス９
６をデータ転送の制御のみに使用できるようになる。ま
た、バス９０を占有して、データ転送制御装置１２０、
アプリケーション層のデバイス１２４間でデータ転送を
行うことができるようになる。例えば、データ転送制御
装置１２０が組み込まれる電子機器がプリンタである場
合には、バス９０を占有して印字データを転送できるよ
うになる。この結果、ＣＰＵ６６の処理負担を軽減で
き、システム全体の実転送速度を高めることができる。
またＣＰＵ６６として安価なものを採用できると共に、
ＣＰＵバス９６として高速なバスを使用する必要性がな
くなる。このため、電子機器の低コスト化、小規模化を
図れるようになる。

【００７４】３．本実施形態の特徴３．１データ領域の分離（ＯＲＢ領域とストリーム領
域への分離）本実施形態の第１の特徴は、図４のＲＡＭ８０を、図５
に示すようにヘッダ領域（ＡＲ２、ＡＲ３、ＡＲ４、Ａ
Ｒ６）とデータ領域（ＡＲ５、ＡＲ７、ＡＲ８、ＡＲ
９）に分離すると共に、データ領域を、ＯＲＢ領域（Ａ
Ｒ５、ＡＲ７）とストリーム領域（ＡＲ８、ＡＲ９）に
分離している点にある。

【００７５】即ち、ＲＡＭをヘッダ領域とデータ領域に
分離することで、ファームウェアは、ヘッダ領域からヘ
ッダを連続して読み出したり、ヘッダ領域にヘッダを連
続して書き込むことができるようになる。従って、ファ
ームウェアの処理負担をある程度軽減できるという利点
がある。しかしながら、データ転送の更なる高速化とい
う観点からは、ヘッダ領域とデータ領域の分離だけでは
不十分であることが判明した。

【００７６】例えば図９では、受信パケットがヘッダと
データに分離され、ヘッダ１、２、３がヘッダ領域に書
き込まれ、データ１、２、３がデータ領域に書き込まれ
ている。

【００７７】ここで、データには、前述のように、ＳＢ
Ｐ-2（第１の層）用のＯＲＢ（第１のデータ）と、上層
であるアプリケーション層（第２の層）用のストリーム
とがある。従って、ＲＡＭをヘッダ領域とデータ領域に
分離しただけでは、図９のＤ１、Ｄ２、Ｄ３に示すよう
に、データ領域においてＯＲＢとストリームとが混在す
るようになってしまう。

【００７８】このため、例えば、ＲＡＭからアプリケー
ション層のデバイスにストリームを転送する場合には、
次のような処理が必要になる。即ち、まず、読み出しア
ドレス（データポインタ）をＤ４の位置に設定してスト
リーム１１、１２、１３を読み出し、次に、読み出しア
ドレスをＤ５の位置に設定してストリーム２１、２２、
２３を読み出す。その後、読み出しアドレスをＤ６の位
置に設定してストリーム３１、３２、３３を読み出す。

【００７９】このように、ＲＡＭを単にヘッダ領域とデ
ータ領域に分離しただけでは、アプリケーション層のデ
バイスへのストリーム転送の際に、ファームウェアによ
る読み出しアドレスの制御等が必要になり、ファームウ
ェアの処理負担をそれほど軽減できない。また、データ
領域から連続してストリームを読み出すことができない
ため、データ転送制御装置の実転送速度をそれほど向上
できない。

【００８０】一方、図１０では、データ領域をＯＲＢ領
域とストリーム領域に分離している。このようにすれ
ば、ファームウェア（トランザクション層）は、ＯＲＢ
領域からＯＲＢ１、２、３を連続して読み出すことがで
きる。また、ファームウェアを介在させることなく、ス
トリーム１１〜３３をＲＡＭのストリーム領域から連続
して読み出し、アプリケーション層のデバイスへ転送で
きるようになる。即ち、図１１に示すように、他のノー
ド１２３（例えばパーソナルコンピュータ）とアプリケ
ーション層のデバイス（例えばプリンタの印字処理を行
うデバイス）との間で、ファームウェア（ＣＰＵ）６６
の介在無しに、ストリーム（例えば印字データ）を高速
に転送できるようになる。この結果、図９に比べて、フ
ァームウェアの処理負担を格段に軽減できると共に、デ
ータ転送を飛躍的に高速化できるようになる。

【００８１】なお、図１０では、本実施形態のデータ転
送制御装置１２０がストリームを受信する場合（方向Ｄ
Ｒ１に示すように他のノード１２３からアプリケーショ
ン層のデバイス１２４にストリームを転送する場合）に
ついて示している。しかしながら、データ転送制御装置
１２０がストリームを送信する場合（方向ＤＲ２に示す
ようにアプリケーション層のデバイス１２４から他のノ
ード１２３にストリームを転送する場合）においても、
データ領域を送信ＯＲＢ領域（図５のＡＲ７）と送信ス
トリーム領域（ＡＲ８）に分離することで、データ転送
の高速化を図れる。

【００８２】さて、データ領域をＯＲＢ領域とストリー
ム領域に分離すると、次のような効果も得られる。

【００８３】例えば図１２では、ＲＡＭ領域管理回路３
００がストリーム領域の管理を行っている。より具体的
には、ストリーム領域に多くのストリームが書き込まれ
て、ストリーム領域がフルになると、ＲＡＭ領域管理回
路３００は、信号ＳＴＲＭＦＵＬＬをアクティブにす
る。すると、このＳＴＲＭＦＵＬＬを受けたＤＭＡＣ４
４（書き込み手段）は、ＲＡＭへの書き込み要求ＷＲＥ
Ｑをアクティブにしないようにする。これにより、スト
リーム領域にストリームが書き込まれないようになる。

【００８４】一方、ストリーム領域から多くのストリー
ムが読み出されて、ストリーム領域がエンプティになる
と、ＲＡＭ領域管理回路３００は、信号ＳＴＲＭＥＭＰ
ＴＹをアクティブにする。すると、このＳＴＲＭＥＭＰ
ＴＹを受けたＤＭＡＣ５４（読み出し手段）は、ＲＡＭ
への読み出し要求ＲＲＥＱをアクティブにしないように
する。これにより、ストリーム領域からストリームが読
み出されないようになる（アプリケーション層のデバイ
スにストリームが転送されないようになる）。

【００８５】以上のように、データ領域をＯＲＢ領域と
ストリーム領域に分離すれば、ストリーム領域がフルで
あればストリーム領域への書き込みを禁止し、エンプテ
ィであれば読み出しを禁止するという簡単な制御を行う
だけで済むようになる。従って、ファームウェアを介在
させることなくデータ転送を制御できるようになる。こ
の結果、ファームウェアの処理負担を軽減できる。ま
た、処理能力が低いファームウェアが関与せず、ハード
ウェアによりデータ転送が制御されるため、データ転送
を格段に高速化できるようになる。

【００８６】３．２トランザクションラベルを利用し
た書き込み領域の切り替えＩＥＥＥ１３９４においては、各トランザクションを識
別するための情報として、トランザクションラベルｔｌ
と呼ばれるものが使用される。

【００８７】即ち、トランザクションの要求ノードは、
要求パケットの中にトランザクションラベルｔｌを含ま
せて、応答ノードに送信する。そして、この要求パケッ
トを受信した応答ノードは、応答パケットの中に、上記
と同一のｔｌを含ませて、要求ノードに返信する。要求
ノードは、返信された応答パケットに含まれるｔｌを調
べることで、その応答パケットが、自身が要求したトラ
ンザクションに対応する応答であることを確認できるよ
うになる。

【００８８】トランザクションラベルｔｌは、応答ノー
ドとの関係においてユニークであれば十分である。より
具体的には、例えば要求ノードＬが応答ノードＭに対し
てｔｌ＝Ｎのトランザクションを発行した場合には、そ
のトランザクションが未完了の間は、要求ノードＬは応
答ノードＭに対して、ｔｌ＝Ｎが付けられた他のトラン
ザクションを発行することはできない。即ち、各トラン
ザクションは、トランザクションラベルｔｌとソースＩ
ＤとディスティネーションＩＤとによりユニークに特定
されることになる。逆に言えば、トランザクションラベ
ルｔｌは、上記の制約が守られている限り、どのような
値を使うこともでき、他のノードは、どのようなｔｌも
受け入れなければならない。

【００８９】さて、要求ノードが要求パケットを送信
し、応答パケットの返信を待つ場合、応答パケットが返
信されてきた際に行う処理が、既に決まっている場合が
ある。そこで、本実施形態は、上記のようなトランザク
ションラベルｔｌの性質に着目して、次のような手法を
採用している。

【００９０】即ち、図１３（Ａ）に示すように、トラン
ザクションを開始させる要求パケットを応答ノードに対
して送信する際に、要求パケットに含まれるトランザク
ションラベルｔｌ（広義にはトランザクション識別情
報）の中に、応答パケットの返信時に行うべき処理を指
示する指示情報を含ませる。そして、応答ノードから応
答パケットを受信した際に、ｔｌに含まれる指示情報に
応じた処理を実行するようにする。

【００９１】このようにすれば、応答パケットが返送さ
れてきた際に、ファームウェアが関与することなく、ｔ
ｌに含まれる指示情報に応じた処理をハードウェアによ
り実行できるようになる。これにより、ファームウェア
の処理負担を軽減できると共に、データ転送の高速化を
図れるようになる。

【００９２】より具体的には、本実施形態では、応答ノ
ードから応答パケットを受信した場合に、ｔｌに含まれ
る指示情報により指示される領域に、その応答パケット
を格納するようにしている。

【００９３】即ち図１３（Ｂ）に示すように、トランザ
クションラベルｔｌのビット５、４を、指示情報を表す
ビットとして予め予約しておく。

【００９４】そして、返信されてきた応答パケットをＨ
Ｗ（ハードウェア）用領域に書き込む場合には、要求パ
ケットのｔｌのビット５を１にセットして、応答ノード
に送信する。一方、返信されてきた応答パケットをＦＷ
（ファームウェア）用領域に書き込む場合には、要求パ
ケットのｔｌのビット５を０にセットして、応答ノード
に送信する。

【００９５】また、返信されてきた応答パケットをスト
リーム領域に書き込む場合には、要求パケットのｔｌの
ビット４を１にセットして、応答ノードに送信する。一
方、返信されてきた応答パケットをＯＲＢ領域に書き込
む場合には、要求パケットのｔｌのビット４を０にセッ
トして、応答ノードに送信する。

【００９６】このようにすれば、応答パケットが返信さ
れてきた時に、図１４に示すように応答パケットのヘッ
ダ、データがＲＡＭの各領域に書き込まれるようにな
る。

【００９７】即ち、ｔｌ＝１×××××（×は、ドント
・ケアという意味）である場合には、応答パケットのヘ
ッダは、ＨＷ用受信ヘッダ領域に書き込まれ、ｔｌ＝０
×××××である場合には、ＦＷ用受信ヘッダ領域に書
き込まれる。

【００９８】また、ｔｌ＝１１××××である場合に
は、応答パケットのデータは、ＨＷ用受信ストリーム領
域に書き込まれ、ｔｌ＝１０××××である場合には、
ＨＷ用受信ＯＲＢ領域に書き込まれる。またｔｌ＝０１
××××である場合には、応答パケットのデータは、Ｆ
Ｗ用受信ストリーム領域に書き込まれ、ｔｌ＝００××
××である場合には、ＦＷ用受信ＯＲＢ領域に書き込ま
れる。

【００９９】このようにすることで、ファームウェアを
介在させることなく、応答パケットのヘッダ、データ
を、ハードウェア（回路）によりＲＡＭの各領域に自動
的に書き込むことができるようになる。そして、ＲＡＭ
に応答パケットを書き込む処理を行うハードウェアの構
成も簡素化でき、データ転送制御装置の小規模化を図れ
る。

【０１００】また、図１０で説明したように、パケット
のヘッダをヘッダ領域に、ＯＲＢをＯＲＢ領域に、スト
リームをストリーム領域に書き込むことができるように
なるため、ファームウェアの処理負担の軽減化、データ
転送の高速化も図れるようになる。

【０１０１】図１５に、ｔｌに基づいてＲＡＭの各領域
にパケットのヘッダ、データを書き込む処理の詳細な例
を示す。

【０１０２】まず、受信パケットの最初のクワドレット
に含まれるデスティネーションＩＤが、自ノードのＩＤ
と一致するか否かを判断する（ステップＳ１）。そし
て、自ノード宛のパケットでなかった場合には、そのパ
ケットは破棄する（ステップＳ２）。

【０１０３】次に、受信パケットの最初のクワドレット
に含まれるトランザクションコードｔｃｏｄｅを調べ、
受信パケットが、ブロック・リード・レスポンスのパケ
ットなのか否かを判断する（ステップＳ３）。そして、
ブロック・リード・レスポンスのパケットでない場合に
は、ステップＳ１０に移行する。

【０１０４】次に、受信パケットの最初のクワドレット
に含まれるトランザクションラベルｔｌのビット５、４
をステップＳ４、Ｓ５、Ｓ６で判断し、ビット５、４が
（１、１）の場合にはステップＳ７に、（１、０）の場
合にはステップＳ８に、（０、１）の場合にはステップ
Ｓ９に、（０、０）の場合にはステップＳ１０に移行す
る。

【０１０５】そして、ステップＳ７に移行した場合には
ＨＷ用受信ストリーム領域に、ステップＳ８に移行した
場合にはＨＷ用受信ＯＲＢ領域に、ステップＳ９に移行
した場合にはＦＷ用受信ストリーム領域に、ステップＳ
１０に移行した場合にはＦＷ用受信ＯＲＢ領域に、受信
パケットのデータを転送する。そして、ｔｌのビット５
が１の場合には、受信パケットのヘッダをＨＷ用受信ヘ
ッダ領域に転送し（ステップＳ１１）、ｔｌのビット５
が０の場合には、受信パケットのヘッダをＦＷ用受信ヘ
ッダ領域に転送する（ステップＳ１２）。

【０１０６】なお、図１５のステップＳ３では、受信パ
ケットがブロック・リード・レスポンスのパケットでは
ない場合にステップＳ１０に移行している。これは、ブ
ロック・リード・レスポンス以外の受信パケットの大半
は、コマンドを含むパケットであると考えられ、コマン
ドを含むパケットは、ＦＷ用受信ＯＲＢ領域、ＦＷ用受
信ヘッダ領域に格納して、ファームウェアに処理させる
のが妥当であると考えられるからである。

【０１０７】３．３受信ストリーム領域、送信ストリ
ーム領域の切り分け本実施形態では図１６に示すように、ストリーム領域
（第２のデータ領域）に送信ストリーム領域を確保する
ための送信領域スタートアドレスＴＳ、送信領域エンド
アドレスＴＥを記憶するレジスタＴＳＲ（第１のアドレ
ス記憶手段）、ＴＥＲ（第２のアドレス記憶手段）を設
けている。また、ストリーム領域に受信ストリーム領域
を確保するための受信領域スタートアドレスＲＳ、受信
領域エンドアドレスＲＥを記憶するレジスタＲＳＲ（第
３のアドレス記憶手段）、ＲＥＲ（第４のアドレス記憶
手段）を設けている。

【０１０８】なお、本実施形態では、レジスタＴＳＲ、
ＴＥＲ、ＲＳＲ、ＲＥＲは、ファームウェア（ＣＰＵ）
により書き換え可能なレジスタになっている。但し、図
１６においてレジスタＴＳＲ、ＲＥＲの少なくとも一方
については、固定値を記憶するようにして、ファームウ
ェアが書き換えられないようにしてもよい。

【０１０９】また、図１６では、受信ストリーム領域の
上に送信ストリーム領域が位置しているが、受信ストリ
ーム領域の下に送信ストリーム領域が位置するようにし
てもよい。そして、この場合には、レジスタＲＳＲ、Ｔ
ＥＲの少なくとも一方を、固定値を記憶するようにし
て、ファームウェアが書き換えられないようにしてもよ
い。

【０１１０】図１６に示すようなレジスタＴＳＲ、ＴＥ
Ｒ、ＲＳＲ、ＲＥＲを設けることで、図１７（Ａ）、
（Ｂ）、（Ｃ）、（Ｄ）に示すような、種々のモードで
の領域確保が可能になる。

【０１１１】例えば、図１７（Ａ）の第１のモードで
は、レジスタＴＳＲが記憶する送信領域スタートアドレ
スＴＳ、レジスタＲＳＲが記憶する受信領域スタートア
ドレスＲＳが、ストリーム領域のスタートアドレスＳに
設定されている。また、レジスタＴＥＲが記憶する送信
領域エンドアドレスＴＥ、レジスタＲＥＲが記憶する受
信領域エンドアドレスＲＥが、ストリーム領域のエンド
アドレスＥに設定されている。

【０１１２】この第１のモードによれば、ストリーム領
域の全領域を、送信用及び受信用の両方に共用できるよ
うになる。

【０１１３】また、図１７（Ｂ）の第２のモードでは、
送信領域スタートアドレスＴＳ、送信領域エンドアドレ
スＴＥ、受信領域スタートアドレスＲＳが、ストリーム
領域のスタートアドレスＳに設定され、受信領域エンド
アドレスＲＥがストリーム領域のエンドアドレスＥに設
定されている（ＴＳ及びＴＥをＥに設定してもよい）。

【０１１４】この第２のモードによれば、ストリーム領
域の全領域を受信ストリーム領域として使用できるよう
になる。

【０１１５】また、図１７（Ｃ）の第３のモードでは、
送信領域スタートアドレスＴＳがストリーム領域のスタ
ートアドレスＳに設定され、受信領域スタートアドレス
ＲＳ、受信領域エンドアドレスＲＥ、送信領域エンドア
ドレスＴＥがストリーム領域のエンドアドレスＥに設定
されている（ＲＳ及びＲＥをＳに設定してもよい）。

【０１１６】この第３のモードによれば、ストリーム領
域の全領域を送信ストリーム領域として使用できるよう
になる。

【０１１７】また、図１７（Ｄ）の第４のモードでは、
送信領域スタートアドレスＴＳがストリーム領域のスタ
ートアドレスＳに設定され、送信領域エンドアドレスＴ
Ｅ及び受信領域スタートアドレスＲＳが、ストリーム領
域の境界アドレスＢに設定され、受信領域エンドアドレ
スＲＥがストリーム領域のエンドアドレスＥに設定され
ている。

【０１１８】この第４のモードによれば、ストリーム領
域の一部の領域を送信ストリーム領域に使用し、他の領
域を受信ストリーム領域に使用できるようになる。

【０１１９】例えば、ＣＤ−ＲＷドライブ、ハードディ
スクドライブなどの電子機器では、図１１のＤＲ１、Ｄ
Ｒ２の双方向でストリームが転送される。そして、通
常、ＤＲ１方向のストリーム転送とＤＲ２方向のストリ
ーム転送とが同じ時間に行われることはない。従って、
この場合には、図１７（Ａ）に示す第１のモードで領域
を確保することが望ましい。このようにすれば、ストリ
ーム領域の記憶容量が例えば４Ｋバイトであった場合に
は、送信時においても受信時においても、４Ｋバイトの
記憶容量を確保できるようになり、ＲＡＭを効率的に使
用できるようになる。

【０１２０】なお、図１８の比較例では、ストリーム領
域に送信ストリーム領域と受信ストリーム領域を確保す
るために、ストリーム領域のスタータドレスＳを記憶す
るレジスタＳＲ、ストリーム領域の境界アドレスＢを記
憶するレジスタＢＲ、ストリーム領域のエンドアドレス
Ｅを記憶するレジスタＥＲを設けている。

【０１２１】しかしながら、この図１８の比較例では、
図１７（Ｂ）、（Ｃ）、（Ｄ）に示す第２、第３、第４
のモードの設定はできるが、図１７（Ａ）に示す第１の
モードの設定はできない。従って、ＣＤ−ＲＷドライ
ブ、ハードディスクドライブにデータ転送制御装置を組
み込んだ場合には、図１７（Ｄ）の第４のモードのよう
に領域を確保しなければならず、図１７（Ａ）の第１の
モードに比べて、ＲＡＭを効率的に使用できないという
欠点がある。

【０１２２】さて、プリンタなどの電子機器では、図１
１の片方向ＤＲ１でストリームが転送される（データ転
送制御装置がストリームを受信する）。従って、この場
合には、図１７（Ｂ）の第２のモードで領域を確保し、
全領域を受信ストリーム領域に設定することが望まし
い。このようにすれば、ストリーム領域の全領域を有効
利用してストリームを転送できるようになる。

【０１２３】また、スキャナやＣＤ−ＲＯＭなどの電子
機器では、図１１の片方向ＤＲ２でストリームが転送さ
れる（データ転送制御装置がストリームを送信する）。
従って、この場合には、図１７（Ｃ）の第３のモードで
領域を確保し、全領域を送信ストリーム領域に設定する
ことが望ましい。このようにすれば、ストリーム領域の
全領域を有効利用してストリームを転送できるようにな
る。

【０１２４】なお、ストリーム領域をキャッシュメモリ
のように使用する電子機器では、図１７（Ｄ）に示すよ
うな第４のモードで領域を確保することが望ましい。

【０１２５】４．詳細例４．１受信側の詳細な構成次に受信側の詳細な構成について説明する。図１９に、
リンクコア２０（リンク手段）、ＦＩＦＯ３４、ＤＭＡ
Ｃ４４（書き込み手段）の詳細な構成の一例を示す。

【０１２６】リンクコア２０は、バス監視回路１３０、
直列・並列変換回路１３２、パケット整形回路１６０を
含む。

【０１２７】ここで、バス監視回路１３０は、ＰＨＹイ
ンターフェース１０を介してＰＨＹデバイスに接続され
る８ビット幅のデータバスＤ、２ビット幅のコントロー
ルバスＣＴＬを監視する回路である。

【０１２８】直列・並列変換回路１３２は、データバス
Ｄのデータを３２ビットのデータに変換する回路であ
る。

【０１２９】パケット整形回路１６０は、各ノードから
転送されてきたパケットを上層が使用できるように整形
する回路である。例えば図２０（Ａ）に、ＩＥＥＥ１３
９４規格の、非同期でブロックデータを有するパケット
のフォーマットを示す。一方、図２０（Ｂ）に、ＲＡＭ
８０のヘッダ領域に格納される、非同期受信でブロック
データを有するパケットのヘッダ部分のフォーマットを
示す。このように本実施形態では、図２０（Ａ）に示す
フォーマットのパケットを、ファームウェアなどの上層
が使用できるように、図２０（Ｂ）に示すフォーマット
のパケットに整形している。

【０１３０】パケット整形回路１６０は、パケット診断
回路１４２、シーケンサ１６７、バッファ１６８、セレ
クタ１７０を含み、パケット診断回路１４２は、ＴＡＧ
生成回路１６２、ステータス生成回路１６４、エラーチ
ェック回路１６６を含む。

【０１３１】ここでパケット診断回路１４２は、パケッ
トの診断を行う回路である。ＴＡＧ生成回路１６２は、
パケットのヘッダ、データ等を書き込む領域を区別する
ための情報であるＴＡＧを生成する回路であり、ステー
タス生成回路１６４は、パケットに付加する各種のステ
ータスを生成する回路である。また、エラーチェック回
路１６６は、パケットに含まれるパリティやＣＲＣなど
のエラーチェック情報をチェックしてエラーを検出する
回路である。

【０１３２】シーケンサ１６７は各種の制御信号を生成
するものである。バッファ１６８、セレクタ１７０は、
直列・並列変換回路１３２からのＤＩ、パケット診断回
路１４２からのステータス、ＤＭＡＣ４４からのデータ
ポインタＤＰのいずれかを、パケット診断回路１４２か
らの信号ＳＥＬにより選択するためのものである。

【０１３３】ＦＩＦＯ３４は、リンコア２０からの出力
データであるＲＤの位相と、ＲＡＭ８０への書き込みデ
ータであるＷＤＡＴＡの位相とを調整するためのバッフ
ァとして機能するものであり、ＦＩＦＯ状態判断回路３
５を含む。ＦＩＦＯ状態判断回路３５は、ＦＩＦＯ３４
が空になると、信号ＥＭＰＴＹをアクティブにし、ＦＩ
ＦＯ３４がフルになると、信号ＦＵＬＬをアクティブに
する。

【０１３４】ＤＭＡＣ４４は、パケット分離回路１８
０、アクセス要求実行回路１９０、アクセス要求発生回
路１９２を含む。

【０１３５】ここでパケット分離回路１８０は、パケッ
ト整形回路１６０により整形されたパケットをＴＡＧ
（ＤＴＡＧ）に基づいてデータ、ヘッダ等に分離して、
ＲＡＭの各領域（図５参照）に書き込む処理を行う。

【０１３６】アクセス要求実行回路１９０は、リンクコ
ア２０からのアクセス要求を実行するための回路であ
る。アクセス要求実行回路１９０は、ＦＩＦＯ状態判断
回路３５からのＦＵＬＬがアクティブになると、ＦＦＵ
ＬＬをアクティブにする。パケット整形回路１６０内の
シーケンサ１６７は、ＦＦＵＬＬがアクティブでないこ
とを条件に、ＲＤ（ＲｘＤａｔａ）のストローブ信号で
あるＲＤＳをアクティブにする。

【０１３７】なおＲＦＡＩＬは、受信における失敗を、
シーケンサ１６７がアクセス要求実行回路１９０に対し
て知らせるための信号である。

【０１３８】アクセス要求発生回路１９２は、ＲＡＭ８
０へのアクセス要求を発生するための回路である。アク
セス要求発生回路１９２は、バッファマネージャ７０か
らの書き込みアクノリッジメントであるＷＡＣＫやＦＩ
ＦＯ状態判断回路３５からのＥＭＰＴＹなどを受け、書
き込み要求であるＷＲＥＱをバッファマネージャ７０に
出力する。

【０１３９】４．２パケットの分離及びＲＡＭの各領
域への書き込みＴＡＧ生成回路１６２は、図２１に示すような４ビット
のＴＡＧを生成している。そして、リンクコア２０は、
パケット（図２０（Ｂ）参照）のスタート（最初の１ク
ワドレット）、ヘッダ、データ（ＯＲＢ、ストリーム）
をＲＤとしてＦＩＦＯ３４に出力する際に、この生成さ
れた４ビットのＴＡＧも同時にＦＩＦＯ３４に出力す
る。そして、本実施形態では、このＴＡＧを利用するこ
とで、パケットを分離し、ＲＡＭの各領域に書き込んで
いる（図５、図１０参照）。

【０１４０】より具体的には、図１９のＴＡＧ判別回路
１８２が、ＦＩＦＯ３４から出力されるＤＴＡＧ（＝Ｔ
ＡＧ）を判別し、ＦＩＦＯ３４の出力ＷＤＡＴＡの書き
込み領域を決める。そして、アドレス発生回路１８８が
含むポインタ更新回路１８４が、この決められた領域に
おいて、ポインタ（データポインタ、ヘッダポインタ）
を順次更新（インクリメント、デクリメント）する。そ
して、アドレス発生回路１８８は、この順次更新される
ポインタが指すアドレスを発生して、ＷＡＤＲとしてバ
ッファマネージャ７０に出力する。このようにすること
で、パケットのヘッダ、ＯＲＢ、ストリームが、図５に
示すようなＲＡＭの各領域に書き込まれるようになる。

【０１４１】なお、アドレス発生回路１８８は、データ
ポインタＤＰ（受信ＯＲＢ領域のデータポインタ、受信
ストリーム領域のデータポインタ等）をパケット整形回
路１６０に出力しており、パケット整形回路１６０は、
このデータポインタをパケットのヘッダに埋め込んでい
る（図２０（Ｂ）のＣ３０参照）。これにより、ヘッダ
領域に格納されるヘッダとデータ領域に格納されるデー
タとを対応づけることが可能になる。

【０１４２】さて、ＴＡＧ生成回路１６２は、図１３
（Ａ）、（Ｂ）で説明したトランザクションラベルｔｌ
を用いて図２１のＴＡＧを生成し、ＦＩＦＯ３４に出力
する。例えば、リンクコア２０の出力ＲＤがヘッダであ
り、トランザクションラベルｔｌが１×××××（×
は、ドント・ケアという意味）であった場合には、ＴＡ
Ｇ生成回路１６２は（１００１）又は（１０１０）とい
うＴＡＧを生成する。これにより、図１４に示すよう
に、受信パケットのヘッダがＨＷ（ハードウェア）用受
信ヘッダ領域に書き込まれるようになる。なお、ここで
ＨＷ（ハードウェア）用とは、図４のＳＢＰ-2コア８４
用という意味である。

【０１４３】また、リンクコア２０の出力ＲＤがヘッダ
であり、ｔｌが０×××××であった場合には、ＴＡＧ
生成回路１６２は（０００１）又は（００１０）という
ＴＡＧを生成する。これにより、図１４に示すように、
受信パケットのヘッダがＦＷ用受信ヘッダ領域に書き込
まれるようになる。

【０１４４】また、ＲＤがデータでありｔｌが１１××
××の場合には、（１１０１）というＴＡＧを生成す
る。これにより、受信パケットのデータ（ストリーム）
がＨＷ用受信ストリーム領域に書き込まれるようにな
る。

【０１４５】また、ＲＤがデータでありｔｌが１０××
××の場合には、（１１００）というＴＡＧを生成す
る。これにより、受信パケットのデータ（ＯＲＢ）がＨ
Ｗ用受信ＯＲＢ領域に書き込まれるようになる。

【０１４６】また、ＲＤがデータでありｔｌが０１××
××の場合には、（０１０１）というＴＡＧを生成す
る。これにより、受信パケットのデータ（ストリーム）
がＦＷ用受信ストリーム領域に書き込まれるようにな
る。

【０１４７】また、ＲＤがデータでありｔｌが００××
××の場合には、（０１００）というＴＡＧを生成す
る。これにより、受信パケットのデータ（ＯＲＢ）がＦ
Ｗ用受信ＯＲＢ領域に書き込まれるようになる。

【０１４８】本実施形態では以上のようにトランザクシ
ョンラベルｔｌを利用することで、パケットの分離及び
ＲＡＭの各領域への書き込みを実現している。

【０１４９】４．３ストリーム領域の管理及びスター
ト・エンドアドレスの設定図２２に、ＤＭＡＣ４４、５４、レジスタ４６、５６、
ＲＡＭ領域管理回路３００の詳細な構成例を示す。

【０１５０】まず、図２２に示す各種のポインタレジス
タ３１０、３１２、３１４、３１６、３１８、３２０、
３２２、３２４について説明する。本実施形態では、Ｒ
ＡＭの各領域の管理のために、図２３に示すような各種
のポインタレジスタを設けている。ファームウェア（Ｃ
ＰＵ）は図４のＣＰＵインターフェース６０を介して、
これらのポインタレジスタに記憶されるポインタのアド
レスを随時読み出すことができる。

【０１５１】ここで処理済みヘッダポインタレジスタＵ
ＨＰＲは、処理済み（使用済み）のヘッダと未処理のヘ
ッダとの境界ＲＢ２１を指すポインタＵＨＰを記憶す
る。受信済みヘッダポインタレジスタＰＨＰＲは、受信
済みの最新（post）のヘッダと未受信のヘッダとの境界
ＲＢ３１を指すポインタＰＨＰを記憶する。

【０１５２】また、処理済みＯＲＢポインタレジスタＵ
ＯＰＲは、処理済みのＯＲＢと未処理のＯＲＢとの境界
ＲＢ２２を指すポインタＵＯＰを記憶する。受信済みＯ
ＲＢポインタレジスタＰＯＰＲは、受信済みの最新のＯ
ＲＢと未受信のＯＲＢとの境界ＲＢ３２を指すポインタ
ＰＯＰを記憶する。

【０１５３】なお、バスリセットヘッダポインタレジス
タＢＨＰＲは、バスリセット発生前に受信したパケット
のヘッダと、バスリセット発生後に受信したパケットの
ヘッダとの境界ＲＢ１１を指すポインタＢＨＰを記憶す
るレジスタである。また、バスリセットＯＲＢポインタ
レジスタＢＯＰＲは、バスリセット発生前に受信したパ
ケットのＯＲＢと、バスリセット発生後に受信したパケ
ットのＯＲＢとの境界ＲＢ１２を指すポインタＢＯＰを
記憶するレジスタである。これらのレジスタＢＨＰＲ、
ＢＯＰＲを設けることで、ファームウェアがバスリセッ
トの発生場所を容易に検出できるようになる。これによ
り、バスリセット発生後に行われるファームウェアの処
理負担を大幅に軽減できる。

【０１５４】図２２の説明に戻る。図２２のレジスタ３
１０、３１４、３１８は、各々、受信済みヘッダポイン
タ、受信済みＯＲＢポインタ、受信済みストリームポイ
ンタを記憶するレジスタである。これらのレジスタ３１
０、３１４、３１８は、アドレス発生回路１８８から、
各々、ＷＨＡＤＲ（ヘッダ領域でのアドレス）、ＷＯＡ
ＤＲ（ＯＲＢ領域でのアドレス）、ＷＳＡＤＲ（ストリ
ーム領域でのアドレス）を受ける。また、レジスタ３１
０、３１４、３１８は、リンクコア２０からの信号ＲＸ
ＣＯＭＰ（受信が完了した時にアクティブになる信号）
を受ける。そして、レジスタ３１０、３１４、３１８
は、このＲＸＣＯＭＰがアクティブになるタイミング
で、アドレス発生回路１８８からのＷＨＡＤＲ、ＷＯＡ
ＤＲ、ＷＳＡＤＲを取り込み、記憶する。このようにす
ることで、図２３の境界ＲＢ３１、ＲＢ３２等のアドレ
スを記憶できるようになる。

【０１５５】また、レジスタ３１２、３１６は、各々、
バスリセットヘッダポインタ、バスリセットＯＲＢポイ
ンタを記憶するレジスタである。これらのレジスタ３１
２、３１６は、リンクコア２０からの信号ＢＲＩＰ（バ
スリセット中にアクティブになる信号）を受ける。そし
て、レジスタ３１２、３１６は、このＢＲＩＰがアクテ
ィブになるタイミングで、レジスタ３１０、３１４に記
憶されているアドレスを取り込み、記憶する。このよう
にすることで、図２３の境界ＲＢ１１、ＲＢ１２のアド
レスを記憶できるようになる。

【０１５６】また、レジスタ３２０、３２２、３２４
は、各々、処理済みヘッダポインタ、処理済みＯＲＢポ
インタ、処理済みストリームポインタを記憶するレジス
タである。

【０１５７】また、スタート・エンドアドレスレジスタ
３２６は、図５に示す各領域のスタートアドレス、エン
ドアドレスを記憶する。より具体的には、図１６で説明
した送信領域スタートアドレスＴＳ、送信領域エンドア
ドレスＴＥ、受信領域スタートアドレスＲＳ、受信領域
エンドアドレスＲＥを記憶するレジスタ（送信領域スタ
ートアドレスレジスタＴＳＲ、送信領域エンドアドレス
レジスタＴＥＲ、受信領域スタートアドレスレジスタＲ
ＳＲ、受信領域エンドアドレスレジスタＲＥＲ）により
構成される。そして、アドレス発生回路１８８、３３２
は、レジスタ３２６からのスタートアドレス、エンドア
ドレスに基づいてアドレスの発生を制御する。より具体
的には、スタートアドレスを開始点として順次ポインタ
を更新する。そして、ポインタがエンドアドレスに到達
した場合に、ポインタをスタートアドレスに戻すなどの
制御を行う（リングバッファ構造の場合）。

【０１５８】ＲＡＭ領域管理回路３００は、受信ヘッダ
領域管理回路３０２、受信ＯＲＢ領域管理回路３０４、
受信ストリーム領域管理回路３０６を含む。

【０１５９】そして、受信ヘッダ領域管理回路３０２
は、レジスタ３１０からの受信済みヘッダポインタやレ
ジスタ３２０からの処理済みヘッダポインタを受け、受
信ヘッダ領域がフルであることを知らせる信号ＨＤＲＦ
ＵＬＬをアクセス要求発生回路１９２に出力する。

【０１６０】また、受信ＯＲＢ領域管理回路３０４は、
レジスタ３１４からの受信済みＯＲＢポインタやレジス
タ３２２からの処理済みＯＲＢポインタを受け、受信Ｏ
ＲＢ領域がフルであることを知らせる信号ＯＲＢＦＵＬ
Ｌをアクセス要求発生回路１９２に出力する。

【０１６１】また、受信ストリーム領域管理回路３０６
は、レジスタ３１８からの受信済みストリームポインタ
やレジスタ３２４からの処理済みストリームポインタを
受け、受信ストリーム領域がフルであることを知らせる
信号ＳＴＲＭＦＵＬＬをアクセス要求発生回路１９２に
出力する。また、受信ストリーム領域がエンプティであ
ることを知らせる信号ＳＴＲＭＥＭＰＴＹをアクセス要
求発生回路３３４に出力する。

【０１６２】アクセス要求発生回路１９２、３３４は、
これらのフル信号、エンプティ信号を受けて、書き込み
要求ＷＲＥＱ、読み出し要求ＲＲＥＱをバッファマネー
ジャー７０に出力するか否かを決めることになる。

【０１６３】このように、本実施形態では、受信ストリ
ーム領域の管理は、受信ストリーム領域管理回路３０６
というハードウェアが行い、ファームウェアが関与しな
い。従って、図１２において説明したように、ファーム
ウェアの処理負担を軽減できると共に、データ転送を格
段に高速化できるようになる。

【０１６４】５．電子機器次に、本実施形態のデータ転送制御装置を含む電子機器
の例について説明する。

【０１６５】例えば図２４（Ａ）に電子機器の１つであ
るプリンタの内部ブロック図を示し、図２５（Ａ）にそ
の外観図を示す。ＣＰＵ（マイクロコンピュータ）５１
０はシステム全体の制御などを行う。操作部５１１はプ
リンタをユーザが操作するためのものである。ＲＯＭ５
１６には、制御プログラム、フォントなどが格納され、
ＲＡＭ５１８はＣＰＵ５１０のワーク領域として機能す
る。表示パネル５１９はプリンタの動作状態をユーザに
知らせるためのものである。

【０１６６】ＰＨＹデバイス５０２、データ転送制御装
置５００を介して、パーソナルコンピュータなどの他の
ノードから送られてきた印字データは、バス５０４を介
して印字処理部５１２に直接送られる。そして、印字デ
ータは、印字処理部５１２にて所与の処理が施され、プ
リントヘッダなどからなる印字部（データを出力するた
めの装置）５１４により紙に印字されて出力される。

【０１６７】図２４（Ｂ）に電子機器の１つであるスキ
ャナの内部ブロック図を示し、図２５（Ｂ）にその外観
図を示す。ＣＰＵ５２０はシステム全体の制御などを行
う。操作部５２１はスキャナをユーザが操作するための
ものである。ＲＯＭ５２６には制御プログラムなどが格
納され、ＲＡＭ５２８はＣＰＵ５２０のワーク領域とし
て機能する。

【０１６８】光源、光電変換器などからなる画像読み取
り部（データを取り込むための装置）５２２により原稿
の画像が読み取られ、読み取られた画像のデータは画像
処理部５２４により処理される。そして、処理後の画像
データがバス５０５を介してデータ転送制御装置５００
に直接送られる。データ転送制御装置５００は、この画
像データにヘッダなどを付加することでパケットを生成
し、ＰＨＹデバイス５０２を介してパーソナルコンピュ
ータなどの他のノードに送信する。

【０１６９】図２４（Ｃ）に電子機器の１つであるＣＤ
−ＲＷドライブの内部ブロック図を示し、図２５（Ｃ）
にその外観図を示す。ＣＰＵ５３０はシステム全体の制
御などを行う。操作部５３１はＣＤ−ＲＷをユーザが操
作するためのものである。ＲＯＭ５３６には制御プログ
ラムなどが格納され、ＲＡＭ５３８はＣＰＵ５３０のワ
ーク領域として機能する。

【０１７０】レーザ、モータ、光学系などからなる読み
取り＆書き込み部（データを取り込むための装置又はデ
ータを記憶するための装置）５３３によりＣＤ−ＲＷ５
３２から読み取られたデータは、信号処理部５３４に入
力され、エラー訂正処理などの所与の信号処理が施され
る。そして、信号処理が施されたデータが、バス５０６
を介してデータ転送制御装置５００に直接送られる。デ
ータ転送制御装置５００は、このデータにヘッダなどを
付加することでパケットを生成し、ＰＨＹデバイス５０
２を介してパーソナルコンピュータなどの他のノードに
送信する。

【０１７１】一方、ＰＨＹデバイス５０２、データ転送
制御装置５００を介して、他のノードから送られてきた
データは、バス５０６を介して信号処理部５３４に直接
送られる。そして、信号処理部５３４によりこのデータ
に所与の信号処理が施され、読み取り＆書き込み部５３
３によりＣＤ−ＲＷ５３２に記憶される。

【０１７２】なお、図２４（Ａ）、（Ｂ）、（Ｃ）にお
いて、ＣＰＵ５１０、５２０、５３０の他に、データ転
送制御装置５００でのデータ転送制御のためのＣＰＵを
別に設けるようにしてもよい。

【０１７３】また、図２４（Ａ）、（Ｂ）、（Ｃ）では
ＲＡＭ５０１（図４のＲＡＭ８０に相当）がデータ転送
制御装置５００の外部に設けられているが、ＲＡＭ５０
１をデータ転送制御装置５００に内蔵させてもよい。

【０１７４】本実施形態のデータ転送制御装置を電子機
器に用いることで、高速なデータ転送が可能になる。従
って、ユーザがパーソナルコンピュータなどによりプリ
ントアウトの指示を行った場合に、少ないタイムラグで
印字が完了するようになる。また、スキャナへの画像取
り込みの指示の後に、少ないタイムラグで読み取り画像
をユーザは見ることができるようになる。また、ＣＤ−
ＲＷからのデータの読み取りや、ＣＤ−ＲＷへのデータ
の書き込みを高速に行うことができるようになる。更
に、例えば１つのホストシステムに複数の電子機器を接
続して利用したり、複数のホストシステムに複数の電子
機器を接続して利用したりすることも容易になる。

【０１７５】また本実施形態のデータ転送制御装置を電
子機器に用いることで、ＣＰＵ上で動作するファームウ
ェアの処理負担が軽減され、安価なＣＰＵや低速のバス
を用いることが可能になる。更に、データ転送制御装置
の低コスト化、小規模化を図れるため、電子機器の低コ
スト化、小規模化も図れるようになる。

【０１７６】なお本実施形態のデータ転送制御装置を適
用できる電子機器としては、上記以外にも例えば、種々
の光ディスクドライブ（ＣＤ−ＲＯＭ、ＤＶＤ）、光磁
気ディスクドライブ（ＭＯ）、ハードディスクドライ
ブ、ＴＶ、ＶＴＲ、ビデオカメラ、オーディオ機器、電
話機、プロジェクタ、パーソナルコンピュータ、電子手
帳、ワードプロセッサなど種々のものを考えることがで
きる。

【０１７７】なお、本発明は本実施形態に限定されず、
本発明の要旨の範囲内で種々の変形実施が可能である。

【０１７８】例えば、本発明のデータ転送制御装置の構
成は、図４に示す構成が特に望ましいが、これに限定さ
れるものではない。

【０１７９】また、パケットの分離手法、パケット記憶
手段の各領域へのパケットの書き込み手法、読み出し手
法も、図５、図１０で説明した手法に限定されるもので
はない。

【０１８０】また、第１のデータはトランザクション層
用のデータ、第２のデータはアプリケーション層用のデ
ータであることが特に望ましいが、本発明の第１、第２
のデータはこれに限定されるものではない。

【０１８１】また、応答パケットのトランザクション識
別情報が含む指示情報に基づいて行う処理は、図１４で
説明したような、指示情報により指示される領域への応
答パケット（ヘッダ、データ）の書き込み処理であるこ
とが特に望ましいが、これに限定されるものではない。

【０１８２】また、本発明は、ＩＥＥＥ１３９４規格で
のデータ転送に適用されることが特に望ましいが、これ
に限定されるものではない。例えばＩＥＥＥ１３９４と
同様の思想に基づく規格やＩＥＥＥ１３９４を発展させ
た規格におけるデータ転送にも本発明は適用できる。

【図面の簡単な説明】

【図１】ＩＥＥＥ１３９４の層構造について示す図であ
る。

【図２】図２（Ａ）、（Ｂ）は、トランザクション層や
リンク層が提供する各種のサービスについて説明するた
めの図である。

【図３】ＳＢＰ-2について説明するための図である。

【図４】本実施形態のデータ転送制御装置の構成例を示
す図である。

【図５】ＲＡＭ（パケット記憶手段）の分離（分割）手
法について説明するための図である。

【図６】比較例の構成について示す図である。

【図７】図６の構成によるデータ転送の手法について説
明するための図である。

【図８】本実施形態のデータ転送の手法について説明す
るための図である。

【図９】データ領域をＯＲＢ領域とストリーム領域に分
離しない手法について説明するための図である。

【図１０】データ領域をＯＲＢ領域とストリーム領域に
分離する手法について説明するための図である。

【図１１】他のノードとアプリケーション層のデバイス
との間のストリーム転送の様子を示す図である。

【図１２】エンプティ信号とフル信号を用いたストリー
ム領域の管理手法について説明するための図である。

【図１３】図１３（Ａ）、（Ｂ）は、トランザクション
ラベルについて説明するための図である。

【図１４】トランザクションラベルを利用して、ＲＡＭ
の各領域にパケットのヘッダ、データを書き込む手法に
ついて説明するための図である。

【図１５】トランザクションラベルを利用して、ＲＡＭ
の各領域にパケットのヘッダ、データを書き込む処理の
詳細について説明するための図である。

【図１６】送信ストリーム領域を確保するためのアドレ
スＴＳ、ＴＥ、受信ストリーム領域を確保するためのア
ドレスＲＳ、ＲＥを記憶するレジスタＴＳＲ、ＴＥＲ、
ＲＳＲ、ＲＥＲを設ける手法について説明するための図
である。

【図１７】図１７（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、
領域確保の種々のモードについて説明するための図であ
る。

【図１８】比較例の領域確保の手法について説明するた
めの図である。

【図１９】受信側の詳細な構成について示す図である。

【図２０】図２０（Ａ）は、ＩＥＥＥ１３９４規格の、
非同期でブロックデータを有するパケットのフォーマッ
トであり、図２０（Ｂ）は、ＲＡＭに格納される、非同
期受信でブロックデータを有するパケットのヘッダ部分
のフォーマットである。

【図２１】ＴＡＧについて説明するための図である。

【図２２】ＤＭＡＣ、レジスタ、ＲＡＭ領域管理回路の
詳細な構成について示す図である。

【図２３】各種のポインタレジスタについて説明するた
めの図である。

【図２４】図２４（Ａ）、（Ｂ）、（Ｃ）は、種々の電
子機器の内部ブロック図の例である。

【図２５】図２５（Ａ）、（Ｂ）、（Ｃ）は、種々の電
子機器の外観図の例である。

【符号の説明】

１０ＰＨＹインターフェース２０リンクコア２２レジスタ３０ＦＩＦＯ（ＡＴＦ）３２ＦＩＦＯ（ＩＴＦ）３４ＦＩＦＯ（ＲＦ）４０ＤＭＡＣ（ＡＴＦ用）４２ＤＭＡＣ（ＩＴＦ用）４４ＤＭＡＣ（ＲＦ用）４６レジスタ５０ポートインターフェース５２ＦＩＦＯ（ＰＦ）５４ＤＭＡＣ（ＰＦ用）５６レジスタ６０ＣＰＵインターフェース６２アドレスデコーダ６３データ同期化回路６４割り込みコントローラ６６ＣＰＵ６８クロック制御回路７０バッファマネージャ７２レジスタ７４調停回路７６シーケンサ８０ＲＡＭ（パケット記憶手段）８４ＳＢＰ-2コア８６ＤＭＡＣ（ＳＢＰ-2用）９０、９２、９４バス（第１のバス）９５、９６バス（第２のバス）９９バス（第５のバス）１００、１０２、１０４、１０５、１０６、１０７、１
０８、１０９バス（第３のバス）１１０バス（第４のバス）１２０データ転送制御装置１２２ＰＨＹデバイス１２４アプリケーション層のデバイス１３０バス監視回路１３２直列・並列変換回路１４２パケット診断回路１６０パケット整形回路１６２ＴＡＧ生成回路１６４ステータス生成回路１６６エラーチェック回路１６７シーケンサ１６８バッファ１７０セレクタ１８０パケット分離回路１８２ＴＡＧ判別回路１８４ポインタ更新回路１８８アドレス発生回路１９０アクセス要求実行回路１９２アドレス要求発生回路３００ＲＡＭ領域管理回路３０２受信ヘッダ領域管理回路３０４受信ＯＲＢ領域管理回路３０６受信ストリーム領域管理回路３１０受信済みヘッダポインタレジスタ（ＰＨＰＲ）３１２バスリセットヘッダポインタレジスタ（ＢＨＰ
Ｒ）３１４受信済みＯＲＢポインタレジスタ（ＰＯＰＲ）３１６バスリセットＯＲＢポインタレジスタ（ＢＯＰ
Ｒ）３１８受信済みストリームポインタレジスタ（ＰＳＰ
Ｒ）３２０処理済みヘッダポインタレジスタ（ＵＨＰＲ）３２２処理済みＯＲＢポインタレジスタ（ＵＯＰＲ）３２４処理済みストリームポインタレジスタ（ＵＳＰ
Ｒ）３２６スタート・エンドアドレスレジスタ３３２アドレス発生回路３３４アクセス要求発生回路

Claims

【特許請求の範囲】

【請求項１】バスに接続される複数のノード間でのデ
ータ転送のためのデータ転送制御装置であって、ノード間でのパケット転送のためのサービスを提供する
リンク手段と、前記リンク手段を介して受信したパケットを、ランダム
アクセス可能なパケット記憶手段に書き込む書き込み手
段と、パケットの制御情報を、前記パケット記憶手段の制御情
報領域に書き込み、パケットの第１の層用の第１のデー
タを、前記パケット記憶手段の第１のデータ領域に書き
込み、パケットの、前記第１の層の上層である第２の層
用の第２のデータを、前記パケット記憶手段の第２のデ
ータ領域に書き込むパケット分離手段と、を含むことを特徴とするデータ転送制御装置。
【請求項２】請求項１において、前記第１のデータが、前記第１の層のプロトコルで使用
されるコマンドデータであり、前記第２のデータが、ア
プリケーション層で使用されるデータであることを特徴
とするデータ転送制御装置。
【請求項３】請求項１又は２において、前記第２のデータ領域がフルである場合には、前記書き
込み手段による前記第２のデータ領域への前記第２のデ
ータの書き込みを禁止するためにフル信号をアクティブ
にし、前記第２のデータ領域がエンプティである場合に
は、前記第２の層による前記第２のデータ領域からの前
記第２のデータの読み出しを禁止するためにエンプティ
信号をアクティブにする領域管理手段を含むことを特徴
とするデータ転送制御装置。
【請求項４】請求項１乃至３のいずれかにおいて、トランザクションを開始させる要求パケットを応答ノー
ドに対して送信する際に、前記要求パケットに含まれる
トランザクション識別情報の中に、応答ノードから応答
パケットを受信した際に行う処理を指示するための指示
情報を含ませ、応答ノードから応答パケットを受信した場合に、応答パ
ケットのトランザクション識別情報が含む前記指示情報
により指示される領域に、応答パケットの前記制御情
報、前記第１、第２のデータを書き込むことを特徴とす
るデータ転送制御装置。
【請求項５】バスに接続される複数のノード間でのデ
ータ転送のためのデータ転送制御装置であって、トランザクションを開始させる要求パケットを応答ノー
ドに対して送信する際に、前記要求パケットに含まれる
トランザクション識別情報の中に、応答ノードから応答
パケットを受信した際に行う処理を指示するための指示
情報を含ませる手段と、応答ノードから応答パケットを受信した場合に、応答パ
ケットのトランザクション識別情報が含む前記指示情報
により指示される処理を行う手段と、を含むことを特徴とするデータ転送制御装置。
【請求項６】請求項５において、応答ノードから応答パケットを受信した場合に、応答パ
ケットのトランザクション識別情報が含む前記指示情報
により指示される領域に、前記応答パケットの制御情
報、データを書き込むことを特徴とするデータ転送制御
装置。
【請求項７】請求項５又は６において、前記トランザクション識別情報の所与のビットが、前記
指示情報を表すビットとして予め予約されることを特徴
とするデータ転送制御装置。
【請求項８】請求項５乃至７のいずれかにおいて、前記トランザクション識別情報が、ＩＥＥＥ１３９４の
規格におけるトランザクションラベルであることを特徴
とするデータ転送制御装置。
【請求項９】バスに接続される複数のノード間でのデ
ータ転送のためのデータ転送制御装置であって、ノード間でのパケット転送のためのサービスを提供する
リンク手段と、パケットを格納するためのランダムアクセス可能なパケ
ット記憶手段と、前記リンク手段を介して各ノードから転送されてくるパ
ケットを前記パケット記憶手段に書き込む書き込み手段
と、前記パケット記憶手段に書き込まれたパケットを読み出
し、前記リンク手段に渡す読み出し手段とを含み、前記パケット記憶手段が、パケットの制御情報が格納さ
れる制御情報領域と、パケットのデータが格納されるデ
ータ領域とに分離され、前記データ領域が、第１の層用
の第１のデータが格納される第１のデータ領域と、前記
第１の層の上層である第２の層用の第２のデータが格納
される第２のデータ領域とに分離されていることを特徴
とするデータ転送制御装置。
【請求項１０】請求項９において、前記第２のデータ領域に送信領域を確保するための送信
領域スタートアドレスを記憶する第１のアドレス記憶手
段と、前記第２のデータ領域に送信領域を確保するための送信
領域エンドアドレスを記憶する第２のアドレス記憶手段
と、前記第２のデータ領域に受信領域を確保するための受信
領域スタートアドレスを記憶する第３のアドレス記憶手
段と、前記第２のデータ領域に受信領域を確保するための受信
領域エンドアドレスを記憶する第４のアドレス記憶手段
と、を含むことを特徴とするデータ転送制御装置。
【請求項１１】請求項１０において、前記送信領域スタートアドレス及び前記受信領域スター
トアドレスが、前記第２のデータ領域のスタートアドレ
スに設定され、前記送信領域エンドアドレス及び前記受
信領域エンドアドレスが、前記第２のデータ領域のエン
ドアドレスに設定されることを特徴とするデータ転送制
御装置。
【請求項１２】請求項１０において、前記送信領域スタートアドレス及び前記送信領域エンド
アドレスの双方が、前記第２のデータ領域のスタートア
ドレス又はエンドアドレスのいずれか一方に設定され、
前記受信領域スタートアドレスが前記第２のデータ領域
のスタートアドレスに設定され、前記受信領域エンドア
ドレスが前記第２のデータ領域のエンドアドレスに設定
されることを特徴とするデータ転送制御装置。
【請求項１３】請求項１０において、前記受信領域スタートアドレス及び前記受信領域エンド
アドレスの双方が、前記第２のデータ領域のスタートア
ドレス又はエンドアドレスのいずれか一方に設定され、
前記送信領域スタートアドレスが前記第２のデータ領域
のスタートアドレスに設定され、前記送信領域エンドア
ドレスが前記第２のデータ領域のエンドアドレスに設定
されることを特徴とするデータ転送制御装置。
【請求項１４】請求項１乃至１３のいずれかにおい
て、ＩＥＥＥ１３９４の規格に準拠したデータ転送を行うこ
とを特徴とするデータ転送制御装置。
【請求項１５】請求項１乃至１４のいずれかのデータ
転送制御装置と、前記データ転送制御装置及びバスを介して他のノードか
ら受信したデータに所与の処理を施す装置と、処理が施されたデータを出力又は記憶するための装置と
を含むことを特徴とする電子機器。
【請求項１６】請求項１乃至１４のいずれかのデータ
転送制御装置と、前記データ転送制御装置及びバスを介して他のノードに
送信するデータに所与の処理を施す装置と、処理が施されるデータを取り込むための装置とを含むこ
とを特徴とする電子機器。