JP2001036400A - 縦続接続型インバータ回路及びリミティングアンプ - Google Patents

Abstract

(57)【要約】 【課題】 入力信号の振幅が大きい場合、最終段から出
力される信号のデューティ比が入力信号に比して大きく
変わってしまう。 【解決手段】 奇数段のインバータを縦続接続し、その
最終段のインバータの出力をインピーダンス素子を介し
て初段のインバータの入力回路に帰還する縦続接続型イ
ンバータ回路において、初段のインバータの出力端子及
び入力端子間に発生する電圧が所定の閾値レベルを超え
るとき、初段のインバータの入力回路に、初段のインバ
ータの論理閾値と入力信号の中心電圧との間のずれを補
償する補償電流を供給するスイッチング手段を接続す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路で
用いられる縦続接続型インバータ回路に関する。また、
その入力段に縦続接続型インバータ回路を用いるリミテ
ィングアンプに関する。

【０００２】

【従来の技術】文献名：１９９８年 電子情報通信学会
総合大会講演論文集Ｃ−１０−２９ 従来、リミティングアンプの入力回路として、上記文献
に開示されるものがある。図２は、当該リミティングア
ンプの入力回路に用いられるインバータ回路の従来例を
示している。なお、上記文献では、当該インバータ回路
を構成する半導体素子としてＧａＡｓ ＭＥＳＦＥＴ
（metal semiconductor FET）を用い、基本論理回路と
してＤＣＦＬ（direct coupled FET logic）を用いる場
合について説明している。

【０００３】図２において、入力信号は第３の入力端子
より入力される。前記第３の入力端子は、初段を構成す
る第４のインバータＩＮＶ４の入力端子と終端抵抗であ
る第６の抵抗Ｒ６の一方の電極との接続中点に接続され
る。第６の抵抗Ｒ６の他方の電極は、第２のコンデンサ
Ｃ２の一方の電極と第７の抵抗Ｒ７の一方の電極との接
続中点に接続される。第７の抵抗Ｒ７の他方の電極は、
最終段を構成する第６のインバータＩＮＶ６の出力端子
に接続される。前記第４のインバータの出力端子は、第
５のインバータの入力端子に接続される。第５のインバ
ータＩＮＶ５の出力端子は、第６のインバータＩＮＶ６
の入力端子に接続される。

【０００４】図３に、前記第４、第５及び第６のインバ
ータの回路構成を示す。これらインバータはいずれも、
負荷にデプレション型ＦＥＴ（以下「Ｄ−ＦＥＴ」とい
う。）を使用し、スイッチング部にエンハンスメント型
ＦＥＴ（以下「Ｅ−ＦＥＴ」という。）を使用する。な
お、負荷となる第１のＤ−ＦＥＴ１のドレイン電極は、
第２の電源供給端子に接続する。また、当該第１のＤ−
ＦＥＴ１のゲート電極とソース電極とは短絡すると共
に、スイッチング部として機能する第２のＥ−ＦＥＴ２
のドレイン電極並びに当該インバータの出力となる第２
の出力端子に接続する。因みに、第２のＥ−ＦＥＴ２の
ゲート電極は当該インバータの入力となる第２の入力端
子に接続される。また、第２のＥ−ＦＥＴのソース電極
は接地される。

【０００５】図２の説明に戻る。図２に示すインバータ
回路は、第３のコンデンサＣ３を介して入力された入力
信号を、第４、第５及び第６のインバータＩＮＶ４〜６
を介して伝搬することで基本論理回路の論理レベルヘと
近づけることができ、これを出力する。

【０００６】なお、この構成のインバータ回路によれ
ば、第４、第５及び第６のインバータＩＮＶ４〜６の縦
続接続により高ループゲインが得られる。従って、出力
信号を第７の抵抗Ｒ７を介して入力側にフィードバック
すると、第４のインバータＩＮＶ４の論理閾値と入力信
号の振幅の中心電圧とを精度良く一致させることができ
る。入力信号の振幅の中心電圧とインバータの論理閾値
が一致するとき、入力信号のハイレベルとローレベルの
時間的な比率であるデューティ比を等しく保つことがで
きる。

【０００７】

【発明が解決しようとする課題】しかし、従来の入力回
路では、入力信号がハイレベル信号の際にその振幅が大
きくなると、第４のインバータＩＮＶ４のスイッチング
ＦＥＴ（Ｅ−ＦＥＴ２）のゲート・ソース間にショット
キー電流が流れ出し、その影響で第３の入力参照電圧に
現れる電圧に低下が生じてしまう。これは入力信号の振
幅の中心電圧と第４のインバータＩＮＶ４の論理閾値と
の間にずれを生じさせることになる。

【０００８】そして、かかるショットキー電流が流出し
得るようなハイレベル信号の入力後は、入力信号の振幅
の中心電圧が低下することによって、本来のローレベル
（第４のインバータＩＮＶ４の論理振幅から入力信号の
振幅の１／２の大きさだけ低い電圧）よりも入力信号の
ローレベルが低くなってしまう。

【０００９】この電圧の低下は、第５のインバータＩＮ
Ｖ５及び第６のインバータＩＮＶ６の各入力に印加され
る信号にデューティ比の変動を招く結果となる。かくし
て、第６のインバータＩＮＶ６から出力されるデューテ
ィ比が入力信号のそれと比べ大きく変わってしまう問題
があった。

【００１０】また、従来回路では前記第６のインバータ
から出力される信号のデューティ比を制御する際、第３
の入力参照電圧を直接制御する必要があったが、かかる
制御を実行すると、高感度かつ安定した制御が難しいと
いう問題があった。

【００１１】本発明は、以上の課題（問題）を考慮して
なされたもので、従来に比して入力信号に対するデュー
ティ比の変化の少ない出力信号を得ることができ、また
デューティ比を制御する場合にも高感度かつ安定に制御
の可能な縦続接続型インバータ回路の実現を目的とす
る。また、かかる縦続接続型インバータ回路を用いるこ
とにより、入出力特性の優れたリミティングアンプの実
現を目的とする。

【００１２】

【課題を解決するための手段】（Ａ）かかる課題を解決
するため、第１の発明においては、奇数段のインバータ
を縦続接続し、その最終段のインバータの出力をインピ
ーダンス素子を介して初段のインバータの入力回路に帰
還する縦続接続型インバータ回路において、以下の接続
を採用する。

【００１３】すなわち、初段のインバータの出力端子及
び入力端子間に発生する電圧が所定の閾値レベルを超え
るとき、初段のインバータの入力回路に、初段のインバ
ータの論理閾値とその入力信号の中心電圧との間のずれ
を補償する補償電流を供給するスイッチング手段を初段
のインバータの出力端子及び入力端子間に接続する。こ
こで、スイッチング手段としては、トランジスタやダイ
オードを用いることが望ましい。

【００１４】かかる構成とすることで、出力端子及び入
力端子間に発生する電圧が所定の閾値レベルを超える場
合、例えば、入力端子に印加される信号レベルが「Ｌ」
レベルで出力端子に現れる信号レベルが「Ｈ」レベルの
場合に、スイッチング手段より供給される補償電流によ
って、入力端子に印加される信号レベルが「Ｈ」レベル
で出力端子に現れる信号レベルが「Ｌ」レベルの場合に
流出した電流の影響で低下した入力信号の中心電圧を再
び本来の電圧まで上昇させることができる。

【００１５】その結果、各インバータ段を伝搬する信号
波形に現れるデューティ比の変化を小さくでき、最終段
から出力される出力信号波形についてもデューティ比の
変化を小さく抑えることができる。

【００１６】（Ｂ）また、第２の発明においては、奇数
段のインバータを縦続接続し、その最終段のインバータ
の出力をインピーダンス素子を介して初段のインバータ
の入力回路に帰還する縦続接続型インバータ回路におけ
る初段のインバータの出力端子及び入力端子間にインピ
ーダンス素子を接続するようにする。

【００１７】このようにしても、出力端子及び入力端子
間に発生する電圧に応じた補償電流を初段のインバータ
の入力回路に供給することができ、入力信号の波形が小
さい場合についても補償を可能とできる。

【００１８】（Ｃ）さらに、第３の発明におていは、上
述の第１の発明や第２の発明に係る縦続接続型インバー
タ回路における、最終段のインバータの出力を初段のイ
ンバータの入力回路に帰還するインピーダンス素子を、
複数のインピーダンス素子からなる直列接続回路に変更
し、各インピーダンス素子の接続中点のうち少なくとも
一つに、最終段のインバータの出力に現れる信号波形の
デューティ比を制御する制御電圧をインピーダンス素子
を介して供給するようにする。

【００１９】かかる構成とすることにより、最終段のイ
ンバータ出力の初段のインバータの入力回路への帰還条
件に大きな変更を加えることなく制御電圧の印加（可変
制御、切替制御等）によって微調整を行うことができ、
最終段のインバータの出力に現れる信号波形のデューテ
ィ比の制御を従来に比して高感度かつ安定に実現でき
る。

【００２０】（Ｄ）さらに、第４の発明においては、イ
ンバータ回路からなる入力段と、クランプ機能付き出力
バッファからなる出力段とから構成されるリミティング
アンプにおいて、その入力段を構成するインバータ回路
として、上述の第１〜第３の発明のいずれかに記載の縦
続接続型インバータ回路を用いるようにする。

【００２１】かかる構成により、出力段であるクランプ
機能付き出力バッファに入力される信号波形のデューテ
ィ比を、入力段であるインバータ回路への入力信号のデ
ューティ比に近づけることができ、従来に比して良好な
入出力特性を実現できる。

【００２２】

【発明の実施の形態】（Ａ）第１の実施形態 （Ａ−１）回路構成 以下、本発明に係る縦続接続型インバータ回路の第１の
実施形態例を説明する。図１は、第１の実施形態例に係
る縦続接続型インバータ回路の接続構成を示している。
なお、本実施形態においては、半導体素子にＧａＡｓ
ＭＥＳＦＥＴを用い、基本論理回路にＤＣＦＬを用いる
ものとする。勿論、他の半導体材料からなるＦＥＴを用
いても良く、他の構成の論理回路を用いても良い。ま
た、構造を異にする複数種類のトランジスタの混載によ
りインバータ回路を構成しても良い。

【００２３】まず、本実施形態に係る縦続接続型インバ
ータ回路と従来回路との違いの概略を説明する。両回路
の違いは、縦続接続される奇数段のインバータのうち初
段のインバータの出力端子と入力端子間に、ショットキ
ー電流の流出により低下した初段のインバータの論理閾
値の変動を補償する第１のＥ−ＦＥＴ１が接続されてい
る点である。以下、具体的な接続構成を説明する。

【００２４】図１において、入力信号は第１の入力端子
より入力される。前記第１の入力端子は、初段を構成す
る第１のインバータＩＮＶ１の入力端子と終端抵抗であ
る第１の抵抗Ｒ１の一方の電極との接続中点に接続され
る。また、この接続中点には、本実施形態に特有の構成
部品である第１のＥ−ＦＥＴ１のソース電極が接続され
る。

【００２５】第１のインバータＩＮＶ１の出力端子は、
第２のインバータＩＮＶ２の入力端子及び前記第１のＥ
−ＦＥＴ１のゲート電極に接続される。なお、当該第１
のＥ−ＦＥＴのドレイン電極は、第１の電源供給端子に
接続される。第２のインバータＩＮＶ２の出力端子は、
第３のインバータＩＮＶ３の入力端子に接続される。第
３のインバータＩＮＶ３の出力端子は、第１の出力端子
及び第２の抵抗Ｒ２の他方の電極に接続される。

【００２６】第２の抵抗Ｒ２のもう一方の電極は、第１
の抵抗Ｒ１のもう一方の電極に接続されると共に、第１
のコンデンサＣ１の一方の電極に接続される。なお、当
該第２の抵抗Ｒ２のもう一方の電極は、第１の電圧参照
端子にも接続される。因みに、第１のコンデンサＣ１の
他方の電極は接地されている。

【００２７】ただし、前述の第１、第２及び第３のイン
バータＩＮＶ１〜３の構成は、いずれも従来技術の説明
で使用したものと同じものとする。すなわち、図３に示
す構成のものを用いる。

【００２８】（Ａ−２）回路動作 続いて、前述の構成を有する実施形態例に係る縦続接続
型インバータ回路の動作内容を説明する。なお、入力信
号の伝達は従来回路の場合と基本的に同様であるので、
ここではその説明を省略し、第１のインバータＩＮＶ１
のスイッチング用ＦＥＴ（Ｅ−ＦＥＴ２）のゲート・ソ
ース間に流れるショットキー電流がどのように補償され
るかを重点的に説明する。

【００２９】また、図４〜図７に、実施形態例に係る縦
続接続型インバータ回路と従来回路とで、入出力波形の
デューティ比がどのように補償されるかの概念例を示し
ておく。図中、実線が実施形態例での波形を表してお
り、破線が従来回路での波形を表している。

【００３０】なお、図４は初段のインバータへの入力信
号波形、図５は２段目のインバータへの入力信号波形
（すなわち、初段のインバータの出力信号波形）、図６
は３段目のインバータへの入力信号波形（すなわち、２
段目のインバータの出力信号波形）、図７は３段目のイ
ンバータからの出力信号波形を表している。ここで、図
４とその他の図５〜図７とでは横軸の目盛幅が異なって
いるが、それらは作図上での違いであり、いずれも同じ
時間間隔を表している。

【００３１】図１の説明に戻る。図１に示すように、第
１の入力端子より入力された入力信号は、第１のインバ
ータＩＮＶ１によって反転増幅された後、第２のインバ
ータＩＮＶ２の入力端子及び第１のＥ−ＦＥＴ１のゲー
ト電極に印加される。

【００３２】まず、入力信号がハイレベルの場合を考え
る。この場合、第１のインバータＩＮＶ１によって反転
増幅された値はローレベルとなる。従って、第１のＥ−
ＦＥＴ１のゲート・ソース間電圧の閾値を超えることは
なく、第１のＥ−ＦＥＴ１がオン動作することもない。
すなわち、ドレイン電流は流れない。

【００３３】かかる状態で、入力信号の振幅が小さく、
前記第１のインバータＩＮＶ１のスイッチング用ＦＥＴ
を構成するＥ−ＦＥＴ２のショットキー障壁電圧を超え
ない場合、Ｅ−ＦＥＴ２にショットキー電流が流れるこ
とはなく、入力信号の中心電圧が低下することもない。
これに対し、入力信号の振幅が増大し、前記スイッチン
グ用Ｅ−ＦＥＴ２のショットキー障壁電圧を超える場合
には、Ｅ−ＦＥＴ２にショットキー電流が流れ出し、入
力信号の振幅の中心電圧の低下が生じる。

【００３４】次に、入力信号がローレベルに切り替わっ
た場合を考える。この場合、第１のインバータＩＮＶ１
による反転増幅により、第１のインバータＩＮＶ１のゲ
ート電位に印加される電位はソース電位に対して高くな
る。この電位差は、入力信号の振幅が大きくなるほど大
きくなる。そして、第１のＥ−ＦＥＴ１のゲート・ソー
ス間電圧が所定の閾値レベルを超えることになると、第
１のＥ−ＦＥＴ１がオン動作し、ドレイン電流が流れる
ようになる。

【００３５】このドレイン電流は、前記第１のインバー
タＩＮＶ１のスイッチング用ＦＥＴ（Ｅ−ＦＥＴ２）の
ゲート電極より流出したショットキー電流を補償するよ
うに入力回路に流れることで、入力信号の中心電圧を上
昇させ、再び第１のインバータＩＮＶ１の論理閾値と一
致させるように動作する。これは、第１のインバータＩ
ＮＶ１に印加される信号波形の立ち上げに要する時間の
短縮を実現できることを意味する。かくして、従来回路
（図２）に比して立ち上がりに要する遅延時間を低く抑
えることができる。

【００３６】（Ａ−３）第１の実施形態例の効果 以上のように、第１の実施形態例に係る縦続接続型イン
バータ回路によれば、第１のインバータＩＮＶ１の出力
が第１のＥ−ＦＥＴ１を介して第１のインバータＩＮＶ
１の入力に帰還されるので、第１のインバータＩＮＶ１
のスイッチング用ＦＥＴ（Ｅ−ＦＥＴ２）のゲート電極
より流出した電流を補償することができ、入力信号の中
心電圧と第１のインバータＩＮＶ１の論理閾値とを一致
させることができる。

【００３７】その結果、第１のインバータＩＮＶ１の出
力（すなわち、第２のインバータＩＮＶ２の入力）に現
れる信号波形（図５）については信号電圧の上がり過ぎ
ないようできる。また、第１のインバータＩＮＶ１の入
力に十分高い電圧を印加できる分、第２のＥ−ＦＥＴ２
に流れる電流量を増やすことができ、その分、出力に現
れる信号波形（図５）も速やかに低下させることができ
る。かくして、第３のインバータＩＮＶ３の入力に印加
される信号波形（図６）の立ち上がりに要する時間の遅
延時間も低く抑えられる。

【００３８】この結果、最終的に第３のインバータＩＮ
Ｖ３の出力端子（第１の出力端子）より出力される信号
波形（図７）のデューティ比と、第１のインバータＩＮ
Ｖ１に入力された信号波形（図４）のデューティ比との
違いを従来回路に比して少なくできる。

【００３９】（Ａ−４）第１の実施形態例の変形例 上述の実施形態例では、第１のインバータＩＮＶ１の
出力を当該第１のインバータＩＮＶ１の入力に帰還する
のに第１のＥ−ＦＥＴ１を用いる場合について述べた
が、図８に示すように、第１のＥ−ＦＥＴ１に替えて第
１のショットキダイオードＤ１を用いることにしても良
い。この場合、第１のショットキダイオードＤ１に流れ
る電流により、第１のインバータＩＮＶ１のスイッチン
グ用ＦＥＴ（Ｅ−ＦＥＴ２）から流出する電流分を補償
することができる。

【００４０】なお、前述の実施形態例の場合、ショット
キー電流の補償電流は、Ｅ−ＦＥＴ１のゲート・ソース
間電圧が閾値を超えた場合に流れていたが、当該変形例
の場合、ショットキー電流の補償電流は、ショットキー
ダイオードＤ１のショットキー障壁電圧を超えた場合に
流れることになる。このため、当該変形例の場合には、
前述の実施形態例に比べ、より大きな入力信号の振幅に
おいて電流の補償が可能となる。

【００４１】また、上述の実施形態例では、第１のイ
ンバータＩＮＶ１の出力を当該第１のインバータＩＮＶ
１の入力に帰還するのに第１のＥ−ＦＥＴ１を用いる場
合について述べたが、図９に示すように、第１のＥ−Ｆ
ＥＴ１に替えて第８の抵抗Ｒ８を用いることにしても良
い。この場合、第８の抵抗Ｒ８に流れる電流により、第
１のインバータＩＮＶ１のスイッチング用ＦＥＴ（Ｅ−
ＦＥＴ２）から流出する電流分を補償することができ
る。

【００４２】なお、上述の第１のＥ−ＦＥＴ１を用いる
場合には、ゲート・ソース間の電圧が所定の閾値を超え
た場合に限り補償電流が流れるようになっていたが、こ
の変形例のように第８の抵抗Ｒ８を用いる場合には、入
力信号が入力されている限り常に補償電流が流れるた
め、比較的振幅の小さい入力信号によって流出したショ
ットキー電流による損失分についてもその補償が可能で
ある。

【００４３】（Ｂ）第２の実施形態 （Ｂ−１）回路構成 以下、本発明に係る縦続接続型インバータ回路の第２の
実施形態例を説明する。この実施形態例に係る縦続接続
型インバータ回路は、前述の第１の実施形態例に係る縦
続接続型インバータ回路の回路構成を基本とする回路で
あって、さらに第１の出力端子に現れるデューティ比を
安定に制御するための回路部を備えた点を特徴とするも
のである。

【００４４】図１０に、第２の実施形態例に係る縦続接
続型インバータ回路の回路構成を示す。なお、図１０で
は、図１と同一な部分に同一符号を付して表している。

【００４５】図１０に示す回路構成の図１に示す回路構
成に対する変更点は、第３のインバータＩＮＶの出力
が、第４の抵抗Ｒ４と第３の抵抗Ｒ３からなる直列回路
を介して入力側に帰還される点と、第４の抵抗Ｒ４と第
３の抵抗Ｒ３との接続中点に第５の抵抗Ｒ５が接続され
ており、当該接続中点に第５の抵抗Ｒ５を介して第１の
デューティ制御電圧が印加される点である。

【００４６】ここで、第１のデューティ制御電圧は、第
３の抵抗Ｒ３と第４の抵抗Ｒ４との接続中点電位を調整
するのに用いられ、第３の抵抗Ｒ３に流れ込む電流量及
び第４の抵抗Ｒ４に流れ込む電流量をそれぞれ調整する
ことにより、出力信号波形のディーティ比を調整できる
ようになっている。

【００４７】なお、第３の抵抗Ｒ３の抵抗値と第４の抵
抗Ｒ４の抵抗値の和は、第１の実施形態例で用いた第２
の抵抗Ｒ２の抵抗値と同じ又は同程度に設定されてい
る。これにより、第１の実施形態例とその基本的な帰還
条件をほぼ同じとでき、第１の実施形態例と同様の効果
が期待される。

【００４８】（Ｂ−２）回路動作 続いて、前述の構成を有する実施形態例に係る縦続接続
型インバータ回路の動作内容を説明する。なお、この縦
続接続型インバータ回路の基本的な動作は、第１の実施
形態の場合と同様である。すなわち、基本的な効果とし
て、第１の出力端子に現れる出力信号波形のディーティ
比が従来回路に比して改善される点は第１の実施形態例
の場合と同様である。

【００４９】従って、以下の説明では、第１のディーテ
ィ制御電圧の可変制御によるディーティ比の調整動作を
中心に説明する。

【００５０】例えば、第１のディーティ制御電圧端子に
印加する制御電圧の電位を上げる場合には、第３の抵抗
Ｒ３の両端子間に生じる電位差を大きくでき、第３の抵
抗Ｒ３を介して第１のインバータＩＮＶ１の入力回路に
帰還される電流量の増加を実現できる。これにより、第
１の入力電圧参照端子に現れる電位を上昇させることが
でき、ひいては、第１のインバータＩＮＶ１の入力端子
に入力される入力信号波形の中心電位を上昇させるよう
に微調整できる。なお反対に、第１のディーティ制御電
圧端子に印加する制御電圧の電位を下げる場合には、第
１のインバータＩＮＶ１の入力端子に入力される入力信
号波形の中心電位を下げるように微調整できる。かかる
調整により、出力信号波形のデューティ比の調整を実現
できる。

【００５１】なお、ここでの調整幅や感度は、第３の抵
抗Ｒ３の抵抗値と第４の抵抗Ｒ４の抵抗値の比率の選択
により設定可能である。例えば、第３の抵抗Ｒ３の抵抗
値を第４の抵抗Ｒ４の抵抗値に比べ小さくすれば、第１
のデューティ制御電圧の変化に対して、第３の抵抗Ｒ３
に流れる電流を変化させ易くできる。従って、かかる場
合には、印加されるデューティ制御電圧に対して感度の
良いデューティ制御動作を可能とできる。

【００５２】一方、第３の抵抗Ｒ３の抵抗値を第４の抵
抗Ｒ４の抵抗値Ｒ４に比べ大きくすれば、第１のデュー
ティ制御電圧の変化に対して、第３の抵抗Ｒ３に流れる
電流を変化させ難くできる。従って、かかる場合には、
印加されるデューティ制御電圧に対して感度の鈍いデュ
ーティ制御動作を可能とできる。

【００５３】また、本実施形態例においては、第３の抵
抗Ｒ３と第４の抵抗Ｒ４の接続中点位置にデューティ制
御電圧を直接印加することはせず、第５の抵抗Ｒ５を介
して印加しているが、これは第１のデューティ制御電圧
端子に印加されるデューティ制御電圧が第１の出力端子
に現れる出力信号に直接作用し、信号波形に騒乱が生じ
ないようにするためである。

【００５４】なおこのため、本実施形態においては、第
５の抵抗Ｒ５の抵抗値を第３の抵抗Ｒ３や第４の抵抗Ｒ
４に比して十分大きなものとし、本実施形態において
は、第５の抵抗Ｒ５にほとんど電流が流れないようにし
ている。これにより、デューティ制御電圧を変動させて
も第４の抵抗Ｒ４に流れる電流量（帰還電流量）が大き
く変動することはなく、安定したデューティ制御を行う
ことができる。

【００５５】（Ｂ−３）第２の実施形態例の効果 以上のように、第２の実施形態例に係る縦続接続型イン
バータ回路によれば、第１の出力端子に現れる出力信号
波形のデューティ比を、第１のデューティ制御電圧端子
に印加する制御電圧の制御によって微調整することがで
きるため、第１の実施形態に比して一層の波形の調整を
実現できる。

【００５６】また、本実施形態例の場合には、第３の抵
抗Ｒ３の抵抗値と第４の抵抗Ｒ４の抵抗値の比率を変え
ることにより、印加されるデューティ制御電圧に対する
感度の調節を自由に設定できる。

【００５７】また、第５の抵抗Ｒ５を設けたことによ
り、第１の出力端子から出力される出力信号のデューテ
ィに対して、安定した高精度の制御を実現できる。

【００５８】（Ｂ−４）第２の実施形態例の変形例 この第２の実施形態例の場合にも、第１の実施形態例
の場合と同様、第１のＥ−ＦＥＴ１に替えて第１のショ
ットキダイオードＤ１を用いることができ（図８参照）
る。また、第１のＥ−ＦＥＴ１に替えて第８の抵抗Ｒ８
を用いることもできる（図９参照）。

【００５９】また、上述の実施形態例の説明において
は、第３の抵抗Ｒ３と第４の抵抗Ｒ５がいずれも固定抵
抗値のものを前提に説明したが、これらに可変抵抗を用
いれば縦続接続型インバータ回路の製造後、事後的にデ
ューティ制御電圧に対する感度を調整できるようにする
こともできる。これにより、一層精密かつ最適なデュー
ティ制御を可能とできる。

【００６０】また、上述の実施形態例においては、縦
続接続型インバータ回路の出力を初段のインバータの入
力回路に帰還する帰還回路を第３及び第４の抵抗Ｒ３及
びＲ４の直列回路で構成し、当該２つの抵抗の接続中点
に第５の抵抗Ｒ５を介してデューティ制御電圧を印加す
る場合について述べたが、当該帰還回路は３個以上の抵
抗による直列接続回路で構成しても良い。その際、各抵
抗素子の接続中点ごとに又はその一部にそれぞれ異なる
制御電圧を選択的に印加できるようにすることで、デュ
ーティ比を制御できるようにしても良い。勿論、前述の
実施形態例と同様に、個々の制御電圧を可変とすること
も可能である。

【００６１】（Ｃ）他の実施形態 上述の実施形態例においては、回路を構成するトラン
ジスタとして、ゲート電極から電流が流れるＭＥＳＦＥ
Ｔを用いる場合について述べたが、べース電極から電流
が流れるバイポーラトランジスタを用いても良い。

【００６２】なお、この場合、第１のインバータＩＮＶ
１のスイッチングＦＥＴ（Ｅ−ＦＥＴ２）に流れるショ
ットキー電流を補償する第１のＥ−ＦＥＴ１に相当する
トランジスタとしては、ＮＰＮバイポーラトランジスタ
を用いれば良い。

【００６３】また、上述の実施形態例においては、第
１のＥ−ＦＥＴ１や第１のショットキダイオードＤ１を
用い、ショットキー電流による損失分を補償する場合に
ついて述べたが、これらと同等の機能を有するその他の
手段、例えば、初段のインバータの出力端子と入力端子
との間に発生する電圧が所定の閾値レベルを超えると
き、初段のインバータの入力回路に対し入力信号の振幅
の中心電圧の変動を補償する補償電流を供給するスイッ
チング回路を接続することにしても良い。

【００６４】この場合、スイッチング回路は単一素子で
構成される場合に限らず、１つ又は複数の能動素子や受
動素子を組合せて構成される回路構成としても良い。な
お、ここでのスイッチング回路には、単にショットキー
電流を補償する電流を供給するか否かを切り替えるもの
だけでなく、トランジスタやダイオードを用いる場合と
同様に、第１のインバータＩＮＶ１の出力単子から入力
端子に印加される電圧の大きさに応じて供給される補償
電流が増減するように構成しても良い。

【００６５】上述の実施形態例においては、縦続接続
型インバータ回路を構成するインバータの段数を３段と
する場合について述べたが、インバータの段数はこれに
限らず、５段の場合にも、７段の場合にも、それ以上の
場合にも同様に適用し得る。

【００６６】上述の実施形態例においては、各インバ
ータ段に図３に示す接続形態のものを用い、また、ショ
ットキー電流を補償するトランジスタとしてＥタイプの
ＦＥＴを用いる場合について述べたが、これらを構成す
る各トランジスタのタイプは、回路構成に応じて適宜別
のタイプに変更し得る。なお、このことは、ＦＥＴをバ
イポーラトランジスタに置き換える場合にも同様であ
り、逆極性のトランジスタを用いる場合にも適用し得
る。また、回路構成によってはダイオードの接続向きを
逆向きとする場合もあり得る。

【００６７】上述の実施形態においては、入力信号の
中心電圧の低下を補償電流により補償するのに用いる素
子（図９）として、また、縦続接続型インバータ回路の
出力を初段に帰還する帰還回路を構成する素子（図１、
図８、図９、図１０）として、いずれも抵抗素子を用い
る場合について述べたが、これらと同等の機能を発揮す
る他のインピーダンス素子に置き換えても良い。

【００６８】上述の実施形態においては、いずれも、
初段のインバータの入力回路に対し、初段のインバータ
の論理閾値と入力信号の中心電圧のずれを補償すべく初
段のインバータの入力回路に補償電流を供給する場合に
ついて述べたが、回路構成によっては、実施形態とは反
対に、ずれの補償のために初段のインバータの入力回路
に流入される電流を減少させるように制御する場合も補
償電流の供給に含まれる。

【００６９】上述の実施形態例においては、縦続接続
型インバータ回路そのものについて述べたが、かかる縦
続接続型インバータ回路は、回路構成の一部に当該回路
構成を備える各種の電子回路に適用することができる。

【００７０】例えば、当該縦続接続型インバータ回路を
入力段に備え、かつ、クランプ機能付き出力バッファを
出力段に備えるリミティングアンプにも適用できる。勿
論、縦続接続型インバータ回路としては、上述の第１及
び第２の実施形態例に係るものやその変形例で説明した
ものを適用し得る。

【００７１】

【発明の効果】以上のように、第１の発明によれば、奇
数段のインバータを縦続接続し、その最終段のインバー
タの出力をインピーダンス素子を介して初段のインバー
タの入力回路に帰還する縦続接続型インバータ回路にお
いて、初段のインバータの出力端子及び入力端子間に発
生する電圧が所定の閾値レベルを超えるとき、初段のイ
ンバータの入力回路に、初段のインバータの論理閾値と
入力信号の中心電圧との間のずれを補償する補償電流を
供給するスイッチング手段を接続したことにより、入力
信号が所定論理レベルの入力期間にずれた場合でも入力
信号の中心電圧を再び本来の電圧に戻すことができ、各
インバータ段を伝搬する信号波形に現れるデューティ比
の変化を従来回路に比して小さくすることができる。か
くして、最終段から出力される出力信号波形のディーテ
ィー比に現れる変動を小さく抑えることができる。

【００７２】（Ｂ）また、第２の発明によれば、奇数段
のインバータを縦続接続し、その最終段のインバータの
出力をインピーダンス素子を介して初段のインバータの
入力回路に帰還する縦続接続型インバータ回路における
初段のインバータの出力端子及び入力端子間にインピー
ダンス素子を接続し、当該インピーダンス素子に加わる
電圧に応じた補償電流を前記初段のインバータの入力回
路に供給するようにしたことにより、第１の発明と同
様、入力信号の中心電圧が所定論理レベルの入力期間に
ずれた場合でも入力信号の中心電圧を再び本来の電圧に
戻すことができ、各インバータ段を伝搬する信号波形に
現れるデューティ比の変化を従来回路に比して小さくす
ることができる。かくして、最終段から出力される出力
信号波形のディーティー比に現れる変動を小さく抑える
ことができる。。

【００７３】（Ｃ）さらに、第３の発明によれば、第１
の発明や第２の発明に係る縦続接続型インバータ回路に
おける、最終段のインバータの出力を初段のインバータ
の入力回路に帰還するインピーダンス素子を、複数のイ
ンピーダンス素子からなる直列接続回路に変更し、各イ
ンピーダンス素子の接続中点のうち少なくとも一つに、
最終段のインバータの出力に現れる信号波形のデューテ
ィ比を制御する制御電圧をインピーダンス素子を介して
供給することにより、最終段のインバータ出力の初段の
インバータの入力回路への帰還条件に大きな変更を加え
ることなく入力信号の中心電圧を微調整することができ
る。かくして、最終段のインバータの出力に現れる信号
波形のデューティ比の制御を従来に比して高感度かつ安
定に実現できる。

【００７４】（Ｄ）さらに、第４の発明によれば、イン
バータ回路からなる入力段と、クランプ機能付き出力バ
ッファからなる出力段とから構成されるリミティングア
ンプにおいて、その入力段を構成するインバータ回路と
して、第１〜第３の発明のいずれかに記載の縦続接続型
インバータ回路を用いることにより、出力段であるクラ
ンプ機能付き出力バッファに入力される信号波形のデュ
ーティ比を、入力段であるインバータ回路への入力信号
のデューティ比により近づけることができ、従来に比し
て良好な入出力特性を実現できるリミティングアンプを
得ることができる。

【図面の簡単な説明】

【図１】縦続接続型インバータ回路の第１の実施形態例
を示す接続図である。

【図２】縦続接続型インバータ回路の従来例を示す接続
図である。

【図３】インバータの回路構成を示す接続図である。

【図４】初段のインバータに印加される入力信号波形を
示す図である。

【図５】２段目のインバータに印加される入力信号波形
を示す図である。

【図６】３段目のインバータに印加される入力信号波形
を示す図である。

【図７】３段目のインバータから出力される出力信号波
形を示す図である。

【図８】変形例１の回路構成を示す接続図である。

【図９】変形例２の回路構成を示す接続図である。

【図１０】縦続接続型インバータ回路の第２の実施形態
例を示す接続図である。

【符号の説明】

Ｄ−ＦＥＴ…ディプレション型ＦＥＴ、Ｅ−ＦＥＴ…エ
ンハンスメント型ＦＥＴ、ＩＮＶ…インバータ。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J030 CB01 CC04 CC05 CC06 CC08 5J039 DA07 KK10 MM06 5J056 AA00 BB21 DD17 DD18 DD46 DD51 EE07 FF08 KK01

Claims (6)

【特許請求の範囲】
1. 【請求項１】 奇数段のインバータを縦続接続し、その
   最終段のインバータの出力をインピーダンス素子を介し
   て初段のインバータの入力回路に帰還する縦続接続型イ
   ンバータ回路において、 前記初段のインバータの出力端子及び入力端子間に発生
   する電圧が所定の閾値レベルを超えるとき、前記初段の
   インバータの入力回路に、初段のインバータの論理閾値
   とその入力信号の中心電圧との間のずれを補償する補償
   電流を供給するスイッチング手段を前記初段のインバー
   タの出力端子及び入力端子間に接続したことを特徴とす
   る縦続接続型インバータ回路。
2. 【請求項２】 請求項１に記載の縦続接続型インバータ
   回路において、 前記スイッチング手段にトランジスタを用い、前記トラ
   ンジスタの制御電極を前記初段のインバータの出力端子
   に接続すると共に、当該制御に応じた補償電流を供給す
   る出力電極を前記初段のインバータの入力端子に接続す
   ることを特徴とする縦続接続型インバータ回路。
3. 【請求項３】 請求項１に記載の縦続接続型インバータ
   回路において、 前記スイッチング手段にダイオードを使用し、その一方
   の電極を前記初段のインバータの出力端子に接続すると
   共に、他方の電極を前記第１のインバータの入力端子に
   接続することを特徴とする縦続接続型インバータ回路。
4. 【請求項４】 奇数段のインバータを縦続接続し、前記
   奇数段のインバータの最終段のインバータの出力をイン
   ピーダンス素子を介して初段のインバータの入力回路に
   帰還する縦続接続型インバータ回路において、 前記初段のインバータの出力端子及び入力端子間にイン
   ピーダンス素子を接続し、当該インピーダンス素子に加
   わる電圧に応じた補償電流を前記初段のインバータの入
   力回路に供給することにより、初段のインバータの論理
   閾値とその入力信号の中心電圧との間のずれを補償する
   ことを特徴とする縦続接続型インバータ回路。
5. 【請求項５】 請求項１〜４のいずれかに記載の縦続接
   続型インバータ回路において、 前記最終段のインバータの出力を前記初段のインバータ
   の入力回路に帰還するインピーダンス素子を複数のイン
   ピーダンス素子からなる直列接続回路に変更し、各イン
   ピーダンス素子の接続中点のうち少なくとも一つに、最
   終段のインバータの出力に現れる信号波形のデューティ
   比を制御する制御電圧をインピーダンス素子を介して供
   給することを特徴とする縦続接続型インバータ回路。
6. 【請求項６】 インバータ回路からなる入力段と、クラ
   ンプ機能付き出力バッファからなる出力段とから構成さ
   れるリミティングアンプにおいて、 前記入力段を構成するインバータ回路として、請求項１
   〜５のいずれかに記載の縦続接続型インバータ回路を用
   いることを特徴とするリミティングアンプ。