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JP2001034471A - Ｖｌｉｗ方式プロセッサ - Google Patents

Ｖｌｉｗ方式プロセッサ

Info

Publication number
JP2001034471A
JP2001034471A JP11204908A JP20490899A JP2001034471A JP 2001034471 A JP2001034471 A JP 2001034471A JP 11204908 A JP11204908 A JP 11204908A JP 20490899 A JP20490899 A JP 20490899A JP 2001034471 A JP2001034471 A JP 2001034471A
Authority
JP
Japan
Prior art keywords
instruction
operation instruction
branch
executed
field
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP11204908A
Other languages
English (en)
Inventor
Hironobu Ito
浩伸 伊藤
Hisakazu Sato
尚和 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP11204908A priority Critical patent/JP2001034471A/ja
Priority to US09/484,413 priority patent/US6615339B1/en
Publication of JP2001034471A publication Critical patent/JP2001034471A/ja
Withdrawn legal-status Critical Current

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Abstract

(57)【要約】 【課題】 逐次実行の途中で実行される演算命令への分
岐を許容したＶＬＩＷ方式プロセッサを提供すること。 【解決手段】 ＶＬＩＷ方式プロセッサは、並列実行お
よび逐次実行のいずれかを選択して、命令語中の複数の
演算命令をデコードするための命令デコードユニット８
０と、プログラムカウンタの値を制御し、逐次実行時に
おいて途中で実行される演算命令への分岐を実行する場
合に、途中で実行される演算命令よりも前に実行される
逐次実行時における演算命令を無効演算とするように命
令デコードユニット８０に指示するためのプログラムカ
ウンタ制御部９２とを含む。したがって、逐次実行の途
中で実行される演算命令への分岐が可能となり、命令コ
ードの圧縮効率を向上させることが可能となる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、１つの命令語中に
含まれる複数の命令を並列または逐次実行するＶＬＩＷ
（Very Long Instruction Word）アーキテクチャを
採用したプロセッサ（以下、ＶＬＩＷ方式プロセッサと
呼ぶ）に関し、特に、逐次実行の途中において実行され
る命令への分岐を許容するＶＬＩＷ方式プロセッサに関
する。
【０００２】
【従来の技術】近年、マルチメディア処理や高精細画像
処理などのさまざまな分野で、プロセッサ性能の向上に
対する要求が高まっている。しかし、現在のＬＳＩ（La
rge Scale Integration）製造技術ではデバイスの高
速化にも限度がある。そこで、ＶＬＩＷ方式プロセッサ
が注目を浴びており、盛んに研究、開発されている。
【０００３】ＶＬＩＷ方式プロセッサは、１つの命令語
中に含まれる複数の演算命令を同じサイクルで実行する
ことによって並列度を高め、プロセッサの性能向上を図
っている。しかし、並列に実行することができない演算
については、１つの命令語にエンコードすることができ
ないため、命令語中に無効演算命令（ＮＯＰ（No Oper
ation）命令）が挿入されてコード効率が悪くなること
が知られている。この問題を解決する技術として、特開
平１０−２９２１９９号公報に開示された発明がある。
【０００４】
【発明が解決しようとする課題】しかし、特開平１０−
２９２１９９号公報に開示されたデータ処理装置におい
て、分岐命令のディスプレースメントが示す分岐先アド
レスは命令語毎の境界であり、常に命令語中の最初の演
算命令（命令語境界に整地された命令）であることが必
要とされる。したがって、分岐先の１つ前の演算命令と
分岐先の演算命令とを同じ命令語にエンコードすること
ができず、２つの演算命令の間に無効命令（ＮＯＰ命
令）を埋めて２つの命令語にエンコードしなければなら
ない。このように、従来のデータ処理装置においては、
命令コードの圧縮効率が悪いという問題があった。
【０００５】本発明は、上記問題点を解決するためにな
されたものであり、第１の目的は、逐次実行の途中で実
行される演算命令への分岐を許容したＶＬＩＷ方式プロ
セッサを提供することである。
【０００６】第２の目的は、無効命令の挿入を少なく
し、命令コードの圧縮効率を向上させることが可能なＶ
ＬＩＷ方式プロセッサを提供することである。
【０００７】第３の目的は、例外および割り込み発生時
におけるレーテンシを小さくすることが可能なＶＬＩＷ
方式プロセッサを提供することである。
【０００８】第４の目的は、プログラムのデバッグの効
率を高めることが可能なＶＬＩＷ方式プロセッサを提供
することである。
【０００９】第５の目的は、命令の実行サイクルを短縮
することにより、高速に処理が行えるＶＬＩＷ方式プロ
セッサを提供することである。
【００１０】
【課題を解決するための手段】請求項１に記載のＶＬＩ
Ｗ方式プロセッサは、並列実行および逐次実行のいずれ
かを選択して、命令語中の複数の演算命令をデコードす
るための命令デコード手段と、命令デコード手段による
複数の演算命令のデコード結果に基づいて、複数の演算
命令を実行するための実行手段とを含み、実行手段は、
プログラムカウンタの値を制御し、逐次実行時において
途中で実行される演算命令への分岐を実行する場合に、
途中で実行される演算命令よりも前に実行される逐次実
行時における演算命令を無効演算とするように命令デコ
ード手段に指示するためのプログラムカウンタ制御手段
を含む。
【００１１】プログラムカウンタ制御手段は、逐次実行
時において途中で実行される演算命令への分岐を実行す
る場合に、途中で実行される演算命令よりも前に実行さ
れる逐次実行時における演算命令を無効演算とするよう
に命令デコード手段に指示するので、逐次実行の途中で
実行される演算命令への分岐が可能となり、命令コード
の圧縮効率を向上させることが可能となる。
【００１２】請求項２に記載のＶＬＩＷ方式プロセッサ
は、請求項１記載のＶＬＩＷ方式プロセッサであって、
命令語は、分岐先の演算命令が命令語において何番目に
実行されるかを指定する分岐先演算命令指定フィールド
を含み、プログラムカウンタ制御手段は、分岐先演算命
令指定フィールドの値を保持する演算命令指定レジスタ
を含む。
【００１３】プログラムカウンタ制御手段は、分岐先演
算命令指定フィールドの値を保持する演算命令指定レジ
スタを含むので、逐次実行の途中で実行される演算命令
への分岐であるか否かを判定することが可能となり、命
令コードの圧縮効率を向上させることが可能となる。
【００１４】請求項３に記載のＶＬＩＷ方式プロセッサ
は、請求項２記載のＶＬＩＷ方式プロセッサであって、
命令語はさらに、演算命令の実行順序を指定するフォー
マットフィールドおよび複数の演算命令フィールドを含
み、命令デコード手段は、フォーマットフィールドをデ
コードするフォーマットフィールドデコーダと、命令語
に含まれるフィールドを抽出するためのフィールド抽出
手段と、フィールド抽出手段によって抽出された複数の
演算命令フィールドをデコードする複数の命令デコーダ
と、フォーマットフィールドデコーダによるデコード結
果および演算命令指定レジスタに保持される値に基づい
て、複数の命令デコーダから出力されるデコード結果の
出力を制御するための複数の出力制御手段とを含む。
【００１５】出力制御手段は、フォーマットフィールド
デコーダによるデコード結果および演算命令指定レジス
タに保持される値に基づいて、複数の命令デコーダから
出力されるデコード結果の出力を制御するので、逐次実
行の途中で実行される演算命令へ分岐を行うことが可能
となり、命令コードの圧縮効率を向上させることが可能
となる。
【００１６】請求項４に記載のＶＬＩＷ方式プロセッサ
は、請求項３記載のＶＬＩＷ方式プロセッサであって、
複数の出力制御手段は、演算命令指定レジスタに保持さ
れる値が逐次実行時において途中で実行される演算命令
への分岐を示す場合に、途中で実行される演算命令より
も前に実行される逐次実行時における演算命令を無効演
算として出力する。
【００１７】複数の出力制御手段は、演算命令指定レジ
スタに保持される値が逐次実行時において途中で実行さ
れる演算命令への分岐を示す場合に、途中で実行される
演算命令よりも前に実行される逐次実行時における演算
命令を無効演算として出力するので、逐次実行の途中で
実行される演算命令へ分岐を行うことができ、命令コー
ドの圧縮効率を向上させることが可能となる。
【００１８】請求項５に記載のＶＬＩＷ方式プロセッサ
は、請求項１〜４のいずれかに記載のＶＬＩＷ方式プロ
セッサであって、命令デコード手段は、逐次実行時に実
行された演算命令数を計数するための演算命令計数手段
を含み、プログラムカウンタ制御手段は、例外または割
り込みが発生したときに演算命令計数手段によって計数
された演算命令数に基づいてプログラムカウンタ値を生
成して退避するバックアッププログラムカウンタを含
む。
【００１９】バックアッププログラムカウンタは、例外
または割り込みが発生したときに演算命令計数手段によ
って計数された演算命令数に基づいてプログラムカウン
タ値を生成して退避するので、例外または割り込み発生
時に逐次実行の途中で実行される演算命令のアドレスを
退避でき、例外または割り込みのレーテンシを小さくす
ることが可能となる。
【００２０】請求項６に記載のＶＬＩＷ方式プロセッサ
は、請求項３または４記載のＶＬＩＷ方式プロセッサで
あって、命令デコード手段はさらに、フォーマットフィ
ールドデコーダによるデコード結果および演算命令指定
レジスタに保持される値に基づいて、例外を検出する例
外検出手段を含む。
【００２１】例外検出手段は、フォーマットフィールド
デコーダによるデコード結果および演算命令指定レジス
タに保持される値に基づいて例外を検出するので、プロ
グラムのデバッグの効率を高めることが可能となる。
【００２２】請求項７に記載のＶＬＩＷ方式プロセッサ
は、請求項６記載のＶＬＩＷ方式プロセッサであって、
例外検出手段は、フォーマットフィールドデコーダによ
るデコード結果が並列実行または１演算命令を示し、か
つ演算命令指定レジスタに保持される値が分岐先の演算
命令が当該命令語において２番目以降に実行されること
を示す場合に例外を検出する。
【００２３】例外検出手段は、フォーマットフィールド
デコーダによるデコード結果が並列実行または１演算命
令を示し、かつ演算命令指定レジスタに保持される値が
分岐先の演算命令が当該命令語において２番目以降に実
行されることを示す場合に例外を検出するので、プログ
ラム中のバグで例外を発生させることが可能となり、デ
バッグの効率を高めることが可能となる。
【００２４】請求項８に記載のＶＬＩＷ方式プロセッサ
は、請求項３または４記載のＶＬＩＷ方式プロセッサで
あって、フォーマットフィールドデコーダは、フォーマ
ットフィールドおよび分岐先演算命令指定フィールドに
よって保持される値をデコードして、命令語に含まれる
複数の演算命令の実行順序を決定する。
【００２５】フォーマットフィールドデコーダは、フォ
ーマットフィールドおよび分岐先演算命令指定フィール
ドによって保持される値をデコードして、命令語に含ま
れる複数の演算命令の実行順序を決定するので、命令の
実行サイクルを短縮することにより高速に処理が行える
ようになる。
【００２６】請求項９に記載のＶＬＩＷ方式プロセッサ
は、請求項１〜８のいずれかに記載のＶＬＩＷ方式プロ
セッサであって、命令語は分岐変位が異なる分岐命令を
複数含み、実行手段は複数の分岐変位が異なる分岐命令
に基づいて分岐を実行する。
【００２７】実行手段は、複数の分岐変位が異なる分岐
命令に基づいて分岐を実行するので、これらの分岐命令
を適宜使い分けることによってコードの圧縮効率が悪化
するのを防止することが可能となる。
【００２８】請求項１０に記載のＶＬＩＷ方式プロセッ
サは、命令デコードユニットとメモリユニットと整数演
算ユニットとを含むＶＬＩＷ方式プロセッサであって、
命令語は複数の演算命令フィールドと分岐先演算命令指
定フィールドとフォーマットフィールドとを含み、メモ
リユニットは分岐先演算命令指定フィールドが入力され
る演算命令指定レジスタを含み、命令デコードユニット
は、フォーマットフィールドが入力されるフォーマット
フィールドデコーダと、複数の演算命令フィールドのそ
れぞれが入力される複数の命令デコーダと、フォーマッ
トフィールドデコーダのデコード結果、演算命令指定レ
ジスタの値および命令デコーダのそれぞれのデコード結
果が入力され、かつメモリユニットまたは整数演算ユニ
ットに接続される複数の出力制御部とを含む。
【００２９】出力制御部は、フォーマットフィールドデ
コーダのデコード結果、演算命令指定レジスタの値およ
び命令デコーダのそれぞれのデコード結果が入力され、
かつメモリユニットまたは整数演算ユニットに接続され
るので、逐次実行の途中で実行される演算命令へ分岐を
行うことが可能となり、命令コードの圧縮効率を向上さ
せることが可能となる。
【００３０】
【発明の実施の形態】（実施の形態１）図１は、実施の
形態１のＶＬＩＷ方式プロセッサにおいて使用される命
令フォーマットを説明するための図である。本実施の形
態における命令フォーマットには、図１（ａ）に示す命
令フォーマットおよび図１（ｂ）に示す命令フォーマッ
トの２種類のフォーマットが用意されている。
【００３１】図１（ａ）に示す命令フォーマット１は、
２演算命令の命令フォーマットを示しており、２個のフ
ォーマットフィールド（ＦＭ）１０および１１と、２個
の演算命令フィールド（operation#0，operation#1）１
２および１３と、演算命令フィールド１２および１３の
それぞれに付属する２個の実行条件フィールド１４およ
び１５とを含んでいる。
【００３２】また、図１（ｂ）に示す命令フォーマット
２は、１演算命令の命令フォーマットを示しており、２
個のフォーマットフィールド１０および１１と、３個の
演算命令フィールド（operation#0H，operation#0M，op
eration#0L）１６、１７および１８と、演算命令フィー
ルド１６、１７および１８に付属する実行条件フィール
ド１９とを含んでいる。
【００３３】なお、本実施の形態におけるＶＬＩＷ方式
プロセッサの命令長は８バイト（６４ビット）の固定長
であり、図１（ａ）に示す２演算命令および図１（ｂ）
に示す１演算命令の命令フォーマットは、それぞれ全体
として８バイト長となっている。
【００３４】図１（ａ）に示す命令フォーマット１にお
いて、２個の演算命令フィールド１２および１３は、そ
れぞれが２８ビットの短型フォーマットの演算命令コー
ドを１個ずつ指定する。また、図１（ｂ）に示す命令フ
ォーマット２において、３個の演算命令フィールド１
６，１７および１８は５４ビットの長型フォーマットの
演算命令コードを１個指定する。
【００３５】図２は、図１（ａ）および図１（ｂ）に示
すフォーマットフィールド１０および１１の内容を説明
するための図である。なお、本実施の形態におけるフォ
ーマットフィールド１０および１１はそれぞれ２ビット
で構成され、４種類の状態を示している。図２におい
て、“ＦＭ”はフォーマットフィールド１０および１１
の２ビットを、“1ops”は１演算命令を、“2ops”は２
演算命令を、“1st”はその欄の演算が最初に実行され
るべきことを、“2nd”はその欄の演算が２番目に実行
されるべきことをそれぞれ示している。また、“---”
はその欄の演算が存在しないことを示している。
【００３６】また、フォーマットフィールド１０および
１１は、命令フォーマット１と命令フォーマット２との
区別の他に、２演算命令の演算の順序を指定する。ここ
で、演算の順序の指定とは、図２に示すように２個の演
算を逐次実行する場合の順序を指定する以外に、２個の
演算を並列実行する場合の指定をも含むものとする。逐
次実行とは、命令を１個ずつ逐次的に実行することを意
味しており、先に実行すべき命令の演算結果がその次に
実行すべき命令に反映されることを意味している。
【００３７】たとえば、フォーマットフィールド“Ｆ
Ｍ”の値が“００”である場合、２演算命令であり、演
算命令フィールド１２で指定される“operation#0”と
演算命令フィールド１３で指定される“operation#1”
とが同時に実行されることを示している。この場合、
“operation#0”と“operation#1”とが並列に実行され
るため、相互のオペランドが競合しないことをソフトウ
ェア（たとえば、コンパイラ）が保証する必要がある。
【００３８】また、フォーマットフィールド“ＦＭ”の
値が“０１”である場合、２演算命令であり、演算命令
フィールド１２で指定される“operation#0”がまず実
行され、その後に演算命令フィールド１３で指定される
“operation#1”が実行される。さらには、フォーマッ
トフィールド“ＦＭ”の値が“１０”である場合、２演
算命令であり、演算命令フィールド１３で指定される
“operation#1”がまず実行され、その後に演算命令フ
ィールド１２で指定される“operation#0”が実行され
る。これら“ＦＭ”の値が“０１”または“１０”の場
合、“operation#0”と“operation#1”とが逐次実行さ
れることをハードウェアが保証する必要がある。
【００３９】また、本実施の形態におけるＶＬＩＷ方式
プロセッサにおいては、後述するように逐次実行の途中
に実行されるべき演算命令への分岐が行なわれた場合、
分岐先の命令語中で分岐先の演算命令に先行して実行さ
れるように指定された演算命令を無効化して実行する機
構を有している。その結果、命令語中で分岐先の演算命
令に先行して実行するように指定された演算命令は実行
されず、逐次実行の途中で実行される演算命令への分岐
が正しく実行される。
【００４０】たとえば、“ＦＭ”の値に“０１”が指定
された２演算命令の逐次実行において、後で実行される
べき演算命令である“operation#1”への分岐が実行さ
れた場合、分岐先の演算命令に先行して実行されるよう
に指定された“operation#0”が無効化されて、演算命
令“operation#1”の実行のみが行なわれる。
【００４１】図３は、演算命令コードを詳細に説明する
ための図である。図３（ａ）は、短型の演算命令フォー
マット２０を示しており、演算内容（オペコード）を指
定するフィールド３０と、レジスタ番号を指定する2つ
のフィールド３１および３２と、レジスタ番号または6
ビット長の即値を指定するフィールド３３と、フィーー
ルド３３がレジスタ番号を示すのか即値を示すのかを指
定するフィールド３４とを含む。図３（ａ）に示すよう
に、フィールド３４の値Xが“００”、“０１”または
“１１”である場合は、フィールド３３がレジスタ番号
であることを示しており、フィールド３４の値Xが“１
０”である場合は、フィールド３３が即値であることを
示している。この演算命令フォーマット２０は、レジス
タ間接アドレッシングによるメモリアクセス演算に用い
られる。なお、“Ｒｂ＋＋”および“Ｒｂ−−”は、レ
ジスタ間接アドレッシングの際のアドレッシングモード
を示しており、“Ｒｂ＋＋”はポストインクリメント付
きレジスタ間接モードを、“Ｒｂ−−”はポストデクリ
メント付きレジスタ間接モードを示している。
【００４２】図３（ｂ）は、短型の演算命令フォーマッ
ト２１を示しており、演算内容を指定するフィールド３
０と、レジスタ番号を指定する２つのフィールド３１お
よび３２と、レジスタ番号または6ビット長の即値を指
定するフィールド３３と、フィールド３３がレジスタ番
号を示すのか即値を示すのかを指定するフィールド３５
とを含む。図３（ｂ）に示すように、フィールド３５の
値X’が“０”である場合は、フィールド３３がレジス
タ番号であることを示しており、フィールド３５の値
X’が“１”である場合は、フィールド３３が即値であ
ることを示している。この演算命令フォーマット２１
は、算術演算、論理演算、シフト演算またはビット演算
に用いられる。
【００４３】図３（ｃ）は、短型の演算命令フォーマッ
ト２２を示しており、演算内容を指定するフィールド３
０と、分岐先の命令語のアドレスを直接指定する17ビッ
ト長のディスプレースメントフィールド３６と、分岐先
の演算命令が当該命令語において何番目に実行される命
令であるかを指定する分岐先演算命令指定フィールド３
７とを含む。分岐先演算命令指定フィールド３７が
“０”の場合、分岐先は最初に実行される演算命令であ
ることを示し、分岐先演算命令指定フィールド３７が
“１”の場合、分岐先は2番目に実行される演算命令で
あることを示す。この演算命令フォーマット２２は、デ
ィスプレースメントフィールド３６で指定される分岐変
位が17ビットで指定可能な範囲の分岐命令またはサブル
ーチン分岐命令に用いられる。なお、本実施の形態にお
けるＶＬＩＷ方式プロセッサにおいては、命令長が8バ
イト固定長であるので命令アドレスの下位3ビットは常
に“０”となり、２０（＝１７＋３）ビットのアドレス
空間、すなわち１Ｍバイトまでの分岐変位を指定するこ
とが可能である。
【００４４】図３（ｄ）は、長型の演算命令フォーマッ
ト２３を示しており、演算内容を指定するフィールド３
０と、レジスタ番号を指定する２つのフィールド３１お
よび３２と、２９ビット長の即値（アドレス）を指定す
るフィールド３８と、分岐先の演算命令が逐次実行の途
中に実行されるものか否かを指定する分岐演算命令指定
フィールド３７とを含む。この演算命令フォーマット２
３は、分岐変位が大きい時の分岐命令または絶対アドレ
スへの分岐命令等に使用される。なお、本実施の形態に
おけるＶＬＩＷ方式プロセッサにおいては、命令長が8
バイト固定長であるので命令アドレスの下位3ビットは
常に“０”となり、３２（＝２９＋３）ビットのアドレ
ス空間、すなわち４Ｇバイトまでの分岐変位を指定する
ことが可能である。
【００４５】図３（ｅ）は、長型の演算命令フォーマッ
ト２４を示しており、演算内容を指定するフィールド３
０と、レジスタ番号を指定する２つのフィールド３１お
よび３２と、３２ビット長の即値を指定するフィールド
３９とを含む。この演算命令フォーマット２４は、複雑
な算術演算、大きな即値を用いる算術演算、大きなディ
スプレースメント付きレジスタ間接アドレッシングのメ
モリアクセス等に使用される。
【００４６】図４（ａ）〜図４（ｃ）は、本実施の形態
におけるＶＬＩＷ方式プロセッサにおいて使用されるレ
ジスタ群を説明するための図である。このレジスタ群
は、６４本の３２ビット長の汎用レジスタ（Ｒ０〜Ｒ６
３）４０と、１２本の３２ビット長の制御レジスタ（Ｃ
Ｒ０〜ＣＲ１１）４１と、２本の６４ビット長のアキュ
ムレータ（Ａ０，Ａ１）４２とを含む。汎用レジスタＲ
０（５０）は書込み値が無視され、読み出された場合に
常に“０”を出力するレジスタである。また、汎用レジ
スタＲ６２（５１）は、サブルーチンからの戻りアドレ
スが設定されるリンクレジスタである。また、汎用レジ
スタＲ６３（５２）は、スタックポインタであり、ユー
ザ用スタックポインタ（ＳＰＵ）と割り込み処理用スタ
ックポインタ（ＳＰＩ）とがモードによって切り替わ
る。また、制御レジスタ４１は、プログラムカウンタ
（ＰＣ）５３、プロセッサステータスワード（ＰＳＷ）
５４および各種の専用レジスタを含む。
【００４７】図５は、プロセッサステータスワード（Ｐ
ＳＷ）５４を詳細に説明するための図である。ＰＳＷ５
４の上位１６ビットには、スタックポインタを切り替え
るためのＳＭフィールド６１、ソフトウェアデバッガト
ラップ（ＳＤＢＴ）の検出を示すＥＡフィールド６２、
ＳＤＢＴの許可を指定するＤＢフィールド６３、割り込
みの許可を指定するＩＥフィールド６４、リピート動作
の許可を指定するＲＰフィールド６５およびモジュロア
ドレッシングの許可を指定するＭＤフィールド６６が割
り付けられている。
【００４８】また、ＰＳＷ５４の下位１６ビットには、
フラグフィールドが割り付けられている。フラグフィー
ルド７０には、８個のフラグが割り付けられており、そ
の中のＦ０フラグ７１およびＦ１フラグ７２は演算の有
効／無効を指定する。その他の各フラグの値は、比較結
果や算術演算の結果に応じて変化する。制御レジスタア
クセス命令によってこのＰＳＷ５４の値を参照したり、
変更することが可能である。
【００４９】図６は、本実施の形態におけるＶＬＩＷ方
式プロセッサの概略構成を示すブロック図である。この
ＶＬＩＷ方式プロセッサは、６４ビット幅の命令コード
が格納される命令ＲＡＭ（Random Access Memory）８
１と、命令ＲＡＭ８１から６４ビット幅のＩＤバスを介
して入力した命令コードをデコードする命令デコードユ
ニット８０と、命令語のフェッチ時やオペランドの読み
出し時等におけるアドレスの計算を行うメモリユニット
８２と、論理演算やシフト演算を行う整数演算ユニット
８３と、３２ビット×６４ワードの汎用レジスタ８４
と、データが格納されるデータＲＡＭ８５と、命令デコ
ードユニット８０によるデコード結果およびＰＳＷ５４
の内容にしたがってメモリユニット８２および整数演算
ユニット８３を制御する制御回路９０とを含む。
【００５０】命令デコードユニット８０は、命令コード
をデコードする命令デコーダ８６および８７を含む。命
令デコードユニット８０は、命令デコーダ８６および８
７のデコード結果およびメモリユニット８２から出力さ
れる分岐先演算命令指定信号９９に基づいて制御信号８
８および８９を作成して制御回路９０へ出力する。な
お、分岐先演算命令指定信号９９の詳細については後述
する。
【００５１】制御回路９０はＰＳＷ５４を含んでおり、
命令デコードユニット８０のデコード結果およびＰＳＷ
５４の内容に従ってメモリユニット８２および整数演算
ユニット８３を制御する。
【００５２】メモリユニット８２は、プログラムカウン
タ（ＰＣ）値を算出して出力するＰＣ制御部９２と、命
令ＲＡＭ８１およびデータＲＡＭ８５を制御するメモリ
制御部９１と、シフタ９３と、ＡＬＵ（Arithmetic Lo
gic Unit）９４とを含む。ＰＣ制御部９２は、分岐命
令以外の命令を実行する場合には命令の実行毎にＰＣ値
に“８”を加算し、分岐命令を実行する場合には分岐変
位をＰＣ値に加算したり、演算で指定されたアドレッシ
ングモードに応じた計算を行って分岐先命令に対応する
ＰＣ値を算出する。
【００５３】メモリ制御部９１は、ＰＣ制御部９２が算
出したＰＣ値を３２ビット幅のＩＡバスを介して命令Ｒ
ＡＭ８１へ出力して命令ＲＡＭ８１から命令コードを出
力させる。また、メモリ制御部９１は、３２ビット幅の
ＤＡバスを介してデータＲＡＭ８５へアドレスを出力
し、６４ビット幅のＤＤバスを介して命令実行に必要な
データをアクセスする。
【００５４】ＡＬＵ９４は、３２ビット幅のＳ１バス、
Ｓ２バスおよびＳ３バスを介して汎用レジスタ８４から
出力された最大３ワードのデータを用いて算術論理演算
を行い、演算結果を３２ビット幅のＤ１バスを介して汎
用レジスタ８４へ出力する。また、シフタ９３は、Ｓ１
バス、Ｓ２バスおよびＳ３バスを介して入力したデータ
を用いてシフト演算を行い、演算結果をＤ１バスを介し
て汎用レジスタ８４へ出力する。
【００５５】整数演算ユニット８３は、乗算器９５と、
ＡＬＵ９６と、シフタ９７と、２つの６４ビットアキュ
ムレータ９８とを含む。乗算器９５は、３２ビット幅の
Ｓ４バス、Ｓ５バスおよびＳ６バスを介して汎用レジス
タ８４から転送された最大３ワードのデータを用いて乗
算を行い、演算結果を３２ビット幅のＤ２バスおよびＤ
３バスを介して汎用レジスタ８４へ出力する。
【００５６】ＡＬＵ９６は、Ｓ４バス、Ｓ５バスおよび
Ｓ６バスを介して汎用レジスタ８４から転送された最大
３ワードのデータを用いて算術論理演算を行い、演算結
果をＤ３バスを介して汎用レジスタ８４へ出力する。ま
た、シフタ９７は、Ｓ４バス、Ｓ５バスおよびＳ６バス
を介して汎用レジスタ８４から転送されたデータを用い
てシフト演算を行い、演算結果をＤ３バスを介して汎用
レジスタ８４へ出力する。また、アキュムレータ９８
は、乗算器９５による乗算結果を累積加算または累積減
算して保持する。
【００５７】図７は、命令デコードユニット８０をさら
に詳細に説明するための図である。命令デコードユニッ
ト８０は、演算命令フィールドを抽出するフィールド抽
出部１００と、フォーマットフィールドをデコードする
ＦＭデコーダ１０１と、フィールド抽出部１００によっ
て抽出された演算命令フィールドをデコードする命令デ
コーダ８６および８７と、制御回路９０へ出力される制
御信号を生成して出力する出力制御部１０２および１０
３とを含む。
【００５８】フィールド抽出部１００は、ＩＤバスを介
して入力した６４ビット幅の命令コードから、演算命令
フィールド１２および１３、または演算命令フィールド
１６、１７および１８を抽出して命令デコーダ８６およ
び８７へ出力する。フィールド抽出部１００は、命令語
デコードの第１サイクルで必ず演算命令フィールド１２
または演算命令フィールド１６、１７および１８を命令
デコーダ８６へ出力し、演算命令フィールド１３を命令
デコーダ８７へ出力する。また、ＦＭデコーダ１０１に
よるデコード結果が逐次実行である場合、命令語デコー
ドの第１サイクルにおいて、図示しないデコーダによっ
て２番目に実行される演算命令フィールドがどちらの命
令デコーダで処理すべき演算命令であるかが判定され
る。
【００５９】フィールド抽出部１００は、命令語デコー
ドの第２サイクルにおいて、上記図示しないデコーダに
よる判定結果に基づいて２番目に実行される演算命令を
命令デコーダ８６または８７へ出力する。フィールド抽
出部１００は、この２番目に実行される演算命令がどち
らの実行ユニット（メモリユニット８２および整数演算
ユニット８３）でも実行可能な場合には、命令デコーダ
８６へ出力する。たとえば、“ＦＭ”の値が“１０”の
逐次実行の場合であり、演算命令フィールド１２および
１３によって共に整数演算ユニット８３でのみ実行可能
な演算命令が指定されている場合のフィールド抽出部１
００の動作を以下に説明する。
【００６０】命令語デコードの第１サイクルにおいて、
演算命令フィールド１３が命令デコーダ８７へ出力され
てデコードされ、演算命令フィールド１２が図示しない
デコーダへ出力されてデコードされる。命令語デコード
の第２サイクルにおいて、上記図示しないデコーダの判
定結果に基づいて、演算命令フィールド１２が命令デコ
ーダ８７へ出力される。このとき、第１サイクルで演算
命令フィールド１２が、第２サイクルで演算命令フィー
ルド１３が命令デコーダ８６へも出力されている。しか
し、後述するように出力制御部１０２および１０３の処
理により、逐次実行の各サイクルで演算命令を実行しな
い方の実行ユニット（メモリユニット８２）に対応した
命令デコーダ８６のデコード結果が無視される。
【００６１】命令デコーダ８６は、メモリユニット８２
と対応しており、フィールド抽出部１００が抽出した短
型の演算命令フォーマットまたは長型の演算命令フォー
マットの演算命令コードをデコードする。また、命令デ
コーダ８７は、整数演算ユニット８３と対応しており、
フィールド抽出部１００が抽出した短型の演算命令フォ
ーマットの演算命令コードをデコードする。
【００６２】出力制御部１０２は、命令デコーダ８６の
デコード結果、ＦＭデコーダ１０１のデコード結果およ
びメモリユニット８２から出力される分岐先演算命令指
定信号９９に基づいて、分岐演算、現在のＰＣ値に
“８”を加算する非分岐演算および無効演算のうちのい
ずれか１つを行うように指示する制御信号と、整数演算
および無効演算のいずれかを行うように指示する制御信
号と、メモリアクセス演算および無効演算のいずれかを
行うように指示する制御信号とを制御回路９０へ出力す
る。また、出力制御部１０３は、命令デコーダ８７のデ
コード結果、ＦＭデコーダ１０１のデコード結果および
メモリユニット８２から出力される分岐先演算命令指定
信号９９に基づいて、整数演算および無効演算のいずれ
かを行うように指示する制御信号を制御回路９０へ出力
する。
【００６３】出力制御部１０２および１０３はそれぞ
れ、ＦＭデコーダ１０１のデコード結果に基づいて上記
制御信号の出力タイミングを制御する。出力制御部１０
２および１０３はそれぞれ、２演算命令の並列実行また
は１演算命令の場合には、命令デコーダ８６および８７
のデコード結果を１サイクルで制御信号８８および８９
に出力する。ただし、１演算命令の場合には、出力制御
部１０３は無効演算を指示する制御信号８９を出力す
る。
【００６４】また、２演算命令の逐次実行の場合には、
出力制御部１０２および１０３はそれぞれ、命令デコー
ダ８６および８７のデコード結果を２サイクルに分けて
出力する。すなわち、１サイクル目には、最初に実行さ
れる演算命令フィールドをデコードした命令デコーダ８
６または８７に対応する出力制御部１０２または１０３
が、そのデコード結果を制御信号８８または８９へ出力
する。また、２サイクル目には、２番目に実行される演
算命令フィールドをデコードした命令デコーダ８６また
は８７に対応する出力制御部１０２または１０３が、そ
のデコード結果を制御信号８６または８７へ出力する。
【００６５】各サイクルにおいて、そのサイクルで実行
されない演算命令フィールドをデコードした命令デコー
ダ８６または８７に対応する出力制御部１０２または１
０３は、デコード結果を無視して無効演算を指示する制
御信号を出力する。２演算命令の逐次実行において、Ｆ
Ｍデコーダ１０１がフォーマットフィールドをデコード
して、１サイクル目に実行される演算命令フィールドを
いずれの命令デコーダでデコードするかを決定して指示
する。また、上述した図示しないデコーダが２サイクル
目に実行される演算命令フィールドをプリデコードし
て、２サイクル目に実行される演算命令フィールドをい
ずれの命令デコーダでデコードするかを決定して指示す
る。
【００６６】たとえば、命令デコーダ８６および８７
が、フォーマットフィールド１０および１１が“０１”
であり、演算命令フィールド１２にメモリユニット８２
におけるメモリアクセス演算が指定され、演算命令フィ
ールド１３に整数演算ユニット８３における整数演算が
指定された命令語をデコードする場合について説明す
る。フィールド抽出部１００は各フィールドを抽出し、
フォーマットフィールド１０および１１をＦＭデコーダ
１０１へ出力し、演算命令フィールド１２を命令デコー
ダ８６へ出力し、演算命令フィールド１３を命令デコー
ダ８７へ出力する。
【００６７】ＦＭデコーダ１０１によるデコード結果が
２演算命令の逐次実行を示しているため、出力制御部１
０２および１０３は２サイクルに分けて処理を行う。ま
た、ＦＭデコーダ１０１によるデコード結果が１サイク
ル目に演算命令フィールド１２を実行し、２サイクル目
に演算命令フィールド１３を実行することを示してい
る。したがって、１サイクル目に命令デコーダ８６が演
算命令フィールド１２をデコードし、出力制御部１０２
がそのデコード結果を制御信号８８に出力し、出力制御
部１０３が無効演算を示す制御信号８９を出力する。ま
た、２サイクル目に命令デコーダ８７が演算命令フィー
ルド１３をデコードし、出力制御部１０３がそのデコー
ド結果を制御信号８９に出力し、出力制御部１０２が無
効演算を示す制御信号８８を出力する。
【００６８】また、出力制御部１０２および１０３は、
メモリユニット８２から出力される分岐先演算命令指定
信号９９にしたがって、逐次実行の場合に出力する制御
信号８８および８９の内容を制御する。分岐先演算命令
指定信号９９が“１”の場合、すなわち逐次実行におい
て２番目に実行される演算命令に対する分岐が実行され
た場合、出力制御部１０２または１０３は分岐先の演算
命令に先行して実行される演算命令（逐次実行において
１番目に実行される演算命令）のデコード結果を無視し
て、無効演算を示す制御信号８８または８９を出力す
る。
【００６９】たとえば、フォーマットフィールド１０お
よび１１が“０１”であり、演算命令フィールド１２に
メモリユニット８２におけるメモリアクセス演算が指定
され、演算命令フィールド１３に整数演算ユニット８３
における整数演算が指定された命令語中の整数演算に対
する分岐命令が実行された場合について説明する。命令
語自体は上述したものと同じであるが、分岐先演算命令
指定信号９９が“１”となっているため、出力制御部１
０２は１サイクル目において、命令デコーダ８６から出
力される演算命令フィールド１２（分岐先の演算命令で
ある整数演算に先行して実行されるメモリアクセス演
算）のデコード結果を無視し、無効演算を示す制御信号
８８を出力する。また、出力制御部１０３は２サイクル
目においては通常の処理、すなわち命令デコーダ８７か
ら出力される演算命令フィールド１３（分岐先の演算命
令である整数演算）のデコード結果を制御信号８９に出
力する。その結果、分岐先の命令語中で実行される演算
命令は整数演算命令のみとなり、整数演算命令に正しく
分岐することになる。
【００７０】出力制御部１０２および１０３から出力さ
れる制御信号８８および８９は、制御回路９０へ入力さ
れる。制御回路９０は、出力制御部１０２から出力され
る制御信号８８に従い、メモリユニット８２内のメモリ
制御部９１、ＰＣ制御部９２、シフタ９３およびＡＬＵ
９４を制御して整数演算およびメモリアクセス演算を実
行する。また、制御回路９０は、出力制御部１０３から
出力される制御信号８９に従い、整数演算ユニット８３
内の乗算器９５、ＡＬＵ９６およびシフタ９７を制御し
て整数演算を実行する。
【００７１】ＦＭデコーダ１０１のデコード結果の一部
は、メモリユニット８２のメモリ制御部９１にも出力さ
れる。メモリ制御部９１は、ＦＭデコーダ１０１のデコ
ード結果に基づいて、演算命令の並列実行および逐次実
行を判別し、次の命令コードのフェッチのタイミングを
制御する。たとえば、ＦＭデコーダ１０１のデコード結
果が２つの演算命令の逐次実行を示すものであれば、メ
モリ制御部９１はＩＤバスに出力される次の命令コード
を２クロックサイクルの間保持し、その間に上述したよ
うに出力制御部１０２および１０３が制御される。この
ようにして、出力制御部１０２および１０３は、クロッ
クサイクル毎に演算命令フィールドが有効か否かを判定
し、有効な場合には命令デコーダから出力されるデコー
ド結果を制御信号に出力し、無効である場合には無効演
算を示す制御信号を出力する。
【００７２】図８は、ＰＣ制御部９２の概略構成を示す
ブロック図である。ＰＣ制御部９２は、命令アドレス
（ＩＡ）レジスタ１１０と、実行中の命令のＰＣ値を保
持する実行ステージＰＣ（ＥＰＣ）１１３と、次に実行
する命令のＰＣ値を保持する次命令ＰＣ（ＮＰＣ）１１
４と、ＰＣ値をバックアップするバックアップＰＣ（Ｂ
ＰＣ）１１８と、分岐先のアドレスを生成する分岐先ア
ドレス生成回路１１９と、分岐先演算命令制御信号９９
を出力する演算命令指定レジスタ１２０と、分岐先演算
命令指定フィールド３７の値を保持するレジスタ１２２
と、インクリメンタ１１２および１１６と、ラッチ１１
１，１１５，１１７および１２１とを含む。
【００７３】ＩＡレジスタ１１０は、次にフェッチする
命令語のアドレスを保持し、ＩＡバスを介して命令ＲＡ
Ｍ８１へ出力する。引き続き後続の命令語をフェッチす
る場合には、ラッチ１１１によって保持されるＩＡレジ
スタ１１０のアドレス値がインクリメンタ１１２によっ
て“８”だけインクリメントされ、ＩＡレジスタ１１０
に書き戻される。分岐命令によってシーケンスが切り替
わる場合には、ＩＡレジスタ１１０はＪＡバスを介して
転送される分岐先アドレスを取り込む。
【００７４】ＮＰＣ１１４は、次に実行する命令のＰＣ
値を保持する。ＮＰＣ１１４は、実行段階で分岐が起こ
った場合にＪＡバスを介して分岐先アドレスを取り込
む。それ以外の場合には、ラッチ１１５によって保持さ
れるＮＰＣ１１４のアドレス値がインクリメンタ１１６
によって“８”だけインクリメントされ、ＮＰＣ１１４
に書き戻される。
【００７５】ＥＰＣ１１３は、次の命令が実行状態に入
る場合に、ラッチ１１５によって保持されるＮＰＣ１１
４のアドレス値を取り込んで、実行中の命令のＰＣ値と
して保持する。
【００７６】サブルーチン分岐命令の場合には、ラッチ
１１５に保持されるアドレス値が戻り先アドレスとして
Ｄ１バスに出力され、汎用レジスタ８４中のリンクレジ
スタＲ６２に書込まれる。また、ＢＰＣ１１８は制御レ
ジスタ４１のＣＲ２（５５）に対応し、例外や割り込み
等が検出された場合にラッチ１１７に保持されるＥＰＣ
１１３のアドレス値がＢＰＣ１１８へ転送される。ま
た、ＢＰＣ１１８は、Ｄ１バスのアドレス値を入力する
入力ポートとＳ３バスへアドレス値を出力する出力ポー
トとを有しており、汎用レジスタ８４を用いてＢＰＣ１
１８のアドレス値の退避および復帰を行うことができ
る。
【００７７】分岐先アドレス生成回路１１９は、実行段
階で分岐が起こった場合には、分岐命令で指定されたア
ドレッシングモードに応じて２つの入力を組み合わせて
分岐先アドレスの計算を行ってＪＡバスへ出力する。分
岐先アドレス生成回路１１９の２系統の入力のうち、一
方にはＥＰＣ１１３が保持するアドレス値またはＢＰＣ
１１８が保持するアドレス値の上位２９ビット、または
“０”が入力される。もう一方の入力には、汎用レジス
タ８４から読み出されたレジスタ値の上位２９ビット、
命令デコードユニット８０内のフィールド抽出部１００
によって抽出された演算命令フォーマット２２（図３
（ｃ）を参照）のディスプレースメント３６、演算命令
フォーマット２３（図３（ｄ）を参照）のフィールド３
８および“０”のうちいずれかが入力される。
【００７８】分岐先アドレス生成回路１１９は、演算命
令フォーマット２３のフィールド３８の値、汎用レジス
タ８４から読み出されたレジスタ値の上位２９ビット、
ＥＰＣ１１３の上位２９ビットおよびＢＰＣ１１８の上
位２９ビットに対して、下位３ビットに“０”を拡張し
てから分岐先アドレスの計算に用いる。また、分岐先ア
ドレス生成回路１１９は、演算命令フォーマット２２の
ディスプレースメント３６に対して、下位３ビットに
“０”を拡張し、上位１２ビットに符号拡張またはゼロ
拡張してから分岐先アドレスの計算に用いる。
【００７９】レジスタ１２２は、命令デコードユニット
８０のフィールド抽出部１００が分岐命令の演算命令コ
ードから抽出した分岐先演算命令指定フィールド３７の
値を取り込み保持する。
【００８０】演算命令指定レジスタ１２０は、実行段階
で分岐が起こった場合にはラッチ１２１に保持されたレ
ジスタ１２２の値、あるいはその分岐先がレジスタ間接
アドレッシングで指定されている場合には、汎用レジス
タ８４から読み出したレジスタ値の最上位から３０ビッ
ト目の値を取り込み、分岐先演算命令制御信号９９とし
て命令デコードユニット８０へ出力する。また、演算命
令指定レジスタ１２０は、実行段階で分岐が起こらなか
った場合または分岐命令以外の演算命令が実行された場
合には“０”を取り込み、分岐先演算命令制御信号９９
として命令デコードユニット８０へ出力する。
【００８１】本実施の形態においては、命令長が８バイ
トの固定長であり、１つまたは２つの演算命令を含んだ
命令語を実行するＶＬＩＷ方式プロセッサについて説明
したが、たとえば命令長が１６バイトの固定長であり、
４つの演算命令を含んだ命令語を実行するＶＬＩＷ方式
プロセッサにおいても分岐命令中の分岐先演算命令指定
フィールド３７を２ビットにすることによって適用可能
である。このように、分岐先演算命令指定フィールド３
７のビット幅を変更することによって、命令語に含まれ
る演算命令の数がいかなるＶＬＩＷ方式プロセッサであ
っても適用することができる。
【００８２】以上説明したように、本実施の形態におけ
るＶＬＩＷ方式プロセッサによれば、命令語中のいずれ
の演算命令への分岐であっても正しく実行することがで
き、複数の演算命令を１つのＶＬＩＷ命令にエンコード
する際に分岐先として指定する演算命令を命令語境界に
整地する必要がなくなる。したがって、演算命令の整地
に必要であった無駄な無効命令（ＮＯＰ命令）を命令コ
ードに挿入する必要がなくなり、命令コードの圧縮効率
を上げることが可能となった。 （実施の形態２)上述した実施の形態１におけるＶＬＩ
Ｗ方式プロセッサにおいて、ＰＣ制御部９２内のＮＰＣ
１１４およびＥＰＣ１１３が保持するＰＣ値は、常に命
令語境界のアドレスである。すなわち、逐次実行におい
て２番目以降に実行される演算命令を実行している場合
であっても、ＮＰＣ１１４およびＥＰＣ１１３が保持し
ているＰＣ値は１番目の演算命令を実行している時のＰ
Ｃ値と同じである。
【００８３】しかし、逐次実行の途中で例外または割り
込み（ＥＩＴ）が検出された場合、たとえば２番目の演
算命令が実行されている最中にＥＩＴが検出された場合
であってもＢＰＣ１１８に退避されるＰＣ値は１番目の
演算命令のＰＣ値となる。したがって、ＥＩＴからの復
帰時に再度１番目の演算命令が実行されることとなり、
命令シーケンスに異常が発生する。そのため、従来では
逐次実行時のＥＩＴ検出を逐次実行の最初のサイクルに
制限している。すなわち、逐次実行の途中でＥＩＴが発
生した場合であっても、次の命令語の実行までそのＥＩ
Ｔ検出が待たされることになり、ＥＩＴのレーテンシが
大きくなる。本発明の実施の形態２におけるＶＬＩＷ方
式プロセッサは、この問題点を解決するものである。
【００８４】本発明の実施の形態２におけるＶＬＩＷ方
式プロセッサは、実施の形態１におけるＶＬＩＷ方式プ
ロセッサの命令デコードユニットおよびＰＣ制御部の構
成が異なる点のみが異なる。したがって、重複する構成
および機能の詳細な説明は繰返さない。なお、本実施の
形態における命令デコードユニットおよびＰＣ制御部の
参照符号をそれぞれ８０ａおよび９２ａとして説明す
る。
【００８５】図９は、本実施の形態におけるＶＬＩＷ方
式プロセッサの命令デコードユニット８０ａの概略構成
を説明するためのブロック図である。この命令デコード
ユニット８０ａは、図７に示す命令デコードユニット８
０と比較して、演算命令計数部１３０が付加された点の
みが異なる。したがって、重複する構成および機能の詳
細な説明は繰返さない。
【００８６】演算命令計数部１３０は、ＦＭデコーダ１
０１のデコード結果が逐次実行の場合には、逐次実行中
に実行した演算命令の数をカウントする。演算命令計数
部１３０は、新たな命令がフェッチされる度にカウント
値を“０”にリセットする。そして、演算命令計数部１
３０は、ＦＭデコーダ１０１のデコード結果が逐次実行
の場合にのみ、演算命令をデコードする毎に“１”だけ
インクリメントする。演算命令計数部１３０によって計
数された値は、メモリユニット８２へ出力されて例外処
理時のＰＣ値の退避復帰に用いられる。
【００８７】図１０は、本実施の形態におけるＶＬＩＷ
方式プロセッサのＰＣ制御部９２ａの概略構成を説明す
るためのブロック図である。このＰＣ制御部９２ａは、
図８に示すＰＣ制御部９２と比較して、演算命令計数部
１３０によって計数された値が保持される演算命令数レ
ジスタ１３５およびラッチ１３６が付加された点と、演
算命令指定レジスタ１２０への入力選択経路にＢＰＣ１
１８の最上位から３０ビット目の値を取り込む経路が追
加された点のみが異なる。したがって、重複する構成お
よび機能の詳細な説明は繰返さない。
【００８８】演算命令数レジスタ１３５は、演算命令計
数部１３０によって計数された値を取り込み、逐次実行
において現在実行中の演算命令が何番目の命令であるか
の情報をＢＰＣ１１８へ出力する。ＢＰＣ１１８は、制
御レジスタ４１のＣＲ２（５５）に対応しており、例外
や割り込み（ＥＩＴ）が検出された場合、ＢＰＣ１１８
の上位２９ビットにラッチ１１７によって保持されるＥ
ＰＣ１１３の上位２９ビットが取り込まれ、ＢＰＣ１１
８の最上位から３０ビット目にラッチ１３６によって保
持される演算命令数レジスタ１３５の値が取り込まれ
る。また、ＢＰＣの下位２ビットは常に“０”となる。
このように、ＢＰＣ１１８は、ＥＩＴが検出された時に
実行中であった演算命令のアドレスを保持することが可
能になる。ＥＩＴからの復帰の際には、ＢＰＣ１１８の
上位２９ビットの値が分岐先アドレス生成回路１１９を
介してＩＡ１１０およびＮＰＣ１１４に送られ、ＢＰＣ
１１８の最上位から３０ビット目の値が演算命令指定レ
ジスタ１２０に取り込まれる。
【００８９】また、ＢＰＣ１１８は、Ｄ１バスを介して
アドレス値を入力する入力ポートとＳ３バスを介してア
ドレス値を出力する出力ポートとを有しており、必要に
応じて汎用レジスタとの間でＢＰＣ値の退避復帰を行
う。
【００９０】また、本実施の形態におけるＶＬＩＷ方式
プロセッサにおいて、サブルーチン分岐命令が実行され
た場合に、戻り先としてＤ１バスの上位２９ビットにラ
ッチ１１５に保持されるＰＣ値の上位２９ビットが出力
され、Ｄ１バスの最上位から３０ビット目に演算命令計
数部１３０によって保持される値が出力されて汎用レジ
スタ８４中のリンクレジスタＲ６２に書き込まれる。そ
の結果、逐次実行の途中においてサブルーチン分岐命令
を実行することが可能となり、命令コードの圧縮効率を
向上させることが可能となる。
【００９１】なお、本実施の形態においては、命令長が
８バイトの固定長であり、１つまたは２つの演算命令を
含んだ命令語を実行するＶＬＩＷ方式プロセッサについ
て説明したが、それ以外の構成、たとえば命令長が４バ
イトの固定長であり、１つまたは２つの演算命令を含ん
だＶＬＩＷ方式プロセッサにおいても本実施の形態を適
用することが可能である。すなわち、ＢＰＣ１１８の上
位３０ビットにＥＰＣ１１３の上位３０ビットが取り込
まれ、ＢＰＣ１１８の最上位から３１ビット目に演算命
令数レジスタ１３５の値が取り込まれるようにすれば、
本実施の形態を適用することが可能となる。
【００９２】以上説明したように、本実施の形態におけ
るＶＬＩＷ方式プロセッサによれば、ＢＰＣ１１８が演
算命令毎のアドレスを保持するので、逐次実行の途中で
あってもＥＩＴを受け付けることが可能となり、ＥＩＴ
のレーテンシを小さくすることが可能となる。また、演
算命令毎のアドレスをリンクレジスタに書き込むことが
できるため、逐次実行途中においてサブルーチン分岐命
令を実行することが可能となり、命令コードの圧縮効率
を向上させることが可能となる。 （実施の形態３）上述した実施の形態１におけるＶＬＩ
Ｗ方式プロセッサにおいて、命令語に含まれる２つの短
型演算命令の間にデータの干渉や演算器の競合という問
題がない場合、その２つの演算命令を並列実行すること
が可能である。さらに、その２つの演算命令が２つの演
算ユニット（メモリユニット８２および整数演算ユニッ
ト８３）のいずれにおいても実行可能であれば、２つの
演算命令を演算命令フィールド１２および１３のいずれ
にも配置することが可能である。
【００９３】しかし、２つの演算命令のうち一方の演算
命令が分岐先に指定されている場合に、その２つの演算
命令の間には実行順序の制限が加わるため並列実行が行
えなくなる。すなわち、最初に実行すべき演算命令が分
岐先に指定されており、その演算命令が演算命令フィー
ルド１３に配置された場合、演算命令単位で分岐が可能
な分岐命令によって演算命令フィールド１３の演算命令
への分岐が実行されると、演算命令フィールド１２に配
置された２番目に実行されるべき演算命令が実行されな
くなり、命令シーケンスに異常が発生する。そのため、
分岐命令の分岐先として指定された演算命令は、無効演
算を除いて必ず逐次実行されなければならない。すなわ
ち、並列実行が指定された命令語において、演算命令フ
ィールド１３に配置された演算命令に対する分岐が実行
されてはならない。
【００９４】しかし、プログラム作成時のミス等によっ
て分岐先の指定を誤り、並列実行が指定された命令語に
おいて演算命令フィールド１３の演算命令に対して分岐
命令を実行したり、１演算命令に対して存在しない演算
命令フィールド１３を指定した分岐命令を実行する場合
がある。本発明の実施の形態３におけるＶＬＩＷ方式プ
ロセッサは、この問題点を解決するものである。
【００９５】本発明の実施の形態３におけるＶＬＩＷ方
式プロセッサは、実施の形態１におけるＶＬＩＷ方式プ
ロセッサの命令デコードユニットの構成が異なる点のみ
が異なる。したがって、重複する構成および機能の詳細
な説明は繰返さない。なお、本実施の形態における命令
デコードユニットの参照符号を８０ｂとして説明する。
【００９６】図１１は、本実施の形態におけるＶＬＩＷ
方式プロセッサの命令デコードユニット８０ｂの概略構
成を説明するためのブロック図である。この命令デコー
ドユニット８０ｂは、図７に示す命令デコードユニット
８０と比較して、例外検出回路１３８が付加された点の
みが異なる。したがって、重複する構成および機能の詳
細な説明は繰返さない。
【００９７】例外検出回路１３８は、ＦＭデコーダ１０
１によるデコード結果と分岐先演算命令指定信号９９と
を入力し、ＦＭデコーダ１０１の出力が“００”（並列
実行）または“１１”（１演算命令）であり、かつ分岐
先演算命令指定信号９９の値が“１”の場合に例外を発
生させる。
【００９８】なお、本実施の形態においては、命令長が
８バイトの固定長であり、１つまたは２つの演算命令を
含んだ命令語を実行するＶＬＩＷ方式プロセッサについ
て説明したが、それ以外の構成、たとえば命令長が１６
バイトの固定長であり、命令語に４つの演算命令を含ん
だＶＬＩＷ方式プロセッサにおいても本実施の形態を適
用することが可能である。すなわち、分岐先演算命令指
定フィールド３７を２ビットにし、それに応じて例外検
出回路の構成を変更することによって、本実施の形態を
適用することが可能となる。
【００９９】以上説明したように、本実施の形態におけ
るＶＬＩＷ方式プロセッサによれば、並列実行が指定さ
れた命令語において演算命令フィールド１３の演算命令
に対して分岐命令を実行したり、１演算命令に対して存
在しない演算命令フィールド１３を指定した分岐命令を
実行した場合に、例外を発生させるようにしたので、プ
ログラマがプログラムのシーケンスを中断させてプログ
ラムのデバッグを実行することが可能となり、ソフトウ
ェア開発を容易にすることが可能となる。 （実施の形態４）上述した実施の形態１におけるＶＬＩ
Ｗ方式プロセッサにおいて、逐次実行で２番目以降に実
行されるべき演算命令への分岐が実行された場合、１番
目に実行されるべき演算命令が内部的に無効演算に変換
されて分岐先の演算命令との逐次実行が行なわれる。し
かし、分岐先の命令語の実行に２サイクルを要すること
になり、実行時間が遅くなるという問題がある。本発明
の実施の形態４におけるＶＬＩＷ方式プロセッサは、こ
の問題点を解決するものである。
【０１００】本発明の実施の形態４におけるＶＬＩＷ方
式プロセッサは、実施の形態１におけるＶＬＩＷ方式プ
ロセッサの命令デコードユニットの構成が異なる点のみ
が異なる。したがって、重複する構成および機能の詳細
な説明は繰返さない。なお、本実施の形態における命令
デコードユニットの参照符号を８０ｃとして説明する。
【０１０１】図１２は、本実施の形態におけるＶＬＩＷ
方式プロセッサの命令デコードユニット８０ｃの概略構
成を説明するためのブロック図である。この命令デコー
ドユニット８０ｃは、図７に示す命令デコードユニット
８０と比較して、ＦＭデコーダ１４０に分岐先演算命令
指定信号９９が入力され、ＦＭデコーダの機能が異なる
点のみが異なる。したがって、重複する構成および機能
の詳細な説明は繰返さない。なお、本実施の形態におけ
るＦＭデコーダの参照符号を１４０として説明する。
【０１０２】ＦＭデコーダ１４０は、フォーマットフィ
ールド１０および１１の値と分岐先演算命令指定信号９
９の値とをデコードし、図１（ａ）に示す２演算命令の
演算命令フォーマット１と図１（ｂ）に示す１演算命令
の演算命令フォーマット２との区別の他、演算命令の実
行順序を指定する。
【０１０３】図１３は、ＦＭデコーダ１４０のデコード
結果に対する処理内容を説明するための図である。ＦＭ
デコーダ１４０は、２ビットのフォーマットフィールド
１０および１１と、１ビットの分岐先演算命令指定信号
９９とを合わせた３ビットをデコードして８種類のデコ
ード結果を出力する。図１３において、“ＦＭ”はフォ
ーマットフィールド１０および１１の２ビットを、“1o
ps”は１演算命令を、“2ops”は２演算命令を、“1s
t”はその欄の演算が最初に実行されるべきことを、“2
nd”はその欄の演算が２番目に実行されるべきことをそ
れぞれ示している。また、“---”はその欄の演算が存
在しないことを示している。
【０１０４】フォーマットフィールド１０および１１の
持つ意味は、図２を用いて説明した通りである。分岐先
演算命令指定信号９９が“０”である場合のＦＭデコー
ダ１４０のデコード結果は、図２に示すＦＭデコーダ１
０１のデコード結果と同じである。また、分岐先演算命
令指定信号９９が“１”である場合、すなわち逐次実行
において２番目に実行されるべき演算命令への分岐が実
行された場合には、２演算命令の並列実行としてデコー
ドする。
【０１０５】たとえば、フォーマットフィールド１０お
よび１１が“０１”であり、演算命令フィールド１２に
メモリユニット８２におけるメモリアクセス演算が指定
され、演算命令フィールド１３に整数演算ユニット８３
における整数演算が指定された命令語中の整数演算に対
する分岐命令が実行された場合について説明する。ＦＭ
デコーダ１４０は、フォーマットフィールド１０および
１１と分岐先演算命令指定信号９９とをデコードし、並
列実行を示すデコード結果を出力制御部１０２および１
０３へ出力する。ＦＭデコーダ１４０のデコード結果が
並列実行を示すものであるので、命令デコーダ８６およ
び８７はそれぞれデコード結果を同時に出力する。ま
た、分岐先演算命令指定信号９９が“１”であるため、
出力制御部１０２は分岐先の演算命令に先行して実行さ
れる演算命令（逐次実行において１番目に実行される演
算命令）のデコード結果を無視して、無効演算を示す制
御信号８８を出力する。また、出力制御部１０３は、命
令デコーダ８７から出力される整数演算命令のデコード
結果を制御信号８９に出力する。
【０１０６】なお、本実施の形態においては、命令長が
８バイトの固定長であり、１つまたは２つの演算命令を
含んだ命令語を実行するＶＬＩＷ方式プロセッサについ
て説明したが、それ以外の構成、たとえば命令長が１６
バイトの固定長であり、命令語に４つの演算命令を含ん
だＶＬＩＷ方式プロセッサにおいても本実施の形態を適
用することが可能である。すなわち、分岐先演算命令指
定フィールド３７を２ビットにし、それに応じてＦＭデ
コーダの構成を変更することによって、本実施の形態を
適用することが可能となる。
【０１０７】以上説明したように、本実施の形態におけ
るＶＬＩＷ方式プロセッサによれば、逐次実行において
２番目に実行されるべき演算命令への分岐が実行された
場合には、２演算命令の並列実行としてデコードするよ
うにしたので、分岐先の命令語の実行を１サイクルで行
うことができ、命令コードの圧縮効率が向上するととも
に、命令の実行サイクルを短縮することが可能となる。 （実施の形態５）図１４は、アセンブリ言語で記述した
プログラムの一例を示す図である。このプログラムは、
図１（ａ）および図１（ｂ）に示す演算命令フォーマッ
トにエンコードする前の演算命令を示している。図１４
に示すプログラムにおいて、加算命令“ａｄｄ．”、減
算命令“ｓｕｂ．”または分岐命令“ｂｒａ．”の後に
記述されている“ｓ”および“ｌ”はそれぞれ、短型の
演算命令フォーマットおよび長型の演算命令フォーマッ
トを示している。
【０１０８】まず、従来のＶＬＩＷ方式プロセッサによ
って実行できるように、図１４に示すプログラムをエン
コードする場合について説明する。図１５は、分岐変位
Ｗが１Ｍバイト以内である場合のエンコードした後のプ
ログラムを示しており、参照符号１７０で示される“｜
｜”は並列実行であることを示している。図１４に示す
３つの分岐演算命令１６１，１６２および１６３によ
り、分岐先として指定されている演算命令１６４は命令
語境界に整地する必要がある。そのため、演算命令１６
４と１６５とを１つの命令語にエンコードすることがで
きず、図１５に示すように余分に無効命令（ＮＯＰ命
令）１７１および１７２が挿入されることになる。
【０１０９】また、実施の形態１におけるＶＬＩＷ方式
プロセッサによって実行できるように、図１４に示すプ
ログラムをエンコードする場合は、分岐先に指定されて
いる演算命令を命令語境界に整地する必要がないため、
図１６に示すように演算命令１６４および１６５を１つ
の命令語にエンコードすることが可能である。図１６に
おいて、参照符号１８０で示される“→”は逐次実行で
あることを示している。図１５と比較すると、２つのＮ
ＯＰ命令１７１および１７２を挿入する必要がないた
め、２つの演算命令領域を削減でき命令コード効率が良
くなる。
【０１１０】しかし、実施の形態１におけるＶＬＩＷ方
式プロセッサによって実行できる分岐命令で指定可能な
分岐変位の最大値は１Ｍバイトである。したがって、分
岐変位Ｗが１Ｍバイトより大きく２Ｍバイト以下の場合
には、図１４に示す分岐命令１６１，１６２および１６
３で分岐先の演算命令１６４を指定することができな
い。そのため、分岐命令１６１，１６２および１６３
を、分岐先を絶対番地で指定可能な長型の演算命令フォ
ーマットの分岐命令に変更する必要がある。
【０１１１】図１７は、短型の演算命令フォーマットの
分岐命令１６１，１６２および１６３を長型の演算命令
フォーマットの分岐命令１９１，１９２および１９３に
変換した後のプログラムを示している。実施の形態１に
おけるＶＬＩＷ方式プロセッサによって実行できるよう
に、図１７に示すプログラムをエンコードすると、図１
８に示すプログラムが生成される。分岐命令１９１，１
９２および１９３は、演算命令単位で分岐先の指定が可
能であるので、演算命令１６４および１６５を１つの命
令語にエンコードすることができ、分岐先部分だけを見
ると従来のＶＬＩＷ方式プロセッサによって実行される
プログラムよりも演算命令領域を２つ分削減することが
できる。しかし、分岐命令自体が短型の演算命令フォー
マットから長型の演算命令フォーマットに変更されたた
め、合計６つ分の演算命令領域が増加することになり、
全体として従来のＶＬＩＷ方式プロセッサによって実行
されるプログラムよりも演算命令領域が４つ分だけ増加
して命令コードの圧縮効率が悪くなる。
【０１１２】このように、実施の形態１におけるＶＬＩ
Ｗ方式プロッセサのように演算命令単位で分岐可能な分
岐命令を備えているが、命令語単位で分岐可能な分岐命
令を備えていないＶＬＩＷ方式においては、上述したよ
うなある特定の分岐の場合に、従来のＶＬＩＷ方式プロ
セッサによって実行されるプログラムよりも命令コード
の圧縮効率が悪くなることがある。本発明の実施の形態
５におけるＶＬＩＷ方式プロセッサは、この問題を解決
するものである。
【０１１３】本発明の実施の形態５におけるＶＬＩＷ方
式プロセッサの構成は、実施の形態１におけるＶＬＩＷ
方式プロセッサの構成と同じである。したがって、詳細
な説明は繰返さない。
【０１１４】図１９は、本発明の実施の形態５における
ＶＬＩＷ方式プロセッサによって実行される短型の演算
命令フォーマットの分岐命令を説明するための図であ
る。図１９（ａ）は、演算命令単位で分岐先を指定でき
る分岐命令の演算命令フォーマット１５０を示してお
り、演算内容を指定するフィールド３０と、１７ビット
長のディスプレースメントフィールド３６と、分岐先の
演算命令が当該命令語において何番目に実行される命令
であるかを指定する分岐先演算命令指定フィールド３７
とを含む。なお、この演算命令フォーマットは、図３
（ｃ）に示す演算命令フォーマット２２と同じである。
【０１１５】また、図１９（ｂ）は、命令語単位で分岐
先を指定できる分岐命令の演算命令フォーマット１５１
を示しており、演算内容を指定するフィールド３０と、
１８ビット長のディスプレースメントフィールド１５２
とを含む。
【０１１６】本実施の形態におけるＶＬＩＷ方式プロセ
ッサは、命令長が８バイトであるので命令アドレスの下
位３ビットは常に“０”となる。したがって、演算命令
単位で分岐先を指定する演算命令フォーマット１５０に
おいては、２０（＝１７＋３）ビットのアドレス空間、
すなわち１Ｍバイトまでの分岐変位を指定することが可
能である。また、命令語単位で分岐先を指定する演算命
令フォーマット１５１においては、２１（＝１８＋３）
ビットのアドレス空間、すなわち２Ｍバイトまでの分岐
変位を指定することが可能である。
【０１１７】なお、本実施の形態においては、命令長が
８バイトの固定長であり、１つまたは２つの演算命令を
含んだ命令語を実行するＶＬＩＷ方式プロセッサについ
て説明したが、２種類の分岐命令で指定可能な分岐変位
がそれぞれ異なるだけであるので、命令長や命令語に含
まれる演算命令数が異なるＶＬＩＷ方式プロセッサにお
いても本実施の形態を適用することが可能である。
【０１１８】以上説明したように、本実施の形態におけ
るＶＬＩＷ方式プロセッサによれば、演算命令単位で分
岐先を指定できる分岐命令と、命令語単位で分岐先を指
定できる分岐命令とを実行するようにしたので、コンパ
イラ等のソフトウェアがこれら２種類の分岐命令を適宜
使用することにより、命令コードの圧縮効率を向上させ
ることが可能となる。
【０１１９】今回開示された実施の形態は、すべての点
で例示であって制限的なものではないと考えられるべき
である。本発明の範囲は上記した説明ではなくて特許請
求の範囲によって示され、特許請求の範囲と均等の意味
および範囲内でのすべての変更が含まれることが意図さ
れる。
【０１２０】
【発明の効果】請求項１に記載のＶＬＩＷ方式プロセッ
サによれば、プログラムカウンタ制御手段は、逐次実行
時において途中で実行される演算命令への分岐を実行す
る場合に、途中で実行される演算命令よりも前に実行さ
れる逐次実行時における演算命令を無効演算とするよう
に命令デコード手段に指示するので、逐次実行の途中で
実行される演算命令への分岐が可能となり、命令コード
の圧縮効率を向上させることが可能となった。
【０１２１】請求項２に記載のＶＬＩＷ方式プロセッサ
によれば、プログラムカウンタ制御手段は、分岐先演算
命令指定フィールドの値を保持する演算命令指定レジス
タを含むので、逐次実行の途中で実行される演算命令へ
の分岐であるか否かを判定することが可能となり、命令
コードの圧縮効率を向上させることが可能となった。
【０１２２】請求項３に記載のＶＬＩＷ方式プロセッサ
によれば、出力制御手段は、フォーマットフィールドデ
コーダによるデコード結果および演算命令指定レジスタ
に保持される値に基づいて、複数の命令デコーダから出
力されるデコード結果の出力を制御するので、逐次実行
の途中で実行される演算命令へ分岐を行うことが可能と
なり、命令コードの圧縮効率を向上させることが可能と
なった。
【０１２３】請求項４に記載のＶＬＩＷ方式プロセッサ
によれば、複数の出力制御手段は、演算命令指定レジス
タに保持される値が逐次実行時において途中で実行され
る演算命令への分岐を示す場合に、途中で実行される演
算命令よりも前に実行される逐次実行時における演算命
令を無効演算として出力するので、逐次実行の途中で実
行される演算命令へ分岐を行うことができ、命令コード
の圧縮効率を向上させることが可能となった。
【０１２４】請求項５に記載のＶＬＩＷ方式プロセッサ
によれば、バックアッププログラムカウンタは、例外ま
たは割り込みが発生したときに演算命令計数手段によっ
て計数された演算命令数に基づいてプログラムカウンタ
値を生成して退避するので、例外または割り込み発生時
に逐次実行の途中で実行される演算命令のアドレスを退
避でき、例外または割り込みのレーテンシを小さくする
ことが可能となった。
【０１２５】請求項６に記載のＶＬＩＷ方式プロセッサ
によれば、例外検出手段は、フォーマットフィールドデ
コーダによるデコード結果および演算命令指定レジスタ
に保持される値に基づいて例外を検出するので、プログ
ラムのデバッグの効率を高めることが可能となった。
【０１２６】請求項７に記載のＶＬＩＷ方式プロセッサ
によれば、例外検出手段は、フォーマットフィールドデ
コーダによるデコード結果が並列実行または１演算命令
を示し、かつ演算命令指定レジスタに保持される値が分
岐先の演算命令が当該命令語において２番目以降に実行
されることを示す場合に例外を検出するので、プログラ
ム中のバグで例外を発生させることが可能となり、デバ
ッグの効率を高めることが可能となった。
【０１２７】請求項８に記載のＶＬＩＷ方式プロセッサ
によれば、フォーマットフィールドデコーダは、フォー
マットフィールドおよび分岐先演算命令指定フィールド
によって保持される値をデコードして、命令語に含まれ
る複数の演算命令の実行順序を決定するので、命令の実
行サイクルを短縮することにより高速に処理が行えるよ
うになった。
【０１２８】請求項９に記載のＶＬＩＷ方式プロセッサ
によれば、実行手段は、複数の分岐変位が異なる分岐命
令に基づいて分岐を実行するので、これらの分岐命令を
適宜使い分けることによってコードの圧縮効率が悪化す
るのを防止することが可能となった。
【０１２９】請求項１０に記載のＶＬＩＷ方式プロセッ
サによれば、出力制御部は、フォーマットフィールドデ
コーダのデコード結果、演算命令指定レジスタの値およ
び命令デコーダのそれぞれのデコード結果が入力され、
かつメモリユニットまたは整数演算ユニットに接続され
るので、逐次実行の途中で実行される演算命令へ分岐を
行うことが可能となり、命令コードの圧縮効率を向上さ
せることが可能となった。
【図面の簡単な説明】
【図１】 本発明の実施の形態１のＶＬＩＷ方式プロセ
ッサにおいて使用される命令フォーマットを説明するた
めの図である。
【図２】 フォーマットフィールドの内容を説明するた
めの図である。
【図３】 演算命令コードを詳細に説明するための図で
ある。
【図４】 本発明の実施の形態１におけるＶＬＩＷ方式
プロセッサにおいて使用されるレジスタ群を説明するた
めの図である。
【図５】 プロセッサステータスワードを詳細に説明す
るための図である。
【図６】 本発明の実施の形態１におけるＶＬＩＷ方式
プロセッサの概略構成を示すブロック図である。
【図７】 命令デコードユニット８０をさらに詳細に説
明するための図である。
【図８】 ＰＣ制御部９２の概略構成を示すブロック図
である。
【図９】 本発明の実施の形態２におけるＶＬＩＷ方式
プロセッサの命令デコードユニット８０ａの概略構成を
示すブロック図である。
【図１０】 本発明の実施の形態２におけるＶＬＩＷ方
式プロセッサのＰＣ制御部９２ａの概略構成を示すブロ
ック図である。
【図１１】 本発明の実施の形態３におけるＶＬＩＷ方
式プロセッサの命令デコードユニット８０ｂの概略構成
を示すブロック図である。
【図１２】 本発明の実施の形態４におけるＶＬＩＷ方
式プロセッサの命令デコードユニット８０ｃの概略構成
を示すブロック図である。
【図１３】 ＦＭデコーダ１４０のデコード結果に対す
る処理内容を説明するための図である。
【図１４】 アセンブリ言語で記述したプログラムの一
例を示す図である。
【図１５】 従来のＶＬＩＷ方式プロセッサが実行でき
るように、エンコードした後のプログラム（分岐変位Ｗ
が１Ｍバイト以内である場合）を示す図である。
【図１６】 実施の形態１におけるＶＬＩＷ方式プロセ
ッサが実行できるように、エンコードした後のプログラ
ム（分岐変位Ｗが１Ｍバイト以内である場合）を示す図
である。
【図１７】 短型の演算命令フォーマットの分岐命令を
長型の演算命令フォーマットに変換した後のプログラム
を示す図である。
【図１８】 実施の形態１におけるＶＬＩＷ方式プロセ
ッサが実行できるように、エンコードした後のプログラ
ム（分岐変位Ｗが１Ｍバイトより大きく２Ｍバイト以下
である場合）を示す図である。
【図１９】 本発明の実施の形態５におけるＶＬＩＷ方
式プロセッサによって実行される短型の演算命令フォー
マットの分岐命令を説明するための図である。
【符号の説明】
１０，１１ フォーマットフィールド、１２，１３，１
６，１７，１８ 演算命令フィールド、１４，１５，１
９ 実行条件フィールド、５４ プログラムステータス
ワード、８０ 命令デコードユニット、８１ 命令ＲＡ
Ｍ、８２ メモリユニット、８３ 整数演算ユニット、
８４ 汎用レジスタ、８５ データＲＡＭ、８６，８７
命令デコーダ、９１ メモリ制御部、９２ ＰＣ制御
部、９３，９７ シフタ、９４，９６ ＡＬＵ、９５
乗算器、９８ アキュムレータ、９９ 分岐先演算命令
指定信号、１００ フィールド抽出部、１０１ ＦＭデ
コーダ、１０２，１０３ 出力制御部、１１９ 分岐先
アドレス生成回路、１２０演算命令指定レジスタ、１３
０ 演算命令計数部、１３５ 演算命令数レジスタ、１
３８ 例外検出回路。

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 並列実行および逐次実行のいずれかを選
    択して、命令語中の複数の演算命令をデコードするため
    の命令デコード手段と、 前記命令デコード手段による複数の演算命令のデコード
    結果に基づいて、前記複数の演算命令を実行するための
    実行手段とを含み、 前記実行手段は、プログラムカウンタの値を制御し、逐
    次実行時において途中で実行される演算命令への分岐を
    実行する場合に、前記途中で実行される演算命令よりも
    前に実行される逐次実行時における演算命令を無効演算
    とするように前記命令デコード手段に指示するためのプ
    ログラムカウンタ制御手段を含む、ＶＬＩＷ方式プロセ
    ッサ。
  2. 【請求項２】 前記命令語は、分岐先の演算命令が命令
    語において何番目に実行されるかを指定する分岐先演算
    命令指定フィールドを含み、 前記プログラムカウンタ制御手段は、前記分岐先演算命
    令指定フィールドの値を保持する演算命令指定レジスタ
    を含む、請求項１記載のＶＬＩＷ方式プロセッサ。
  3. 【請求項３】 前記命令語はさらに、演算命令の実行順
    序を指定するフォーマットフィールドおよび複数の演算
    命令フィールドを含み、 前記命令デコード手段は、前記フォーマットフィールド
    をデコードするフォーマットフィールドデコーダと、 前記命令語に含まれるフィールドを抽出するためのフィ
    ールド抽出手段と、 前記フィールド抽出手段によって抽出された複数の演算
    命令フィールドをデコードする複数の命令デコーダと、 前記フォーマットフィールドデコーダによるデコード結
    果および前記演算命令指定レジスタに保持される値に基
    づいて、前記複数の命令デコーダから出力されるデコー
    ド結果の出力を制御するための複数の出力制御手段とを
    含む、請求項２記載のＶＬＩＷ方式プロセッサ。
  4. 【請求項４】 前記複数の出力制御手段は、前記演算命
    令指定レジスタに保持される値が逐次実行時において途
    中で実行される演算命令への分岐を示す場合に、前記途
    中で実行される演算命令よりも前に実行される逐次実行
    時における演算命令を無効演算として出力する、請求項
    ３記載のＶＬＩＷ方式プロセッサ。
  5. 【請求項５】 前記命令デコード手段は、逐次実行時に
    実行された演算命令数を計数するための演算命令計数手
    段を含み、 前記プログラムカウンタ制御手段は、例外または割り込
    みが発生したときに前記演算命令計数手段によって計数
    された演算命令数に基づいてプログラムカウンタ値を生
    成して退避するバックアッププログラムカウンタを含
    む、請求項１〜４のいずれかに記載のＶＬＩＷ方式プロ
    セッサ。
  6. 【請求項６】 前記命令デコード手段はさらに、前記フ
    ォーマットフィールドデコーダによるデコード結果およ
    び前記演算命令指定レジスタに保持される値に基づい
    て、例外を検出する例外検出手段を含む、請求項３また
    は４記載のＶＬＩＷ方式プロセッサ。
  7. 【請求項７】 前記例外検出手段は、前記フォーマット
    フィールドデコーダによるデコード結果が並列実行また
    は１演算命令を示し、かつ前記演算命令指定レジスタに
    保持される値が分岐先の演算命令が当該命令語において
    ２番目以降に実行されることを示す場合に例外を検出す
    る、請求項６記載のＶＬＩＷ方式プロセッサ。
  8. 【請求項８】 前記フォーマットフィールドデコーダ
    は、前記フォーマットフィールドおよび前記分岐先演算
    命令指定フィールドによって保持される値をデコードし
    て、前記命令語に含まれる複数の演算命令の実行順序を
    決定する、請求項３または４記載のＶＬＩＷ方式プロセ
    ッサ。
  9. 【請求項９】 前記命令語は、分岐変位が異なる分岐命
    令を複数含み、 前記実行手段は、前記複数の分岐変位が異なる分岐命令
    に基づいて分岐を実行する、請求項１〜８のいずれかに
    記載のＶＬＩＷ方式プロセッサ。
  10. 【請求項１０】 命令デコードユニットとメモリユニッ
    トと整数演算ユニットとを含むＶＬＩＷ方式プロセッサ
    であって、 命令語は、複数の演算命令フィールドと分岐先演算命令
    指定フィールドとフォーマットフィールドとを含み、 前記メモリユニットは、前記分岐先演算命令指定フィー
    ルドが入力される演算命令指定レジスタを含み、 前記命令デコードユニットは、フォーマットフィールド
    が入力されるフォーマットフィールドデコーダと、 前記複数の演算命令フィールドのそれぞれが入力される
    複数の命令デコーダと、 前記フォーマットフィールドデコーダのデコード結果、
    前記演算命令指定レジスタの値および前記命令デコーダ
    のそれぞれのデコード結果が入力され、かつ前記メモリ
    ユニットまたは前記整数演算ユニットに接続される複数
    の出力制御部とを含む、ＶＬＩＷ方式プロセッサ。
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