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JP2001027953A - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JP2001027953A
JP2001027953A JP11201617A JP20161799A JP2001027953A JP 2001027953 A JP2001027953 A JP 2001027953A JP 11201617 A JP11201617 A JP 11201617A JP 20161799 A JP20161799 A JP 20161799A JP 2001027953 A JP2001027953 A JP 2001027953A
Authority
JP
Japan
Prior art keywords
ram
flash memory
storage area
stored
program codes
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11201617A
Other languages
English (en)
Inventor
Yoshimasa Yoshimura
芳正 吉村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP11201617A priority Critical patent/JP2001027953A/ja
Priority to US09/488,676 priority patent/US6546517B1/en
Publication of JP2001027953A publication Critical patent/JP2001027953A/ja
Pending legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/102—External programming circuits, e.g. EPROM programmers; In-circuit programming or reprogramming; EPROM emulators
    • G11C16/105—Circuits or methods for updating contents of nonvolatile memory, especially with 'security' features to ensure reliable replacement, i.e. preventing that old data is lost before new data is reliably written
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G—PHYSICS
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract

(57)【要約】 【課題】 一定のサイズのＲＡＭをファームウエア格納
用メモリとして採用しつつも、そのサイズを超えるファ
ームウエアを搭載することができる外部記憶装置を提供
する。 【解決手段】 フラッシュメモリ群はブロック単位でア
クセス可能なので、異なる処理ルーチンに対応した複数
のプログラムコードは個別にアクセス可能となる。そし
てＲＡＭは動的ロードエリアである第１の格納領域９１
を有しており、第１の格納領域９１にはフラッシュメモ
リ群にブロック毎に格納されていたプログラムコードが
排他的にロードされる。従って異なる処理ルーチンに対
応した複数のプログラムコードを第１の格納領域９１へ
と排他的にロードするので、ＲＡＭに要求されるサイズ
が小さくて済む。これらのファームウエアは、フラッシ
ュメモリ群が書き換え可能であるので、その修正やバー
ジョンアップが可能である。この場合にＲＡＭに要求さ
れるサイズが増大することもない。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、例えばフラッシュメモリを用いた半導体ディス
ク装置、フラッシュＡＴＡカードに関する。
【０００２】
【従来の技術】従来からコンピュータの外部記憶装置と
して、半導体ディスク装置やフラッシュＡＴＡ(AT atta
chment)カード等が提案されている。これらは、データ
蓄積用の大容量フラッシュメモリとそれらを制御するた
めのコントローラとを備えている。
【０００３】コントローラはＣＰＵ（central processi
ng unit）、ファームウエアであるプログラムを格納す
るためのファームウエア格納用メモリを備えている。フ
ァームウエア格納用メモリとして、ＲＯＭ（read-only
memory）を採用したならば、ファームウエアの修正やバ
ージョンをアップする度にＲＯＭを焼き直す必要があ
り、容易にファームウエアの修正を行えない欠点があ
る。そのため、フラッシュメモリの一部に予めファーム
ウエアを格納しておき、電源投入時にこれらをＲＡＭ(r
andom access memory)にロードし、そしてＲＡＭにロー
ドされたプログラムを実行するという、ファームウエア
格納用メモリとしてＲＡＭを採用する手法が提案されて
いる。
【０００４】図４は上記の方法を採用した場合のＲＡＭ
マップとフラッシュメモリマップとの関係を示した概念
図である。フラッシュメモリマップに示されるようにし
てフラッシュメモリに格納されていたファームウエア
は、電源投入時にＲＡＭマップに示されるようにＲＡＭ
へロードされる。このような方法ではフラッシュメモリ
に格納するファームウエアを書き換えることで、容易に
ファームウエアの修正やバージョンアップを行えるとい
うメリットがある。
【０００５】
【発明が解決しようとする課題】しかし、上記の方法を
採用する場合には、ＲＡＭの容量としてはファームウエ
アを格納するだけの十分なサイズを予め用意しておかな
ければならない。もしファームウエアの修正や機能追加
などによってプログラムサイズが膨張し、予め用意され
ていた容量のＲＡＭに入りきれない場合は、その修正し
たファームウエアをこの外部記憶装置に搭載することが
できない。しかしＲＡＭのサイズはコストに影響するの
で可能な限り小さくしたいという要求がある。
【０００６】本発明は上記の背景のもとでなされたもの
で、一定のサイズのＲＡＭをファームウエア格納用メモ
リとして採用しつつも、そのサイズを超えるファームウ
エアを搭載することができる外部記憶装置を提供し、以
て低価格化、高機能のファームウエアの修正も容易なシ
ステムを実現することに資することを目的としている。
【０００７】なお複数のプログラムコードを選択的にロ
ードする技術が例えば特開平１−１２１９３３号公報に
おいて開示されている。
【０００８】
【課題を解決するための手段】この発明のうち請求項１
にかかるものは、各々異なる処理に対応した複数のプロ
グラムコードが個別に格納され、書き換え可能で個別に
アクセス可能な複数のブロックを有する不揮発性半導体
記憶部と、前記複数のプログラムコードが互いに排他的
に格納される第１の格納領域を有するＲＡＭと、前記Ｒ
ＡＭと前記不揮発性半導体記憶部の間に介在し、前記複
数のプログラムコードの一つに対して誤り訂正処理を行
いつつ前記ＲＡＭへと転送する誤り訂正処理部とを備え
る半導体記憶装置である。
【０００９】この発明のうち請求項２にかかるものは、
請求項１記載の半導体記憶装置であって、前記ＲＡＭ
は、前記複数のブロックの各々の先頭アドレスが格納さ
れる第２の格納領域を更に有する。
【００１０】この発明のうち請求項３にかかるものは、
請求項１又は２記載の半導体記憶装置であって、前記複
数のプログラムコードの各々は、前記半導体記憶装置の
外部から与えられるコマンドに対応する。
【００１１】
【発明の実施の形態】図１は、本発明の一実施の形態に
かかる半導体記憶装置として例示される、フラッシュＡ
ＴＡカード１００の構成を示すブロック図である。フラ
ッシュＡＴＡカード１００は、ＡＴＡバス５１を介して
外部と接続されており、ＡＴＡバス５１に接続されるホ
ストインターフェース７を備えている。ＡＴＡバス５１
及びホストインターフェース７を介し、外部からホスト
コンピュータによってコマンドがＡＴＡバス５１に入力
され、あるいはＡＴＡバス５１から外部のホストコンピ
ュータへのデータの出力が行われる。
【００１２】フラッシュＡＴＡカード１００は更に、ホ
ストバス５２を介してホストインターフェース７に接続
されるバッファＲＡＭ５と、フラッシュバス５３を介し
てバッファＲＡＭ５に接続されるフラッシュメモリ群４
とを備えている。また、ＣＰＵバス５４を介してバッフ
ァＲＡＭ５に接続されるコントローラ８も備えられてい
る。
【００１３】フラッシュメモリ群４は大容量のデータを
蓄積する用途に適するため、ブロック（セクタ）単位で
アクセス可能な構成を有している。例えば複数のフラッ
シュメモリ４１，４２，…，４ｍから構成されている。
もちろんブロック毎にアクセス可能であれば、単数のフ
ラッシュメモリで構成してもよい。コントローラ８はＣ
ＰＵバス５４によって互いに接続されたＣＰＵ１、ＲＡ
Ｍ２、ＲＯＭ３を備えている。
【００１４】図２はフラッシュＡＴＡカード１００にお
けるＲＡＭマップとフラッシュメモリマップとの関係を
示した概念図である。フラッシュメモリマップに示され
るようにフラッシュメモリに格納されたファームウエア
は、各々異なる第１〜第Ｎの処理ルーチンに対応した複
数のプログラムコードで構成されており、ブロック毎に
格納されている。便宜上、図においてはプログラムコー
ドが格納されている箇所を、その対応する処理ルーチン
で示している。
【００１５】フラッシュメモリ群４はブロック単位でア
クセス可能なので、異なる処理ルーチンに対応した複数
のプログラムコードは個別にアクセス可能となる。そし
てＲＡＭ２は動的ロードエリアである第１の格納領域９
１を有しており、第１の格納領域９１にはフラッシュメ
モリ群４にブロック毎に格納されていたプログラムコー
ドが排他的にロードされる。このようなフラッシュメモ
リ群４からＲＡＭ２へのプログラムコードの転送は、Ｒ
ＯＭ３に予め格納されたプログラムに基づいてＣＰＵ１
によって実行させることができる。
【００１６】従って本発明によれば、異なる処理ルーチ
ンに対応した複数のプログラムコードを第１の格納領域
９１へと排他的にロードするので、図４に示される場合
と比較してＲＡＭ２に要求されるサイズが小さくて済
む。そしてもちろん、これらのファームウエアは、フラ
ッシュメモリ群４が書き換え可能であるので、その修正
やバージョンアップが可能である。この場合にＲＡＭ２
に要求されるサイズが増大することもない。新たに追加
されるべき処理ルーチンに対応するプログラムコード
が、それまでフラッシュメモリ群４においてブロック毎
に格納されていたプログラムコードよりも大きい場合で
あっても、追加されるべき処理ルーチンを分割してブロ
ック毎にフラッシュメモリ群４に格納することにより、
ＲＡＭ２のサイズを変更する必要はない。
【００１７】またＲＡＭ２は第２の格納領域９２を有し
ていてもよい。この場合にはフラッシュメモリ群４には
第１〜第Ｎの処理ルーチンに対応したプログラムコード
を格納するブロックの、先頭アドレスもテーブルとして
格納されている。そしてこのテーブルがＲＡＭ２の第２
の格納領域９２上に格納される。このテーブルの格納
は、例えば電源オン時に一度行えば足り、異なるプログ
ラムコードをロードする度にその先頭アドレスをフラッ
シュメモリ群４から読み出す時間が省略され、迅速な動
作を得ることができる。このようなフラッシュメモリ群
４からＲＡＭ２へのテーブルの転送も、ＲＯＭ３に予め
格納されたプログラムに基づいてＣＰＵ１によって実行
させることができる。
【００１８】なおフラッシュメモリ群４からＲＡＭ２へ
とプログラムコードを転送する際に誤り訂正処理を行う
ことが望ましい。例えばフラッシュバス５３に誤り訂正
処理（ＥＣＣ：error checking and correcting）回路
６を接続しておき、フラッシュメモリ群４から呼び出さ
れたプログラムコードに誤り訂正処理を行いながらバッ
ファＲＡＭ５に一旦格納する。そしてプログラムコード
に訂正不可能な誤りがない場合にのみ、バッファＲＡＭ
５からＲＡＭ２へと当該プログラムコードが転送され
る。これによって訂正不可能な誤りが発生したプログラ
ムコードをＲＡＭ２へロードすることを排除できる。こ
のような動作も、ＲＯＭ３に予め格納されたプログラム
に基づいてＣＰＵ１によって実行させることができる。
【００１９】バッファＲＡＭ５に必要な容量は最もサイ
ズの大きいプログラムコード一つ分で足りる。またバッ
ファＲＡＭ５はＣＰＵ１や外部のホストコンピュータか
らアクセスでき、訂正不可能な誤りが発生したプログラ
ムコードをＣＰＵ１や外部のホストコンピュータによっ
て解析することも可能である。
【００２０】もちろん、ＲＯＭ３やＲＡＭ２が上記の説
明以外のプログラムコードやデータを格納していてもよ
い。
【００２１】以下、詳細な動作について説明する。図３
はフラッシュＡＴＡカード１００の動作のうち、ファー
ムウエアをＲＡＭ２にロードする動作を示すフローチャ
ートである。ここではファームウエアのうち、第ｋの処
理ルーチンに対応するプログラムコードをロードする場
合を示す。ここで処理ルーチンの番号ｋは１乃至Ｎの値
を採りうる。
【００２２】まずステップＳ１０１において、動的ロー
ドエリアたる第１の格納領域９１に、第ｋの処理ルーチ
ンに対応するプログラムコードが格納されているか否か
を確認する。具体的には既にロードされているプログラ
ムコードの対応する処理ルーチンの番号が、これから実
行しようとする処理ルーチンの番号ｋと一致しているか
否かをチェックする。
【００２３】格納されていれば新たなロードは必要ない
ので、ステップＳ１０７へと進み、第２の格納領域９２
に格納されているプログラムコードをＣＰＵ１が実行す
る。具体的にはアドレスを第１の格納領域９１にジャン
プさせてＣＰＵ１がプログラムコードを実行する。その
後ステップＳ２０２へと進み、他の処理に移行するため
にリターンする。この際リターン先のメインルーチンに
おいてプログラムコードが正常に格納されたことを示す
情報も伝達される（図中のステップＳ２０２では“Ｏ
Ｋ”で示している）。
【００２４】ステップＳ１０１において、第１の格納領
域９１に第ｋの処理ルーチンに対応するプログラムコー
ドが格納されていないと判断されれば、新たにプログラ
ムコードを格納する必要がある。そこでステップＳ１０
２へと進み、第２の格納領域９２に格納されたテーブル
を参照する。そしてこのテーブルから第ｋの処理ルーチ
ンに対応するプログラムコードが格納されているブロッ
クの先頭アドレスを取得する。
【００２５】次にステップＳ１０３に進み、取得された
先頭アドレスから始まるブロックから、バッファＲＡＭ
５にＥＣＣ処理（誤り訂正処理）を行いながら転送す
る。そしてステップＳ１０４において、誤り訂正処理が
正常に終了したかどうかが判断される。正常に終了しな
かった場合にはステップＳ２０１へと進み、他の処理に
移行するためにリターンする。この際リターン先のメイ
ンルーチンにおいてプログラムコードが正常に格納され
なかったことを示す情報も伝達される（図中のステップ
Ｓ２０１では“ＮＧ”で示している）。
【００２６】正常に終了した場合にはステップＳ１０５
へと進み、バッファＲＡＭ５に格納されていたプログラ
ムコードを第１の格納領域９１へコピーする。そしてス
テップＳ１０６においてフラグｆｌｇに処理ルーチンの
番号ｋを代入する（図では代入を点“＝”で示してい
る）。更にステップＳ１０７へ進み、第２の格納領域９
２に格納されているプログラムコードをＣＰＵ１が実行
する。その後ステップＳ２０２へと進み、他の処理に移
行するためにリターンする。
【００２７】なおステップＳ１０１において、ステップ
Ｓ１０６で値が決定されたフラグｆｌｇと、これから実
行しようとする処理ルーチンの番号ｋと比較することに
より（図では比較を“＝＝”で示している）、既にロー
ドされているプログラムコードの対応する処理ルーチン
が、所望のものであるかを判断することができる。
【００２８】またステップＳ２０１，２０２のリターン
先は、図３で示されるフローチャートを有するルーチン
を呼び出したアドレスポインタである。
【００２９】フラッシュメモリ群４に個別に格納される
プログラムコードが対応する処理ルーチンは、それぞれ
例えばＡＴＡコマンドの番号に対応させてもよい。つま
りホストコンピュータからのＡＴＡコマンドに応じて、
フラッシュメモリ群４の有するプログラムコードの対応
する処理ルーチンが個別に実行の対象となる。このよう
にすれば、将来に仕様の見直しの必要性が生じたり、オ
プションの追加などによって新たなＡＴＡコマンドのサ
ポートが必要になっても、ＲＯＭの焼き直しやＲＡＭの
容量のサイズアップをしなくても、容易に機能を追加す
ることができる。
【００３０】特にコントローラ８をワンチップで構成し
た場合、ＲＯＭの焼き直しやＲＡＭ容量のサイズアップ
はマスクの改定を伴う大がかりなものとなって容易には
行えないため、本発明をするのに好適である。
【００３１】もちろん本発明はＡＴＡカードのみに寄与
するものではなく、その他ＲＡＭとフラッシュメモリと
を備える情報処理装置であれば、同様に本発明を適用で
き、その効果を得ることができる。
【００３２】またフラッシュメモリとして、大容量のデ
ータを蓄積できるように半導体ディスク装置を用いるこ
ともできる。
【００３３】
【発明の効果】この発明のうち請求項１にかかる半導体
記憶装置によれば、ファームウエアの修正や機能の追加
を行う場合、不揮発性半導体記憶部の修正を行うことに
よって対応できるので、ＲＯＭの焼き直しを行う必要が
ない。しかもファームウエアの修正や機能の追加によっ
て得られたプログラムのサイズが増大しても、ＲＡＭの
第１の格納領域の容量を増大させる必要がないので拡張
性に優れており、また少ないＲＡＭの容量で多くの機能
を実装できるので低価格を招来する。しかも、不揮発性
半導体記憶部からＲＡＭへとプログラムを転送する際に
誤り訂正処理を施すので、訂正不可能な誤りが発生した
プログラムのＲＡＭへのロードを排除することができ
る。
【００３４】この発明のうち請求項２にかかる半導体記
憶装置によれば、複数のプログラムコードがロードされ
る前にその先頭アドレスを第２の格納領域に格納するこ
とにより、第１の格納領域に複数のプログラムコードの
一つを格納する度に、不揮発性半導体記憶部にアクセス
する必要がなく、迅速な動作が得られる。
【００３５】この発明のうち請求項３にかかる半導体記
憶装置によれば、仕様の見直し、オプションの追加など
によって新たなコマンドをサポートする必要があって
も、ＲＯＭの焼き直し、ＲＡＭ容量のサイズアップを行
うことなく、容易に機能を追加することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態にかかる半導体記憶装置
の構成を示すブロック図である。
【図２】 本発明の実施の形態におけるＲＡＭマップと
フラッシュメモリマップとの関係を示した概念図であ
る。
【図３】 本発明の実施の形態の動作を示すフローチャ
ートである。
【図４】 従来の技術におけるＲＡＭマップとフラッシ
ュメモリマップとの関係を示した概念図である。
【符号の説明】 ２ ＲＡＭ、４ フラッシュメモリ群、４１〜４ｍ フ
ラッシュメモリ、５バッファＲＡＭ、６ 誤り訂正処理
回路、９１ 第１の格納領域、９２ 第２の格納領域。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 各々異なる処理に対応した複数のプログ
    ラムコードが個別に格納され、書き換え可能で個別にア
    クセス可能な複数のブロックを有する不揮発性半導体記
    憶部と、 前記複数のプログラムコードが互いに排他的に格納され
    る第１の格納領域を有するＲＡＭと、 前記ＲＡＭと前記不揮発性半導体記憶部の間に介在し、
    前記複数のプログラムコードの一つに対して誤り訂正処
    理を行いつつ前記ＲＡＭへと転送する誤り訂正処理部と
    を備える半導体記憶装置。
  2. 【請求項２】 前記ＲＡＭは、前記複数のブロックの各
    々の先頭アドレスが格納される第２の格納領域を更に有
    する、請求項１記載の半導体記憶装置。
  3. 【請求項３】 前記複数のプログラムコードの各々は、
    前記半導体記憶装置の外部から与えられるコマンドに対
    応する、請求項１又は２記載の半導体記憶装置。
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