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JP2001024021A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Publication number
JP2001024021A
JP2001024021A JP11195917A JP19591799A JP2001024021A JP 2001024021 A JP2001024021 A JP 2001024021A JP 11195917 A JP11195917 A JP 11195917A JP 19591799 A JP19591799 A JP 19591799A JP 2001024021 A JP2001024021 A JP 2001024021A
Authority
JP
Japan
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semiconductor device
wiring
alloy
wiring layer
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11195917A
Other languages
English (en)
Inventor
Yoshihide Yamaguchi
欣秀 山口
Hiroyuki Tenmyo
浩之 天明
Yasunori Narizuka
康則 成塚
Mitsuko Ito
光子 伊藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP11195917A priority Critical patent/JP2001024021A/ja
Publication of JP2001024021A publication Critical patent/JP2001024021A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【課題】実装基板との熱膨張差によって生じる応力を確
実に緩和する低コストな半導体装置およびその製造方法
を提供する 【解決手段】半導体素子1上の電極部2と、絶縁層4を
介して前記電極部2に接続された配線層6と、前記配線
層6上に形成されたパッケージ電極7とを有する半導体
装置であって、前記配線層6からパッケージ電極7に至
る配線導体路の一部にマルテンサイト相変態を起こす合
金からなる導体片8を介在させ、前記配線導体路に生じ
る応力を吸収する構成とする。 【効果】接続信頼性が高く、電気特性に優れた、高密度
実装に適した安価な半導体装置を得ることができ、この
ような半導体装置を適宜他の配線基板とはんだで接続す
ることによって、高性能な電子機器を提供できる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係り、特に、高密度実装に適した半導体素
子、接続信頼性要求される電子機器、チップサイズパッ
ケージに適切な半導体装置及びその製造方法に関する。
【0002】
【従来の技術】LSIを配線基板に直接接続する方法とし
ては、ワイヤーボンド(WB)やテープオートメーティッド
ボンド(TAB)などの方式が主流であった。これらの方
式では、柔軟性があって塑性変形しやすいAu細線などを
用いてLSIの外部接続端子と配線.基板上の接続電極と
の間を接続するところに特徴がある。このような柔軟で
塑性変形の大きい接続部を持つことによって、接続時お
よび接続後の熱工程におけるLSIと配線基板との熱膨張
差は接続部の塑性変形によって吸収され、高い接続信頼
性が確保できる(第1の従来技術)。
【0003】しかしながら、上記第1の従来技術では、
その接続方法そのものに起因してLSIの外部接続端子はL
SIの4辺に配置する以外にはなく、LSIの接続端子数増
大には十分に対応できないという問題がある。
【0004】上記第1の従来技術の問題を解決するため
に、LSIの外部接続端子をエリアアレイ状に配置すると
ともに、LSIの外部接続端子と配線基板上の接続電極と
の間をはんだボールで接続する方法が提案されている
(第2の従来技術)。
【0005】上記第2の従来技術では、LSIと配線基板
とをエリアアレイ配列の微小なはんだボールのみで直接
接続するため、接続端子数が増大しても実装面積を増や
さずに済むというメリットがある。
【0006】しかしながら、上記第2の従来技術ではLS
Iと配線基板との熱膨張差を微細なはんだボールのみで
吸収させる構造であるため、接続部の信頼性は必ずしも
高くはない。LSIと配線基板との熱膨張差が大きい場合
には、はんだボールの塑性変形限界以上の変位を受けて
接続部が破壊されたり、あるいは塑性変形限界以下のわ
ずかな変位であっても変形を繰り返すことによって疲労
破壊が起こったりするからである。
【0007】上記第2の従来技術の欠点を改良して接続
部の信頼性を高める技術として、LSIと配線基板との間
の空間にアンダーフィルレジンと呼ばれる絶縁樹脂を注
入・硬化させてLSIと実装基板とを固着(以下LSI基板固
着体)する方法がある。この技術によれば、LSIと実装
基板とを固着したことによって熱応力をLSI基板固着体
全体に分散させてはんだ接合部に生じる歪み量を平均化
し、接合部位の破壊を防止することができる(第3の従
来技術)。
【0008】しかしながら、上記第3の従来技術ではア
ンダーフィルレジンをLSIと基板との間の僅かな隙間か
ら充填するため、充填に長時間がかかったり、全体に均
一に充填されなかったり、あるいは、ボイドが発生した
りするという問題(アンダーフィルレジン充填不良)が
発生する(第3の従来技術における第1の課題)。
【0009】また、これまではんだ接合部の塑性変形の
形で逃がしていた熱応力がLSI基板固着体全体に作用す
る結果として、LSI基板固着体を変形させる。この変形
により、基板内配線が断線しやすくなったり、あるいは
LSI内の素子特性が変動するという問題が発生する場合
がある(第3の従来技術における第2の課題)。
【0010】さらに、アンダーフィルレジン充填不良
(第3の従来技術における第1の課題)を低減させるた
めに、各LSIチップの形状、寸法によってそれぞれに別
々の条件で充填作業を行うため、基板上に多数個のLSI
を実装する場合には、操作が繁雑になるという問題もあ
る(第3の従来技術における第3の課題)上記第3の従
来技術の課題を解決するために、例えば特開平10-12570
5号公報では圧縮成型法によって絶縁樹脂をLSIと配線基
板との隙間に充填する技術を提案している(第4の従来
技術)。
【0011】この第4の従来技術では、LSIと実装基板
とを金型内に装着して樹脂を圧縮成型するので、アンダ
ーフィルレジン充填不良(第3の従来技術における第1
の課題)は発生しない。しかしながら、はんだ接合部を
包み込むように剛直な樹脂で固定することによって熱応
力をLSI基板固着体全体に分散させるという観点では上
記第3の従来技術と同じであり、個々のはんだボールに
かかる熱応力は低減されるものの、上記第3の従来技術
における第2の課題に対してはなんらの解決にもなって
いない。
【0012】上記第2及び第3の従来技術の課題を解決
するその他の技術として、例えば特開平10-092865号公
報ではLSIのパッシベーション膜上に樹脂層−配線層−
樹脂層からなる薄膜配線を形成した後に、この薄膜配線
に設けた接続電極(パッケージ電極)と実装基板上の接
続電極とを接続することを提案している(第5の従来技
術)。
【0013】上記第5の従来技術における第1の特徴
は、LSIと実装基板との間の接合部がはんだボールと薄
膜配線とからなり、この薄膜配線の周囲には樹脂層が配
置された構造になっていることにある。このような構造
を取ることによって、LSIと配線基板との熱膨張差をは
んだボールと薄膜配線とに分散し、樹脂層が衝撃を吸収
するので、はんだボール破断(第2の従来技術の課題)
を防止できる。さらに、LSIと実装基板とを固着するわ
けではないのでLSIチップや実装基板の変形(第3の従
来技術における第2の課題)を抑制できる。
【0014】上記第5の従来技術における第2の特徴
は、LSIを個片に切断する前にパッシベーション膜上に
第1樹脂層−配線層−第2樹脂層からなる薄膜配線を形
成することにある。このような製造工程を経ることによ
って、複数個のLSIチップをウェハ上で一括処理できる
うえ、LSIチップを個片に切り離した後に個々のLSIチッ
プにアンダーフィルレジンを充填する(第3の従来技術
における第3の課題)必要もない。
【0015】これまでに述べたことから、上記第5の従
来技術はそれ以前の第1から第4の従来技術の課題をほ
ぼ解決できることがわかった。
【0016】
【発明が解決しようとする課題】本発明者らは、LSIチ
ップパッケージと配線基板との接続信頼性の問題を根本
的に解決し、接続信頼性の良い高密度実装対応のチップ
パッケージとチップパッケージ製造技術を低コストで提
供することを目指して独自に検討したところ、上記第5
の従来技術には以下の(1)〜(7)に列挙する課題が
あってさらに工夫が必要であることがわかった。
【0017】(1)パッシベーション膜上に形成する第
1樹脂層に半導体素子電極部を露出させるための開口部
を形成する工程がエッチングである。特開平10-092865
号公報には、第1樹脂層がポリイミド系樹脂、エポキシ
系樹脂、シリコーン系樹脂のいずれかであると述べられ
ているが、これらはいずれも熱硬化性樹脂であって耐薬
品性も高いためエッチング除去は容易でない。
【0018】(2)第1樹脂層をエッチング除去できる
条件に対しては、一般的に使用されるエッチングレジス
トは耐性を持たない。従って、所望の開口部を有する第
1樹脂層を形成するには、レジストを第1樹脂層よりも
かなりの程度厚く形成するか、多層レジスト法を用いる
か、特別な材質のエッチングレジストを使用するなど、
煩雑で長時間・高コストを要する。
【0019】(3)第1絶縁層をエッチングで形成する
ため、開口部の断面形状は下端が広がったいわゆるオー
バーハングとなることは避けられない。開口部の断面が
オーバーハングであると、蒸着および/またはめっきで
形成する配線層が開口部下端で接続不良を起こしやす
い。
【0020】(4)上記(1)〜(3)の問題を抑制す
るためには第1樹脂層膜厚をごく薄くする必要がある
が、第1樹脂層を薄くすると発明の所期目的である薄膜
配線層の応力緩和機能が期待できない。
【0021】(5)特開平10-092865号公報では第1樹脂
層、第2樹脂層、(およびポリイミド樹脂層)によって
応力が緩和すると述べている。しかしながら、LSI(S
i)や配線(Cu)の弾性係数は樹脂系材料と比べて凡そ100
倍程度大きいので、これら樹脂層が存在してもLSIや配
線の熱膨張量への影響はわずかであって、本公報で提案
されている技術だけではLSIと実装基板との熱膨張差は
縮まらない。
【0022】(6)逆に、薄膜配線層の下部に第1樹脂
層を形成したことにより、線膨張係数が配線層よりも数
倍大きい第1樹脂層がパッケージ電極を押し上げる応力
が発生して配線層が断線しやすくなるという新たな課題
が発生する。
【0023】(7)上記(1)〜(6)で明らかなよう
に、発明の所期目的を達成するためには薄膜配線層に使
用する第1樹脂層や第2樹脂層は特定の膜厚、線膨張係
数、断面形状でなければならず、プロセスと整合する特
定範囲の物性値(耐熱性、加工性)をも有している必要
がある。
【0024】さらに付け加えるなら、上記第1〜第5の
従来技術では、いずれの場合でも、応力緩和の最大寄与
要因は電気的接続部の塑性変形であり、接続の信頼性は
この塑性変形の配分が適正であるかどうかに依存してい
る。例えば、はんだ量を多くしたり、はんだ以外の部位
にも塑性変形が配分されるように電気的接続の途中経路
にAuワイヤーを使用するなど、塑性変形が狭い領域に集
中しないように工夫する。
【0025】Sn-Pb共晶はんだは最大塑性変位量が100%
以上となる、いわゆる超塑性を示す場合もあるが、たが
だか数%変形応力でも繰り返して負荷がかかると疲労破
壊にいたるためである。しかしながら、はんだ量を多く
したり、途中経路にAuワイヤーを使用するとLSIの外部
接続端子数増大には対応できないという問題がある。
【0026】したがって、本願発明の目的は、上記従来
技術の課題を解決して実装基板との熱膨張差によって生
じる応力を確実に緩和できる低コストで信頼性の高い半
導体装置及びその製造方法を提供することにある。
【0027】
【課題を解決するための手段】本願発明者らは上記目的
を達成するために、半導体装置と実装基板とを接続する
際に発生する応力とその緩和機構を構造力学的に解析す
るとともに、疲労破壊現象の発生機構を調査・検討した
結果、電気的接続部に可逆変形特性に優れた材料を用い
るという着想を得て本願発明をするに至った。
【0028】半導体装置と実装基板との接続部(はんだ
など)の疲労破壊現象は、塑性歪みとして消費されたエ
ネルギーの一部がはんだ結晶内に転位(格子欠陥の一
種)として累積され、さらに繰り返しの応力によって転
位が増殖すると、その個所に応力集中が起こってクラッ
クに至ったものである。
【0029】逆に、塑性変形の起こらない弾性限界内で
使用すれば転位の発生や増殖、クラック発生は見られ
ず、それ故、疲労破壊も起こらない。しかしながら、電
気的接続部を構成する金属(はんだや配線)の弾性限界
変形量は高々0.5%程度であるので、電気的接続部の弾
性限界範囲内で得られる応力緩和はごく微小であり、所
望の応力緩和量を得るには相当に大きな電気的接続部を
持たねばならなくなる。
【0030】そこで本願発明では、半導体装置と配線基
板等の外部回路との電気的接続部の少なくとも一部に熱
弾性マルテンサイト相変態を起こす合金(以下、マルテ
ンサイト変態性合金と云う)を使用する。より具体的に
は、マルテンサイト逆変態終了温度(Af点)が概ね室温
以下のマルテンサイト変態性合金を使用し、マルテンサ
イト相への応力誘起変態(超弾性変形)現象を利用し
て、室温以上(厳密にはAf点以上)の温度領域でその部
位に大きな可逆変形特性を持たせる。
【0031】マルテンサイト相への応力誘起変態の可逆
的変位量は20%以上にも及ぶ一方で降伏強さが100MPa程
度しかないため、半導体装置と実装基板との熱膨張差に
容易に追従して応力緩和する。それ故、本願発明で電気
的接続部に使用する前記マルテンサイト変態性合金は微
小片で十分であり、電気的接続端子数が増大しても特に
問題はない。
【0032】逆に、本願発明の技術によれば、半導体装
置の応力が集中する箇所にマルテンサイト変態性合金を
配置することによって、他部位の変形量をその弾性限界
以下に抑制できるようになり、結果として信頼性の高い
配線接続構造を備えた半導体装置が得られる。
【0033】上記目的を達成し得る本発明の典型な構成
例を以下に挙げる。先ず、半導体装置については、半導
体素子上の電極部と、絶縁層を介して前記電極部に接続
された配線層と、前記配線層上に形成されたパッケージ
電極とを有する半導体装置であって、前記配線層からパ
ッケージ電極に至る配線導体路の一部にマルテンサイト
相変態を起こす合金からなる導体片を介在させ、前記配
線導体路に生じる応力を吸収する構成としたことを特徴
とする。
【0034】また、半導体装置の製造方法については、
半導体素子の表面に第1の絶縁層を介して前記半導体素
子の電極に電気的に接続された配線層を形成する工程
と、前記配線層上に第2の絶縁層を介して前記配線層に
電気的に接続されたパッケージ電極を形成する工程とを
有する半導体装置の製造方法であって、前記配線層から
パッケージ電極に至る配線導体路の一部を構成する前記
配線層間に、もしくは前記配線層とパッケージ電極との
間にマルテンサイト相変態を起こす合金からなる導体片
を介在させて相互に電気的に接続する工程を有すること
を特徴とする。
【0035】また、半導体素子の表面に第1の絶縁層を
介して前記半導体素子の電極に電気的に接続された配線
層を形成する工程と、前記配線層上に第2の絶縁層を介
して前記配線層に電気的に接続されたパッケージ電極を
形成する工程とを有する半導体装置の製造方法であっ
て、前記パッケージ電極の周囲をマルテンサイト相変態
を起こす合金からなる導体片で取り巻き介挿する工程を
有することを特徴とする。
【0036】
【発明の実施の形態】本願発明では、半導体装置の配線
部分に設置したマルテンサイト変態性合金部に人為的に
応力を集中させる工夫を行なうことによって、マルテン
サイト変態性合金の可逆変形特性を効率的に利用する。
具体的には、(1)マルテンサイト変態性合金表面の一
部を絶縁体で被覆しない、(2)マルテンサイト変態性
合金近傍の配線絶縁体に切欠けを設ける、(3)マルテ
ンサイト変態性合金使用箇所近傍の回路部分に切欠けを
設ける、などの手法による。
【0037】マルテンサイト変態性合金は、電気的接続
経路の中であればどの場所であっても応力緩和に効果を
発揮するが、(1)半導体装置と外部回路とを電気的に
接続する半田バンプの下部にアンダーバンプマテリアル
として設ける、(2)半導体パッケージの入出力端子と
半導体素子電極部とを電気的に接続する配線などの一部
に使うことが好適である。
【0038】また、わずかな応力によって破断する危険
性がある微細配線、例えば、ウェハーレベルチップサイ
ズパッケージの入出力端子と半導体素子電極とを接続す
る配線などの一部に用いることによって、それらの配線
の破断を防止できる。
【0039】本願発明では、上述のマルテンサイト変態
性合金の機能である超弾性機構による応力緩和とは別
に、マルテンサイト変態性合金のマルテンサイト相の双
晶変形領域における制振特性を利用して接続信頼性を向
上する技術も提供する。この技術の特徴は、マルテンサ
イト変態開始温度(Ms点)が室温以上、より望ましくは
50℃以上のマルテンサイト変態性合金を用いることにあ
る。
【0040】室温付近で双晶変形を起こすマルテンサイ
ト変態性合金による補強を施すことによって、パワーオ
ン/オフに伴う発熱/放冷が生み出す熱衝撃から回路を
保護する。具体的には、(1)回路基板内部の配線、
(2)回路基板と外部回路と電気的に接続する配線、
(3)機械的および/または熱的に接続する構造体(サ
ーマルピンなど)等の箇所を保護するとよい。なお、こ
れらの箇所を補強するためのマルテンサイト変態性合金
は、あらかじめ円柱状、あるいはコの字型に整形してお
くと使いやすい。
【0041】本願発明では、周知慣用なマルテンサイト
変態性合金であれば特に問題無く使用可能であるが、具
体的に好ましい合金を例示すると、例えばTi-51Ni,Cu-
14.5Al-4.4Ni,Cu-14.1Al-4.2Ni,Cu-15.3Sn,Ti-20Ni-
30Cu,Ti-47Ni-3Fe,Cu-27.5Zn-4.5Alなどが挙げられ
る。これらの合金の中から、可逆変形限界、線膨張係
数、降伏強さ、加工性、弾性率を考慮して適宜選択する
が、必要に応じて2種類以上を組み合わせても問題はな
い。アンダーバンプマテリアルとして用いる場合には、
半田拡散防止の観点からTiを含む合金がより好まし
い。一方、電機的接続配線として用いる場合には、導電
性を重視するという観点からCuを含む合金がより好ま
しい。
【0042】なお、応力集中による信頼性低下の問題
は、半導体装置側のみならず、この半導体装置を搭載す
る配線基板側にも生じるので、半導体装置に実施したと
同様の思想に基づいて配線基板にも適用することがで
き、これによって高性能な電子機器が実現できる。
【0043】
【実施例】以下、図面を用いて本発明の実施例を具体的
に説明する。 〈実施例1〉図1(a)は、本願発明の一実施例となる
半導体装置の要部断面図であり、半導体素子電極部とそ
こから引き出した配線、およびパッケージ電極部、およ
びそれらの周囲の断面構造を示している。
【0044】この半導体装置10は、半導体素子1の上
部に設けられたパッケージ電極7を通して図面に示して
いない実装基板と電気的に接続する。パッケ−ジ電極7
は、その下部に設置されたマルテンサイト変態性合金8
を介して配線6につながっており、さらに配線6は半導
体素子電極部2と電気的に接続している。配線6の下に
は第1絶縁樹脂層4を設けており、配線6の上には第2
絶縁樹脂層5を形成してある。第1絶縁樹脂層4と半導
体素子1との間にはパッシベーション膜3が存在する。
【0045】本実施例では、第1絶縁樹脂層4に感光性
ポリイミド(室温での弾性率=3.0GPa、-55〜150℃範囲
の平均線膨脹係数=40ppm/℃、ガラス転移温度>300
℃、破断伸び=20%、膜厚12μm)、第2絶縁樹脂層5
には変成エポキシ樹脂(室温での弾性率=2.2GPa、-55
〜150℃範囲の平均線膨脹係数=120ppm/℃、ガラス転
移点=120℃、破断伸び=9%,膜厚3μm)を用いてお
り、樹脂層全膜厚は約15μmで、平均すると弾性率は約
2.8GPa、線膨脹係数は約60ppm/℃であって、これらの
絶縁樹脂層4、5、配線層6は半導体素子1を形成した
ウェハ上で一括して形成する。
【0046】また、本実施例ではマルテンサイト変態性
合金8としてCu-Zn-Al系マルテンサイト変態性合金を用
いており、その膜厚は配線6の膜厚と概略同等、もしく
はそれ以上とすることが望ましく、ここでは配線6の膜
厚と同等の15μmとした。
【0047】なお、この半導体装置10の製造方法は、
周知の半導体パッケージの製造工程にしたがって、電極
部2とパッシベーション膜3が予め形成された半導体素
子1の上に、第1絶縁樹脂層4/配線層6/第2絶縁樹
脂層5を順次形成する。
【0048】次いで、この第2絶縁樹脂層5にスルーホ
ールを形成して配線6を露出させ、その上にマルテンサ
イト変態性合金8で形成した厚さ15μm、直径250
μmのリングを搭載してから、スルーホールを半田で埋
込みパッケ−ジ電極7を形成した。図1(b)に、マル
テンサイト変態性合金8で形成したリングの平面図を示
す。
【0049】〈実施例2〉図2(a)は、本願発明の他
の実施例となる半導体装置の要部断面図であって、半導
体素子電極部とそこから引き出した配線、およびパッケ
ージ電極部、およびそれらの周囲の断面構造を示してい
る。
【0050】この半導体装置10は、半導体素子1の上
部に設けられたパッケージ電極7を通して図面に示して
いない実装基板と電気的に接続する。パッケ−ジ電極7
の周囲には、リング状のマルテンサイト変態性合金8が
設置されている。さらに、パッケ−ジ電極7は配線6に
よって半導体素子電極部2と電気的に接続している。
【0051】配線6の下には第1絶縁樹脂層4を設けて
おり、配線6及びリング状のマルテンサイト変態性合金
8の上には第2絶縁樹脂層5を形成してある。第1絶縁
樹脂層4と半導体素子1との間にはパッシベーション膜
3が存在する。
【0052】本実施例では、第1絶縁樹脂層4、第2絶
縁樹脂層5とも実施例1と同じ材質を用い、実施例1と
同様、半導体素子1を形成したウェハ上で一括して形成
したが、マルテンサイト変態性合金8は実施例1のCu-Z
n-Al系の代わりに、Niの含有率が凡そ51原子%のTi-Ni
系を用いた。
【0053】なお、この半導体装置10の製造方法も、
実施例1と同様の工程で電極部2とパッシベーション膜
3が予め形成された半導体素子1の上に第1絶縁樹脂層
4/配線層6を順次形成する。次いで、配線層6上のパ
ッケ−ジ電極7を形成すべき位置にマルテンサイト変態
性合金8で形成した厚さ15μm、直径250μmのリ
ングを搭載してから、これら配線層6及びリング8上を
覆うように第2絶縁樹脂層5を形成する。この第2絶縁
樹脂層5にスルーホールを形成して上記リング8の内周
及びリング内の配線層6を露出し、その跡を半田で埋込
みパッケ−ジ電極7を形成した。この構造では、パッケ
ージ電極7は、マルテンサイト変態性合金を内包する樹
脂層で補強・制振されており、単純に第2絶縁層5のみ
で保護した場合よりも信頼性が向上する。これは、マル
テンサイト変態性合金を内包する樹脂層では、見かけの
弾性率が第2絶縁層単独の弾性率よりも増大するからで
ある。
【0054】また、上記の第2絶縁樹脂層5を形成する
工程とパッケ−ジ電極7の形成工程との順序を逆にする
こともできる。この場合には、配線層6上にパッケ−ジ
電極7を予め形成しておき、このパッケ−ジ電極7に例
えば図2(b)に平面図を示したようなリング8の一部
を欠いたマルテンサイト変態性合金、あるいはコの字状
に成形したものを強制的に嵌め込み、その後で第2絶縁
樹脂層5を形成してパッケ−ジ電極7を露出させる。
【0055】上記いずれの方法でもマルテンサイト変態
性合金8は第2絶縁樹脂層5で覆われているためパッケ
−ジ電極7から、はずれることはない。
【0056】〈実施例3〉図3(a)は、本願発明のさ
らに異なる実施例となる半導体装置の要部断面図であっ
て、半導体素子電極部2とそこから引き出した配線6、
およびパッケージ電極部7、およびそれらの周囲の断面
構造を示している。
【0057】この半導体装置10は、パッケージ電極7
を通して図示していない実装基板と電気的に接続する。
パッケ−ジ電極7はマルテンサイト変態性合金8を介し
て配線6につながり、さらに配線6は半導体素子電極部
2と電気的に接続している。
【0058】マルテンサイト変態性合金8は配線6に嵌
め合いによって電気的接続をとっており、さらに、切欠
き部9を有し、第3絶縁樹脂層11に被覆されて、電気
的な絶縁を確保している。
【0059】配線6の下には第1絶縁樹脂層4を設けて
おり、配線6の上には第2絶縁樹脂層5を形成してあ
る。第1絶縁樹脂層4と半導体素子1との間にはパッシ
ベーション膜3が存在する。
【0060】本実施例では、第1絶縁樹脂層4、第2絶
縁樹脂層5とも実施例1と同じ材質を用い、実施例1と
同様、半導体素子を形成したウェハ上で一括して形成
し、マルテンサイト変態性合金8は配線6の一部を容易
に挟める構造に予め成形してある。図3(b)にこの接
続部分の拡大図を示した。マルテンサイト変態性合金8
には、切欠き部9を有しており、この部分に応力が集中
する構造となっている。
【0061】〈実施例4〉図4は、本願発明のさらに異
なる実施例となる半導体装置の要部断面図であって、半
導体素子電極部2とそこから引き出した配線6、および
パッケージ電極部7、およびそれらの周囲の断面構造を
示している。
【0062】この半導体装置10の特徴は、配線6の最
も応力が集中する半導体素子電極部2から立ち上がって
屈曲する部分を、マルテンサイト変態性合金8で繋いで
いる点にある。すなわち、この例では、配線6の屈曲す
る部分をマルテンサイト変態性合金8のスリーブで繋い
でいる。
【0063】
【発明の効果】以上詳述したように、本発明により応力
集中による信頼性低下の問題を解決することができ所期
の目的を達成することができた。すなわち、接続信頼性
が高く、電気特性に優れた、高密度実装に適した安価な
半導体装置を得ることができた。
【図面の簡単な説明】
【図1】本願発明の一実施例となる半導体装置の要部断
面概略図。
【図2】本願発明の他の実施例となる半導体装置の要部
断面概略図。
【図3】本願発明のさらに異なる他の実施例となる半導
体装置の要部断面概略図。
【図4】本願発明のさらに異なる他の実施例となる半導
体装置の要部断面概略図。
【符号の説明】
1…半導体素子、 2…半導体素子電極
部、3…パッシベーション膜、 4…第1絶縁樹脂
層、5…第2絶縁樹脂層、 6…配線、7…パ
ッケージ電極、 8…マルテンサイト変態性合
金、9…マルテンサイト変態性合金上に設けた切欠き
部、10…半導体装置、11…第3絶縁樹脂層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 成塚 康則 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 (72)発明者 伊藤 光子 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 Fターム(参考) 5F033 HH12 HH18 LL00 LL09 RR21 RR22 RR27 VV07 XX19

Claims (13)

    【特許請求の範囲】
  1. 【請求項1】半導体素子上の電極部と、絶縁層を介して
    前記電極部に接続された配線層と、前記配線層上に形成
    されたパッケージ電極とを有する半導体装置であって、
    前記配線層からパッケージ電極に至る配線導体路の一部
    にマルテンサイト相変態を起こす合金からなる導体片を
    介在させ、前記配線導体路に生じる応力を吸収する構成
    としたことを特徴とする半導体装置。
  2. 【請求項2】前記マルテンサイト相変態を起こす合金か
    らなる導体片を、前記パッケージ電極の下地としてパッ
    ケージ電極と配線との間に配設したことを特徴とする請
    求項1記載の半導体装置。
  3. 【請求項3】前記マルテンサイト相変態を起こす合金か
    らなる導体片を、前記パッケージ電極の周囲を取り巻い
    て配設したことを特徴とする請求項1記載の半導体装
    置。
  4. 【請求項4】前記マルテンサイト相変態を起こす合金か
    らなる導体片は配線導体路の一部を構成し、その一端は
    前記パッケージ電極と電気的に接続し、前記導体片の他
    端は前記配線と電気的に接続していることを特徴とする
    請求項1記載の半導体装置。
  5. 【請求項5】前記マルテンサイト相変態を起こす合金か
    らなる導体片は前記配線の屈曲して応力が最大に集中す
    る箇所に配設されていることを特徴とする請求項1記載
    の半導体装置。
  6. 【請求項6】前記マルテンサイト相変態を起こす合金
    は、前記マルテンサイト変態性合金の逆変態終了温度
    (Af点)が室温以下であることを特徴とする請求項1
    乃至5のいずれか一つに記載の半導体装置。
  7. 【請求項7】前記マルテンサイト相変態を起こす合金
    を、Ti-51Ni,Cu-14.5Al-4.4Ni,Cu-14.1Al-4.2Ni,Cu-
    15.3Sn,Ti-20Ni-30Cu,Ti-47Ni-3Fe及びCu-27.5Zn-4.5
    Alの合金群から選択したことを特徴とする請求項1乃至
    5のいずれか一つに記載の半導体装置。
  8. 【請求項8】前記マルテンサイト相変態を起こす合金か
    らなる導体片を、平板状薄片、リング状もしくはコの字
    状の成形体薄片で構成したことを特徴とする請求項1も
    しくは2記載の半導体装置。
  9. 【請求項9】前記マルテンサイト相変態を起こす合金か
    らなる導体片を、リング状もしくはコの字状の成形体薄
    片で構成したことを特徴とする請求項3記載の半導体装
    置。
  10. 【請求項10】半導体素子の表面に第1の絶縁層を介し
    て前記半導体素子の電極に電気的に接続された配線層を
    形成する工程と、前記配線層上に第2の絶縁層を介して
    前記配線層に電気的に接続されたパッケージ電極を形成
    する工程とを有する半導体装置の製造方法であって、前
    記配線層からパッケージ電極に至る配線導体路の一部を
    構成する前記配線層間に、もしくは前記配線層とパッケ
    ージ電極との間にマルテンサイト相変態を起こす合金か
    らなる導体片を介在させて相互に電気的に接続する工程
    を有することを特徴とする半導体装置の製造方法。
  11. 【請求項11】半導体素子の表面に第1の絶縁層を介し
    て前記半導体素子の電極に電気的に接続された配線層を
    形成する工程と、前記配線層上に第2の絶縁層を介して
    前記配線層に電気的に接続されたパッケージ電極を形成
    する工程とを有する半導体装置の製造方法であって、前
    記パッケージ電極の周囲をマルテンサイト相変態を起こ
    す合金からなる導体片で取り巻き介挿する工程を有する
    ことを特徴とする半導体装置の製造方法。
  12. 【請求項12】前記マルテンサイト相変態を起こす合金
    からなる導体片を、Ti-51Ni,Cu-14.5Al-4.4Ni,Cu-14.
    1Al-4.2Ni,Cu-15.3Sn,Ti-20Ni-30Cu,Ti-47Ni-3Fe及
    びCu-27.5Zn-4.5Alの合金群から選択される導体で形成
    することを特徴とする請求項10もしくは11記載の半
    導体装置の製造方法。
  13. 【請求項13】請求項1乃至9のいずれか一つに記載の
    半導体装置を備えたことを特徴とする電子機器。
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