JP2001014218A

JP2001014218A - メモリモジュールおよびメモリシステム

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Publication number: JP2001014218A
Application number: JP11185557A
Authority: JP
Inventors: Junichi Arita; 順一有田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-06-30
Filing date: 1999-06-30
Publication date: 2001-01-19

Abstract

(57)【要約】【課題】メモリモジュールにおける信号の転送速度を
高速化し、消費電力を大幅に低減する。【解決手段】メモリモジュール３は、メモリコントロ
ーラ３ａ、およびメモリ４〜７からなり、メモリコント
ローラ３ａの半導体チップ上に、メモリ４〜７の半導体
チップが積層された構成となっている。メモリコントロ
ーラ３ａは、論理積回路ＡＤ１〜ＡＤ１６から構成さ
れ、チップイネーブル信号ＣＥ１〜ＣＥ４のいずれかに
よって選択されたメモリに対応する論理積回路だけがデ
ータ信号、アドレス信号などの入出力を行い、その他の
メモリは接続経路を電気的に切断することにより、メモ
リモジュール３における駆動すべき寄生容量を大幅に低
減し、メモリシステムを高速化する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリシステムに
おける高速動作技術に関し、特に、複数のメモリにより
構成されたメモリモジュールにおけるデータ転送の高速
化に適用して有効な技術に関するものである。

【０００２】

【従来の技術】本発明者が検討したところによれば、た
とえば、パーソナルコンピュータなどに設けられている
メモリシステムは、ＥＤＯＤＲＡＭ（Ｅｘｔｅｎｄｅ
ｄＤａｔａＯｕｔＤｙｎａｍｉｃＲａｎｄｏｍ
ＡｃｃｅｓｓＭｅｍｏｒｙ）やＳＤＲＡＭ（Ｓｙｎ
ｃｒｈｒｏｎｏｕｓＤＲＡＭ）など複数のメモリと、
それらメモリを制御するメモリコントローラとによって
構成されている。

【０００３】このメモリシステムでは、複数のメモリが
１つのメモリコントローラに接続されており、アドレス
信号やカラムアドレス制御信号などチップイネーブル信
号以外のメモリ制御信号は全てのメモリの信号端子がメ
モリコントローラの信号端子に並列接続されている。

【０００４】また、データ信号はあるバス幅を構成でき
る数のメモリを１セットとして、複数のセットの各々対
応する位置にあるメモリのデータ信号端子がメモリコン
トローラにおけるデータ信号端子に並列接続されてい
る。

【０００５】たとえば、６４ビットのデータバスを備え
たメモリシステムを８ビットのＩ／Ｏを有するメモリを
６４個で構成した場合には、それらすべてのメモリの制
御信号端子がメモリコントローラの対応する制御信号端
子に並列接続されており、該メモリコントローラに設け
られた１つのデータ信号端子あたり８つのメモリにおけ
るデータ信号端子が並列接続されている。データの読み
書きは、１つのデータバス配線に接続している８つのメ
モリのうち、チップイネーブル信号で選択された１つの
メモリに対して行われる。

【０００６】さらに、これらメモリの実装技術として
は、プリント配線基板の両面に８個のメモリをそれぞれ
搭載した、いわゆる、ＤＩＭＭ（ＤｕａｌＩｎｌｉｎ
ｅＭｅｍｏｒｙＭｏｄｕｌｅ）が広く用いられてお
り、このＤＩＭＭを４枚用いて、それらの端子とメモリ
コントローラとをマザーボード上の配線とＤＩＭＭソケ
ットとを介して並列接続している。

【０００７】なお、この種のメモリシステムについて詳
しく述べてある例としては、１９９０年８月３０日、日
刊工業新聞社発行、鈴木八十二（編著）「半導体ＭＯＳ
メモリとその使い方」Ｐ１１４〜Ｐ１２６があり、この
文献には、メモリ拡張用ＤＲＡＭボードの回路構成や動
作などが記載されている。

【０００８】

【発明が解決しようとする課題】ところが、上記のよう
なメモリシステムでは、次のような問題点があることが
本発明者により見い出された。

【０００９】すなわち、１つのメモリコントローラに対
して複数のメモリが並列接続されているので、該メモリ
コントローラとチップイネーブル信号によって選択され
たメモリとの間で制御信号やデータ信号を送受信する場
合であっても、動作していないその他のメモリの入力容
量やそこに接続するプリント配線基板やソケット、ＤＩ
ＭＭにおけるプリント配線基板上の分岐配線の寄生容量
を充放電しなければならず、制御信号やデータ信号の転
送速度が上げにくく、データ転送に要する電力も大きく
なってしまうという問題がある。

【００１０】また、制御信号配線やデータ信号配線に
は、多くの分岐があり、そこで特性インピーダンスが不
連続になっているために信号の多重反射が起こり信号波
形が乱れてしまうことになるが、この信号波形の乱れの
影響を受けないように安定にデータを転送するためには
転送速度を低下させなければならず、スピードの遅いメ
モリシステムになってしまうという問題もある。

【００１１】さらに、並列接続された複数のメモリのう
ち、もっともメモリコントローラに近い場所にあるメモ
リからのデータ信号が到着するタイミングと、最も遠い
メモリからのデータ信号が到着するタイミングとが異な
るため、メモリコントローラがデータ信号を受信するタ
イムウィンドウを広くとる必要があり、この場合もメモ
リシステムにおける高速化の妨げになるという問題があ
る。

【００１２】本発明の目的は、信号の転送速度を高速化
し、消費電力を大幅に低減することのできるメモリモジ
ュールおよびメモリシステムを提供することにある。

【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１４】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１５】すなわち、本発明のメモリモジュールは、
少なくとも２つの半導体メモリと、チップイネーブル信
号に基づいて１つの半導体メモリを選択し、選択された
半導体メモリだけに制御信号ならびにデータ信号を入出
力するメモリコントロール手段とを設けたものである。

【００１６】また、本発明のメモリモジュールは、前記
メモリコントロール手段が、対応するチップイネーブル
信号と書き込みようのデータ信号との論理積を演算する
第１の演算回路と、対応するチップイネーブル信号と読
み出し用のデータ信号との論理積を演算する第２の演算
回路と、対応するチップイネーブル信号とアドレス信号
との論理積を演算する第３の演算回路とよりなり、チッ
プイネーブル信号により選択された半導体メモリに対応
する第１〜第３の演算回路の演算結果を出力するもので
ある。

【００１７】さらに、本発明のメモリモジュールは、前
記半導体メモリが、ある一辺の端部近傍における主面に
接続用端子が設けられたメモリ用半導体チップからな
り、前記メモリコントロール手段が、メモリ用半導体チ
ップの接続用端子に対応する接続用端子が主面に設けら
れたコントロール用半導体チップからなり、下側に位置
するメモリ用半導体チップの裏面が、上側に位置するメ
モリ用半導体チップの主面に重なり、かつ上側に位置す
るメモリ用半導体チップにおける接続用端子が、下側に
位置するメモリ用半導体チップにおける端部から突出す
るようにずらして積層し、それら積層された少なくとも
２つのメモリ用半導体チップの主面がコントロール用半
導体チップの主面に向かい合うように積層し、対向する
メモリ用半導体チップの接続用端子とコントロール用半
導体チップの接続用端子とを柱状の導電体で接続したも
のである。

【００１８】また、本発明のメモリモシステムは、少な
くとも１つの前記メモリモジュールと、電子装置全体の
制御を司るシステムコントローラとを有するものであ
る。

【００１９】さらに、本発明のメモリモシステムは、少
なくとも２つの半導体メモリと、チップイネーブル信号
に基づいて前記半導体メモリを選択し、選択された半導
体メモリだけに制御信号ならびにデータ信号を入出力す
るメモリコントロール手段と、電子装置全体の制御を司
るシステムコントローラとよりなり、半導体メモリが、
ある一辺の端部近傍における主面に接続用端子が設けら
れたメモリ用半導体チップからなり、メモリコントロー
ル手段、ならびにシステムコントローラが、メモリ用半
導体チップの接続用端子に対応する接続用端子が主面に
設けられた１つのシステム用半導体チップからなり、下
側に位置する前記メモリ用半導体チップの裏面が、上側
に位置するメモリ用半導体チップの主面に重なり、かつ
上側に位置するメモリ用半導体チップにおける接続用端
子を、下側に位置するメモリ用半導体チップにおける端
部から突出するようにずらして積層し、それら積層され
た少なくとも２つのメモリ用半導体チップの主面がシス
テム用半導体チップの主面に向かい合うように積層し、
対向するメモリ用半導体チップの接続用端子とシステム
用半導体チップの接続用端子とを柱状の導電体で接続し
たものである。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００２１】図１は、本発明の一実施の形態によるメモ
リシステムの構成図、図２は、本発明の一実施の形態に
よるメモリモジュールの断面図、図３は、本発明の一実
施の形態によるメモリモジュールに備えられたメモリコ
ントローラにおける接続用端子の説明図、図４は、本発
明の一実施の形態によるメモリモジュールの回路接続構
成の説明図、図５は、本発明の一実施の形態によるメモ
リモジュールにおける寄生容量の説明図、図６は、本発
明者が検討したメモリモジュールの回路接続構成の説明
図、図７は、本発明者が検討したメモリモジュールにお
ける寄生容量の説明図である。

【００２２】本実施の形態において、メモリシステム１
は、たとえば、パーソナルコンピュータ（電子装置）な
どに備えられている。メモリシステム１は、図１に示す
ように、システムコントローラ２、ならびにメモリモジ
ュール３によって構成されている。

【００２３】システムコントローラ２は、パーソナルコ
ンピュータ全体におけるハードウェアの制御を司る。メ
モリモジュール３は、メモリコントローラ（メモリコン
トロール手段、コントロール用半導体チップ）３ａと、
ＤＲＡＭ半導体装置からなる複数のメモリ３ｂとにより
構成されている。メモリコントローラ３ａは、システム
コントローラの制御信号に基づいてメモリモジュール３
の制御を司る。

【００２４】また、メモリシステム１の構成について図
２、図３を用いて説明する。ここでは、複数のメモリ３
ｂが４つのメモリ（半導体メモリ、メモリ用半導体チッ
プ）４〜７から構成されているものとする。

【００２５】メモリコントローラ３ａ、およびメモリ４
〜７は、図２に示すように、いずれも半導体チップから
構成されており、メモリコントローラ３ａの半導体チッ
プ上に、メモリ４〜７の半導体チップが積層された構成
となっている。メモリ４〜７における半導体チップの厚
さは約５０μｍ程度である。

【００２６】メモリコントローラ３ａの主面には、図３
に示すように、所定の一辺における周辺部近傍にメモリ
４の信号端子が接続される複数の接続用端子ＳＴ１が１
列に等間隔で形成されている。同様に、接続用端子ＳＴ
１の左隣には、接続用端子ＳＴ１と一定の間隔を置い
て、メモリ５の信号端子が接続される接続用端子ＳＴ２
が形成されている。

【００２７】また、接続用端子ＳＴ２の左隣には、該接
続用端子ＳＴ２と一定の間隔を置いて、メモリ６の信号
端子が接続される接続用端子ＳＴ３が形成されており、
接続用端子ＳＴ３の左隣には、メモリ７の信号端子が接
続される接続用端子ＳＴ４が、接続用端子ＳＴ３と一定
の間隔を置いて形成されている。

【００２８】さらに、メモリコントローラ３ａ表面に
は、図２に示すように、テープ８〜１１が接着されてい
る。テープ８は、接続用端子ＳＴ１が設けられたメモリ
コントローラ３ａの接続用端子ＳＴ１から接続用端子Ｓ
Ｔ４を十分に覆う程度の大きさとなっており、接続用端
子ＳＴ１〜ＳＴ４に対応する位置には柱状の導電体１２
〜１５がそれぞれ形成されている。

【００２９】テープ８の上面には、テープ９が接着され
ており、このテープ９は、メモリコントローラ３ａの接
続用端子ＳＴ２から接続用端子ＳＴ４にかけてを十分に
覆う程度の大きさとなっている。テープ９には、接続用
端子ＳＴ２〜ＳＴ４に対応する位置に柱状の導電体１６
〜１８が形成されている。

【００３０】また、テープ９の上面には、テープ１０が
接着されている。テープ１０は、メモリコントローラ３
ａの接続用端子ＳＴ３，ＳＴ４を十分に覆う程度の大き
さとなっており、接続用端子ＳＴ３，ＳＴ４に対応する
位置に柱状の導電体１９，２０が形成されている。

【００３１】テープ１０の上面には、テープ１１が接着
され、メモリコントローラ３ａの接続用端子ＳＴ４を十
分に覆う程度の大きさとなっており、接続用端子ＳＴ４
に対応する位置に柱状の導電体２１が形成されている。

【００３２】さらに、メモリ４〜７には、ある一辺の周
辺部近傍に信号端子が、その辺に平行に１列にそれぞれ
配置されており、これらメモリ４〜７は、メモリコント
ローラ３ａ上に積層して実装されている。

【００３３】メモリ４は、該メモリ４の信号端子が、メ
モリコントローラ２の接続用端子ＳＴ１に対向する位置
に積層される。メモリ５は、メモリ４上にオーバハング
して積層されており、同じくメモリ５の信号端子が、接
続用端子ＳＴ２に対向する位置に実装されている。

【００３４】メモリ６は、メモリ５上にオーバハングし
て積層されており、メモリ６の信号端子が、接続用端子
ＳＴ３に対向する位置に実装されいる。同様に、メモリ
７は、メモリ６上にオーバハングして積層されており、
メモリ７の信号端子が、接続用端子ＳＴ４に対向する位
置に実装されている。

【００３５】メモリ４〜７の信号端子には、各々の半導
体チップの配線層に形成された銅などの配線を介して入
出力回路や電源回路がそれぞれ接続されている。そし
て、メモリ４〜７に設けられた信号端子は、柱状の導電
体１２〜２１を介して、対応するメモリコントローラ３
ａの接続用端子ＳＴ１〜ＳＴ４にそれぞれ接続されてい
る。

【００３６】テープ８〜１１は、厚さ約４０μｍ程度の
ポリイミドテープの両面にそれぞれ厚さ約５μｍ程度の
耐熱接着剤が塗布されており、このポリイミドテープに
は、接続用端子ＳＴ１〜ＳＴ４に対応した位置に直径約
５０μｍ程度の貫通孔が設けられ、その貫通孔に銅など
が充填されて導電体１２〜２１が形成されている。

【００３７】各々のテープ８〜１１に形成された導電体
１２〜２１は、その両面にニッケルめっきを下地とし
て、テープの一方の面側には錫、他方の面側には金めっ
きが施されている。たとえば、導電体１５，１８におい
て、モジュールとして組み立てられた状態では、上部に
位置する導電体１８の下面側における金と、導電体１５
の上面における錫とが共晶合金を形成して接続されてい
る。

【００３８】また、メモリ４〜７における信号端子の表
面には金の層が形成されており、相対するテープ８〜１
１に形成された導電体１２，１６，１９，２１の上面の
錫と共晶合金を形成してそれぞれ接続されている。

【００３９】最下層のテープ８に形成された導電体１２
〜１５は、それら導電体１２〜１５下面に形成された金
と、メモリコントローラ３ａの接続用端子ＳＴ１〜ＳＴ
４表面に形成された錫の層とで共晶合金を作ってそれぞ
れが接続されている。メモリモジュールを構成するメモ
リ４〜７は、それぞれの半導体チップの破損を防ぐため
にケースまたはモールド樹脂で覆われている。

【００４０】次に、メモリモジュール３の回路構成、な
らびに接続構成について図４を用いて説明する。

【００４１】ここでは、説明を簡単にするために、メモ
リコントローラ３ａに１つのデータ端子と、２つのアド
レス端子とを備えた構成とし、メモリ４〜７も同様に、
１つのデータ端子と、２つのアドレス端子とを備えた構
成とする。また、図４においてメモリ４〜７の電源端子
は省略してある。

【００４２】メモリコントローラ３ａは、論理積回路Ａ
Ｄ１〜ＡＤ１６から構成されている。論理積回路（第２
の演算回路）ＡＤ１，ＡＤ３，ＡＤ５，ＡＤ７の出力部
には、データ信号Ｄが入出力されるデータ端子が接続さ
れている。論理積回路（第１の演算回路）ＡＤ２，ＡＤ
４，ＡＤ６，ＡＤ８の他方の入力部にも、同様に、デー
タ端子が接続されている。

【００４３】論理積回路ＡＤ１の一方の入力部には、論
理積回路ＡＤ２，ＡＤ９，ＡＤ１０の一方の入力部、お
よびチップイネーブル信号ＣＥ１が入力されるチップイ
ネーブル端子、チップイネーブル信号ＣＥａ１が出力さ
れるチップイネーブル端子がそれぞれ接続されている。
論理積回路ＡＤ１の他方の入力部には、論理積回路ＡＤ
２の出力部、データ信号Ｄａ１を入出力するデータ端子
が接続されている。

【００４４】論理積回路ＡＤ３の一方の入力部には、論
理積回路ＡＤ４，ＡＤ１１，ＡＤ１２の一方の入力部、
ならびにチップイネーブル信号ＣＥ２が入力されるチッ
プイネーブル端子、チップイネーブル信号ＣＥａ２が出
力されるチップイネーブル端子が接続されており、論理
積回路ＡＤ３の他方の接続部には、論理積回路ＡＤ４の
出力部、データ信号Ｄａ２を入出力するデータ端子が接
続されている。

【００４５】論理積回路ＡＤ５の一方の入力部には、論
理積回路ＡＤ６，ＡＤ１３，ＡＤ１４の一方の入力部、
およびチップイネーブルＣＥ３が入力されるチップイネ
ーブル端子、チップイネーブル信号ＣＥａ３が出力され
るチップイネーブル端子が接続されている。論理積回路
ＡＤ５の他方の接続部には、論理積回路ＡＤ６の出力
部、データ信号Ｄａ３を入出力するデータ端子が接続さ
れている。

【００４６】論理積回路ＡＤ７の一方の入力部には、論
理積回路ＡＤ８，ＡＤ１５，ＡＤ１６の一方の入力部、
およびチップイネーブル信号ＣＥ４が入力されるチップ
イネーブル端子、チップイネーブル信号ＣＥａ４が出力
されるチップイネーブル端子が接続されており、論理積
回路ＡＤ７の他方の接続部には、論理積回路ＡＤ８の出
力部、データ信号Ｄａ４を入出力するデータ端子が接続
されている。

【００４７】論理積回路（第３の演算回路）ＡＤ９の他
方の入力部には、論理積回路（第３の演算回路）ＡＤ１
１，ＡＤ１３，ＡＤ１５の他方の接続部、およびアドレ
ス信号Ａ１が入力されるアドレス端子が接続されてい
る。論理積回路（第３の演算回路）ＡＤ１０の他方の入
力部には、論理積回路（第３の演算回路）ＡＤ１２，Ａ
Ｄ１４，ＡＤ１６の他方の接続部、およびアドレス信号
Ａ２が入力されるアドレス端子が接続されている。

【００４８】論理積回路ＡＤ９の出力部には、アドレス
信号Ａ１ａを出力するアドレス端子が接続されており、
論理積回路ＡＤ１０の出力部には、アドレス信号Ａ２ａ
が接続されている。論理積回路ＡＤ１１の出力部には、
アドレス信号Ａ１ｂを出力するアドレス端子が接続され
ており、論理積回路ＡＤ１２の出力部には、アドレス信
号Ａ２ｂが接続されている。

【００４９】論理積回路ＡＤ１３の出力部には、アドレ
ス信号Ａ１ｃを出力するアドレス端子が接続されてお
り、論理積回路ＡＤ１４の出力部には、アドレス信号Ａ
２ｃが接続されている。論理積回路ＡＤ１５の出力部に
は、アドレス信号Ａ１ｄを出力するアドレス端子が接続
されており、論理積回路ＡＤ１６の出力部には、アドレ
ス信号Ａ２ｄを出力するアドレス端子が接続されてい
る。

【００５０】システムコントローラ２から入出力される
データ信号Ｄは、データ信号Ｄａ１〜Ｄａ４としてメモ
リコントローラ３ａを介してメモリ４〜７のいずれかに
入出力され、システムコントローラ２から出力されるア
ドレス信号Ａ１，Ａ２は、メモリコントローラ３ａを介
してアドレス信号Ａ１ａ〜Ａ１ｄ，Ａ２ａ〜Ａ２ｄとし
てメモリ４〜７のいずれかに出力される。

【００５１】チップイネーブル信号ＣＥ１〜ＣＥ４は、
システムコントローラ２の内部回路を介さずにメモリ４
〜７に出力される。このチップイネーブル信号は、メモ
リ４〜７からデータを読み書きするメモリを選択する信
号である。

【００５２】また、これらデータ端子、アドレス端子、
ならびにチップイネーブル端子が接続用端子ＳＴ１〜Ｓ
Ｔ４となり、前述した導電体１２〜２１を介してメモリ
４〜７の信号端子にそれぞれ接続されている。

【００５３】次に、本実施の形態の作用について説明す
る。

【００５４】まず、メモリシステム１ではチップイネー
ブル信号ＣＥ１がハイレベルの時、メモリ４におけるデ
ータが読み書きされ、以下同様にチップイネーブル信号
ＣＥ２〜ＣＥ４がハイレベルの場合に、メモリ５〜７に
おけるデータがそれぞれ読み書きされる。

【００５５】たとえば、メモリコントローラ３ａにハイ
レベルのチップイネーブル信号ＣＥ１が入力されると、
このハイレベル信号がメモリ４に入力され、メモリ４が
活性化する。

【００５６】また、ハイレベル信号は、論理積回路ＡＤ
９，ＡＤ１０の一方の入力部にも入力される。システム
コントローラ２から出力されたアドレス信号Ａ１，Ａ２
は、論理積回路ＡＤ９，ＡＤ１０の他方の入力部にそれ
ぞれ入力され、論理積回路ＡＤ９，ＡＤ１０による演算
結果をアドレス信号Ａ１ａ，Ａ２ａとしてに出力する。

【００５７】データ書き込みの場合には、システムコン
トローラ２から出力されたデータ信号Ｄが論理積回路Ａ
Ｄ２の他方の入力部に入力されるので、この論理積回路
ＡＤ２の演算結果をデータ信号Ｄａ１としてメモリ４に
出力する。

【００５８】データ読み出しの場合には、メモリ４から
出力されたデータ信号Ｄａ１が論理積回路ＡＤ１の他方
の入力部に入力され、論理積回路ＡＤ１はチップイネー
ブル信号ＣＥ１とデータ信号Ｄａ１との演算結果をデー
タ信号Ｄとしてシステムコントローラ２に出力する。

【００５９】ここで、メモリモジュール３における寄生
容量について図５を用いて説明する。

【００６０】図５においては、メモリ４にデータを読み
書きする場合のアドレス信号Ａ１に着目して説明する。

【００６１】チップイネーブル信号ＣＥ１で選択された
メモリ４において、ハイレベルのチップイネーブル信号
ＣＥ１が一方の入力部に入力される論理積回路ＡＤ９は
電気的に導通状態となり、そのほかのメモリ５〜７が接
続されている論理積回路ＡＤ１１，ＡＤ１３，ＡＤ１５
は非導通状態となっている。

【００６２】システムコントローラ２からメモリ４にア
ドレス信号Ａ１を伝送するには、メモリ４の入力回路の
寄生容量Ｃｉｎ１、メモリ４のＥＳＤ（Ｅｌｅｃｔｒｏ
ＳｔａｉｃＤｉｓｃｈａｒｇｅ）保護回路の寄生容
量Ｃｅｓ１、メモリ４の信号端子とそこに至る配線の寄
生容量Ｃｐｄ１、メモリ４とメモリコントローラ３ａと
を接続する柱状の導電体１２の寄生容量Ｃｃｌｍ１、メ
モリコントローラ３ａの接続用端子ＳＴ１と論理積回路
ＡＤ９に至るまでの配線との寄生容量Ｃｐｄｃ１、メモ
リコントローラ３ａにおけるＥＳＤ保護回路の寄生容量
Ｃｅｓｃ１、論理積回路ＡＤ９の寄生容量Ｃａｎｄ１、
選択されていないメモリ５〜７へ回路を遮断している論
理積回路ＡＤ１１，ＡＤ１３，ＡＤ１５におけるそれぞ
れの寄生容量Ｃａｎｄ２〜Ｃａｎｄ４、ならびにメモリ
コントローラ３ａのアドレス信号Ａ１入力におけるＥＳ
Ｄ保護回路の寄生容量Ｃｉａ１とを充放電すればよいこ
とになる。

【００６３】また、図６に本発明者が検討したメモリモ
ジュール３０の構成を示し、図７にこのメモリモジュー
ル３０おける寄生容量について示す。

【００６４】図６においては、説明を簡単にするために
構成を単純化しており、１つのメモリコントローラ３１
に対して４つのメモリ３２〜３５、２本のアドレス信
号、１本のデータ信号配線とを示し、アドレス信号およ
びチップイネーブル信号以外の制御信号および電源の配
線は省略してある。

【００６５】メモリ３２〜３５に設けられたアドレス信
号端子ＡＴ１，ＡＴ２、データ信号端子ＤＴは、メモリ
コントローラ３１のアドレス信号端子ＡＴＣ１，ＡＴＣ
２、データ信号端子ＤＣと、それぞれが並列接続されて
いる。

【００６６】チップイネーブル信号は、メモリ３２〜３
５のうち、データを読み書きするメモリを１つ選択する
制御信号なので、メモリ３２〜３５に設けられたチップ
イネーブル信号端子ＣＥＴ１〜ＣＥＴ４とメモリコント
ローラ３１のチップイネーブル信号端子ＣＥＣ１〜ＣＥ
Ｃ４とは独立に接続されている。

【００６７】また、このメモリモジュール３０における
寄生容量を図７に示す。この図７では、アドレス信号の
うち、１つのアドレス信号における信号経路ついて充放
電しなければならない容量を示しており、その他の信号
は表記を省略してあるが、アドレス信号、データ信号に
ついては同様である。

【００６８】メモリコントローラ３１からメモリ３２に
アドレス信号を出力するには、メモリコントローラ３１
における出力回路の寄生容量Ｃｏｔｃ、メモリコントロ
ーラ３１に設けられたボンディングパッドとそこに至る
半導体チップ上の配線との寄生容量Ｃｐｄｃ、パッケー
ジの配線の寄生容量Ｃｐｋｃ、メモリコントローラ３１
などが実装されるマザーボード上の配線の寄生容量Ｃｐ
ｗｂ、メモリ３２に至る分岐配線の寄生容量Ｃｓｔ１、
メモリ３２のパッケージにおける配線の寄生容量Ｃｐｋ
１、メモリ３２のボンディングパッド、およびそこに繋
がる半導体チップ上の配線の寄生容量Ｃｐｄ１、ＥＳＤ
保護回路の寄生容量Ｃｅｓ１、入力回路の寄生容量Ｃｉ
ｎ１、以下メモリ３３〜３５についても同様に寄生する
寄生容量Ｃｓｔ２，Ｃｐｋ２，Ｃｐｄ２，Ｃｅｓ２，Ｃ
ｉｎ２，Ｃｓｔ３，Ｃｐｋ３，Ｃｐｄ３，Ｃｅｓ３，Ｃ
ｉｎ３，Ｃｓｔ４，Ｃｐｋ４，Ｃｐｄ４，Ｃｅｓ４，Ｃ
ｉｎ４をすべて充放電しなければならないことになる。

【００６９】よって、データの読み書き時には、これら
の寄生容量を充放電しなければならないために、制御信
号やデータ信号の転送速度が上げにくく、データ転送に
要する電力も大きくなり、スピードが遅く消費電力が大
きいシステムとなってしまう。

【００７０】しかし、図４などに示すメモリモジュール
３においては、データを読み書きしないメモリをチップ
イネーブル信号との論理積により論理積回路によって切
断することで駆動すべき寄生容量を大幅に低減してい
る。

【００７１】それにより、本実施の形態によれば、メモ
リコントローラ３ａに設けられた論理積回路ＡＤ１〜Ａ
Ｄ１６によって、メモリシステム１を高速化することが
でき、かつメモリシステムの消費電力を低減することが
できる。

【００７２】また、メモリシステム１全体から見たとき
に分岐配線となるメモリモジュール３に形成された配線
の容量が低減するので信号の多重反射を防止でき、メモ
リシステムを安定して高速化することができる。

【００７３】さらに、複数接続するメモリ４〜７を積層
して実装するので、メモリモジュール３あるいはメモリ
システム１を小型化でき、かつメモリ４〜７からデータ
を読み出す場合の消費電力を低減できるので、放熱すべ
き発熱量が下がりメモリシステム１を小型化することが
できる。

【００７４】また、本実施の形態では、メモリコントロ
ーラ３ａとシステムコントローラ２とを異なる半導体チ
ップによって構成したが、これらメモリコントローラ３
ａ、およびシステムコントローラ２を１つの半導体チッ
プ（システム用半導体チップ）によって形成し、この半
導体チップに、メモリ用半導体チップであるメモリ４〜
７を積層してメモリシステム１を構成するようにしても
よい。

【００７５】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【００７６】たとえば、前記実施の形態においては、Ｄ
ＲＡＭからなる半導体メモリにより構成されたメモリモ
ジュールを記載したが、半導体メモリは、たとえば、Ｓ
ＲＡＭ（ＳｔａｔｉｃＲＡＭ）によって構成されたメ
モリモジュールでもよく、パーソナルコンピュータ以外
にもワークステーション、サーバ、携帯型情報機器など
メモリシステムを有する様々な電子装置に設けることが
できる。

【００７７】また、これらメモリモジュールは、電子装
置のメインメモリとしてではなく、ＤＲＡＭあるいはＳ
ＲＡＭなどの半導体メモリによって構成されるキャッシ
ュメモリとして用いてもよい。

【００７８】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００７９】（１）本発明によれば、メモリコントロー
ル手段が、チップイネーブル信号に選択された半導体メ
モリだけを接続し、その他の半導体メモリの接続を電気
的に切断するので、メモリモジュールにおける寄生容量
を大幅に削減することができる。

【００８０】（２）また、本発明では、メモリコントロ
ール手段により、分岐配線となるメモリモジュールの配
線容量が低減するので、信号の多重反射を防止すること
ができ、ノイズなどを低減することができる。

【００８１】（３）さらに、本発明においては、メモリ
コントロール手段であるコントロール用半導体チップ
と、半導体メモリである半導体チップとを積層してメモ
リモジュールを構成するので、メモリモジュールを小型
化することができる。

【００８２】（４）また、本発明によれば、上記（１）
〜（３）により、メモリシステムを小型化しながらデー
タ処理速度を高速化し、かつ消費電力を低減することが
できるので、電子装置の性能を向上することができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態によるメモリシステムの
構成図である。

【図２】本発明の一実施の形態によるメモリモジュール
の断面図である。

【図３】本発明の一実施の形態によるメモリモジュール
に備えられたメモリコントローラにおける接続用端子の
説明図である。

【図４】本発明の一実施の形態によるメモリモジュール
の回路接続構成の説明図である。

【図５】本発明の一実施の形態によるメモリモジュール
における寄生容量の説明図である。

【図６】本発明者が検討したメモリモジュールの回路接
続構成の説明図である。

【図７】本発明者が検討したメモリモジュールにおける
寄生容量の説明図である。

【符号の説明】

１メモリシステム２システムコントローラ３メモリモジュール３ａメモリコントローラ（メモリコントロール手段、
コントロール用半導体チップ）３ｂメモリ４〜７メモリ（半導体メモリ、メモリ用半導体チッ
プ）８〜１０テープ導電体１６〜２１ＳＴ１〜ＳＴ４接続用端子ＡＤ１，ＡＤ３，ＡＤ５，ＡＤ７論理積回路（第２の
演算回路）ＡＤ２，ＡＤ４，ＡＤ６，ＡＤ８論理積回路（第１の
演算回路）ＡＤ９〜ＡＤ１６論理積回路（第３の演算回路）３０メモリモジュール３１メモリコントローラ３２〜３５メモリ

Claims

【特許請求の範囲】

【請求項１】少なくとも２つの半導体メモリと、チッ
プイネーブル信号に基づいて前記半導体メモリを選択
し、選択された前記半導体メモリだけに制御信号ならび
にデータ信号を入出力するメモリコントロール手段とを
設けたことを特徴とするメモリモジュール。
【請求項２】請求項１記載のメモリモジュールにおい
て、前記メモリコントロール手段が、対応するチップイ
ネーブル信号と書き込み用のデータ信号との論理積を演
算する第１の演算回路と、対応するチップイネーブル信
号と読み出し用のデータ信号との論理積を演算する第２
の演算回路と、対応するチップイネーブル信号とアドレ
ス信号との論理積を演算する第３の演算回路とよりな
り、チップイネーブル信号により選択された前記半導体
メモリに対応する前記第１〜第３の演算回路の演算結果
を出力することを特徴とするメモリモジュール。
【請求項３】請求項１または２記載のメモリモジュー
ルにおいて、前記半導体メモリが、ある一辺の端部近傍
における主面に接続用端子が設けられたメモリ用半導体
チップからなり、前記メモリコントロール手段が、前記
メモリ用半導体チップの接続用端子に対応する接続用端
子が主面に設けられたコントロール用半導体チップから
なり、下側に位置する前記メモリ用半導体チップの裏面
が、上側に位置する前記メモリ用半導体チップの主面に
重なり、かつ前記上側に位置するメモリ用半導体チップ
における接続用端子を、前記下側に位置するメモリ用半
導体チップにおける端部から突出するようにずらして積
層し、それら積層された前記少なくとも２つのメモリ用
半導体チップの主面が前記コントロール用半導体チップ
の主面にを向かい合うように積層し、対向する前記メモ
リ用半導体チップの接続用端子と前記コントロール用半
導体チップの接続用端子とを柱状の導電体で接続したこ
とを特徴とするメモリモジュール。
【請求項４】請求項１〜３のいずれか１項に記載の少
なくとも１つのメモリモジュールと、電子装置全体の制
御を司るシステムコントローラとを有することを特徴と
するメモリシステム。
【請求項５】少なくとも２つの半導体メモリと、チッ
プイネーブル信号に基づいて前記半導体メモリを選択
し、選択された前記半導体メモリだけに制御信号ならび
にデータ信号を入出力するメモリコントロール手段と、
電子装置全体の制御を司るシステムコントローラとより
なり、前記半導体メモリが、ある一辺の端部近傍におけ
る主面に接続用端子が設けられたメモリ用半導体チップ
からなり、前記メモリコントロール手段、ならびに前記
システムコントローラが、前記メモリ用半導体チップの
接続用端子に対応する接続用端子が主面に設けられた１
つのシステム用半導体チップからなり、下側に位置する
前記メモリ用半導体チップの裏面が、上側に位置する前
記メモリ用半導体チップの主面に重なり、かつ前記上側
に位置するメモリ用半導体チップにおける接続用端子
を、前記下側に位置するメモリ用半導体チップにおける
端部から突出するようにずらして積層し、それら積層さ
れた前記少なくとも２つのメモリ用半導体チップの主面
が前記システム用半導体チップの主面に向かい合うよう
に積層し、対向する前記メモリ用半導体チップの接続用
端子と前記システム用半導体チップの接続用端子とを柱
状の導電体で接続したことを特徴とするメモリシステ
ム。