JP2001004715A - 電子回路の動作調整制御装置及び半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 電子回路の動作特性を調整する回路に駆動用
データを与える制御を行う動作調整制御装置をより低コ
ストで構成する。 【解決手段】 制御回路９，記憶回路１０，データ値決
定回路１１，データ出力回路１２を同一のＳｉ基板２１
上に形成し、記憶回路１０には、オペアンプ２によって
生成出力される制御用電源の電圧を所定値に調整するた
めの駆動データを予め記憶させる。制御回路９のタイミ
ングジェネレータは、オペアンプ２の動作時に駆動デー
タを記憶回路１０より読み出し、データ出力回路１２を
介して調整回路７に出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子回路の動作特
性を所定の特性に調整する調整回路に駆動データを出力
する動作調整制御装置及びこれらを集積化してなる半導
体集積回路装置に関する。

【０００２】

【従来の技術】例えば、増幅回路や定電圧回路などの電
子回路は、当該電子回路を構成する各回路素子の特性が
個別の製造ばらつきによって変動するため、入力信号の
増幅率や出力電圧レベルなどのような電子回路としての
特性にもばらつきが発生することになる。そのため、電
子回路の製造後に検査工程において動作特性をチェック
し、その特性が一定となるように可変抵抗器などにより
回路定数を調整するようにしている。

【０００３】ところで、前記電子回路が電子回路の動作
調整制御装置として構成されている場合には、上記のよ
うな調整作業は容易ではない。例えば、マイクロコンピ
ュータ等に制御用電源を生成して供給するための電源回
路を集積回路装置として構成した場合には、回路装置の
完成後に電源回路を動作させて出力電圧を検出し、その
検出電圧が所定範囲内となるように電源回路を構成する
薄膜抵抗素子をレーザトリミング或いはヒューズトリミ
ングすることで調整を行うようにしている。しかし、こ
のような調整方式は作業が煩わしく面倒であると共に、
調整用の抵抗素子や回路などの面積が大きくなってしま
うため、それに伴って全体の回路面積も大きくなってし
まうという問題があった。

【０００４】

【発明が解決しようとする課題】また、例えば、特開平
９−３３０１３５号公報には、与えられる駆動データに
応じて電子回路の特性調整を行う調整回路を備えて、検
査工程において電子回路を動作させて得た駆動データを
ＥＥＰＲＯＭに記憶させておき、電子回路がフィールド
において動作する場合には、ＣＰＵがＥＥＰＲＯＭより
前記駆動データを読み出して調整回路に出力することで
補正を行うようにした技術が開示されている。

【０００５】しかしながら、上記従来技術では、ＥＥＰ
ＲＯＭはＣＰＵが搭載されている半導体集積回路に対し
て外付けになっているため、ＣＰＵは、上記一連の調整
動作をプログラムによって実行しなければならなかっ
た。そのため、当該プログラムモジュールをＣＰＵの制
御プログラム（ユーザプログラム）の一部として組み込
む必要があり、その作成コストが必要になると共にプロ
グラム記憶用のメモリも必要となることから、総じてコ
ストがアップしてしまうという問題があった。更に、Ｃ
ＰＵにとっても調整動作を行う時間を要することにな
る。

【０００６】本発明は上記事情に鑑みてなされたもので
あり、その目的は、調整回路に駆動用データを与える制
御を行う動作調整制御装置及びをこれらを集積化してな
る半導体集積回路装置より低コストで構成することにあ
る。

【０００７】

【課題を解決するための手段】請求項１記載の電子回路
の動作調整制御装置によれば、データ出力回路，不揮発
性の記憶回路及び制御回路を同一の半導体基板上に形成
し、記憶回路には、電子回路の動作特性を所定の特性に
調整するための駆動データが、例えば電子回路の完成後
に実際に動作させることで得た特性に基づいて予め記憶
される。そして、制御回路は、電子回路の動作時に駆動
データを記憶回路より読み出すと、データ出力回路を介
して調整回路に出力する動作を実行する。

【０００８】即ち、電子回路の完成後の動作特性を、記
憶回路に記憶させた駆動データに基づいて略一定とする
ように調整することができると共に、従来とは異なり、
不揮発性の記憶回路を制御回路と同一の半導体基板上に
形成したことで、記憶回路に対するアクセス等の処理を
ハードウエアで実行するように制御回路を構成すること
が可能となる。従って、上記各構成要素を集積回路装置
として構成すれば、電子回路の動作を調整するためのプ
ログラムを作成してプログラムメモリに記憶させる必要
はなく、制御回路が自動的に動作して調整処理を実行す
るので、動作調整制御装置を低コストで構成することが
できる。

【０００９】請求項２記載の電子回路の動作調整制御装
置によれば、制御回路は、駆動データを記憶回路より読
み出して調整回路に出力する動作を一定周期毎に行う。
即ち、駆動データを読み出してデータ出力回路にセット
する動作を初期処理などにおいて一度だけしか行わない
場合には、外部よりノイズなどが印加された時にデータ
出力回路に保持されているデータ値が変化してしまい、
補正された動作特性にずれを生じるおそれがある。

【００１０】そのため、駆動データをデータ出力回路に
セットする動作は、電子回路の動作中に複数回行うこと
が好ましいが、その一方で、不揮発性の記憶回路に対す
る制御回路のアクセス頻度が高まると、記憶回路に電荷
ストレスをより多く印加することになってしまう。従っ
て、駆動データを読み出してセットする動作を一定周期
毎に行うことで、ノイズが印加されるなどして駆動デー
タの値が一時的に変化しても一定周期毎に修正されるよ
うにして調整の信頼性を高めると共に、記憶回路に対す
るアクセス頻度をある程度制限して電荷ストレスを軽減
することにより、記憶回路の寿命を長期化することがで
きる。

【００１１】請求項３記載の電子回路の動作調整制御装
置によれば、制御回路は、ＣＲ発振回路によって出力さ
れるクロック信号に同期して制御動作を行うので、簡単
な構成のＣＲ発振回路からクロック信号を得ることによ
り、制御回路の構成をシンプルにすることができる。

【００１２】請求項４記載の電子回路の動作調整制御装
置によれば、データ出力回路，記憶回路及び制御回路を
ＭＯＳトランジスタプロセスで形成する。その場合、記
憶回路に対するデータの書き込み及び読み出しを制御す
る部分もＭＯＳトランジスタによって構成されることに
なる。そして、記憶回路のゲート絶縁膜をＭＯＳトラン
ジスタのゲート絶縁膜と共に形成することにより、記憶
回路をより少ない工程数で形成することができる（尚、
詳細については、特願平１０−３２８５６０号を参
照）。

【００１３】また、例えば請求項３のように、制御回路
にＣＲ発振回路を備える場合や、電子回路がキャパシタ
を含んで構成される場合には、記憶回路のコントロール
ゲート及びフローティングゲートを、キャパシタの下部
電極及び上部電極と共に形成することにより、記憶回路
を含む装置全体を一層少ない工程数で形成することがで
きる。

【００１４】請求項５記載の電子回路の動作調整制御装
置によれば、記憶回路に同一の駆動データを３以上の複
数セット記憶して、制御回路は、複数セットの駆動デー
タを記憶回路より読み出すとそれらをデータ値決定回路
に出力する。すると、データ値決定回路は、それら複数
セットのデータを各ビット毎に比較してより多数を占め
た方のデータ値をデータ出力回路に出力する。

【００１５】即ち、記憶回路に記憶されている駆動デー
タが制御回路により読み出された時に、外部よりノイズ
が印加されることなどによって読み出されたデータ値に
一部誤りが生じた場合でも、データ値決定回路は、複数
セットのデータの各ビットにおいてより多数を占めたデ
ータ値を選択して出力するので、誤った値の駆動データ
を調整回路に出力することを極力防止して、信頼性を一
層向上させることができる。

【００１６】請求項６記載の電子回路の動作調整制御装
置によれば、記憶回路は、複数セットのデータを、各ビ
ット毎に設けられた夫々共通のデータバスに対して各セ
ット毎に異なるタイミングで出力するので、複数セット
のデータを読み出すためにデータバス幅を複数倍必要と
することがなく、半導体基板上におけるスペースの増加
を抑制することができる。

【００１７】請求項７記載の半導体集積回路装置によれ
ば、電子回路の動作調整制御装置がコンピュータブロッ
クの制御プログラムから独立して調整動作を行うことが
できるため、コンピュータブロックにおいては、自らの
プログラムによって調整動作を実行する必要がなく、プ
ログラムメモリの容量や、コンピュータブロック自身の
動作に制約を課すことなく、好ましいものとなる。

【００１８】

【発明の実施の形態】以下、本発明を自動車のエンジン
を制御するＥＣＵ(Electronic Contorol Unit ）に適用
した場合の一実施例について図面を参照して説明する。
図１は、全体の電気的構成を示す機能ブロック図であ
る。ＥＣＵ（半導体集積回路装置）１は、ＭＯＳトラン
ジスタプロセスによって形成されている。オペアンプ
（電子回路）２は、例えば図示しないバッテリより与え
られる１４Ｖ程度の電源から、ＥＣＵを構成するマイク
ロコンピュータなどに供給する制御用電源を生成して出
力端子２ｃより出力する定電圧回路を構成している。

【００１９】バッテリの電源は、入力端子３に供給され
るようになっている。入力端子３とグランドとの間に
は、抵抗４，抵抗アレイ部５及び抵抗６の直列回路が接
続されており、これらは調整回路７を構成している。抵
抗アレイ部５は、抵抗４及び６に比較して抵抗値が小さ
い１６個の抵抗５ａが直列に接続されていると共に、各
抵抗５ａの共通接続点及び抵抗５ａと抵抗６との共通接
続点は、例えばアナログスイッチなどで構成されるスイ
ッチ５ｂを介してオペアンプ２の非反転入力端子に共通
に接続されている。

【００２０】オペアンプ２の反転入力端子はグランドに
接続されている。オペアンプ２の入力部は、夫々しきい
値電圧が異なる値に設定された２つのＰチャネルＭＯＳ
トランジスタ２ａ，２ｂによって構成されており、両者
のしきい値電圧差を基準電圧として出力端子２ｃに定電
圧を出力するようになっている。

【００２１】抵抗アレイ部５における１６個のスイッチ
５ｂは、動作調整制御装置（以下、単に制御装置と称
す）８の１６ビットのデータバスより与えられる各ビッ
トのデータ値によって制御され、例えば、対応するビッ
トのデータ値が“０”であればスイッチ５ｂはＯＦＦと
なり、前記データ値が“１”であればスイッチ５ｂはＯ
Ｎとなるように構成されている。尚、そのデータ値は、
後述するように、４ビットデータがエンコードされたも
のであり、データ値が“１”となるビットは何れか１つ
である。

【００２２】そして、抵抗アレイ部５において何れの位
置に配置されているスイッチ５ｂがＯＮとなるかによっ
て、オペアンプ２の非反転入力端子に与えられる分圧電
位は変化することになる。オペアンプ２は、前記分圧電
位を所定の増幅率で増幅して制御用電源を出力するの
で、何れのスイッチ５ｂをＯＮするかによって、制御用
電源電圧を調整することが可能である。

【００２３】制御装置８は、制御回路９，記憶回路１
０，データ値決定回路１１及びデータ出力回路１２など
で構成されている。また、制御装置８には、インターフ
ェイス（Ｉ／Ｆ）部１３を介して外部の検査装置１４が
接続されるようになっている。また、インターフェイス
部１３には、オペアンプ２からの出力電圧も与えられて
おり、その出力電圧の検出レベルは検査装置１４側に出
力可能に構成されている。検査装置１４は、ＥＣＵ１の
製造後に、例えばラインの検査工程においてオペアンプ
２の動作特性を調整するために用いられる。

【００２４】また、ＥＣＵ１には、コンピュータブロッ
ク及びその他の回路ブロックからなる処理回路ブロック
４０が配置されている。この処理回路ブロック４０は、
例えば特開平９−３３０１３５号公報の図１に示されて
いる、コンピュータブロック４，パワーオンリセット回
路６，温度センサ１２，マルチプレクサ１４，Ａ／Ｄ変
換器１６等の回路ブロックを含む部分と言える。また、
コンピュータブロックにおいては、ＣＰＵ、プログラム
メモリ、データメモリ、Ｉ／Ｏブロックを含む部分と言
える。

【００２５】図２は、制御装置８の詳細な電気的構成を
示すものである。制御回路９は、ＣＲ発振回路１５及び
タイミングジェネレータ１６から構成されている。ＣＲ
発振回路１５は、コンデンサ（キャパシタ），抵抗及び
オペアンプなどから構成されて、例えば周波数１６ｋＨ
ｚ程度のクロック信号ＣＬＫを出力するようになってお
り、そのクロック信号はタイミングジェネレータ１６に
与えられている。

【００２６】図３は、タイミングジェネレータ１６の動
作を示すタイミングチャートである。タイミングジェネ
レータ１６は、クロック信号ＣＬＫの入力パルス数を３
ビットカウンタでカウントすることにより、そのカウン
ト値に応じて一定周期毎にモノパルスのタイミング信号
ＣＮＴ＿Ａ〜ＣＮＴ＿Ｄを出力するものである。即ち、
カウンタのカウント値は“１〜８（０〜７）”で循環す
るようになっており、そのカウント値に対して各タイミ
ング信号の出力タイミングは以下のようになっている。

【００２７】タイミングジェネレータ１６より出力され
るタイミング信号ＣＮＴ＿Ａ〜ＣＮＴ＿Ｃは、記憶回路
１０に与えられていると共にデータ値決定回路１１の入
力部に配置されているフリップフロップ（Ｆ／Ｆ）１１
ａ〜１１ｃにラッチ信号として夫々出力されるようにな
っている。尚、フリップフロップ１１ａ〜１１ｃに実際
に与えられるタイミング信号は、データの適切なラッチ
タイミングが考慮され、記憶回路１０に与えられるタイ
ミング信号ＣＮＴ＿Ａ〜ＣＮＴ＿Ｃに対して若干のディ
レイが加えられている。

【００２８】また、タイミング信号ＣＮＴ＿Ｄは、デー
タ値決定回路１１の出力部に配置されているスイッチ１
１ｄに制御信号として与えられていると共に、データ出
力回路１２を構成する補正用レジスタ１２ａにラッチ信
号として出力されるようになっている。尚、補正用レジ
スタ１２ａに実際に与えられるタイミング信号も、上記
と同様の理由によりスイッチ１１ｄに与えられるタイミ
ング信号ＣＮＴ＿Ｄに対して若干のディレイが加えられ
ている。

【００２９】尚、ＣＲ発振回路１５は、処理回路ブロッ
ク４０内のコンピュータブロックの動作タイミングを決
定するクロックを生成するものでもある。こうすること
で、調整動作を行う上で好ましい。

【００３０】記憶回路１０は、ＭＯＳトランジスタプロ
セスにより２層ゲート方式のＥＰＲＯＭとして構成され
る１２個のメモリセル１７を備えている（但し、図２で
は３個のみ図示）。抵抗アレイ部５に出力する駆動デー
タは前述のように４ビットであるが、記憶回路１０に
は、信頼性向上のため、４ビットデータを同一データで
３セット記憶させるようになっている。尚、記憶回路１
０には、そのデータ書き込みのための制御信号が別途与
えられるようになっているが、その部分については図示
を省略している。

【００３１】３セットのメモリセル１７ａ〜１７ｃは、
データ読み出し用のスイッチ１８ａ〜１８ｃを介して共
通のデータバス１９に出力されるようになっている。
尚、スイッチ１８ａ〜１８ｃは、実際には、Ｐチャネル
ＭＯＳトランジスタなどで構成されており、その開閉
は、タイミング信号ＣＮＴ＿Ａ〜ＣＮＴ＿Ｃによって夫
々制御されるようになっている。

【００３２】データバス１９は、フリップフロップ１１
ａ〜１１ｃのデータ入力端子に接続されており、各フリ
ップフロップ１１ａ〜１１ｃのデータ出力端子は、デー
タ値決定回路１１の入力端子に夫々接続されている。そ
して、データ値決定回路１１の出力端子は、スイッチ１
８ａ〜１８ｃと同様の構成であるスイッチ１１ｄを介し
て補正用レジスタ１２ａの入力端子に接続されている。
補正用レジスタ１２ａより出力される４ビットデータは
デコード回路１２ｂに与えられてデコードされ、１６本
の出力信号Ｓ０〜Ｓ１５の内何れか１つがハイレベルと
なって抵抗アレイ部５の各スイッチ５ｂに夫々出力され
るようになっている。

【００３３】また、デコード回路１２ｂには、インター
フェイス部１３を介して検査装置１４からの制御信号が
入力されるようになっている。デコード回路１２ｂは、
検査装置１４からの４ビットの制御信号が与えられる
と、補正用レジスタ１２ａより与えられる駆動データに
代えて、その制御信号をデコードして出力するようにな
っている。

【００３４】ここで、図４は、データ値決定回路１１の
真理値表であり、図５は、データ値決定回路１１の詳細
な構成を示すものである。図５に示すように、データ値
決定回路１１は、３つの２入力ＡＮＤゲート２０ａ，２
０ｂ，２０ｃとそれらのＡＮＤゲート２０ａ〜２０ｃか
らの出力信号が与えられる３入力ＯＲゲート２０ｄによ
って構成されている。即ち、図４に示す真理値表から明
らかなように、３セットのデータＡ，Ｂ，Ｃの内、何れ
か２ビットが“１”であれば出力データＤを“１”とす
るものであり、より多数を占めたデータ値を正しい値と
して選択し、データ出力回路１２に出力するようになっ
ている。

【００３５】尚、図２においては、記憶回路１０及びデ
ータ値決定回路１１の構成は、駆動データの１ビット分
（３セット）についてのみ具体的に図示しているが、他
の３ビットについても同様に構成されている。

【００３６】このように、制御装置８は、ＣＲ発振回路
１５及びタイミングジェネレータ１６からの動作タイミ
ングに基づき動作するものであり、処理回路ブロック４
０におけるコンピュータブロックの制御プログラムとは
独立に動作するものである。よって、制御プログラムで
制御装置８を制御する必要がないため、コンピュータブ
ロックについては、制御装置８による調整動作を考慮せ
ずに制御プログラムを設計することができ、好ましいも
のとなる。また、コンピュータブロックの動作も、調整
動作を実行する必要がない分煩雑でなくなり、好まし
い。

【００３７】また、図６及び図７は、ＥＣＵ１を形成す
る場合のプロセスを、記憶回路１０を構成するメモリセ
ル１７部分を中心として示す模式的な断面図である。そ
の詳細については特願平１０−３２８５６０号に記載さ
れており、ここでは、形成工程を概略的に説明する。

【００３８】尚、ＥＣＵ１は、ＭＯＳトランジスタプロ
セスで形成され、上述したように各部において用いられ
るスイッチ１８ａ〜１８ｃにもＭＯＳトランジスタが用
いられている。また、ＣＲ発振回路１５や、具体的には
図示しないが、オペアンプ２の出力端子以降に接続され
る電源回りの回路部分などにも多数のキャパシタが用い
られているため、メモリセル１７の形成は、それらのＭ
ＯＳトランジスタやキャパシタなどの形成と同時に行わ
れる。

【００３９】先ず、Ｓｉ基板（半導体基板）２１にＰウ
ェル２１ａ，Ｎウェル２１ｂを形成した後ＬＯＣＯＳ酸
化法によりフィールド酸化膜２２を形成して、ＥＰＲＯ
Ｍ，キャパシタ，ＭＯＳトランジスタなどの各素子領域
の分離を行う（図６（ａ）参照）。次に、Ｓｉ基板２１
上にダミー酸化膜２３を形成した後、ウエハの全面に第
１層目のポリシリコン膜２４を成長させる（図６（ｂ）
参照）。

【００４０】続いて、ダミー酸化膜２３を除去してから
ポリシリコン膜２４上に所定領域が開口したフォトレジ
スト（図示せず）を配置し、そのフォトレジストをマス
クとしてポリシリコン膜２４をパターニングする。これ
により、ＥＰＲＯＭ領域にコントロールゲート２５を形
成すると共に、キャパシタ領域に下部電極２６を形成す
る。それから、コントロールゲート２５及び下部電極２
６を酸化して、これらの表面にゲート絶縁膜（絶縁膜）
２７を形成する。

【００４１】また、熱酸化によりＥＰＲＯＭ領域におい
てＳｉ基板２１上に第１ゲート膜（ゲート絶縁膜）２８
ａを形成すると共に、ＭＯＳトランジスタ領域において
Ｓｉ基板２１上にゲート酸化膜２８ｂを形成する（図６
（ｃ）参照）。ここで、第１ゲート膜２８ａ及びゲート
酸化膜２８ｂを形成するための熱酸化工程は共通化する
ことができる。

【００４２】次に、第１ゲート膜２８ａ及びゲート酸化
膜２８ｂを含むウエハの全面に２層目のポリシリコン膜
２９を形成してから（図７（ａ）参照）、フォトエッチ
ングによってポリシリコン膜２９をパターニングし、Ｅ
ＰＲＯＭ領域にフローティングゲート３０，キャパシタ
領域に上部電極３１，ＭＯＳトランジスタ領域にゲート
３２を形成すると共に、キャパシタ領域とＥＰＲＯＭ領
域との間にポリシリコン抵抗３３を形成する。その後、
熱酸化を施してフローティングゲート３０，上部電極３
１，ゲート３２及びポリシリコン抵抗３３の表面に保護
酸化膜３４を形成する（図７（ｂ）参照）。

【００４３】続いて、ＣＶＤ法によりウエハ全面に層間
絶縁膜３５を形成した後、その層間絶縁膜３５を平坦化
する処理を施す。それから、フォトエッチングにより層
間絶縁膜３５にコンタクトホール３５ａ，３５ｂ，３５
ｃを形成した後、電気配線３６をパターニングする。こ
れにより、コンタクトホール３５ａ，３５ｂ，３５ｃを
介して、各電気配線３６ａ，３６ｂ，３６ｃがフローテ
ィングゲート３０や上部電極３１などと電気的に接続さ
れる。

【００４４】その後、ウエハ全面を保護膜３７で覆うこ
とにより、メモリセル１７を含む記憶回路１０及びその
他の回路を含むＥＣＵ１が形成される（図７（ｃ）参
照）。尚、本実施例では、メモリセル１７の表面部分は
保護膜３７などで覆われることになるので、メモリセル
１７は、実質的にＯＴＰＲＯＭ(One Time ProgramableR
OM)となっている。

【００４５】次に、本実施例の作用について説明する。 ＜検査工程＞ 以上のようにしてＥＣＵ１が形成されると、検査工程に
おいて、制御装置８には、インターフェイス部１３を介
して検査装置１４が接続される。そして、入力端子３に
は、バッテリ電源と同一の１４Ｖ程度の電圧が印加さ
れ、オペアンプ２は、制御用電源を生成して出力端子２
ｃに出力する。

【００４６】そして、作業者は、検査装置１４がインタ
ーフェイス部１３を介して表示するオペアンプ２の出力
電圧をモニタしながらデコード回路１２ｂに制御信号を
与えて、オペアンプ２から出力される制御用電源電圧が
定められた所定値（例えば、５Ｖ）となるように、抵抗
アレイ部５の各スイッチ５ｂを切替える。

【００４７】ここで、例えば、抵抗アレイ部５の第１２
番目のスイッチ５ｂをＯＮした時に、オペアンプ２が出
力する制御用電源電圧が所定値となったとする。第１２
番目のスイッチ５ｂをＯＮさせるための駆動データは、
２進数で“１０１１”である。次に、作業者は、検査装
置１４によりデータ“１０１１”を記憶回路１０に書き
込ませる。

【００４８】尚、駆動データは、１ビットにつき３セッ
トの同じデータ値がメモリセル１７ａ〜１７ｃに書き込
まれるが、検査装置１４からは４ビットデータ“１０１
１”が出力され、その各データ値が、記憶回路１０の各
ビット毎の書き込み用データバスに出力されると、記憶
回路１０の内部において各ビットのメモリセル１７ａ〜
１７ｃ毎に同じデータ値が書き込まれるようになってい
る。

【００４９】＜フィールド＞ 記憶回路１０に調整用の駆動データが書き込まれると、
ＥＣＵ１はフィールドに出荷される。そして、ＥＣＵ１
に電源を投入して実際に動作させると、タイミングジェ
ネレータ１６は、図３に示すようにクロック信号ＣＬＫ
に同期してタイミング信号ＣＮＴ＿Ａ〜ＣＮＴ＿Ｄを出
力する。

【００５０】第４クロックにおいてタイミング信号ＣＮ
Ｔ＿Ａが出力されると、スイッチ１８ａがＯＮとなり、
記憶回路１０の各ビット３〜０のデータバス１９には、
メモリセル１７ａに記憶されているデータ値が出力され
る。そして、データ値決定回路１１のフリップフロップ
１１ａは、データバス１９に出力されたデータをラッチ
する。

【００５１】そして、第５クロックにおいてタイミング
信号ＣＮＴ＿Ｂが出力されると、スイッチ１８ｂがＯＮ
となり、記憶回路１０の各ビット３〜０のデータバス１
９には、メモリセル１７ｂに記憶されているデータ値が
出力され、フリップフロップ１１ｂは、データバス１９
に出力されたデータをラッチする。また、第６クロック
においてタイミング信号ＣＮＴ＿Ｃが出力されると、同
様にして、メモリセル１７ｃに記憶されているデータ値
が出力されフリップフロップ１１ｃによってラッチされ
る。

【００５２】以上のようにして、各フリップフロップ１
１ａ〜１１ｃにメモリセル１７ａ〜１７ｃから読み出さ
れたデータＡ〜Ｃがラッチされると、データ値決定回路
１１は、図４に示す真理値表に従ってデータＤの値を出
力する。そして、第７クロックにおいてタイミング信号
ＣＮＴ＿Ｄが出力されると、スイッチ１１ｄがＯＮとな
ってデータＤが補正用レジスタ１２ａに出力されてラッ
チされる。

【００５３】デコード回路１２ｂにデータＤとして“１
０１１”が与えられると、デコード回路１２ｂは、デー
タ“１０１１”をデコードして出力端子Ｓ１２をハイレ
ベルにする。すると、抵抗アレイ部５における第１２番
目のスイッチ５ｂがＯＮとなり、オペアンプ２の非反転
入力端子には、バッテリの電源電圧が、抵抗４及び１２
個の抵抗５ａ，５個の抵抗５ａ及び抵抗６によって分圧
された電位が印加されるので、制御用電源電圧は、検査
工程において調整された場合と同様にオペアンプ２によ
り所定値５Ｖとして出力される。

【００５４】そして、以上の動作は、クロック信号ＣＬ
Ｋの８周期を１単位として繰り返されるので、補正用レ
ジスタ１２ａにセットされる駆動データは、６２．５μ
Ｓ×８＝５００μＳ毎にセットし直されてリフレッシュ
される。

【００５５】以上のように本実施例によれば、制御回路
９，記憶回路１０，データ値決定回路１１，データ出力
回路１２を同一のＳｉ基板２１上に形成し、記憶回路１
０には、オペアンプ２によって生成出力される制御用電
源の電圧を所定値に調整するための駆動データを予め記
憶させる。そして、制御回路９を、ＣＲ発振回路１５と
該ＣＲ発振回路１５が出力するクロック信号ＣＬＫに同
期して動作するタイミングジェネレータ１６とで構成
し、オペアンプ２の動作時に駆動データを記憶回路１０
より読み出して、データ出力回路１２を介して調整回路
７に出力するようにした。

【００５６】従って、オペアンプ２が形成された後の動
作特性を、記憶回路１０に記憶させた駆動データに基づ
いて略一定とするように調整することができる。そし
て、オペアンプ２の動作を調整するためのプログラムを
作成してプログラムメモリに記憶させる必要はなく、ハ
ードウエアで構成されたタイミングジェネレータ１６が
自動的に動作することで調整処理が実行されるので、制
御装置８を低コストで構成することができる。

【００５７】また、タイミングジェネレータ１６は、駆
動データを記憶回路１０より読み出して調整回路７に出
力する動作を、ＣＲ発振回路１５によって出力されるク
ロック信号ＣＬＫの８周期毎に行う。即ち、駆動データ
をセットする動作を初期処理などにおいて一度だけしか
行わない場合には、外部よりノイズなどが印加された時
にデータ出力回路１２に保持されているデータ値が変化
してしまい、補正された動作特性にずれを生じるおそれ
がある。

【００５８】そのため、駆動データをセットする動作は
オペアンプ２の動作中に複数回行うことが好ましいが、
その一方で、記憶回路１０に対する制御回路９のアクセ
ス頻度が高まると、記憶回路１０に電荷ストレスをより
多く与えることになってしまう。従って、駆動データを
読み出してセットする動作を一定周期毎に行うことで、
ノイズが印加されるなどして駆動データの値が一時的に
変化しても一定周期毎に修正して調整の信頼性を高める
と共に、記憶回路１０に対するアクセス頻度をある程度
制限して電荷ストレスを軽減することにより、記憶回路
１０の寿命を長期化することができる。

【００５９】また、タイミングジェネレータ１６は、Ｃ
Ｒ発振回路１５によって出力されるクロック信号ＣＬＫ
に同期して制御動作を行うので、簡単な構成のＣＲ発振
回路１５からクロック信号を得ることにより、制御回路
９の構成をシンプルにすることができる。

【００６０】更に、本実施例によれば、ＥＣＵ１をＭＯ
Ｓトランジスタプロセスで形成したので、記憶回路１０
の内部においてデータの書き込み及び読み出しを制御す
る部分もＭＯＳトランジスタによって構成される。そし
て、記憶回路１０の第１ゲート膜２８ａを、ＭＯＳトラ
ンジスタのゲート酸化膜２８ｂと共に形成することによ
り、記憶回路１０をより少ない工程数で形成することが
できる。

【００６１】また、ＣＲ発振回路１５や、オペアンプ２
の出力側などはキャパシタを含んで構成されるので、記
憶回路１０のコントロールゲート２５及びフローティン
グゲート３０を、キャパシタの下部電極２６及び上部電
極３１などと共に形成することができる。更に、第１層
目のポリシリコン膜２４を形成した後にフローティング
ゲート３０を分離するためのフォトエッチングを施す必
要がなく、また、ＭＯＳトランジスタのしきい値Ｖt と
メモリセル１７のしきい値Ｖt とを調整するための不純
物注入工程とを共通化することができる。

【００６２】加えて、ＥＰＲＯＭ領域とＭＯＳトランジ
スタ領域とにおけるソース，ドレインの形成工程を共通
化することができるので、ＥＰＲＯＭとしてのメモリセ
ル１７を形成するためだけに実施される工程が減少し
て、ＥＣＵ１全体を少ない工程数で形成することができ
る。

【００６３】また、本実施例によれば、記憶回路１０に
同一の駆動データを３セット記憶させて、タイミングジ
ェネレータ１６が、３セットの駆動データを記憶回路１
０より読み出してデータ値決定回路１１に出力すると、
データ値決定回路１１は、３セットのデータを各ビット
毎に比較して、より多数を占めた方のデータ値をデータ
出力回路１２に出力するようにした。

【００６４】即ち、記憶回路１０に記憶されている駆動
データが読み出された時に、外部よりノイズが印加され
ることなどによって読み出されたデータ値に一部誤りが
生じた場合でも、データ値決定回路１１は３セットのデ
ータにおいてより多数を占めたデータ値を選択して出力
するので、誤った値の駆動データを調整回路７に出力す
ることを極力防止して、信頼性を一層向上させることが
できる。

【００６５】また、記憶回路１０は、３セットのデータ
を、各ビット毎に設けられた夫々共通のデータバス１９
に対して各セット毎に異なるタイミングで出力するの
で、３セットのデータを読み出すためにデータバス幅を
３倍必要とすることがなく、Ｓｉ基板２１上におけるス
ペースの増加を抑制することができる。

【００６６】本発明は上記し且つ図面に記載した実施例
にのみ限定されるものではなく、次のような変形または
拡張が可能である。記憶回路には、４セット以上のデー
タを記憶させて、データ値決定回路において４セット以
上のデータについて多数を占めたデータ値を出力するよ
うに構成しても良い。また、データ値決定回路は、必要
に応じて設ければ良い。調整回路を、抵抗アレイ部５の
みで構成しても良い。記憶回路の出力データバスは、必
ずしも共通のデータバスにする必要はなく、複数セット
のデータ分のバスを設けて、それらのバス上にデータを
同時に出力するように構成しても良い。

【００６７】ＣＲ発振回路１５に代えて、水晶発振子を
用いた発振回路を用いても良い。記憶回路１０に紫外線
消去用の窓を設けて、一度書き込んだ駆動データを消去
できるように構成しても良い。記憶回路には、特願平１
０−３２８５６０号公報に記載されているＥＰＲＯＭに
限ることなく、一般的な製造工程によって形成されるＥ
ＰＲＯＭを用いても良い。また、ＥＰＲＯＭに限ること
なく、ＥＥＰＲＯＭやフラッシュＲＯＭなどを用いても
良い。電子回路は、オペアンプ２を用いた定電圧回路に
限ることなく、アナログ的に調整を行う必要がある回路
であれば良い。また、半導体集積回路装置も、ＥＣＵ１
に限る必要はない。

【図面の簡単な説明】

【図１】本発明をＥＣＵに適用した場合の一実施例であ
り、全体の電気的構成を示す機能ブロック図

【図２】制御装置の詳細な電気的構成を示す図

【図３】制御回路の動作を示すタイミングチャート

【図４】データ値決定回路の真理値表を示す図

【図５】データ値決定回路の詳細な構成を示す図

【図６】ＥＣＵを形成する場合のプロセスを、記憶回路
を構成するメモリセル部分を中心として示す模式的な断
面図（その１）

【図７】図６相当図（その２）

【符号の説明】

１はＥＣＵ（半導体集積回路装置）、２はオペアンプ
（電子回路）、７は調整回路、８は動作調整制御装置、
９は制御回路、１０は記憶回路、１１はデータ値決定回
路、１２はデータ出力回路、１５はＣＲ発振回路、１６
はタイミングジェネレータ、１７はメモリセル、１９は
データバス、２１はＳｉ基板（半導体基板）、２２はフ
ィールド酸化膜、２５はコントロールゲート、２６は下
部電極、２７はゲート絶縁膜（絶縁膜）、２８ａは第１
ゲート膜（ゲート絶縁膜）、２８ｂはゲート酸化膜、３
０はフローティングゲート、３１は上部電極、３４は層
間絶縁膜、３５ａ〜３５ｃはコンタクトホール、３６ａ
〜３６ｃは電気配線、４０は処理回路ブロック（コンピ
ュータブロック）を示す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 野田 真一 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 Ｆターム(参考） 2G032 AA08 AD08 AE11 5J092 AA01 CA87 CA92 FA16 HA10 HA25 HA38 KA00 KA01 KA32 KA33 KA36 QA02 SA07 TA01 TA06 9A001 BB01 BB03 BB04 BB05 EE05 HH34 JJ49 KK31 KK37 LL02 LL05

Claims (7)

【特許請求の範囲】
1. 【請求項１】 電子回路の動作特性を調整する調整回路
   に駆動データを出力するための動作調整制御装置であっ
   て、 前記駆動データが与えられると、そのデータをラッチ及
   びデコードして出力するデータ出力回路と、 前記動作特性を所定の特性に調整するための駆動データ
   が予め記憶される不揮発性の記憶回路と、 前記電子回路の動作時に、前記駆動データを前記記憶回
   路より読み出して前記データ出力回路を介して前記調整
   回路に出力する動作をハードウエアによって実行する制
   御回路とを備え、 前記データ出力回路，前記記憶回路及び前記制御回路
   を、同一の半導体基板上に形成したことを特徴とする電
   子回路の動作調整制御装置。
2. 【請求項２】 前記制御回路は、前記駆動データを前記
   記憶回路より読み出して前記調整回路に出力する動作を
   一定周期毎に行うことを特徴とする請求項１記載の電子
   回路の動作調整制御装置。
3. 【請求項３】 前記制御回路は、ＣＲ発振回路によって
   出力されるクロック信号に同期して制御動作を行うよう
   に構成されていることを特徴とする請求項１または２記
   載の電子回路の動作調整制御装置。
4. 【請求項４】 前記データ出力回路，前記記憶回路及び
   前記制御回路は、ＭＯＳトランジスタプロセスによって
   形成されるものであり、 前記記憶回路は、所定領域に開口部が設けられるフィー
   ルド酸化膜と、 このフィールド酸化膜の開口部から露出するゲート絶縁
   膜と、 前記フィールド酸化膜上に形成されるコントロールゲー
   トと、 このコントロールゲート上に形成される絶縁膜と、 この絶縁膜を介して前記コントロールゲート上に配設さ
   れ、そのコントロールゲートから前記ゲート絶縁膜へと
   至るように延設されるフローティングゲートと、 このフローティングゲート及び前記コントロールゲート
   を覆うように形成される層間絶縁膜と、 この層間絶縁膜に形成され、前記コントロールゲートに
   連通されるコンタクトホールと、 このコンタクトホールを介して前記コントロールゲート
   に電気的に接続される電気配線とを備え、 前記コントロールゲート及びフローティングゲートは、
   夫々キャパシタの下部電極及び上部電極と共に形成さ
   れ、 前記ゲート絶縁膜は、ＭＯＳトランジスタのゲート絶縁
   膜と共に形成されることを特徴とする請求項１乃至３の
   何れかに記載の電子回路の動作調整制御装置。
5. 【請求項５】 前記記憶回路には、同一の駆動データが
   ３以上の複数セット記憶されており、 前記半導体基板上に形成され、前記複数セットのデータ
   が与えられると、それら複数セットのデータを各ビット
   毎に比較してより多数を占めた方のデータ値を前記デー
   タ出力回路に出力するデータ値決定回路を備え、 前記制御回路は、前記複数セットの駆動データを前記記
   憶回路より読み出すと、それら複数セットの駆動データ
   をデータ値決定回路に出力することを特徴とする請求項
   １乃至４の何れかに記載の電子回路の動作調整制御装
   置。
6. 【請求項６】 前記記憶回路は、前記複数セットのデー
   タを、各ビット毎に設けられた夫々共通のデータバスに
   対して、各セット毎に異なるタイミングで出力可能に構
   成されていることを特徴とする請求項５記載の電子回路
   の動作調整制御装置。
7. 【請求項７】 電子回路と、 この電子回路の動作特性を調整する調整回路と、 請求項１乃至６の何れかに記載の電子回路の動作調整制
   御装置と、 ＣＰＵ，プログラムメモリ，データメモリ，Ｉ／Ｏブロ
   ックを備えてなるコンピュータブロックとを備え、これ
   らを集積化してなる半導体集積回路装置であって、 前記動作調整制御装置は、発振回路より出力されるクロ
   ック信号により動作するタイミングジェネレータに同期
   し、且つ、前記コンピュータブロック内の制御プログラ
   ムから独立して動作することを特徴とする半導体集積回
   路装置。