JP2000516057A - パイロットを有するｆｐｌｌ復調信号の周波数ロック表示器 - Google Patents

Abstract

(57)【要約】 ２相安定ＦＰＬＬは、デジタル信号中のパイロット信号の極性に基づいてＦＰＬＬのロックアップ位相を確定する極性決定手段（36）を含む。周波数ロック表示回路（50−60）は、回復されたパイロットに基づいて周波数ロックが生じた時を決定し、極性決定回路はそれに応答し、決定された入力信号（又はその代わりに出力信号）の位相を反転して所定極性の出力信号を供給する。周波数ロック表示器は、ゼロ交差検出器（50）と、ある時間に渡りサンプルされるラッチ（56）とを有する。ゼロ交差検出器（50）は遅延回路（52）及び排他的論理和回路（54）で構成される。ラッチ（56）と共に任意的な信頼カウンタ（60）を使用して、周波数ロックが生じた時を決定し、ロック表示信号を提供する。

Description

【発明の詳細な説明】 パイロットを有するＦＰＬＬ復調信号の周波数ロック表示器 関連出願の参照 本発明は、「パイロット信号と極性インバータを使用するＦＰＬＬの極性制御 」との名称の出願D6957の一部継続出願である。 発明の背景及び従来技術 本発明は一般的に復調システムに関し、特に、パイロットを有する残留側波帯 （ＶＳＢ）デジタル信号を復調するためのＦＰＬＬ（周波数及び位相ロックルー プ）を含む復調システムに関する。 ＦＰＬＬ復調回路は何年もに渡って一般的に使用されており、本発明の譲受人 に譲渡された米国特許4,072,909号及び4,091,410号に完全に記載されており、そ れら出願をここに参照文献として取り入れる。ＦＰＬＬは２相安定性であり、例 えばテレビジョン受信機の回路などで使用される場合には復調出力信号の正しい 極性を確保するためのあるメカニズムを必要とする。従来技術の回路では、情報 信号（例えばデータ信号）が出力に現れ、それはＦＰＬＬのロックアップ位相又 は極性を示す既知の成分を含んでいた。この成分はＦＰＬＬ出力信号を選択的に 反転させて特定の極性を確保するためのインバータを制御するために使用された 。 本発明で使用する送信デジタル信号は、受信機内での信号捕捉を可能とするた めの小さな同相パイロットを含む。そのパイロットは、ベースバンド直流オフセ ット電圧の形態で変調以前にデータ信号に挿入され、受信機内で復調されると、 対応する直流電圧を生成する。本発明は、この直流電圧を、受信機中のＦＰＬＬ のロックアップ極 性を決定するため、及び、必要であれば復調出力信号の極性を修正するために使 用する。 本発明の目的 本発明の主たる目的は、パイロットを有するデジタル信号のための新規なＦＰ ＬＬシステムを提供することにある。 本発明の別の目的は、パイロットを有するデジタル信号のための改善された復 調器を提供することにある。 本発明の更なる目的は、パイロットを有するＦＰＬＬ復調信号のための新規な 周波数ロック表示器を提供することにある。 図面の簡単な説明 本発明のこれら及び他の目的は、添付図面との関連で以下の記述を読むことに より明確となり、添付図面において、 図１は、従来技術のＦＰＬＬ復調器の単純化したブロック図であり、 図２は、本発明を採用したＦＰＬＬ復調器のブロック図であり、 図３、４及び５は、図２のブロック図上に示された点の波形を示し、 図６は、本発明の周波数ロック表示器を示し、及び 図７は、図６の回路上の選択された点の波形を示す。 好適な実施例の詳細な説明 図１の従来のＦＰＬＬを参照すると、第１の乗算器１０及び第２の乗算器１２ の各々は、共通の入力信号、及び移相器１４からの９０度位相シフトした復調信 号を供給される。移相器１４は電圧制御発振器（ＶＣＯ）１６により駆動され、 電圧制御発振器１６はＡＰ Ｃフィルタ１８の出力により駆動され、ＡＰＣフィルタ１８は第３の乗算器２０ の出力を供給される。２つの低域フィルタ２２及び２４が、それぞれ第１及び第 ２の乗算器１０及び１２の出力に接続される。低域フィルタ２２は、その後の処 理のために復調信号を信号処理部３０へ供給する。低域フィルタ２２の出力はＡ ＦＣ低域フィルタ２６にも供給される。ＡＦＣ低域フィルタ２６はリミッタ２８ に接続され、リミッタ２８の出力は第３の乗算器の一方の入力に接続される。第 ３の乗算器の他方の入力は、低域フィルタ２４から供給される。 従来技術のＦＰＬＬ回路は、入力信号を復調し、それを信号処理部３０へ供給 するように動作する。周知のように、ブロック図の上部は一般的に自動周波数制 御（ＡＦＣ）ループを構成し、下部は自動位相制御（ＡＰＣ）ループを構成する 。ＶＣＯ信号と入力信号間の周波数ロックが得られると、信号処理部３０へ供給 される復調信号の極性は正又は負のいずれかとなり、それは入力信号と、移相器 １４の復調出力との間の位相関係に依存する。図１の回路中、ループの２相安定 性を補償する手段は図示されていないので、復調出力はいずれかの極性、即ち、 正へ又は負へのいずれかとなりうる。 図２の回路では、図１のＦＰＬＬ回路が基本的に複製されており、共通の要素 は同一の参照符号で示されている。低域フィルタ２２の出力は、Ａで示した接点 において別の低域フィルタ３２にも供給されており、その低域フィルタ３２はＡ ＦＣ低域フィルタ２６とは異なる特性（即ち、低周波数帯域）を有する。低域フ ィルタ３２の出力はＢで示されていてリミッタ３４に供給され、リミッタ３４の 出力はＣで示される。リミッタ３４は、極性決定回路３６及び周波数ロック表示 回路３８へ接続される。周波数ロック表示回路３８は極性決定回路３６に接続さ れ、その動作を制御する。極性決定回路３ ６は位相インバータ４０との間に実線で示す接続を有し、その位相インバータ４ ０は入力信号端子と、第１及び第２の乗算器１０及び１２との間に挿入されてい る。また、位相決定回路３６は位相インバータ４２との間に（点線で示す）接続 を有し、その位相インバータ４２は低域フィルタ２２と信号処理部３０との間に 挿入されている。点線又は実線のいずれか一方のバージョンの回路が実施される ことが理解される。 ＦＰＬＬロック後、低域フィルタ２２の出力は、復調データ信号と、パイロッ トを示す直流電圧とを含む。この信号は低域フィルタ３２及びリミッタ３４へ送 られ、それらはパイロットの極性を示す直流電圧をリミッタ３４の出力に生成す る。図４及び５との関連で分かるように、リミッタ３４の出力は、ロック以前に はゼロキャリアレベルの上下を交番し、周波数ロックが生じると、２安定ＦＰＬ Ｌのロックアップ位相に依存して正又は負のレベルに至る。極性決定回路３６は 、復調パイロット信号レベルから、所定極性の信号を信号処理部３０へ供給する ために入力信号又は復調出力信号のいずれかを位相反転すべきかを決定する。使 用される回路の実行に応じて、反転のためにフィードフォワード又はフィードバ ックのアプローチを使用することができる。位相インバータ４０を含む実線の回 路ではフィードバックアプローチが使用され、復調出力信号が所定極性を有しな いことを復調パイロット信号が示している時には入力信号を反転させる。一方、 位相インバータ４２を含む点線の回路が示すフィードフォワードアプローチは、 信号処理部３０へ供給される前に復調出力信号の極性を反転させることにより同 一の結果を達成する。 周波数ロック表示回路３８がロック状態であることを決定するまでは、極性決 定回路３６は動作可能とされないことを注意しておく。 これは、ある期間にわたってリミッタ３４の出力が静的（不変）となった時に生 じる。実際には、所定期間にわたってリミッタ３４の出力が状態を変化させない 場合、それは、ＦＰＬＬが周波数ロックしたか、若しくはＦＰＬＬが周波数ロッ クに十分に近づいてループのＰＬＬ部分の１／２サイクルロックインレンジにあ るかのいずれかであると推測される。いずれかの状態で、必要であれば、復調器 出力の極性を決定及び修正することができる。十分な数の連続的な所定間隔が生 じたことを示す信頼カウンタを使用して周波数ロック状態を確信することにより 、周波数ロックのさらなる信頼を得ることができる。その代わりに、リミッタ出 力をチェックするために非常に長い所定間隔を使用することができる。例えば、 １．０ミリ秒の時間間隔については、５０Ｈｚ以上のビート周波数は非ロック状 態と決定されるであろう。（小さなパイロットを使用する）周波数ロック検出方 法は他のＦＰＬＬ応用においても採用することができ、そこでは他の信号処理を 実行する前に周波数ロックが生じなければならない。 図３、４及び５は、直流同相パイロット成分を含むデジタル８値ＶＳＢ信号の 受信中の図２に示すＦＰＬＬの点Ａ、Ｂ及びＣにおける信号波形をそれぞれ示す 。ケース（１）と記した図は正極性のＦＰＬＬロックを示し、ケース（２）と記 した図は負極性のＦＰＬＬロックを示し、ケース（３）と記した図はＦＰＬＬの 周波数非ロックを示す。 ケース（３）について（周波数非ロック）、低域フィルタ２２（図３）のデー タ出力における信号はゼロキャリアレベルの上下を交番し、平均値はゼロとなる 。これにより、乗算器１０に送られる２つの信号間の周波数差に対応する正弦ビ ート信号が低域フィルタ３２（図４）の出力に生じる。従って、リミッタ３４（ 図５）の出力で 対応する方形波信号が生成される。リミッタ３４の出力における方形波信号は、 ＦＰＬＬの周波数非ロック状態を示し、極性決定回路３６を動作不能とするため の周波数ロック表示回路３８により検出される。 一度周波数ロックが確立されると、ＡＦＣ低域フィルタ２６の出力に生じる復 調データ信号は図３のケース（１）又はケース（２）の形態を採るようになる。 ケース（１）では、データ信号の平均レベルはゼロキャリアレベルより大きくな り、低域フィルタ３２（図４）の出力に正の直流電圧を生じさせる。従って、リ ミッタ３４（図５）の出力は＋１の信号であり、それは極性決定回路３６を動作 可能とするために周波数ロック表示回路により検出される。次に、回路３６がリ ミッタ３４の＋１の出力を検出してＦＰＬＬが正極性ロックを達成したと決定し 、インバータ４０又は４２に送る出力制御信号を生成してインバータを現在の状 態に維持する。 図３のケース（２）においては、低域フィルタ２２の出力におけるデータ信号 の平均レベルはゼロキャリアレベルより低いので、低域フィルタ３２（図４）の 出力に負の直流電圧を生じさせる。従って、リミッタ（図５）の出力は−１の信 号となり、それも極性決定回路３６を動作可能とするために周波数ロック表示回 路により検出される。この場合、回路３６は、リミッタ３４の−１の出力を検出 してＦＰＬＬが負極性のロックを達成したことを決定し、インバータの状態を変 化させるためにインバータ４０及び４２へ送る出力制御信号を生成する。即ち、 インバータは非反転状態にある場合には反転状態に切り替えられ、その逆も行わ れる。 本発明の周波数ロック表示回路３８を図６及び７に更に詳細に示す。図１のＦ ＰＬＬの一部が再現されている。詳細には、低域フィルタ２２及び２４、ＡＰＣ 低域フィルタ２６、リミッタ２８及び第 ３の乗算器２０が示されている。周波数ロック表示回路は、ゼロ交差検出器５０ 、第１のラッチ５６、タイマー５８、及び第２のラッチ６２を含む。任意的な信 頼カウンタ６０が点線で示されている。第２のラッチ６２のクロック入力が第１ のラッチ５６のリセット入力に接続されている。よって、第２のラッチ６２の出 力はロック又は非ロックされている限り一定値を維持する。ゼロ交差検出器５０ は、遅延回路５２と排他的論理和ゲート（ＸＯＲ）５４を含む。その入力はリミ ッタ２８の出力（Ｆで示す）から得られ、リミッタ２８の出力は極性決定回路３ ６にも供給される。遅延回路５２とＸＯＲ５４との結合は、リミッタ２８からの 方形波出力（それは周波数非ロック状態中に生じる）のエッジ検出器として機能 し、方形波のエッジに対応するパルスを発生する。これは、図７により詳細に示 されている。 図７の波形Ｅは、リミッタ２８の入力で得られ、ＦＰＬＬによる周波数ロック が近づいた時の減少する周波数のビート周波数信号である。位相ロック時には、 その信号はＦＰＬＬのロックアップ位相に応じて＋１又は−１となる。上述の波 形Ｆは、リミッタ２８が波形Ｅから生成する方形波である。方形波Ｆのエッジは 、ビート周波数信号Ｅのゼロ交差に対応する。波形Ｇは、ＸＯＲ５４の出力で得 られ、方形波Ｆのエッジに対応する鋭く規定されたパルス列として観察され、よ って波形Ｅのゼロ交差で生じる。そのパルス幅は遅延回路５２の遅延量により決 定され、重要ではない。 図６に戻ると、波形Ｇのパルスが第１のラッチ５６に記憶され、タイマー５８ は、クロック入力により第１のラッチ５６のサンプリングを制御すると共にリセ ット入力により第１のラッチ５６のリセットを制御する。第１のラッチ５６は、 タイマー５８が確立する期間内にラッチ５６がゼロ交差をサンプルしない場合、 便利に“１” のレベルとされる。選択された期間中にゼロ交差が検出されていないので、それ は周波数ロックが生じたことを示す制御信号となるであろう。本実施形態では、 その期間はかなり長く、約１秒である。一方、確立された期間内にラッチ５６が １以上のエッジをサンプルすれば、周波数非ロック状態を示す制御信号がラッチ の出力に生成される。ラッチ５６のその制御信号出力は第２のラッチ６２を通じ て極性決定回路３６へ供給され、極性決定回路３６はリミッタ２８の出力から受 信した信号の極性を監視する。極性が正しければ、周波数ロックの検出に応答し て、変化は生じない。しかし、極性が誤りであれば、極性決定回路３６は適当な 信号を位相インバータ（４０又は４２）へ送り、正しい極性のデータ出力を生成 する。 任意的な信頼カウンタ６０が採用される場合、より頻繁にサンプルされるであ ろう第１のラッチ５６の信号出力は、第２のラッチ６２を通じて信頼カウンタ６ ０へ供給される。選択されたサンプリング期間内にゼロ交差が検出されないたび に、信頼カウンタは所定数の“ゼロ交差のないサンプル”が得られるまで増加す るであろう。それが生じると（リミッタ２８からの直流出力に対応する）、信頼 カウンタはロック表示信号を極性決定回路３６へ送り、処理は上述のように続く 。 上述したのは、パイロットを有するデジタル信号のための新規なＦＰＬＬ周波 数ロック表示回路である。本発明の真の精神及び視野から外れることなく、当業 者には本発明の上述の実施形態の多くの変更が自明であることが理解される。本 発明は、請求の範囲に記載された形でのみ限定されるべきである。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＫＥ，ＬＳ，ＭＷ，Ｓ Ｄ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ， ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，Ｆ Ｉ，ＧＢ，ＧＥ，ＧＨ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ， ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，Ｍ Ｘ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ， ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＷ

Claims (1)

1. 【特許請求の範囲】 １．パイロット信号を有する受信信号を復調するＦＰＬＬ復調器において使用す る周波数ロック表示器において、 前記復調されたパイロット信号のゼロ交差を検出する手段と、 前記ゼロ交差検出手段に応じて制御信号を生成する手段と、 前記制御信号に応じて周波数ロックの表示を生成する手段と、を備える表示器 。 ２．前記ゼロ交差検出手段は、選択された時間間隔中に前記復調されたパイロッ ト信号の１つ以上のゼロ交差を検知する手段を含む請求項１に記載の表示器。 ３．前記ゼロ交差検出器は、前記制御信号が実質的に直流である時を決定する信 頼カウンタ手段を含む請求項２に記載の表示器。 ４．前記ＦＰＬＬ復調器は周波数非ロックの間に方形波のビート周波数信号を生 成し、前記ゼロ交差検出手段は、前記方形波のビート周波数信号をパルスに変換 する手段と、前記パルスをラッチする手段と、及び前記ラッチ手段の出力をサン プリングする手段と、を含む請求項２に記載の表示器。 ５．前記信頼カウンタ手段は、前記サンプリング手段に接続され、所定数のサン プルにおいてゼロ交差が検出されない時に前記制御信号を生成する請求項４に記 載の表示器。 ６．前記変換手段は排他的論理和ゲート及び遅延回路を含み、前記 方形波のビート周波数信号は前記排他的論理和ゲートへ直接、及び前記遅延回路 を経由して供給される請求項４に記載の表示器。 ７．パイロット信号を有する入力信号を復調する手段を備えるＦＰＬＬ復調器に おいて、前記復調手段は、 一組の位相が９０度相違した発振器信号を発生して、前記復調されたパイロッ ト信号に対応する制限出力信号を生成する手段と、 前記制限出力信号を受信し、前記制限出力信号中のゼロ交差を決定するゼロ交 差検出手段と、 所定の時間間隔中に１つ以上の前記ゼロ交差が生じたか否かを決定するサンプ リング手段と、及び 前記サンプリング手段に応答して、前記ＦＰＬＬ復調器の周波数ロックを示す ロック信号を生成する手段と、を備えるＦＰＬＬ復調器。 ８．前記ゼロ交差検出手段は前記ゼロ交差に対応するパルスを発生する手段を含 み、前記サンプリング手段は、前記ゼロ交差検出手段が発生した前記パルスを一 時的に記憶するラッチ手段を含む請求項７に記載のＦＰＬＬ復調器。 ９．前記パルス発生手段は遅延回路及び排他的論理和回路を含み、前記制限出力 信号は前記排他的論理和回路へ直接及び前記遅延回路を経由して供給される請求 項８に記載のＦＰＬＬ復調器。 １０．前記ロック信号生成手段は、前記パルスに基づいて、実質的に直流の制限 出力信号が受信された時を決定する信頼カウンタ手段を含む請求項８に記載のＦ ＰＬＬ復調器。