JP2000501217A - 配列アクセス境界チェックを加速したプロセッサ - Google Patents

Abstract

(57)【要約】 配列境界チェック装置は、情報配列の参照される要素が最大配列サイズ境界値と最小配列サイズ境界値との間に存在するということを照合するために構成される。本発明の配列境界チェック装置は、複数の配列境界値をストア及び回収する連想メモリ素子を含む。複数の配列境界値の各１つは、複数の配列アクセス命令の１つに関連する。入力セクションは同時に、配列アクセス命令を識別する配列アクセス命令識別子と少なくとも各ストアされた配列参照エントリの一部とを比較する。出力セクションは、配列境界出力値として、その関連するメモリ素子の複数のメモリ位置の１つにストアされた複数の配列境界値の１つを与えるための構成される。第１の比較素子は、参照された素子の値と最大配列インデクス境界値とを比較し、その素子の値が最大配列サイズ境界値より大きい場合には、最大値違反信号を供給する。第２の比較素子はその素子の値と最小配列サイズ境界値とを比較し、その素子の値が最小配列境界値より小さい場合には、最小値違反信号を供給する。最大値違反信号或いは最小値違反信号のいずれかが、例外を生じる。

Description

【発明の詳細な説明】 配列アクセス境界チェックを加速したプロセッサ付録Ｉの参照 付録ＩのＪＡＶＡ仮想マシン仕様書とこの仕様書に添付された付録Ａとを含む 本明細書の一部分は、著作権で保護された内容を含んでいる。著作権の所持者は 、米国特許庁に提出され記録された特許文書のファクシミリ伝送による複製に異 議を唱えるものではないが、他の場合については、無断転載を禁ず。発明の背景 発明の分野 本発明は全般にコンピュータシステムに関連し、特に配列アクセス境界チェッ クを含むより進んだプロセッサ及びコンピュータシステムに関連する。背景技術 コンピュータ業界及び通信業界の多くの業界人や組織は、インターネットを、 地球上で最も急成長しているマーケットであると、もてはやしている。１９９０ 年代において、インターネットのユーザの数は指数関数的に増加し、いまだとど まるところを知らない。１９９５年６月時点でのインターネットに接続している ホストの数は推計６，６４２，０００であり、同年１月の推計値４，８５２，０ ００に対して増加が見られた。ホスト数は年間約７５％増加している。ホストの 中には、約１２０，０００のネットワークサーバ、及び２７，０００以上のＷｅ ｂサーバが存在していた。Ｗｅｂサーバの数は５３日毎に約２倍になっていると み なせる。 １９９５年７月には、アクティブユーザが１００万人以上、ＵＳＥＮＥＴニュ ースグループが１２，５０５以上、ＵＳＥＮＥＴの購読者が１０００万人以上に 達し、インターネットは、様々な情報及びマルチメディアサービスの巨大なマー ケットとなるべく運命付けられた。 加うるに、公共のキャリアネットワークあるいはインターネットに対し、多く の会社及び他のビジネスが、企業ネットワーク、あるいは私的なネットワークの 中でいっそう効率的に情報を共有するための方法としてイントラネットにそれら の内部情報システムを移行しつつある。イントラネットのための基本的なインフ ラはサーバーとデスクトップを結ぶ内部のネットワークである、そしてそれはフ ァイアウォールを通してインターネットに接続してもよく、接続しなくてもよい 。これらのイントラネットは業界で確立している標準的な開放ネットワークプロ トコルに従ってデスクトップにサービスを提供する。イントラネットにより、そ れらを採用している企業は、内部の情報管理の単純化や、ブラウザパラダイムを 用いる内部の通信の改善といった多くの利益が得られる。インターネット技術を 会社の企業インフラ及び旧式なシステムと統合することは、イントラネットを使 用するグループに対する既存の技術投資のてこ入れにもなる。上に論じられてい るように、イントラネットとインターネットは、イントラネットがビジネスの中 での内部的で保全性が高いコミュニケーションのために使われ、インターネット がビジネスにおいて外の世界との連絡、つまり外部取引のために使われており、 このような状況の下で密接に関連し合っている。本明細書においては、用語「ネ ットワーク」はインターネットとイントラネットの両方を含む。しかしながら、 インターネットとイントラネットの区別については、それが適用可能である場合 には、記憶に留めおかれたい。 １９９０年に、サン・マイクロシステムズ(Ｓun Ｍicrosystems)社のプログラ マーが普遍的なプログラミング言語を書いた。この言語は最終的にＪavaプログ ラミング言語と命名された。（Ｊavaは米国カリフォルニア州Ｍountain Ｖiewの サン・マイクロシステムズの商標である。）Ｊavaプログラミング言語は初めに Ｃ++プログラミング言語でコード化されることを意図したプログラムの努力から 生まれた。それ故、Ｊavaプログラミング言語はＣ++プログラミング言語と多く の共通性を持っている。しかしながら、Ｊavaプログラミング言語は単純で、オ ブジェクト指向で、分散型で、インタプリート型であるが高性能で、強靭である が安全で、保全性が高く、ダイナミックで、アーキテクチャによらず、移植性が ある、マルチスレッド型の言語である。 Ｊavaプログラミング言語は、多くのハードウェア会社やソフトウェア会社が サン・マイクロシステムズから使用許諾を得たときから、特にインターネット用 のプログラミング言語として出現した。Ｊavaプログラミング言語及び環境は、 最近のプログラミングの実行における問題を解決するよう設計されている。Ｊav aプログラミング言語では、Ｃ++プログラミング言語における、めったに使われ ず理解されにくく紛らわしい多くの機能を取り除いてある。これらの取り除かれ た機能には、主として、オペレーターに負担をかけ過ぎる機能、多重継承、及び 広範囲の自動強制型変換などがある。Ｊavaプログラミング言語は自動ガーべジ コレクション機能を有し、この自動ガーべジコレクションは、Ｃプログラミング 言語のように割り当てられたメモリ及び開放メモリが必要ではないため、プログ ラミングのタスクが単純化される。Ｊavaプログラミング言語は、Ｃプログラミ ング言語で定義されているポインタの用途を限定し、その代わりに、配列の上下 限が明示的にチェックされる真数配列を持っており、これにより、多くのウイル スといやらしいバグに対す る脆弱さなくしている。また、Ｊavaプログラミング言語はオブジェクティブ− Ｃインタフェースと特定の例外ハンドラを有している。 また、Ｊavaプログラミング言語は、ＴＣＰ／ＩＰプロトコル(Ｔransmission Ｃontrol Ｐrotocol based on Ｉnternet protocol)、ＨＴＴＰ(Ｈypertext Ｔransfer Ｐrotocol)とＦＴＰ(Ｆile Ｔransfer Ｐrotocol)に容易に対処でき るようにするためのルーチンの広範囲のライブラリを持っている。Ｊavaプログ ラミング言語はネットワークで結ばれた分散環境における使用を意図されている 。Ｊavaプログラミング言語により、ウイルスがなく、破壊工作から守られたシ ステムの建設が可能となった。 また、その認証技術は公開鍵暗号化に基づいている。 多くのコンピュータシステム応用例では配列を利用している。配列は、１つ或 いはそれ以上の次元、例えばリスト、表、或いはデータの多次元の配列の状態に ある情報の配列である。 配列に対する特定の命令をインプリメントするコンピュータシステムでは、一 般に反復型の比較過程が必要とされ、それにより特定の配列アクセス命令を関連 する配列に一致させる。そのとき、そのコンピュータシステムの定義されたアー キテクチャにより取扱うことができる許容可能な境界内にあるということを照合 するために、配列のサイズをチェックする必要がある。 配列アクセス命令は配列により画定されるそれらのデータ要素にのみアクセス し、隣接データにはアクセスできないので、配列境界チェックすることにより、 より強固なシステムにすることができる。この結果バグはほとんどなくなり、シ ステムの安全性も向上する。しかしながら、配列境界チェックのために必要とさ れるステップバイステップ比較及び照合は、一般にステップ当たり１サイクル必 要となるため、照合が生じるまで、貴重な処理時間を消費する。 そこで必要となるのが、配列アクセスをインプリメントし、境界チェックを加 速し、それにより配列情報を回収し、かつ従来のシステムに相応するサイズを照 合するために必要とされる時間を著しく減少させることができる装置及び方法で ある。発明の概要 本発明は、連想記憶装置のような、完全連想メモリを利用して、配列アクセス 境界チェックをインプリメントし、かつ配列アクセス境界チェックを加速し、そ れにより従来のシステムに相応するサイズを照合するために必要とされる時間を 著しく減少させる。 本発明の１つに実施例では、情報配列の各アクセスが最大配列サイズ境界値と 最小配列サイズ境界値（一般に０）との間にあるということを検証するために構 成された配列境界チェック装置を提供する。その装置は、複数の配列サイズ値を ストアし、回収する連想メモリ素子を含む。 その配列サイズ値の各組は、複数の配列アクセス命令の１つに関連する。 各配列アクセス命令は、配列内の参照要素に対して用いられる。その連想メモリ 素子は、第１のメモリセクション、第２のメモリセクション、入力セクション並 びに出力セクションを含む。 第１のメモリセクションは、複数の配列参照エントリを受信し、ストアするた めに構成される、第１の複数のメモリ位置を含む。その第１の複数のメモリ位置 の各１つは、複数の配列参照エントリの１つをストアするために構成される。複 数の配列参照エントリの各１つは、複数の配列アクセス命令の１つに対応する。 第２のメモリセクションは、複数の配列サイズ値を受信し、ストアするために 構成される第２の複数のメモリ位置を含む。第２の複数のメモリ位置の各１つは 、１組の配列サイズ値をストアするために構成され、 第１の複数のメモリ位置に１つに関連する。複数の配列サイズ値の各１つは、複 数の配列アクセス命令の１つに関連する。 本発明の原理に従って、入力セクションは第１のメモリセクションに結合され 、配列アクセス命令識別子を受信するために構成される。その入カセクションは 同時に、配列アクセス命令を識別する配列アクセス命令識別子と、少なくともス トアされた各配列参照エントリの一部とを比較する。出力セクションは、第２の メモリセクションに結合され、配列サイズ出力値として、複数の配列サイズ値の １組を与えるために構成され、複数の配列サイズ値の１組は、その配列アクセス 命令識別子と一致する複数の配列参照エントリの１つをストアする第１の複数の メモリ位置の１つに関連する第２の複数のメモリ位置の１つにストアされる。 第１の比較素子は、参照される要素の値と最大配列サイズ境界値とを比較し、 もしその要素の値が配列サイズ境界値より大きければ、最大値違反信号を供給す る。第２の比較素子は、その要素の値と最小配列サイズ境界値とを比較し、もし その要素の値が配列サイズ境界値より小さいなら、最小値違反信号を供給する。 最大値違反信号或いは最小値違反信号のいずれかは、例外を生じる。 本発明の別の実施例は、ソフトウエア翻訳部、実行ユニット、配列アクセスプ ロセッサ、並びに上述のような連想メモリ素子を含む。本発明のこの実施例では 、翻訳ユニットがソフトウエアプログラムを受信し、翻訳するために構成され、 それにより、複数の翻訳されたソフトウエア命令及び関連する命令識別子を供給 する。翻訳されたソフトウエア命令の各１つは、命令識別子の１つに対応する。 翻訳された命令は、複数の配列アクセス命令を含む。本発明のこの実施例では、 実行ユニットが、翻訳された命令を受信し、実行するために構成される。その実 行ユニットはさらに、例外出力信号に応答するために構成される。例外出力信号 は、配列アクセス境界例外サブルーチンを定義する一連の翻訳された命令を実行 することにより、連想メモリ素子及び例外素子により発生する。 本発明のこれらの、並びに他の機構及び利点は、発明の詳細な説明において議 論されるような図面から明らかになるであろう。図面の簡単な説明 第１図は、仮想マシンハードウェアプロセッサの一実施例のブロック図である 。 第２図は、本発明の一実施例において用いられる仮想マシン命令の生成のため のプロセスフロー図である。 第３図は、第１図のハードウェアプロセッサにおいて実現された命令パイプラ インを示した図である。 第４Ａ図は、スタック構造の論理的編成の一実施例を示した図であり、ここで は各メソッドフレームが、第１図のハードウェアプロセッサが使用するローカル 変数ストレージエリア、環境ストレージエリア、及びオペランドスタックを含む 。 第４Ｂ図は、スタック構造の論理的編成の別の実施例を示した図であり、ここ では各メソッドフレームが、ローカル変数ストレージエリア及びスタック上のオ ペランドスタックを含み、メソッドフレームのための環境ストレージエリアが、 個別実行環境スタック上に含められている。 第４Ｃ図は、第４Ｂ図の実行環境スタック及びスタック用のスタック管理ユニ ットの別の実施例を示した図である。 第４Ｄ図は、第１のスタック管理ユニットにおけるローカル変数ルックアサイ ドキャッシュの一実施例を示した図である。 第５図は、第１図のハードウェアプロセッサに対するいくつかの可能なアドオ ンを示した図である。 第６Ａ図は、翻訳ユニット、配列アクセスプロセッサ、連想メモリ装置を含む 配列境界チェック素子、並びに本発明の原理に従った実行ユニットを含むコンピ ュータシステムを示す。 第６Ｂ図は、第６Ａ図或いは第６Ｃ図のコンピュータシステムにおいて用いら れる典型的な配列命令を示す。 第６Ｃ図は、本発明の原理に従った第１図の仮想マシンハードウエアプロセッ サを用いて動作し、その一部を含むためのコンピュータシステムを示す。 本発明のこれらの、並びに他の機構及び利点は、発明の詳細な説明において議 論されるような図面から明らかになるであろう。同様の、或いは類似の機構は、 図面及び発明の詳細な説明全体を通して同じ参照番号が付される。発明の詳細な説明 第１図に示すのは、プロセッサアーキテクチャに依存しない仮想マシン命令を 直接実行する仮想マシンハードウェアプロセッサ１００（以下ハードウェアプロ セッサ１００）の一実施例である。仮想マシン命令の実行におけるハードウェア プロセッサ１００の性能は、インテルのＰＥＮＴＩＵＭのマイクロプロセッサや サンマイクロシステムズＵＬＴＲＡＳＰＡＲＣプロセッサのようなハイエンドの ＣＰＵよりずっと優れている（ＵＬＴＲＡＳＰＡＲＣはサンマイクロシステムズ 社の商標であり、ＰＥＮＴＩＵＭはインテル社の商標である）。ソフトウェアＪ ＡＶＡインタプリタや、ＪＡＶＡジャストインタイムコンパイラ（just-in-time compiler）で同じ仮想マシンをインタプリートすることは、低コストであって、 電力消費量も低い。この結果、ハードウェアプロセッサ１００は、移植性がある アプリケーションに非常に適したものとなる。ハード ウェアプロセッサ１００は、他の仮想マシンスタックベースのアーキテクチャや 、ガーべジコレクション、スレッド同期などのような機能を用いてる仮想マシン に対しても似たような利点をもたらす。 これらの特徴の点から言えば、ハードウェアプロセッサ１００に基づいたシス テムは、最も良い全体的な性能について言うのでなければ、ソフトウェアインタ プリタやジャストインタイムコンパイラを含む他の仮想マシン実行環境と比較し て魅力的なコストパフォーマンスを提供する。 しかし、本発明は、仮想マシンハードウェアプロセッサの実施例に限定されず、 本発明の範囲には、ＪＡＶＡ仮想マシン命令を特定のハードウェアプロセッサに ネイティブなマシン命令にコンパイル（バッチかあるいはジャストインタイムコ ンパイルの何れかで）するソフトウェアインタプリタとしてＪＡＶＡ仮想マシン をエミュレートするインプリメンテーションを備えたインプリメンテーションや 、或いはＪＡＶＡ仮想マシンをマイクロコードとして実現する、或いは直接チッ プ上に実現する、又はそれらの組み合わせとして実現するハードウェアを提供す る、適当なスタックベースの、又は非スタックベースの演算マシンインプリメン テーションも含まれている。 コストパフォーマンスについては、ハードウェアプロセッサ１００は、２５０ キロバイト(Ｋbytes)〜５００キロバイトのメモリストレージが不要であるとい う利点を有している。例えば一般にソフトウェアインタプリタによって必要とさ れるＲＯＭ或いはＲＡＭが不要である。ハードウェアプロセッサ１００のシュミ レーションにより、ハードウェアプロセッサ１００が、そのプロセッサ１００と 同じクロックレートで同じ仮想マシン命令を実行するＰＥＮＴＩＵＭプロセッサ 上の様々なアプリケーション上を走るソフトウェアインタプリタと比較して２０ 倍高速で仮想マシンを実行することが分かった。別のハードウェアプロセッサ１ ００ のシュミレーションにより、ハードウェアプロセッサ１００は、そのプロセッサ １００と同じクロックレートで、同じ仮想マシン命令を実行するＰＥＮＴＩＵＭ プロセッサ上を走るジャストインタイムコンパイラと比較して５倍高速で仮想マ シンを実行することが分かった。 ソフトウェア仮想マシン命令インタプリタが必要とするメモリ消費が禁じられ ているような環境の下では、ハードウェアプロセッサ１００は有利である。これ らのアプリケーションは、例えばネットワーク機器、携帯電話プロセッサ、及び 他の遠距離通信用集積回路、若しくは埋め込み型プロセッサやポータブルデバイ スのような低電力低コストの他のアプリケーションのためのインターネットチッ プを含む。 本発明の境界チェックユニット１４７は、配列に対する各アクセスをチェック するための高速ハードウエア回路を形成し、そのアクセスが配列の境界から外側 にないことを確実にする。ハードウエア回路の使用は、より完全に以下に示すよ うに、通常配列境界チェックに関連する多重プロセッササイクルを削除する。さ らに詳細に境界チェックユニット１３７を検討する前に、本発明を含むハードウ エアプロセッサの１つの実施例が、ハードウエア仮想マシンインプリメンテーリ ョンにおける境界チェックユニット１３７のインプリメンテーリョンに対する背 景を与えるために記載される。 本明細書において、仮想マシンとは、現実の演算マシンのように命令セットを 有し、様々なメモリエリアを使用する抽象的な演算マシンである。仮想マシンの 使用は、例えばハードウェアプロセッサ１００のような仮想マシンインプリメン テーションにより実行されるプロセッサアーキテクチャに依存しない仮想マシン 命令セットを定義する。各仮想マシン命令は実行される特定のオペレーションを 定める。仮想演算マシンは、仮想マシン命令を生成するのに用いられるコンピュ ータ言語や、仮想マ シンの下に位置するインプリメンテーションを理解する必要がない。理解する必 要があるのは仮想マシン命令用の特定のファイルフォーマットのみである。好適 実施例では、仮想マシン命令はＪＡＶＡ仮想マシン命令である。各ＪＡＶＡ仮想 マシン命令は、情報、オペランド、及び他の必要な情報を特定する命令をコード 化する１又は２以上のバイトを含んでいる。 付録ＩはＪＡＶＡ仮想マシン命令セットを説明したものであり、その全体を本 明細書と一体に参照されたい。但し、使用された特定の仮想マシン命令のセット は、本発明において不可欠な要素ではない。付録Ｉ及びこの明細書における仮想 マシン命令を参照することにより、当業者は特定の仮想マシン命令セットやＪＡ ＶＡ仮想マシン仕様の変更に対して、発明を変更して実施することができよう。 コンピュータプラットフォーム上で実行するＪＡＶＡコンパイラのＪＡＶＡＣ （第２図参照）は、ＪＡＶＡプログラム言語で書かれたアプリケーション２０１ を、ＪＡＶＡ仮想マシン仕様に従って、コンパイル済命令セットを含むコンパイ ル済命令シーケンス２０３をコード化するアーキテクチャに対して中立なオブジ ェクトファイルフォーマットに変換する。しかしながら、本発明において必要な のは、仮想マシン命令のソースコード及び関連情報のみである。仮想マシン命令 のソース及び関連情報を生成するのに用いられる方法及び技術は本明細書におい て不可欠の要素ではない。 コンパイル済命令シーケンス２０３は、ハードウェアプロセッサ１００上で実 行可能であると共に、例えばソフトウェアインタプリタやジャストインタイムコ ンパイラを用いるＪＡＶＡ仮想マシンを実現する任意のコンピュータプラットフ ォーム上で実行可能である。しかし、上述のように、ハードウェアプロセッサ１ ００はソフトウェアインプリメンテー ションより著しく優れた性能上の利点をもたらす。 この実施例において、ハードウェアプロセッサ１００（第１図参照）は、ＪＡ ＶＡバイトコードを含む仮想マシン命令を処理する。ハードウェアプロセッサ１ ００は、後により完全に説明するように、バイトコードの大部分を直接実行する 。しかし、バイトコードのいくつかの実行は、マイクロコードを介して実現され る。 ハードウェアプロセッサ１００によって直接実行される仮想マシン命令を選択 するための１つの戦略について、以下実例を通して説明する。ＪＡＶＡ仮想マシ ン命令の３０％は純粋なハードウェア翻訳である。即ち、このようにして実現さ れる命令には、定数ローディング及び単なるスタックオペレーションが含まれる 。仮想マシン命令の次の５０％は、完全にではないが大抵ハードウェアで実行さ れ、若干のファームウェアによる補助を必要とする命令である。このような命令 には、スタックを利用するオペレーション及び配列命令が含まれる。ＪＡＶＡ仮 想マシン命令の次の１０％は、ハードウェア上で実現されるがファームウェアに よる補助はほとんど不要な命令である。このような命令には関数呼び出し及び関 数復帰命令が含まれる。ＪＡＶＡ仮想マシン命令の残りの１０％は、ハードウェ アではサポートされていないが、ファームウェアトラップかマイクロコードの何 れか、或いはその両方によってサポートされている命令である。これらの命令に は例外ハンドラのような関数が含まれる。ここで、ファームウェアとは、ハード ウェアプロセッサ１００のオペレーションを実行時に制御する、ＲＯＭに格納さ れたマイクロコードを意味する。 一実施例において、ハードウェアプロセッサ１００は、Ｉ/Ｏバス及びメモリ インタフェースユニット１１０、命令キャッシュ１２５を含む命令キャッシュユ ニット１２０、命令デコードユニット１３０、一体に統 合(unified)された実行ユニット１４０、スタックキャッシュ１５５を含むスタ ック管理ユニット１５０、データキャッシュ１６５を含むデータキャッシュユニ ット１６０、及びプログラムカウンタ及びトラップコントロールロジック１７０ を有する。これらの機能ユニットのそれぞれについては、後に完全に説明する。 同じく、第１図に示すように、それぞれのユニットがいくつかの要素を含む。 図面において明確に示すため、又注意が発明の内容からそれることを避けるため に、第１図にはユニットの中の要素間の相互接続は示していない。しかし、次の 説明を参照することにより、当業者は、ユニット内の各要素間の、及び様々なユ ニット間の相互接続及びその改変について理解されよう。 第１図に示すユニット群を用いて実現されたパイプライン処理段には、フェッ チ段階、デコード段階、実行段階、及びライトバック段階が含まれる。必要なら ば、メモリアクセスや例外解決のための別の段階がハードウェアプロセッサ１０ ０内に設けられる。 第３図は、プロセッサ１００の実施例における命令の実行のための４段パイプ ラインを図解したものである。フェッチ段階３０１においては、仮想マシン命令 がフェッチされ命令バッファ１２４（第１図）に置かれる。仮想マシン命令は、 （ｉ）命令キャッシュ１２５からの固定サイズキャッシュラインか、（ｉｉ）実 行ユニット１４０内のマイクロコードＲＯＭ１４１の何れか一方からフェッチさ れる。 命令のフェッチ（取出し）については、命令tableswitch及びlookupswitchは 別にして、（付録Ｉ参照）各仮想マシン命令は１バイトから５バイトの間の長さ を有する。従って、処理の単純化のため、与えられた命令の全てを確実にフェッ チできるようにするために少なくとも４０ビットは必要である。 別の形態では、常に所定のバイト数、例えばオペコードで始まる４バイトをフ ェッチする。このバイト数は、ＪＡＶＡ仮想マシン命令の９５％に対して十分な バイト数である（付録Ｉ参照）。３バイト以上のオペランドが必要な命令に対し ては、４バイトがフェッチされる場合にはフロントエンドでの別の処理サイクル が許容されなければならない。この場合、命令の実行は、たとえオペランドの全 ての組が利用可能でない段階でも、フェッチされた第１オペランドで開始するこ とができる。 デコード段階３０２（第３図）においては、命令バッファ１２４（第１図）の 前で仮想マシン命令がデコードされ、可能ならば、先行命令及び後続命令を一体 化する命令フォールディング処理が実行される。スタックキャッシュ１５５への アクセスは、仮想マシン命令が要求した場合のみ行われる。スタック４００（第 ４図）の先頭を指定するポインタＯＰＴ０Ｐを含むレジスタＯＰＴＯＰも、デコ ード段階３０２（第３図）において更新される。 ここで説明の便宜上、レジスタにおける値及びレジスタは、同じ符号を付して 示した。更に、次の議論において、ポインタをストアするためのレジスタの使用 は、一実施例についてのみ説明する。本発明の特定の実施例によれば、ポインタ は、ハードウェアレジスタ、ハードウェアカウンタ、ソフトウェアカウンタ、ソ フトウェアポインタ、又は他の当業者に周知の等価な要素を用いて実現され得る 。選択された特定のインプリメンテーションは、本発明において必要不可欠なも のではなく、その選択の仕方は価格と性能のトレードオフに基づいて通常決めら れるものである。 実行段階３０３において、仮想マシン命令は、１又は２以上の処理サイクルで 実行される。一般に、実行段階３０３において、定数ユニット１４２（第１図） におれるＡＬＵは、算術演算を行うか、或いはデータ キャッシュユニット（ＤＣＵ）１６０からのロードやそこへのストアのアドレス を計算するために用いられる。必要ならば、トラップが優先順位付けされて、実 行段階３０３（第３図）の終わりに行われる。制御フロー命令に対しては、実行 段階３０３において分岐アドレスが、分岐が従属している条件と共に計算される 。 キャッシュ段階３０４はパイプライン処理に含まれない非パイプラインの段階 である。データキャッシュ１６５（第１図）は、実行段階３０３（第３図）の間 に必要があればアクセスされる。段階３０４がパイプライン処理に含まれない理 由は、ハードウェアプロセッサ１００がスタックベースのマシンだからである。 従って、ロードに続く命令は、大抵ロード命令によって戻された値に依存してい る。この結果、この実施例においては、このパイプラインはデータキャッシュア クセスのための１サイクルの間保持される。これにより、パイプライン段階が少 なくなり、パイプラインによって占められて他が使用不可能な領域を他のレジス タやバイパスのために開放することができる。 ライトバック段階３０５はパイプラインの最終段階である。段階３０５におい て、計算されたデータがスタックキャッシュ１５５にライトバックされる。 ハードウェアプロセッサ１００は、この実施例においては、ＪＡＶＡ仮想マシ ンスタックベースアーキテクチャ（付録Ｉ参照）をサポートするスタック４００ （第４Ａ図）を直接的に実現する。スタック４００上の６４個のエントリは、ス タック管理ユニット１５０のスタックキャッシュ１５５に含められる。スタック ４００のエントリのいくつかは、スタックキャッシュ１５０に複製され得る。デ ータ上のオペレーションは、スタックキャッシュ１５０を介して実行される。 ハードウェアプロセッサ１００のスタック４００は、主にメソッド用 の情報のリポジトリとして使用される。任意の時点において、ハードウェアプロ セッサ１００は１つのメソッドを実行している。それぞれのメソッドは、メモリ 空間、即ちローカル変数、オペランドスタック、及び実行環境構造の組に対して 割り当てられたスタック４００上のメソッドフレームを有する。 新たなメソッドフレーム、例えばメソッドフレーム４１０は、実行段階３０３ （第３図）におけるメソッド呼び出し時にハードウェアプロセッサ１００により 割り当てられ、現在フレーム、即ちその時点で処理されているメソッドのフレー ムとなる。現在フレーム４１０（第４Ａ図）は、他のメソッドフレームと共に、 様々なメソッド呼び出し状況に応じて、以下の６つのエントリの全て又は一部を 含み得る。その６つのエントリとは即ち、 １．オブジェクト参照 ２．渡される引数 ３．ローカル変数 ４．呼び出しを行ったメソッドコンテキスト ５．オペランドスタック ６．メソッドからの戻り値 である。 第４Ａ図において、オブジェクト参照、渡される引数、及びローカル変数は、 引数及びローカル変数エリア４２１に含められる。呼び出しを行ったメソッドコ ンテキストは、フレーム状態とも称される実行環境４２２に含められ、それは更 にメソッド呼び出し命令の隣の仮想マシン命令、例えばＪＡＶＡオペコードのア ドレスである復帰プログラムカウンタ値４３１、呼び出しメソッドのフレームの 位置である復帰フレーム４３２、呼び出しメソッドのコンスタントプールテーブ ルを指定する復帰コ ンスタントプールポインタ４３３、現在メソッドのベクトルテーブルである現在 メソッドベクトル４３４、及び現在メソッドのモニタのアドレスである現在モニ タアドレス４３５を含む。 このオブジェクト参照は、メソッド呼び出しのために標的にされたオブジェク トを表すオブジェクトストレージに対する間接ポインタである。ＪＡＶＡコンパ イラＪＡＶＡＣ（第２図参照）は、このポインタを呼び出し命令が発生する前に オペランドスタック４２３にプッシュする命令を発生する。このオブジェクト参 照は、メソッドの実行の間にローカル変数ゼロとしてアクセス可能である。間接 ポインタは、スタティックメソッド呼び出しに対して定義されたターゲットオブ ジェクトが存在しないのでスタティックメソッド呼び出しは利用不可能である。 渡される引数のリストは、呼び出しメソッドから呼び出されたメソッドヘ情報 を転送する。オブジェクト参照のように、渡される引数は命令によって生成され たＪＡＶＡコンパイラによりスタック４００上にプッシュされ、ローカル変数に よってアクセスされ得る。ＪＡＶＡコンパイラＪＡＶＡＣ（第２図参照）は、現 在メソッド４１０（第４Ａ図）に対する引数のリストをスタティックに生成し、 ハードウェアプロセッサ１００はリストから引数の数を求める。非スタティック メソッド呼び出しに対するオブジェクト参照がフレーム内に存在するとき、第１ 引数は、ローカル変数１としてアクセス可能である。スタティックメソッド呼び 出しに対しては、第１引数がローカル変数ゼロになる。 ６４ビット引数に対しては、一般の６４ビットエントリと同様に、上側の３２ ビット、即ち６４ビットエントリの最上位３２ビットが、スタック４００の上側 の位置に置かれる。即ちスタックの最下位にプッシュされる。例えば、６４ビッ トエントリがスタック４００の先頭にある時、６４ビットエントリの最上位３２ ビット部分は、スタックの先頭にあり、 ６４ビットエントリの下位３２ビット部分は、スタック４００の先頭に隣接する ストレージ位置に存在する。 現在メソッド４１０に対してスタック４００（第４Ａ図）上のローカル変数エ リアは割り当てられた一次変数ストレージ空間を表し、メソッド４１０の呼び出 しの間有効である。ＪＡＶＡコンパイラＪＡＶＡＣ（第２図）は、必要なローカ ル変数の数をスタティックに決定し、ハードウェアプロセッサ１００はそれに従 って一次変数ストレージ空間を割り当てる。 メソッドがハードウェアプロセッサ１００上で実行されている間、ローカル変 数は、通常スタックキャッシュ１５５内に存在し、ポインタＶＡＲＳ（第１図及 び第４Ａ図）からのオフセットとして処理される。このポインタＶＡＲＳは、ロ ーカル変数０の位置を指定するポインタである。ローカル変数の値をオペランド スタック４２３にロードし、オペランドスタックからローカル変数エリア４２１ に値をストアするための命令が供給される。 実行環境４２２における情報には、呼び出しを行うメソッドコンテキストが含 まれる。新たなフレームが現在メソッドのために構築されたとき、ハードウェア プロセッサ１００は呼び出しを行うメソッドコンテキストを新たに割り当てられ たフレーム４１０にプッシュし、後にリターンが行われる前に呼び出しを行うメ ソッドコンテキストを再びストアするためにこの情報を利用する。ポインタＦＲ ＡＭＥ（第１図及び第４Ａ図参照）は、現在メソッドの実行環境を指定するため のポインタである。ここに示す実施例においては、レジスタセット１４４（第１ 図）のそれぞれのレジスタが３２ビットの幅を有する。 オペランドスタック４２３は現在メソッド内の仮想マシン命令の実行をサポー トするために割り当てられる。プログラムカウンタレジスタＰＣ （第１図）は、次の命令のアドレス、例えば実行されるオペレーションのオペコ ードを含む。オペランドスタック４２３（第４Ａ図）上の位置を用いて、命令実 行のためのソースストレージ位置及びターゲットストレージ位置の双方を提供す る仮想マシン命令のオペランドを格納する。オペランドスタック４２３のサイズ は、ＪＡＶＡコンパイラＪＡＶＡＣ（第２図）にスタティックに決定され、ハー ドウェアプロセッサ１００はそれに従ってオペランドスタック４２３用の空間を 割り当てる。レジスタ０ＰＴＯＰ（第１図及び第４Ａ図）は、オペランドスタッ ク４２３の先頭を指定するポインタを保持する。 呼び出されたメソッドは、その実行の結果を呼び出しを行ったスタックの先頭 に戻し、従って呼び出しを行った側は、オペランドスタック参照を有するリター ン値にアクセスできることになる。このリターン値は、オブジェクト参照又は引 数がメソッドの呼び出しの前にプッシュされる領域に置かれる。 ＪＡＶＡ仮想マシン上でのシミュレーションの結果により、メソッド呼び出し は、実行時間の多くの部分を（２０〜４０％）を占めていることが分かった。仮 想マシン命令の実行を促進するためのこの魅力的な目標が与えられたことにより 、メソッド呼び出しのためのハードウェアサポートは、後に完全に説明するよう にハードウェアプロセッサ１００に含められる。 新たに呼び出されたメソッドのスタックフレームの始まり、即ち呼び出した側 によって渡される引数及びオブジェクト参照は、オブジェクト参照及び入ってく る引数が呼び出し側のスタックの先頭から来ているため、スタック４００上に既 にストアされている。上に説明したように、スタック４００上のこれらの項目に 後続して、ローカル変数がロードされ、次いで実行環境がロードされる。 このプロセスをスピードアップするための１つの方法は、ハードウェアプロセ ッサ１００がバックグラウンドで実行環境をロードし、それまでに何がロードさ れたかを、例えば単純な１ビットのスコアボードにより示すことである。ハード ウェアプロセッサ１００は、例えスタック４００が完全にロードされていなくて も、呼び出されたメソッドのバイトコードをできる限り速く実行しようとする。 既にロードされた変数にアクセスがなされる場合、スタック４００のロードと実 行がオーバーラップし、そうでない場合には、ハードウェアインターロックが生 じ、ハードウェアプロセッサ１００が、ロードされるべき実行環境における変数 を待つ状態となる。 第４Ｂ図に示すのはメソッド呼び出しを加速する他の方法である。スタック４ ００にメソッドフレーム全体をストアする代わりに、各メソッドフレームの実行 環境が、メソッドフレームのオペランドスタック及びローカル変数エリアは別に ストアされる。従って、この実施例では、スタック４００Ｂが改変されたメソッ ドフレーム、例えばローカル変数エリア４２１及びオペランドスタック４２３の みを有する改変されたメソッドフレーム４１０Ｂを含むことになる。メソッドフ レームの実行環境４２２は、実行環境メモリ４４０にストアされる。実行環境メ モリ４４０実行環境をストアすることにより、スタックキャッシュ１５５におけ るデータ量が少なくなる。従って、スタックキャッシュ１５５のサイズを小さく することができる。更に、実行環境メモリ４４０及びスタックキャッシュ１５５ は同時にアクセスすることになる。従って、メソッド呼び出しは、スタック４０ ０Ｂへのデータのロード又はストアと同時並行的に実行環境のロード又はストア を行うことにより加速できることになる。 スタック管理ユニット１５０の一実施例では、実行環境メモリ４４０ のメモリアーキテクチャもスタック式である。改変型メソッドフレームがスタッ クキャッシュ１５５を介してスタック４００Ｂにプッシュされる時、対応する実 行環境が実行環境メモリ４４０にプッシュされる。例えば、第４Ｂ図に示すよう な改変型メソッドフレーム０〜２は、スタック４００Ｂにあるので、実行環境（ ＥＥ）０〜２はそれぞれ実行環境メモリ回路４４０にストアされる。 メソッド呼び出しを更に強化するために、実行環境キャッシュを追加して、メ ソッド呼び出しの間実行環境をセーブしたり取り出したりする速度を高めること ができる。後により完全に説明するスタックキャッシュ１５５、ドリブル管理ユ ニット１５１及びスタック４００のキャッシングのためのスタックコントロール ユニット１５２に対するアーキテクチャも、実行環境メモリ４４０のキャッシン グに適用することができる。 第４Ｃ図に示すのは、スタック４００Ｂ及び実行環境メモリ４４０の双方をサ ポートするように改変されたスタック管理ユニット１５０の実施例である。詳述 すると、第４Ｃ図におけるスタック管理ユニット１５０の実施例は、実行管理ス タックキャッシュ４５０、実行環境ドリブル管理ユニット(execution environme nt dribble manager unit)４６０、及び実行管理スタック制御ユニット４７０を 加えている。一般に、実行ドリブル管理ユニット４６０は、スピル(spill)オペ レーション又はフィル(fill)オペレーションの間に、実行環境キャッシュ４５０ と実行環境メモリ４４０との間で実行環境全体を転送する。Ｉ／Ｏバス及びメモリインタフェースユニット I/Ｏバス及びメモリインタフェースユニット１１０（第１図）はインタフェー スユニット１１０とも称し、ハードウェアプロセッサ１００と、 実施例においては外部メモリを含み、所望に応じてハードウェアプロセッサ１０ ０と同じチップ上のメモリストレージ及びインタフェース或いはその何れかを含 み得るメモリ階層を実現する。この実施例においては、I/ＯコントローラI/Ｏが 外部110デバイスに対してインタフェースし、メモリコントローラ１１２が、外 部メモリに対してインタフェースする。 ここで、外部メモリとは、ハードウェアプロセッサ１００の外部にあるメモリを 意味する。しかし、外部メモリは、ハードウェアプロセッサ１００と同じチップ 上に含められても良く、或いはハードウェアプロセッサ１００を含みチップの外 部に設けられても良く、又はチップの内外双方に設けられても良い。 別の実施例では、I/Ｏデバイスに対するリクエストはメモリコントローラ１１ ２を通り、メモリコントローラ１１２はハードウェアプロセッサ１００を含むシ ステム全体のアドレスマップを保持する。この実施例のメモリバス上では、ハー ドウェアプロセッサ１００が唯一のマスタ(master)であり、メモリバスの使用を 調整する必要はない。 従って、I/Ｏバス及びメモリインタフェースユニット１１０をインタフェース する入出力バスの別の実施例は、ＰＣＩ、ＰＣＭＣＩＡ、又は他の標準的なバス に対する直接のサポートを提供する、サポーティングメモリマップスキームを含 む。高速グラフィックス（_w/ＶＩＳ又は他の技術）は、所望に応じてハードウェ アプロセッサ１００と同一のチップ上に含められ得る。 Ｉ/Ｏバス及びメモリインタフェースユニット１１０は、外部メモリに対する 読み出し及び書き込みリクエストを発生する。詳述すると、インタフェースユニ ット１１０は、命令キャッシュ及びデータキャッシュコントローラ１２１及び１ ６１を外部メモリに対してインタフェースする。インタフェースユニット１１０ は、命令キャッシュコントローラ１２１ 及びデータキャッシュコントローラ１６１からの内部リクエストに対する管理ロ ジックを含み、これによって外部メモリにアクセスし、リクエストに応じてメモ リバス上の外部メモリに対する読み出し又は書き込みリクエストの何れかを開始 するデータキャッシュコントローラ１２１からのリクエストは、常に命令キャッ シュコントローラ１６１からのリクエストに対して高いプライオリティを持つも のとして取り扱われる。 インタフェースユニット１１０は、リクエストしている命令キャッシュコント ローラ１２１又はデータキャッシュコントローラ１６１に対して、読み出しサイ クルの間に肯定応答信号を供給し、リクエストしているコントローラがそのデー タをキャッチできるようにする。書き込みサイクルにおいては、インタフェース ユニット１１０からの肯定応答信号は、フローコントロールのために用いられ、 リクエストしている命令キャッシュコントローラ１２１又はデータキャッシュコ ントローラ１６１は、ペンディングが生じている場合新たなリクエストを発生し ない。インタフェースユニット１１０は又、メモリバス上で外部メモリに対して 発生されたエラーも取り扱う。 命令キャッシュユニット 命令キャッシュユニット（ＩＣＵ）１２０（第１図）は、命令キャッシュ１２ ５から仮想マシン命令をフェッチして、その命令を命令デコードユニット１３０ に供給する。この実施例においては、命令キャッシュヒット時に、命令キャッシ ュコントローラ１２１が、１サイクルにおいて、命令キャッシュ１２５から命令 を命令バッファ１２４に転送し、そこでこの命令は定数実行ユニットＩＥＵ（後 に完全に説明する）が命令を処理できるようになるまで保持する。これによって 、ハードウェアプロセッサ１００におけるパイプライン３００（第３図）のフェ ッチ段階３０１と残りの段階とが分離される。命令−バッファタイプの編成をサ ポート する複雑さを避けることが望ましくないならば、１命令レジスタが大抵の目的に 十分である。しかし、後に説明するように、命令のフェッチング、キャッシング 、及びバッファリングは、命令フォールディング処理をサポートできるだけの十 分な命令バンド幅を提供するべきである。 ハードウェアプロセッサ１００のフロントエンドは、ハードウェアプロセッサ １００の残りの部分から完全に独立している。理想的には、１サイクルあたり１ 命令が実行パイプラインに供給される。 この命令は、命令デコードユニット１３０からの信号に応じてバイトアライナ 回路１２２により任意の８ビット境界の上に位置あわせされる。従って、ハード ウェアプロセッサ１００のフロントエンドは、任意のバイト位置からのフェッチ ングを効果的に取り扱うことができる。同様に、ハードウェアプロセッサ１００ はキャッシュ１２５の複数のキャッシュラインに渡る命令の問題を処理する。こ の場合、オペコードが常に最初のバイトであるため、オペランドに対するフェッ チ支援の余分な処理サイクルを保養できる。従って、バイトコードのフェッチン グと実行との間の非常に単純な非干渉化が可能となる。 命令キャッシュミスの場合には、命令キャッシュコントローラ１２１が、Ｉ/ Ｏバスとメモリインタフェースユニット１１０にミスとなった命令の外部メモリ リクエストを生成する。命令バッファ１２４が空であるか、ほとんど空である場 合には、命令キャッシュミスが生じたとき、命令デコードユニット１３０が機能 停止する。即ちパイプライン３００が機能停止する。詳述すると、命令キャッシ ュコントローラ１２１はキャッシュミス時に機能停止信号を発生し、これは命令 バッファエンピティ信号と共にパイプライン３００を機能停止するか否かを決定 するために用いられる。命令キャッシュ１２５は自己修正コードを受け入れるべ く無効にすることができる。例えば、命令キャッシュコントローラ１２１ が命令キャッシュ１２５における特定のラインを無効にすることができる。 従って、命令キャッシュコントローラ１２１はフェッチされるべき次の命令を 決定する。即ち命令キャッシュ１２５におけるアクセスされることが必要な命令 を決定し、命令キャッシュ１２５におけるデータ及びタグＲＡＭに対するアドレ ス、データ、及びコントロール信号を発生する。キャッシュヒット時には、４バ イトのデータが１つの処理サイクルの間に命令キャッシュ１２５からフェッチさ れ、命令バッファ１２４には最大４バイトを書き込むことができる。 バイトアライナ回路１２２は、命令キャッシュＲＡＭからのデータを位置合わ せし、位置合わせされたデータを命令バッファ１２４に入れる。後に詳細に説明 するように、命令バッファ１２４における初めの２バイトがデコードされて、仮 想マシン命令の長さが決定される。命令バッファ１２４はキューにおける有効な 命令を追跡し、エントリを更新する。 これについては後に詳細に説明する。 命令キャッシュコントローラ１２１も、データ経路及び命令キャッシュミスを 処理するための制御を提供する。命令キャッシュミスの発生時には、命令キャッ シュコントローラ１２１は、I/０バス及びメモリインタフェースユニット１１０ にキャッシュフィルリクエストを発生する。 外部メモリからデータを受け取ったとき、命令キャッシュコントローラ１２１ はそのデータを命令キャッシュ１２５に書き込み、そのデータは又命令バッファ １２４にバイパスされる。データは、それが外部メモリから利用可能になるとす ぐに、又キャッシュフィルが終了する前に命令バッファ１２４にバイパスされる 。 命令キャッシュコントローラ１２１は、命令バッファ１２４が一杯になるか、 分岐又はトラップが生ずるまで、連続したデータをフェッチし 続ける。一実施例においては、命令バッファ１２４は命令バッファ１２４に８バ イト以上の有効エントリが存在する場合、一杯になっていると見なされる。従っ て、一般に８バイトのデータが命令キャッシュユニット１２０によってインタフ ェースユニット１１０に送られたキャッシュフィルリクエストに応じて外部メモ リから命令キャッシュ１２５に書き込まれる。命令キャッシュミスの処理中に分 岐又はトラップが生じた場合は、ミスの処理が終了した直後にトラップ又は分岐 が実行される。 命令キャッシュフィルの発生時にエラーが生じたときには、フォールト表示が 生成され、仮想マシン命令と共に命令バッファ１２４にストアされる。即ちフォ ールトビットがセットされる。このラインが命令キャッシュ１２５には書き込ま れない。従って、誤りキャッシュフィルトランザクションはフォールトビットが セットされる点を除いてキャッシュ不可能なトランザクションのような役目を果 たす。この命令がデコードされた時、割り込みが実行される。 命令キャッシュコントローラ１２１もキャッシュ不可能な命令読み出しを提供 する。レジスタセット１４４内のプロセッサステータスレジスタにおける命令キ ャッシュイネーブル（ＩＣＥ）ビットが、ロードがキャッシュされ得るか否かを 定めるために用いられる。命令キャッシュイネーブルビットがクリアされた場合 には、命令キャッシュユニット１２４が全てのロードオペレーションをキャッシ ュ不可能なロードとして取り扱う。命令キャッシュコントローラ１２１は、キャ ッシュ不可能な命令のためにインタフェースユニット１１０にキャッシュ不可能 なリクエストを発行する。データがキャッシュ不可能な命令のためにキャッシュ フィルバス上で利用可能である時、このデータは命令バッファ１２４にバイパス され、命令キャッシュ１２５には書き込まれない。 この実施例において、命令キャッシュ１２５は直接マッピングされる、 ８バイトラインサイズのキャッシュである。命令キャッシュ１２５は１サイクル の遅延を有する。このキャッシュサイズは０Ｋ、１Ｋ、２Ｋ、４Ｋ、８Ｋ、及び １６Ｋバイトサイズに構成されている。ここでＫはキロを意味する。デフォルト サイズは４Ｋバイトである。各ラインはそのラインが関係するキャッシュタグエ ントリを有する。デフォルトの４Ｋバイトサイズでは、それぞれのキャッシュタ グは、２０ビットのアドレスタグフィールド及び１つの有効ビットを有する。 命令バッファ１２４は、この実施例においては、１２バイトの深さのＦＩＦ０ バッファであって、性能上の理由からフェッチ段階３０１（第３図）をパイプラ イン３００の残りの段階から分離している。バッファ１２４（第１図）における それぞれの命令は関連する有効ビット及びエラービットを有する。この有効ビッ トがセットされている時、その有効ビットに関連する命令は、有効な命令である 。エラービットがセットされている時、そのエラービットが関連する命令のフェ ッチはエラーの処理であった。命令バッファ１２４はデータを命令バッファ１２ ４とやり取りする信号を発生し、命令バッファ１２４における有効エントリ、即 ちセットされた有効ビットを追跡する命令バッファコントロール回路（図示せず ）を有する。 類似した実施例において、所定のサイクルにおいて４バイトを命令バッファ１ ２４に読み込ませることができる。最大２つの仮想マシン命令を表す最大５バイ トは、所定のサイクルで命令バッファ１２４から読み出すことができる。別の実 施例では、複数のバイトの仮想マシン命令をフォールディング処理したり、或い は２以上の仮想マシン命令のフォールディングをすることにより、より大きい入 出力のバンド幅が提供される。当業者は、例えば位置あわせロジック、環状バッ ファ等を含む様々な適当な命令バッファの設計を理解されよう。分岐又は割り込 みが生じ た時、命令バッファ１２４における全てのエントリはヌル化され、分岐／割り込 みデータは命令バッファ１２４の先頭に移動する。 第１図の実施例においては、統合型実行ユニット１４０が示されている。しか し、他の実施例では、命令デコードユニット１２０、整数ユニット１４２、及び スタック管理ユニット１５０は、１つの整数実行ユニットと考えられ、浮動小数 点実行ユニット１４３は別のオプションのユニットである。更に別の実施例では 、実行ユニットにおける様々な要素が、他のプロセッサの実行ユニットを用いて 実現され得る。一般に、第１図の様々なユニットに存在する様々な要素は、一実 施例のみの典型的な例である。それぞれのユニットは、図示された要素の全て又 はその一部を用いて実現され得る。設計上の決定は、価格と性能のトレードオフ に基づいて行われる。命令デコードユニット 上述したように、仮想マシン命令はパイプライン３００のデコード段３０２（ 第３図）においてデコードされる。典型的な実施例では、２バイトが、２つの仮 想マシン命令に対応することができ、命令バッファ１２４（第１図）からフェッ チされる。２バイトは並列にデコードされ、２バイトが２つの仮想マシン命令、 例えば、１つの等価な演算にフォールディングされることができる、第１のロー ドトップスタック命令及び第２のアドトップ２スタックエントリ命令、に対応す るか否かを判定される。フォールディングは、２つ或いは３つ以上の仮想マシン 命令に対応する１つの等価な演算を供給することである。 典型的なハードウエアプロセッサ１００の実施例では、１バイト第１命令が第 ２命令にフォールディングされる。しかしながら、別の実施例は、命令デコーダ の複雑化及び命令バンド幅の増加という損失はあるも のの、２つより多い仮想マシン命令、例えば２〜４仮想マシン命令、並びに多数 バイト仮想マシン命令のフォールディングを提供する。本発明の譲渡人に譲渡さ れ、代理人整理番号ＳＰ２０３６にて同じ日に出願された、”INSTRUCTION FOLD ING FOR A STACK-BASED MACHINE”というタイトルの米国特許出願第０８／ｘｘ ｘ，ｘｘｘ号（発明者Ｍarc Ｔremblay and Ｊames Ｍichael ０'Connor）を参 照されたい。これを参照して、全体をここに組み込んでいる。典型的なプロセッ サ１００の実施例では、第１バイトが、第１の仮想マシン命令に対応し、多数バ イト命令であるなら、第１及び第２の命令はフォールディングされない。 付加的な現在オブジェクトローダフォルダ１３２は、上記の、さらにより詳細 には本発明の譲渡人に譲渡され、代理人整理番号ＳＰ２Ｏ３６にて同じ日に出願 された、”INSTRUCTI0N F0LDING FOR A STACK-BASED MACHINE”というタイトル の米国特許出願第０８／ｘｘｘ，ｘｘｘ号（発明者Ｍarc Ｔremblay and Ｊames Ｍichael ０'Connor）に記載されており、参照して全体をここに組み込んでい るような、命令フォールディングを、シミュレーション結果が特に頻繁に、それ ゆえ最適化のための所望のターゲットになるように示される仮想マシン命令シー ケンスにおいて利用する。特に、メソッド呼出し(method invocation)は一般的 に、スタックオペランド上の対応するオブジェクトに対するオブジェクトリファ レンスをロードし、そのオブジェクトからフィールドをフェッチする。命令フォ ールディングにより、ほとんど共通の仮想マシン命令シーケンスが、等価的にフ ォールディングされた演算を用いて実行されるようになる。 高速型命令(quick variant)は、仮想マシン命令セットの一部ではなく（付録 Ｉの第３章を参照されたい）、ＪＡＶＡ仮想マシンインプリメンテーリョンの外 側には現れない。しかしながら、仮想マシンインプ リメンテーリョンの内側では、高速型命令は有効に最適化されいることがわかる （本明細書の不可欠な部分である、付録Ｉの付録Ａを参照されたい）。非高速− 高速翻訳(quicktranslator)キャッシュ１３１において、種々の命令を高速型命 令に更新するための書込みをサポートすることにより、通常の仮想マシン命令は 高速仮想マシン命令に変更され、高速型命令によりもたらされる大きな利点を利 用することができる。特に、より詳細に、本発明の譲渡人に譲渡され、代理人整 理番号ＳＰ２０３９にて同じ日に出願された、ＮＯＮ−ＱＵＩＣＫ ＩＮＳＴＲ ＵＣＴＩＯＮＡＣＣＥＬＥＲＡＴＯＲ ＡＮＤ ＭＥ ＴＨＯＤ ＯＦ ＩＭＰ ＬＥＭＥＮＴＩＮＧ ＳＡＭＥというタイトルの米国特許出願第０８／ｘｘｘ， ｘｘｘ号（発明者Ｍark Ｔremblay and Ｊames Ｍichael ０'Ｃonnor）に記載さ れており、参照して全体をここに組み込んでいように、命令の実行を開始するた めに必要とされる情報が初めにアセンブルされているとき、その情報は非高速− 高速翻訳キャッシュ１３１におけるタグとしてプログラムカウンタＰＣと共にキ ャッシュ内にストアされ、その命令は高速型命令として識別される。１つの実施 例では、これが自己修飾コード(self-modifying code)を用いて行われる。 その命令の後続呼出しにおいて、命令デコードユニット１３０は、その命令が 高速型命令として識別され、実際、非高速−高速翻訳キャッシュ１３１の命令の 実行を開始するために必要とされる情報を回収するということを検出する。非高 速−高速翻訳キャッシュはハードウエアプロセッサ１００の付加的な機構である 。 分岐に関しては、ほとんどのインプリメンテーリョンに対して高速分岐分解を 有する非常に短いパイプで十分である。しかしながら適切で簡単な分岐予測機構 、例えば分岐予測回路１３３を別に導入することができる。分岐予測回路１３３ に対するインプリメンテーリョンは、オペコ ードに基づく分岐、オフセットに基づく分岐、或いは２ビットカウンタ機構に基 づく分岐を含む。 ＪＡＶＡ仮想マシン仕様は、実行の際にメソッドを呼出す、命令invokenonvir tual、オペコード１８３を定義する。そのオペコードには、インデクスバイト１ 及びインデクスバイト２が後続する（付録Ｉ参照）。 オペランドスタック４２３は、この命令が実行されるとき、１つのオブジェクト に対する１つのリファレンス及びいくつかの数の引数(argument)を含む。 インデクスバイト１及び２は、現在クラスのコンスタントプール内にインデク スを発生させるために用いられる。そのインデクスにおけるコンスタントプール 内の項目は、完全なメソッドシグネチャ及びクラスを指示する。シグネチャは付 録Ｉにおいて定義され、その記載は参照してここに組み込んでいる。 メソッドシグネチャ、すなわち各メソッドに対する、短い、固有の識別子は、 指示されるクラスのメソッドテーブルにおいて探索される。その探索(lookup)の 結果は、メソッドのタイプとそのメソッドに対する引数の数を示すメソッドブロ ックである。オブジェクトリファレンス及び引数は、このメソッドのスタックか らポップされ、新しいメソッドのローカル変数の初期値になる。その後実行が新 しいメソッドの第１の命令を用いて再開される。実行の際に、命令invokevirtua l、オペコード１８２及びinvokestatic、オペコード１８４は、まさに記載され た処理と同様の処理を呼出す。各場合に、ポインタがメソッドブロックを探索す るために用いられる。 メソッド引数キャッシュ１３４は、ハードウエアプロセッサ１００の付加的な 機構でもあり、第１の実施例において、タグとなるそのメソッドブロックに対す るポインタと共に、そのメソッドに対する第１の呼出 し後に用いるためのメソッドのメソッドブロックをストアするために用いられる 。命令デコードユニット１３０は、インデクスバイト１及び２を用いてポインタ を発生させ、その後ポインタを用いてキャッシュ１３４におけるそのポインタに 対するメソッドブロックを回収する。これにより、後続するメソッドの呼出しに おいて、背景内でより迅速に新たに呼出されるメソッドに対するスタックフレー ムを構築することができるようになる。別の実施例は、キャッシュ１３４内のリ ファレンスとして、プログラムカウンタ或いはメソッド識別子を用いることもあ る。もしキャッシュミスがあるなら、その命令は通常の形態において実施され、 キャッシュ１３４は適宜更新される。どのキャッシュエントリが上書きされるか を判定するために用いられる特定の処理は本発明の本質的面ではない。例えば、 ごく最近用いられている判定基準がインプリメントされることができる。 別の実施例では、メソッド引数キャッシュ１３４が、タグとなるそのプログラ ムカウンタＰＣの値と共に、そのメソッドに対する第１の呼出し後に用いるため に、そのメソッドブロックに対するポインタをストアするために用いられる。命 令デコードユニット１３０は、プログラムカウンタＰＣの値を用いて、キャッシ ュ１３４にアクセスする。プログラムカウンタＰＣの値がキャッシュ１３４内の タグの１つに等しければ、キャッシュ１３４は、命令デコードユニット１３０に 対するそのタグを用いてストアされたポインタを供給する。命令デコードユニッ ト１３９は、供給されたポインタを用いて、そのメソッドに対するメソッドブロ ックを回収する。これらの２つの実施例から見て、他の別の実施例が当業者には 、明らかになるであろう。 ワイドインデクスフォワーダ１３６は、ハードウエアプロセッサ１００の付加 構成要素であり、命令wideに対する命令フォールディングの 特定の具体例である。ワイドインデクスフォワーダ１３６は、直後に後続する仮 想マシン命令に対するインデクスオペランドの拡張をエンコードするオペコード を取り扱う。このようにして、ワイドインデクスフォワーダ１３６により、命令 デコードユニット１３０は、ローカル変数の数が命令wideに対する別々の実行サ イクルを招くことなく、１つバイトインデクスを用いてアドレス指定可能な数を 越えるとき、ローカル変数記憶装置４２１内に誘導することができる。 命令デコーダ１３５、特に命令フォールディング、非高速−高速翻訳キャッシ ュ１３１、現在オブジェクトローダフォルダ１３２、分岐予測部１３３、メソッ ド引数キャッシュ１３４並びにワイドインデクスフォワーダ１３６の態様は、こ れらの構成要素がソフトウエアインタプリタ或いはジャストインタイムコンパイ ラの演算を促進するために用いることができるため、ソフトウエアインタプリタ 或いはジャストインタイムコンパイラを利用するインプリメンテーリョンにおい ても有用である。そのようなインプリメンテーリョンでは、一般的に、仮想マシ ン命令はインタプリタ或いはコンパイラを実行するプロセッサ、すなわち例えば Ｓｕｎ社製プロセッサ、ＤＥＣ社製プロセッサ、Ｉｎｔｅｌ社製プロセッサ或い はＭｏｔｏｒｏｌａ社製プロセッサの任意の１つ対する命令に翻訳され、その構 成要素の演算はそのプロセッサ上の実行をサポートするように変更される。仮想 マシン命令から他のプロセッサ命令への翻訳は、ＲＯＭ内の翻訳部、或いは単に ソフトウエア翻訳部のいずれかを用いて行われる。デュアル命令セットプロセッ サのさらなる例としては、本発明の譲渡人に譲渡され、代理人整理番号ＳＰ２Ｏ ４２にて同じ日に出願された、”Ａ ＰＲＯＣＥＳＳＯＲ ＦＯＲＥＸＥＣＵＴ ＩＮＧ ＩＮＳＴＲＵＣＴＩＯＮＳＥＴＳＲＥＣＥＩＶＥＤ ＦＲＯＭ Ａ Ｎ ＥＴＷＯＲＫ ＯＲ ＦＲＯＭ Ａ ＬＯＣＡＬＭＥＭＯＲＹ”というタイトル の米国特許出願第０８／ｘｘｘ，ｘｘｘ号（発 明者Ｍarc Ｔremblay and Ｊames Ｍichael Ｏ'Ｃonnor）を参照されたい。 これを参照して、全体をここに組み込んでいる。整数実行ユニット 整数実行ユニットＩＥＵは、命令デコードユニット１３０、整数ユニット１４ ２並びにスタック管理ユニット１５０を含む、浮動小数点関連命令を除く、全て の仮想マシン命令の実行を支配する。浮動小数点関連命令は浮動小数点ユニット １４２において実行される。 整数実行ユニットＩＥＵは、命令キャッシュユニット１２０とフロントエンド にて対話し、浮動小数点命令を実行するための浮動小数点ユニット（ＦＰＵ）１ ４３を用いて、最終的にはロード／ストア命令関連命令を実行するためのデータ キャッシュユニット（ＤＣＵ）１６０を用いて、命令をフェッチする。また整数 実行ユニットＩＥＵは、マイクロコードＲＯＭを有し、マイクロコードＲＯＭは 、整数演算に関連する一定の仮想マシン命令を実行するような命令を含む。 整数実行ユニットＩＥＵは、スタック４００のキャッシュ部分、すなわちスタ ックキャッシュ１５５を含む。スタックキャッシュ１５５は、現在メソッド(cur rent method)に関連するオペランドスタックエントリ及びローカル変数エントリ (local variable entry)、すなわちオペランドスタック４２３エントリ及びロー カル変数記憶４２１エントリを迅速に記憶する。スタックキャッシュ１５５は、 現在の命令に関連する全てのオペランドスタックエントリ及びローカル変数エン トリを十分に記憶することができるが、オペランドスタックエントリ及びローカ ル変数エントリの数によっては、全てのローカル変数エントリより少ない数、或 いはローカル変数エントリとオペランドスタックエントリの両方の数より少ない 数が、スタックキャッシュ１５５において表されるかもしれ ない。同様に付加的なエントリ、すなわち呼出しメソッド（callingmethod）に 対するオペランドスタックエントリ及びローカル変数エントリは、もし空間的に 許容されるなら、スタックキャッシュ１５５において表されるかもしれない。 （ｐ３３） スタックキャッシュ１５５は、６４エントリ３２ビット幅のレジスタ配列であ り、１つの実施例ではレジスタファイルとして物理的にインプリメントされる。 スタックキャッシュ１５５は３つの読出しポートを有しており、その内の２つは 整数実行ユニットＩＥＵ専用であり、残りの１つはドリブル(dribble)管理ユニ ット１５１用である。またスタックキャッシュ１５５は、２つの書込みポートを 有し、１つは整数実行ユニットＩＥＵ専用であり、もう１つはドリブル管理ユニ ット１５１用である。 整数ユニット１４２は、種々のポインタを保持しており、ポインタは、スタッ クキャッシュ１５５内にあるローカル変数のような変数値、並びにオペランドス タック値にアクセスするために用いられる。また整数ユニット１４２はスタック キャッシュヒットが起こるか否かを検出するためのポインタを保持する。実行時 例外は捕捉され、マイクロコードＲＯＭ１４９及び回路１７０における情報を用 いてインプリメントされる例外ハンドラにより処理される。 整数ユニット１４２は、算術演算をサポートするための３２ビットＡＬＵを含 む。ＡＬＵによりサポートされる演算は、加算、減算、けた送り（シフト）、論 理積、論理和、排他的論理和、比較、超過(greater than)、未満(less than)並 びに読飛ばし（バイパス）を含む。またＡＬＵは、別々の比較器が分岐命令の結 果を判定する間に、条件付き分岐のアドレスを判定するための用いられる。 パイプラインを介して手際よく実行される大部分の共通命令セット(most comm on set of instructions)は、ＡＬＵ命令の集合体である。ＡＬＵ命令はデコー ド段３０２内のスタック４００の先頭からオペランドを読出し、結果を計算する ための実行段３０３においてＡＬＵを用いる。その結果はライトバック段３０５ 内のスタック４００にライトバックされる。２段階のバイパスがあり、連続ＡＬ Ｕ演算がスタックキャッシュ１５５にアクセスしている場合に、必要とされるこ とがある。 スタックキャッシュポートは本実施例では３２ビット幅であるため、倍精度及 び長データ演算は２サイクルかかる。またシフタはＡＬＵの一部として存在する 。もしオペランドがデコード段３０２内の命令に対して利用できない、すなわち 実行段３０３の初めにおいて最大であるなら、実行段３０３前にインターロック がパイプライン段をホールドする。 整数実行ユニットＩＥＵの命令キャッシュユニ.ットインターフェースは有効 ／許容インターフェースであり、そこで命令キャッシュユニット１２０は、固定 フィールドにおける整数デコードユニット１３０に、有効ビットと共に命令を引 き渡す。命令デコーダ１３５は、アライナ(aligner)回路１２２がシフトするた めに何バイト必要とするか、或いは命令デコードユニット１３０がデコード段３ ０２において何バイト消費するかをシグナリングすることにより応答する。また 命令キャッシュユニットインタフェースは命令キャッシュユニット１２０に対し て、分岐誤り予測(branch mis-predict)条件、並びに実行段３０３における分岐 アドレスをシグナリングする。また、必要なときには、同様にトラップが命令キ ャッシュユニット１２０に対して指示される。命令キャッシュユニット１２０は 、命令デコードユニット１３０に対していかなる有効データもアサートしないこ とにより、整数ユニット１４２をホールドすることができる。命令デコードユニ ット１３０はバイトアライナ 回路１２２に対してシフト信号をアサートしないことにより命令キャッシュユニ ット１２０をホールドすることができる。 また整数実行ユニットＩＥＵのデータキャッシュインターフェースは、有効− 許容インターフェースであり、そこでは整数ユニット１４２が、実行段３０３に おいて、データキャッシュユニット１６０内のデータキャッシュコントローラ１ ６１に対して、例えば非キャッシュ、特殊ストア(special store)等の属性と共 に、ロード或いはストア演算をシグナリングする。データキャッシュユニット１ ６０は、ロード演算中のデータを復帰し、データコントロールユニットホールド 信号を用いて整数ユニット１４２を制御することができる。データキャッシュヒ ット中に、データキャッシュユニット１６０は要求データを復帰し、それからパ イプラインを解放する。 またストア演算中に整数ユニット１４２は、実行段３０３内にアドレスと共に データを供給する。データキャッシュユニット１６５は、もしデータキャッシュ ユニット１６５がビジー、すなわちラインフィルであるなら、キャッシュ段３０ ４内のパイプラインをホールドすることができる。 浮動小数点演算は、整数実行ユニットＩＥＵにより専用に処理される。 命令デコーダ１３５は、浮動小数点ユニット１４３関連命令をフェッチし、かつ デコードする。命令デコーダ１３５は、デコード段３０２における浮動小数点ユ ニット１４２に対して実行するための浮動小数点演算オペランドを送出する。浮 動小数点ユニット１４３が浮動小数点演算を実行ビジーの間に、整数ユニット１ ４２はパイプラインを停止し、浮動小数点ユニット１４３が、整数ユニット１４ ２に対して、結果が利用可能であるということをシグナリングするまで待機する 。 浮動小数点ユニット１４３からの浮動小数点実行可能信号は浮動小数 点演算の実行段３０３が終了したということ示す。浮動小数点実行可能信号に応 じて、その結果が整数ユニット１４２によりスタックキャッシュ１５５内にライ トバックされる。浮動小数点ユニット１４３及び整数ユニット１４２がスタック キャッシュ１５５内に見出されるため、浮動小数点ロード及びストア演算は、整 数実行ユニットＩＥＵにより完全に処理される。スタック管理ユニット スタック管理ユニット１５０は情報をストアし、実行ユニット１４０に対する オペランドを提供する。またスタック管理ユニット１５０はスタックキャッシュ １５５のオーバーフロー及びアンダーフロー条件を処理する。 １つの実施例では、スタック管理ユニット１５０は、上述のように１つの実施 例では３つの読出しポート、２つの書込みポートであるスタックキャッシュ１５ ５、実行ユニット１４０に対するオペランドを回収し、ライトバックレジスタ、 すなわちデータキャッシュ１６５から戻されるデータをスタックキャッシュ１５ ５内にストアするために用いられる２つの読出しポート及び１つの書込みポート に必要な制御信号を供給するスタック制御ユニット１５２、並びにスタックキャ ッシュ１５５においてオーバーフロー或いはアンダーフローが生じるときはいつ でも、スタックキャッシュ１５５に入るデータ及びスタックキャッシュ１５５か ら出るデータをメモリ内に投機的にドリブルするドリブル管理部１５１を含む。 第１図の典型的な実施例では、メモリはデータキャッシュ１６５及びメモリイン ターフェースユニット１１０によりインターフェースされる任意のメモリ記憶装 置を含む。一般に、メモリは、キャッシュ、アドレス指定可能読出し／書込みメ モリ記憶装置、第２の記憶装置、等を 含む任意の適切なメモリ階層を含む。またドリブル管理部１５１は、背景でのド リブル目的に対して専用に用いられるスタックキャッシュ１５５の１つの読出し ポート及び１つの書込みポートに対する必要な制御信号を供給する。 ある実施例では、スタックキャッシュ１５５は、そのスタックがある予測メソ ッドに基づいて増減し、オーバーフロー及びアンダーフローを防ぐことを確実に する循環バッファとして管理される。データキャッシュ１６５への値及びデータ キャッシュ１６５からの値の退避及び再生は、ある実施例では、高水位マーク(h igh-water mark)及び低水位マークを用いてドリブル管理部１５１により制御さ れる。 スタック管理ユニット１５０は、実行ユニット１４０に、所定のサイクルにお ける２つの３２−ｂｉｔオペランドを供給する。スタック管理ユニット１５０は 、所定のサイクルにおける１つの３２−ｂｉｔ結果をストアすることができる。 ドリブル管理部１５１は、データキャッシュ１６５からスタックキャッシュ１ ５５への、並びにスタックキャッシュ１５５からデータキャッシュ１６５へのデ ータを投機的にドリブルすることにより、スタックキャッシュ１５５のスピル(s pill)及びフィル(fill)を処理する。ドリブル管理部１５１は、パイプラインス トール信号(pipeline stall signal)を発生させ、スタックオーバーフロー条件 或いはアンダーフロー条件が検出されるとき、パイプラインをストールする。ま たドリブル管理部１５１はデータキャッシュユニット１６０に送出される要求の スタックを保持する。データキャッシュユニット１６０に対する１つの要求は３ ２−ｂｉｔ連続ロード或いはストア要求である。 スタックキャッシュ１５５のハードウエア構成は、長オペランド（長い整数及 び倍精度浮動小数点数）の場合を除き、オペコードに対する暗 黙のオペランドフェッチにより、オペコードの実行に対する待ち時間が加わらな いようにする。スタックキャッシュ１５５において維持されるオペランドスタッ ク４２３（第４Ａ図）及びローカル変数記憶装置４２２におけるエントリの数は 、ハードウエア／パフォーマンスのトレードオフを表す。少なくとも数個のオペ ランドスタック４２３及びローカル変数記憶装置エントリが良好なパフォーマン スを得るために必要とされる。第１図の典型的な実施例では、少なくともオペラ ンドスタック４２３及び最初の４つのローカル変数記憶装置４２２エントリの上 位の３エントリがスタックキャッシュ１５５内に好適に表される。 スタックキャッシュ１５５により供給される１つの重要な機能（第１図）は、 レジスタファイルをエミュレートすることであり、上位２つのレジスタへのアク セスが余分なサイクルを用いずに常に可能である。もし適用な知的機能が、背景 においてメモリから値をロードするために、或いはメモリに値をストアするため に与えられ、従って入ってくる仮想マシン命令のためにスタックキャッシュ１５ ５を準備するなら、小さいハードウエアスタックでも十分である。 上述のように、スタック４００上の全アイテムが（サイズに関係なく）、３２ −ｂｉｔワード内に置かれる。これは、もし数多くの小さなデータアイテムが用 いられるなら、空間を無駄にしてしまうが、比較的簡単に、かつ多くのタギング (tagging)或いはマクシング(muxing)から束縛されずにデータアイテムを保持で きる。従ってスタック４００内の１つのエントリは、１つの値を表し、多くのバ イトを表さない。長整数及び倍精度浮動小数点数は、２つのエントリを必要とす る。読出し及び書込みポート数を少なくしておくために、２つの長整数或いは２ つの倍精度浮動小数点数を読出すために２サイクルが必要となる。 スタックキャッシュ１５５から出てメモリに入るオペランドスタック をドリブル管理部１５１によりフィル及びスピルするための機構は、いくつかの 別の形態のうちの１つを呈することができる。ある時点において１つのレジスタ が、フィル或いはスピルされるか、或いはいくつかのレジスタのブロックが同時 にフィル或いはスピルされることができる。１つのスコアボードされたメソッド は、スタック管理に対して適切である。その最も簡単な形態では、１つのビット が、スタックキャッシュ１５５内のそのレジスタが現在有効であるか否かを示す 。さらにスタックキャッシュ１５５のいくつかの実施例は、そのレジスタのデー タ内容がスタック４００に退避されるか否か、すなわちそのレジスタが汚れてい るか否かを示すために１つのビットを用いる。ある実施例では、高水位マーク／ 低水位マークが、いつエントリがそれぞれ、スタック４００に退避される、或い はスタック４００から再生されるかを自発的に判定する（第４Ａ図）。別法では 、先頭スタックが、固定された、或いはプログラマブルなエントリ数だけスタッ クキャッシュ１５５の底部４０１に近づくとき、ハードウエアがスタック４００ からスタックキャッシュ１５５内へのレジスタのロードを開始する。スタック管 理ユニット１５０及びドリブル管理部ユニット１５１の詳細な実施例は、以下に 、並びに本発明の譲渡人に譲渡され、代理人整理番号ＳＰ２０３８にて同じ日に 出願された、”ＭＥＴＨＯＤ ＦＲＡＭＥ ＳＴＯＲＡＧＥ ＵＳＩＮＧ ＭＵ ＬＴＩＰＬＥＭＥＭＯＲＹ ＣＩＲＣＵＩＴＳ”というタイトルの米国特許出願 第０８／ｘｘｘ，ｘｘｘ号(発明者Ｊames Ｍichael Ｏ'Ｃonnor and Ｍarc Trem blay)に記載されており、参照して、全体をここに組み込んでいる。 ある実施例では、スタック管理ユニット１５０は、付加的なローカル変数ルッ クアサイド(look-aside)キャッシュ１５３を含む。キャッシュ１５３は応用時に 最も重要であり、あるメソッドに対するローカル変数及びオペランドスタック４ ２３（第４Ａ図）がスタックキャッシュ１ ５５上に配置されない。キャッシュ１５３がハードウエアプロセッサ１００に含 まれないような場合には、ローカル変数がアクセスされるとき、スタックキャッ シュ１５５においてミスがあり、実行ユニット１４０はデータキャッシュユニッ ト１６０にアクセスし、次々に実行を遅らせる。対照的に、キャッシュ１５３を 有する場合は、ローカル変数はキャッシュ１５３から回収され、実行に遅れは生 じない。 ローカル変数ルックアサイドキャッシュ１５３のある実施例は、スタック４０ ０のメソッド０〜２の場合に、第４Ｄ図に示される。ローカル変数０〜Ｍは、Ｍ が整数の場合に、メソッド０に対して、キャッシュ１５３の面４２１Ａ＿０にお いてストアされ、面４２１Ａ＿０はメソッド番号４０２が０のときアクセスされ る。ローカル変数０〜Ｎは、Ｎが整数の場合に、メソッド１に対して、キャッシ ュ１５３の面４２１Ａ＿１においてストアされ、面４２１Ａ＿１はメソッド番号 ４０２が１のときアクセスされる。ローカル変数０〜Ｐは、Ｐが整数の場合に、 メソッド１に対して、キャッシュ１５３の面４２１Ａ＿２においてストアされ、 面４２１Ａ＿２はメソッド番号４０２が２のときアクセスされる。キャッシュ１ ５３の種々に面は異なるサイズである場合もあるが、一般にそのキャッシュの各 面は経験的に画定される固定サイズを有するということに注意されたい。 新しいメソッド、例えばメソッド２が呼出されるとき、キャッシュ１５３の新 しい面４２１Ａ＿２がそのメソッドのローカル変数と共にロードされ、ある実施 例ではカウンタであるメソッド番号レジスタ４０２が、変更、すなわちインクリ メントされ、その新しいメソッドに対するローカル変数を含むキャッシュ１５３ の面を示す。ローカル変数はキャッシュ１５３の面内にオーダされ、キャッシュ １５３は有効に直接マップ化(direct-mapped)キャッシュとなることに注意され たい。従って、ロ ーカル変数が現在メソッドに対して必要とされるとき、その変数はキャッシュ１ ５３の最も新しい面、すなわちメソッド番号４０２により識別される面から直接 アクセスされる。現在メソッドが、例えばメソッド２に戻るとき、メソッド番号 レジスタ４０２は変更、例えばデクリメントされ、キャッシュ１５３の以前の面 ４２１Ａ＿１を示す。キャッシュ１５３は必要とされる広さ及び深さになること ができる。データキャッシュユニット データキャッシュユニット１６０（ＤＣＵ）は、データキャッシュ１６５内の データに対する全ての要求を管理する。データキャッシュ要求は、ドリブル管理 部１５１或いは実行ユニット１４０から起こる。データキャッシュ制御部１６１ は、実行ユニット要求に先行して与えられるこれらの要求間の調整をする。ある 要求に応じて、データキャッシュ制御部１６１は、そのデータに対するアドレス 、データ並びに制御信号を発生し、データキャッシュ１６５内のＲＡＭにタグ付 けする。データキャッシュヒットに対して、データキャッシュ制御部１６１はデ ータＲＡＭ出力をリオーダし、その正確なデータを与える。 またデータキャッシュ制御部１６１は、データキャッシュミスの場合、並びに キャッシュ不可能なロード及びストアの場合に、Ｉ／Ｏバス及びメモリインタフ ェースユニット１１０に対する要求を発生する。データキャッシュ制御部１６１ はデータパス及び制御ロジックを与え、キャッシュ不可能要求、並びにキャッシ ュミスを処理するためのデータパス及びデータパス制御機能を処理する。 データキャッシュヒットに対して、データキャッシュユニット１６０は、ロー ドに対する１サイクル内に、データを実行ユニット１４０に戻す。またデータキ ャッシュユニット１６０は、書込みヒットに対して１ サイクルかかる。キャッシュミスの場合に、データキャッシュユニット１６０は 、要求データが外部メモリから利用可能になるまで、パイプラインをストールす る。キャッシュ不可能ロード及びストアに対して、データキャッシュ１６１はバ イパスされ、要求はＩ／Ｏバス及びメモリインタフェースユニット１１０に送ら れる。データキャッシュ１６５に対する非配列化(non-aligned)ロード及びスト アはソフトウエアにおいてトラップされる。 データキャッシュ１６５は、双方向セット連想型、ライトバック、ライトアロ ケート(write allocate)、１６−ｂｙｔｅラインキャッシュである。キャッシュ サイズは０，１，２，４，８，１６Ｋｂｙｔｅサイズに構成可能である。デフォ ルトサイズは８Ｋｂｙｔｅである。各ラインはそのラインに関連するキャッシュ タグストアエントリを有する。キャッシュミス時に、１６ｂｙｔｅのデータが外 部メモリからキャッシュ１６５内に書き込まれる。 各データキャッシュタグは、２０−ｂｉｔアドレスタグフィールド、１つの有 功ビット、１つのダーティビットを含む。また各キャッシュタグは、置換えポリ シー(replacement policy)のために用いられる最低使用頻度ビット(least recen tly used bit)に関連する。多重キャッシュサイズをサポートするために、タグ フィールドの幅は変更することができる。もしプロセッササービスレジスタ内の キャッシュイネーブルビットがセットされていないなら、ロード及びストアはデ ータキャッシュ制御部１６１により、キャッシュ不可能命令のように扱われる。 １つの１６−ｂｙｔｅライトバックバッファが、置換えられるために必要とな るダーティキャッシュラインをライトバックするために与えられる。データキャ ッシュユニット１６０は、読出し時に４ｂｙｔｅの最大値を与えることができ、 データの４ｂｙｔｅの最大値は１サイクル内 にキャッシュ１６１に書き込まれることができる。診断読出し及び書込みは、キ ャッシュ上で行うことができる。メモリ割当てアクセラレータ １つの実施例において、データキャッシュユニット１６５はメモリ割当てアク セラレータ１６６を含む。一般に、新しいオブジェクトが生成されるとき、その オブジェクトに対するフィールドは外部メモリからフェッチされ、データキャッ シュ１６５内にストアされ、それからそのフィールドは０にクリアされる。これ がメモリ割当てアクセラレータ１６６により削除される処理にかかる時間である 。新しいオブジェクトが生成されるとき、いかなるフィールドも外部メモリから 回収されない。むしろ、メモリ割当てアクセラレータ１６６は単に、データキャ ッシュ１６５内に０の列をストアし、データキャッシュ１６５のその列をダーテ ィとしてマークする。メモリ割当てアクセラレータ１６６はライトバックキャッ シュについて特に有利である。メモリ割当てアクセラレータ１６６は、新しいオ ブジェクトが生成される度に、外部メモリにアクセスすることを削除するので、 ハードウエアプロセッサ１００のパフォーマンスが向上する。浮動小数点ユニット 浮動小数点ユニット（ＦＰＵ）１４３は、マイクロコードシーケンサ、入力／ 出力レジスタを有する入出力部分、浮動小数点加算器、すなわちＡＬＵ、並びに 浮動小数点乗算／除算ユニットを含む。マイクロコードシーケンサは、マイクロ コードフロー及びマイクロコード分岐を制御する。入出力部分は入出力データト ランザクションを制御し、入力データロードレジスタ及び出力データ非ロードレ ジスタを与える。またこれら のレジスタは中間結果記憶領域を与える。 浮動小数点加算器ＡＬＵは、浮動小数点加算、浮動小数点減算並びに変換演算 を実行するために用いられる組み合わせロジックを含む。浮動小数点乗算／除算 ユニットは乗算／除算及び剰余を実行するためのハードウエアを含む。 浮動小数点ユニット１４３は、３２−ｂｉｔデータパスを有するマイクロコー ド用エンジンとして構成される。このデータパスは、その結果の計算中、何回も 再利用される。倍精度演算は、単精度演算としてのサイクル数のおよそ２倍〜４ 倍を必要とする。浮動小数点実行可能信号は、所定の浮動小数点演算の完了に先 行する１サイクルにアサートされる。これにより整数ユニット１４２は、全くイ ンタフェースサイクルを無駄にせず、浮動小数点ユニット出力レジスタを読出す ことができる。従って、出力データは、浮動小数点実行可能信号がアサートされ た後の１サイクルで読出すために利用することができる。実行ユニットアクセラレータ 付録ＩのＪＡＶＡ仮想マシン仕様はハードウエアに依存しないので、仮想マシ ン命令は特定の汎用タイプのプロセッサ、例えば複雑命令セットコンピュータ（ ＣＩＳＣ）プロセッサ、或いは限定命令セットコンピュータ（ＲＩＳＣ）プロセ ッサに対して最適化されてない。実際に、ある仮想マシン命令はＣＩＳＣ性を有 し、他のものはＲＩＳＣ性を有する。 この二重性は演算及びハードウエアプロセッサ１００の最適化を複雑にする。 例えば、ＪＡＶＡ仮想マシン仕様は、従来のスイッチステートメントである、 命令lookupswitchに対するオペコード１７１を定義する。命令キャッシュユニッ ト１２０に対するデータストリームは、オペコード １７１を含み、オペコード１７１によりＮ方向スイッチステートメントを識別し 、３ｂｙｔｅの埋込みバイトに０を生じさせる。埋込みバイト数は、第１のオペ ランドバイトが４の倍数であるアドレスで開始するように選択される。ここで、 データストリームは、特定の要素、ブロック、素子或いはユニットに提供される 情報を包括的に示すために用いられる。 データストリーム内の埋込みバイトに後続するのは、一連の符号付４ｂｙｔｅ 量の組である。第１組内の第１のオペランドは、スイッチステートメントに対す るデフォルトオフセットであり、整数キー、或いは現在照合(match)値として参 照される、そのスイッチステートメントの引数が、そのスイッチステートメント 内のいかなる照合値とも等しくないとき用いられる。第１組内の第２のオペラン ドは、データストリーム内に後続する組数を定義する。 データストリーム内の各後続するオペランドの組は、照合値である第１のオペ ランド及びオフセットである第２のオペランドを有する。もし整数キーが照合値 の１つに等しいなら、その組のオフセットはそのスイッチステートメントのアド レスに加えられ、実行が分岐するアドレスを定義する。逆にもしその整数キーが いかなる照合値にも等しくないなら、第１組のデフォルトオフセットがそのスイ ッチステートメントに加えられ、実行が分岐するアドレスを定義する。この仮想 マシン命令の直接の実行が多くのサイクルを必要とする。 ハードウエアプロセッサ１００のパフォーマンスを向上させるために、ルック アップスイッチアクセラレータ１４５がプロセッサ１００に含まれる。ルックア ップスイッチアクセラレータ１４５は、１つ或いは２つ以上のルックアップスイ ッチステートメントに関連する情報をストアする連想メモリを含む。各ルックア ップスイッチステートメント、すなわち各命令lookupswitchの場合、この情報は ルックアップスイッチ識別 子値、すなわちルックアップスイッチステートメントに関連するプログラムカウ ンタ値、複数の照合値並びに対応する複数のジャンプオフセット値を含む。 ルックアップスイッチアクセラレータ１４５はハードウエアプロセッサ１００ により受信される現在命令が連想メモリ内にストアされるルックアップスイッチ ステートメントに対応するか否かを判定する。ルックアップスイッチアクセラレ ータ１４５はさらに、その現在命令に関連する現在照合値が、その連想メモリ内 にストアされる照合値の１つに一致するか否かを判定する。ルックアップスイッ チアクセラレータ１４５は、その現在命令がメモリ内にストアされるルックアッ プスイッチステートメントに対応し、かつ現在照合値がメモリ内にストアされる 照合値の１つに一致するとき、連想メモリからのジャンプオフセット値にアクセ スする。そのアクセスされたジャンプオフセット値は現在照合値に一致する。 ルックアップスイッチアクセラレータ１４５はさらに、その連想メモリが、現 在ルックアップスイッチステートメントに関連する照合値及びジャンプオフセッ ト値をまだ含んでいないとき、現在ルックアップスイッチステートメントに関連 する照合値及びジャンプオフセット値を回収するための回路を含む。ルックアッ プスイッチアクセラレータ１４５は、本発明の譲渡人に譲渡され、代理人整理番 号ＳＰ２０４０にて同じ日に出願された、”ＬＯＯＫ−ＵＰ ＳＷＩＴＣＨ Ａ ＣＣＥＬＥＲＡＴＯＲ ＡＮＤ ＭＥＴＨＯＤ ＯＦＯＰＥＲＡＴＩＮＧ ＳＡ ＭＥ”というタイトルの米国特許出願第０８／ｘｘｘ，ｘｘｘ号（発明者Ｍarc Ｔremblay and Ｊames Ｍichael Ｏ'Ｃonnor）にさらに詳細に記載されており、 参照して、全体をここに組み込んでいる。 あるオブジェクトのメソッドの実行を開始するための処理において、実行ユニ ット１４０は、メソッドベクトルにアクセスし、メソッドベク トル内のメソッドポインタの１つ、すなわち無方向(indirection)の１つのレベ ルを回収する。その後実行ユニット１４０は、アクセスされるメソッドポインタ を用いて、対応するメソッド、すなわち無方向の第２のレベルにアクセスする。 実行ユニット１４０内の無方向のレベルを減少させるために、各オブジェクト は、そのオブジェクトによりアクセスされるべき各メソッドの専用の複製を与え る。その後実行ユニット１４０は、無方向の１つのレべルを用いてそのメソッド にアクセスする。すなわち、各メソッドはそのオブジェクトから導出されるポイ ンタにより、直接アクセスされる。これはそのメソッドポインタにより予め導入 されていた無方向のレベルを削除する。無方向のレベルを減少させることにより 、実行ユニット１４０の演算を加速することができる。実行ユニット１４０によ り経験された無方向のレベルを減少させることによる実行ユニット１４０の加速 は、本発明の譲渡人に譲渡され、代理人整理番号ＳＰ２０４３にて同じ日に出願 された、"REPLICATING CODE TO ELIMINATE A LEVELOF INDIRECTION DURING EXEC UTION OF AN OBJECTORIENTED C0MPUTER PROGRAM"というタイトルの米国特許出願 第０８／ｘｘｘ,ｘｘｘ号（発明者Ｍarc Ｔremblay and Ｊames ＭichaelＯ'Ｃo nnor）にさらに詳細に記載されており、参照して、全体をここに組み込んでいる 。ゲットフィールド−プットフィールドアクセラレータ 他の特定の機能ユニット及び種々の翻訳ルックアサイドバッファ（ＴＬＢ）タ イプの構造は、ハードウエアプロセッサ１００に任意に含まれ、コンスタントプ ールへのアクセスを加速する。例えば、ＪＡＶＡ仮想マシン仕様は、実行時にオ ブジェクト内にフィールドをセットする、命令 putfield、オペコード１８１、並びに実行時にオブジェクトからフィールドをフ ェッチする、命令getfield、オペコード１８０を定義する。これら両方の命令で は、そのオペコードには、インデクスバイト１及びインデクスバイト２が後続す る。オペランドスタック４２３は、命令getfieldの場合のオブジェクトに対する 参照のみを除いて、命令putfieldに対する値により後続されるオブジェクトに対 する参照を含む。 インデクスバイト１及び２は、現在クラスのコンスタントプール内にインデク スを発生させるために用いられる。そのインデクスでのコンスタントプールにお ける項目は、クラス名及びフィールド名に対するフイールド参照である。その項 目は、バイト状態でのフィールド幅及びバイト状態でのフィールドオフセットの 両方を有するフィールドブロックポインタに分解される。 実行ユニット１４０内の任意のゲットフィールド−プットフィールドアクセラ レータ１４６は、タグとしてフィールドブロックポインタに分解されたコンスタ ントプール内の項目を識別するために用いられるインデクスと共に、命令の最初 の呼出し後に用いるために、キャッシュ内に命令getfield及び命令putfieldに対 するフィールドブロックポインタをストアする。引き続いて、実行ユニット１４ ０はインデクスバイト１及び２を用いて、インデクスを発生させ、ゲットフィー ルド−プットフィールドアクセラレータ１４６にインデクスを供給する。もしそ のインデクスがタグとしてストアされたインデクスの１つに一致する、すなわち ヒットであるなら、そのタグに関連するフィールドブロックポインタは回収され 、実行ユニット１４０により用いられる。逆にもし一致が見出されなければ、実 行ユニット１４０は、上述の演算を実行する。ゲットフィールド−プットフィー ルドアクセラレータ１４６は、上述の迅速な命令翻訳の１つの実施例において用 いられた自己修飾コード（self− modifying code）を用いることなくインプリメントされる。 １つの実施例では、ゲットフィールド−プットフィールドアクセラレータ１４ ６はタグとして機能するインデクスを保持する第１の部分、及びフィールドブロ ックポインタを保持する第２の部分を有する連想メモリを含む。あるインデクス が、入力部分を通して、その連想メモリの第１の部分に加えられる、かつストア されたインデクスの１つに一致するとき、入力インデクスに一致したストアされ たインデクスに関連するフィールドブロックポインタは、その連想メモリの第２ の部分から出力される。境界チェックユニット 実行ユニット１４０内のバウンドチェックユニット１４７（第１図）は、任意 のハードウエア回路であり、配列(array)の要素への各アクセスをチェックし、 そのアクセスがその配列内の位置に対するものであるか否かを判定する。そのア クセスがその配列内の位置に対するものであるとき、境界チェックユニット１４ ７は、実行ユニット１４０に対して、アクティブ配列境界例外信号を発行する。 アクティブ配列境界例外信号に応じて、実行ユニット１４０は、マイクロコード ＲＯＭ１４１内にストアされた、その境界外配列アクセス(out of bounds array access)を処理する例外ハンドラの実行を開始する。 １つの実施例では、境界チェックユニット１４７は、配列に対する配列識別子 、例えばプログラムカウンタ値、並びにその配列に対する最大値及び最小値をス トアされた連想メモリ素子を含む。ある配列がアクセスされる、すなわちその配 列に対する配列識別子が連想メモリ素子に適用されるとき、さらにその配列がそ の連想メモリ素子において表されると仮定するとき、ストアされた最小値は、比 較素子とも呼ばれる、第１ の比較器素子に対する第１の入力信号であり、ストアされた最大値は、比較素子 とも呼ばれる、第２の比較器素子に対する第１の入力信号である。その第１及び 第２の比較器素子に対する第２の入力信号は、配列の素子のアクセスに関連する 値である。 もし配列の素子のアクセスに関連する値が、ストアされた最大値以下で、かつ ストアされた最小値以上であるなら、いずれの比較器素子も出力信号を発生しな い。しかしながら、もしこれらの条件のいずれかが正しくないなら、適切な比較 器素子がアクティブ配列境界例外信号を発生する。境界チェックユニット１４７ の１つの実施例のさらに詳細な内容は、本発明の譲渡人に譲渡され、代理人整理 番号ＳＰ２０４１にて同じ日に出願された、”ＰＲＯＣＥＳＳＯＲ ＷＩＴＨ ＡＣＣＥＬＥＲＡＴＥＤ ＡＲＲＡＹＡＣＣＥＳＳ ＢＯＵＮＤＳ ＣＨＥＣＫ ＩＮＧ”というタイトルの米国特許出願第０８／ｘｘｘ，ｘｘｘ号（発明者Ｍar c Ｔremblay,Ｊames Ｍichael Ｏ'Connor,and Ｗilliam Ｎ.Joy)にさらに詳細に 記載されており、参照して、全体をここに組み込んでいる。 ＪＡＶＡ仮想マシン仕様は、一定の命令は一定の例外を引き起こすことを定義 している。この例外条件に対するチェックはインプリメントされ、それらを処理 するためのハードウエア／ソフトウエア機構が、マイクロコードＲＯＭ１４９、 並びにプログラムカウンタ及びトラップ制御ロジック１７０内の情報により、ハ ードウエアプロセッサ１００に与えられる。代替の機構は、トラップベクトルス タイル或いは単一のトラップターゲットを有し、スタック上のトラップタイプを プッシュし、専用のトラップハンドラルーチンが適切な動作を画定するような機 構を含む。 ハードウエアプロセッサ１００には、いかなる外部キャッシュも必要ではない 。いかなる翻訳ルックアサイドバッファのサポートも必要ではない。 第５図は固有のシステムを形成するためのハードウエアプロセッサ１００に対 するいくつかの可能なアドオンを示す。そこに示す任意の８つの機能をサポート する回路、すなわちＮＴＳＣエンコーダ５０１，ＭＰＥＧ５０２、イーサネット 制御部５０３、ＶＩＳ５０４、ＩＳＤＮ５０５、Ｉ／Ｏ制御部５０６、ＡＴＭア センブリ／リアセンブリ５０７、並びに無線リンク５０８は、本発明のハードウ エアプロセッサ１００と同じチップ内に集積化される。 第６Ａ図は、翻訳ユニット６１０、配列アクセスプロセッサ６１２、連想メモ リ素子６１４、並びに実行ユニット６１６を含むコンピュータシステム６００を 示す。翻訳ユニット６１０はソフトウエアプログラム情報６０９、例えばＪＡＶ Ａ仮想マシン命令を受信し、プログラム情報６０９を翻訳された命令に翻訳し、 その翻訳された命令は、バス６１１上の配列アクセス命令及びバス６１３上の配 列アクセス命令識別子を含み、それぞれが翻訳された命令の１つに対応する。 翻訳ユニット６１０は、仮想マシン命令を特定のコンピュータアーキテクチャ に対するネイティブ命令に変換するＲＯＭ、仮想マシン命令を特定のコンピュー タアーキテクチャに対するネイティブ命令に変換するソフトウエアプログラム、 或いはもし入ってくる命令の翻訳が必要でない場合は、単に命令デコーダである ことができる。 １つの実施例では、翻訳ユニット６１０は、どの配列アクセス命令が頻繁に利 用されるかを判定する。例えば、プロファイルフィードバック(profile feedbac k)を利用して、翻訳ユニット６１０は、動的実行回数が、これらのステートメン ト識別子及び連想メモリに対応する境界をロードすることによりパフォーマンス に利益をもたらすほど十分に高い配列アクセス命令を識別する。別の実施例では 、各配列に対する適切な配列情報が、配列が生成されるとき連想メモリ内にスト アされ、連想メ モリが一杯になるとき、適切な置換えポリシーがインプリメントされる。 配列が生成されるとき、配列アクセスプロセッサ６１２は、バス６１１上で配 列定義命令を、かつ翻訳されたソフトウエア命令のバス６１３上で配列アクセス 命令識別子を受信する。配列アクセスプロセッサ６１２は、この情報を利用して 、配列参照エントリＡＲＲＡＹｉ ６１５、並びに連想メモリ素子６１４内にす べてストアされるその配列参照エントリＡＲＲＡＹｉ ６１５に関連する、最小 及び最大配列サイズ値ＭＩＮｉ ６１７Ａ及びＭＡＸｉ ６１７Ｂをそれぞれ発 生する。１つの実施例では、配列アクセスプロセッサ６１２は、その識別子、並 びに最小及び最大配列サイズ値を、連想メモリ素子６１４内にロードするために 実行ユニット６１２により実行される単なる命令である。これらの命令は、マイ クロコードであるか、或いは翻訳ユニット６１０により供給される。 連想メモリ素子６１４は、配列内の要素がアクセスされるとき、その配列に対 して、その要素が最小配列サイズ値ＭＩＮｉ ６１７Ａ（一般に０）と最大配列 サイズ値ＭＡＸｉ ６１７Ｂとの間にあるということを照合するために構成され る。以下に議論され、第６Ａ図に示される例では、配列境界チェック装置は、第 ６Ｂ図に示すように、以下の配列アクセス命令ｌｏａｄ＿ａｒｒａｙ［ＡＲＲＡ Ｙ３］［ＥＬＥＭ２６］に応答する。 第６Ａ図に戻ると、連想メモリ素子６１４は、第１のメモリセクション６１８ Ａ、最小値セクション６２０Ａと最大値セクション６２０Ｂに分割されるように 示される第２のメモリセクション６１８Ｂ、入力セクション６２２、並びに出力 セクション６２４を含む。 第１のメモリセクション６１８Ａは、複数の配列参照エントリＡＲＲＡＹｉ ６１５（ただしｉ＝１〜Ｎ）を受信し、ストアするために構成 される第１の複数のメモリ位置を含む。複数の配列参照エントリの各１つは、翻 訳ユニット６１０により供給されることができる翻訳されたソフトウエア命令か らなる複数の配列アクセス命令の１つに対応する。 第２のメモリセクション６１８Ｂは、最小配列サイズ値ＭＩＮｉ ６１７Ａ及 び最大配列サイズ値ＭＡＸｉ ６１７Ｂを受信し、ストアするための構成される 第２の複数のメモリ位置を含む。第２のメモリセクション６１８Ｂ内の第２の複 数のメモリ位置の各１つは、ＡＲＲＡＹｉ ６１５第１メモリセクション６１８ Ａの複数のメモリ位置の各１つに関連する最小及び最大配列サイズ値６１７Ａ及 び６１７Ｂの１組をストアするために構成される。それ故、配列サイズ値の組の １つは、翻訳されたソフトウエア命令からなる複数の配列アクセス命令の１つに 関連する。 入力セクション６２２は、第１のメモリセクション６１８Ａに結合されており 、翻訳されたソフトウエア命令に対するバス上の配列アクセス命令識別子６１３ を受信し、同時に、配列アクセス命令識別子６１３と、第１のメモリセクション ６１８Ａ内にストアされた各配列参照エントリＡＲＲＡＹｉ ６１５の少なくと も一部とを比較するための構成される。各配列アクセス命令識別子６１３は、そ の翻訳されたソフトウエア命令の固有の配列アクセス命令を識別する。 出力セクション６２４は、第２のメモリセクション６１８Ｂに結合されており 、最小配列サイズ出力値６３０及び最大配列サイズ出力値６２１を供給するため に構成されており、配列サイズ値の組（ＭＩＮｉ ６１７Ａ、ＭＡＸｉ ６１７ Ｂ）の１つは第２のメモリセクション６１８Ｂ内の第２の複数のメモリ位置の１ つにストアされ、それは、翻訳されたソフトウエア命令のバス６１３上の配列ア クセス命令識別子と一致する複数の配列参照エントリＡＲＲＡＹｉ ６１５の１ つをストアする複数のメモリ位置の１つに関連する。最大配列サイズ出力値６２ １及び参 照される要素の値６１９は比較器６２６により比較され、参照された要素の値６ １９が最大配列サイズ出力値６２１より大きい場合には、最大値違反信号ライン ６２８上に最大値違反信号を与える。同様に、最小配列サイズ出力値６３０は、 一般には０であり、比較器６３２により参照される要素の値６１９と比較され、 参照された要素の値６１９が最小配列サイズ出力値６３０より小さい場合には、 最小値違反信号ライン６３４上に最小値違反信号を与える。ライン６２８上の最 大値違反信号或いはライン６３４上の最小値違反信号のいずれかの発生は、結果 としてＯＲゲート６３８によりライン６３６上に例外出力信号を発生させる。 従って、第６Ａ図及び第６Ｂ図の例では、配列アクセス信号ｌｏａｄ＿ａｒｒ ａｙ［ＡＲＲＡＹ３］［ＥＬＥＭ２６］（第６Ｂ図参照）は、配列参照エントリ ＡＲＲＡＹ３に関連する配列内の要素２６を参照する。 一般に、スタックの最上位にある値は、配列３の要素２６にロードされる。もし 要素２６が配列３の境界の外側にあったなら、メモリ内の情報は、境界チェック が用いられなかったとしても上書きされる。 連想メモリ素子６１４内の行６９０は、配列参照エントリＡＲＲＡＹ３に関連 する。入力セクション６２２は、バス６１３上の関連する配列アクセス命令識別 子と配列参照エントリＡＲＲＡＹ３との間を一致させる。その一致により、配列 参照エントリＡＲＲＡＹ３に関連する値ＭＩＮ３（この例では０）及びＭＡＸ３ （この例では９９）が生じ、出力セクション６２４を介して、それぞれライン６ ３０及び６２１上に供給される。その後ＭＡＮ３値９９は、値２６と比較され（ 第６Ｂ図参照）、参照された値が参照された配列に対して確立された最大境界値 より小さいということが照合される。同様にＭＩＮ３値０は、値２６と比較され 、参照された要素が参照された配列に対して確立された最小境界値より大きいと いうことが照合される。値２６は確立された境界内にあるので、 例外信号はライン６３６上に発生しない（第６Ａ図参照）。 当業者には、種朱の論理関数が、上述の内容に加えて、境界を照合し、例外信 号を発生されるために用いることができるということが認識されるであろう。比 較関数６２６及び６３２、並びにＯＲゲート６３８はれ例示のためのみに用いら れており、本発明を限定するものではない。 １つの実施例では、実行ユニット６１６は、配列アクセス境界例外サブルーチ ンを定義する一連の翻訳された命令を実行することにより、ライン６３６上の例 外出力信号に応答するために構成される。 第６Ｃ図は第６Ａ図のコンピュータシステム６００に類似のコンピュータシス テム６００Ｃである。第６Ｃ図に示される本発明の実施例では、配列アクセスプ ロセッサ６１２、連想メモリ素子６１４、比較器６２６及び６３２、並びにＯＲ ゲート６３８が第１図の境界チェックユニット１４７を構成する。本発明の実施 例では、命令キャッシュ１２５（第１図及び６Ｃ図）は、命令デコーダ１３５（ 第１図及び６Ｃ図）にソフトウエアプログラム情報６０９を転送し、命令デコー ダ１３５が第６Ａ図における翻訳ユニット６１０の役割を果たす。コンピュータ システム６００で用いたように、コンピュータシステム６００Ｃでは、命令デコ ーダ１３５（第１図及び６Ｃ図）が、そのセットアップ手順の一部として、どの 配列アクセス命令が頻繁に利用されるかを判定し、動的実行回数が、これらのス テートメント識別子及び対応する境界を連想メモリ内にロードすることによりパ フォーマンスに影響するほど十分に大きい配列アクセス命令を識別する。それか ら配列アクセスプロセッサ６１２は配列アクセス命令６１１、並びに翻訳された ソフトウエア命令の配列アクセス命令識別子６１３を受信し、選択的に、配列参 照エントリＡＲＲＡＹｉ６１５、並びにユニット１４７にロードするための配列 参照エントリＡＲＲＡＹｉ ６１５に関連する、最小及び最大配列サイズ値ＭＩ Ｎｉ ６１７Ａ及びＭＡＸｉ ６１７Ｂをそれぞれ出力する。 本発明のこの実施例では、配列アクセスプロセッサ６１２、連想メモリ素子６ １４、比較器６２６、比較器６３２、並びにＯＲゲート６３８の動作は、第６Ａ 図に示され、上でより詳細に議論された、同じ番号を付したユニットの動作を全 て同じである。 第６Ｃ図に示される本発明の実施例では、ライン６３６上のＯＲゲート６３８ の例外出力信号は実行ユニット１４０内の整数ユニット１４２に結合される（第 １図及び６Ｃ図）。整数ユニット１４２は、配列アクセス境界例外サブルーチン を定義する一連の翻訳された命令を実行することにより、ライン６３６上で例外 出力信号に応答するために構成される。 当業者は本開示により、必要に応じて、本発明の種々の態様の範囲及び精神の 範囲内で、様々な方法において本発明の実施例を追加したり、変更したりするこ とができるであろう。従って、本発明が属する分野の当業者には明らかな種々の 変形及び変更は、本発明の精神及び範囲の中にあると考えられる。

【手続補正書】特許法第１８４条の８第１項 【提出日】１９９８年１月９日（１９９８．１．９） 【補正内容】請求の範囲 １． 各配列へのアクセスが、最大配列サイズ境界値と最小配列サイズ境界値と の間にあることを照合するために構成される配列境界チェック装置であって、前 記装置が、 連想メモリ素子であって、複数の配列アクセス命令の１つに関連する配列サイ ズ値をストア、かつ回収するために構成され、前記各配列アクセス命令が前記配 列内の要素の位置を参照する、該連想メモリ素子と、 第１の比較素子であって、前記比較素子は前記連想メモリ素子の出力セクショ ンに動作可能に接続され、また前記比較素子は、前記連想メモリからの所定最大 配列サイズ値と前記配列内の前記参照された要素の位置とを比較し、さらに前記 参照された要素の位置が前記所定最大配列サイズ値より大きい場合、最大値違反 信号を供給するために構成される、該第１の比較素子と、 第２の比較素子であって、前記比較素子は前記連想メモリ素子の前記出力セク ションに動作可能に接続され、また前記比較素子は最小配列サイズ値と前記配列 内の前記参照された要素の位置とを比較し、さらに前記参照された要素の位置が 前記所定最小配列サイズ値より小さい場合、最小値違反信号を供給するために構 成される、該第２の比較素子とを有することを特徴とする配列境界チェック装置 。 ２． 前記配列境界チェック装置がさらに、 例外素子であって、前記第１及び第２の比較素子に動作可能に接続され、また 前記例外素子は、前記最大値違反信号或いは前記最小値違反信号のいずれかの受 信に応じて例外信号を供給するために構成される、該例外素子を有することを特 徴とする請求項１に記載の配列境界チェック装置。 ３． 前記連想メモリ素子がさらに、 第１のメモリセクションであって、複数の配列参照エントリを受信し、かつス トアするために構成される第１の複数のメモリ位置を含み、前記第１の複数のメ モリ位置の各１つが、前記複数の配列参照エントリの１つをストアするために構 成され、また前記複数の配列参照エントリの各１つが前記複数の配列アクセス命 令の１つに対応する、該第１のメモリセクションと、 入力セクションであって、前記第１のメモリセクションに動作可能に接続され 、また前記入力セクションは配列アクセス命令識別子を受信し、かつ同時に前記 配列アクセス命令識別子と、少なくとも前記ストアされた複数の配列参照エント リの一部とを比較するために構成され、前記配列アクセス命令識別子が配列アク セス命令を識別する、該入力セクションと、 第２のメモリセクションであって、複数の配列サイズ値を受信、かつストアす るために構成される第２の複数のメモリ位置を含み、前記第２の複数のメモリ位 置の各１つは前記配列サイズ値の１つをストアするために構成され、前記第１の 複数のメモリ位置に関連し、さらに前記複数の配列サイズ値の各１つは前記複数 の配列アクセス命令の１つに関連し、最大配列サイズ値及び最小配列サイズ値を 含む、該第２のメモリセクションとを有することを特徴とし、さらに 前記連想メモリ素子の前記出力セクションが前記第２のメモリセクションに 動作可能に接続され、また前記出力セクションが、配列サイズ出力値として、前 記配列アクセス命令識別子と一致する前記複数の配列参照エントリの１つがスト アされる前記第１の複数のメモリ位置の１つに関連する前記第２の複数のメモリ 位置の１つにストアされる前記複数の配列サイズの１つを与えることを特徴とす る請求項１に記載の配列境界チェック装置。 ４． 前記境界配列チェック装置がコンピュータシステムに含まれ、前記コンピ ュータシステムが、 前記連想メモリ素子に接続され、ソフトウエアプログラムを受信し、かつ翻訳 し、ソフトウエアプログラムに従って複数の翻訳された命令と複数の命令識別子 を供給するために構成される翻訳ユニットであって、前記命令識別子の各１つが 前記複数の翻訳された命令の１つに対応し、前記複数の翻訳された命令が複数の 配列アクセス命令を含む、該翻訳ユニットと、 前記複数の命令識別子に従って、前記複数の翻訳された命令を受信し、それに より受信した翻訳命令を実行するために構成された実行ユニットとを有すること を特徴とし、 前記実行ユニットが、前記最大値違反信号或いは前記最小値違反信号のいず れかの発生に応じて、例外信号を受信するように構成されることを特徴とする請 求項１に記載の配列境界チェック装置。 ５． 前記境界配列チェック装置がコンピュータシステムに含まれ、前記コンピ ュータシステムが、 前記連想メモリ素子に接続され、ソフトウエアプログラムを受信し、かつ翻訳 し、ソフトウエアプログラムに従って複数の翻訳された命令と複数の命令識別子 を供給するために構成される翻訳ユニットであって、前記命令識別子の各１つが 前記複数の翻訳された命令の１つに対応し、前記複数の翻訳された命令が前記複 数の配列アクセス命令を含む、該翻訳ユニットと、 前記複数の命令識別子に従って、前記複数の翻訳された命令を受信し、それに より受信した翻訳命令を実行するために構成された実行ユニットとを有すること を特徴とし、 前記実行ユニットが、配列アクセス境界例外サブルーチンを定義す る一連の翻訳された信号を実行することにより、例外信号に対応するように構成 されることを特徴とする請求項２に記載の配列境界チェック装置。 ６． 前記境界配列チェック装置がコンピュータシステムに含まれ、前記コンピ ュータシステムが、 前記連想メモリ素子に接続され、ソフトウエアプログラムを受信し、かつ翻訳 し、ソフトウエアプログラムに従って複数の翻訳された命令と複数の命令識別子 を供給するために構成される翻訳ユニットであって、前記命令識別子の各１つが 前記複数の翻訳された命令の１つに対応し、前記複数の翻訳された命令が複数の 配列アクセス命令を含む、該翻訳ユニットと、 前記複数の命令識別子に従って、前記複数の翻訳された命令を受信し、それに より受信した翻訳命令を実行するために構成された実行ユニットであって、前記 実行ユニットが、前記最大値違反信号或いは前記最小値違反信号のいずれかの発 生に応じて例外信号を受信するように構成される、該実行ユニットと有するを特 徴とする請求項３に記載の配列境界チェック装置。 ７． 前記配列境界チェック装置がコンピュータシステムに含まれ、前記コンピ ュータシステムが、 前記連想メモリ素子に接続される命令デコーダであって、前記命令デコーダは コンピュータ命令を受信し、それに応じて複数のデコードされた命令と複数の命 令識別子とを与えるように構成され、前記命令識別子の各１つが前記複数のデコ ードされた命令の１つに対応し、前記複数のデコードされた命令が前記複数の配 列アクセス命令を含む、該命令デコーダと、 前記複数の命令識別子に従って、前記複数のデコードされた命令を受 信し、それに応じて受信したデコード命令を実行するように構成される実行ユニ ットとを有することを特徴とする請求項１に記載の配列境界チェック装置。 ８． 情報配列の要素が、最大配列サイズ境界値と最小配列サイズ境界値との間 にあることを照合するための方法であって、前記方法が、 第１のメモリセクションにおける複数の配列参照エントリをストアする過程で あって、前記第１のメモリセクションは第１の複数のメモリ位置を含み、前記第 １の複数のメモリ位置の各１つが前記複数の配列参照エントリの１つをストアす るために構成され、さらに前記複数の配列参照エントリの各１つが複数の配列ア クセス命令の１つに対応する、該配列参照エントリストア過程と、 第２のメモリセクションにおける複数の配列サイズ値をストアする過程であっ て、前記第２のメモリセクションは第２の複数のメモリ位置を含み、前記第２の 複数のメモリ位置の各１つが前記配列サイズ値の１つをストアするために構成さ れ、かつ前記第１の複数のメモリ位置の１つに関連し、さらに前記複数の配列サ イズ値の各１つが前記複数の配列アクセス命令の１つに関連し、かつ最大配列サ イズ値及び最小配列サイズ値を含む、該配列サイズ値ストア過程と、 配列アクセス命令識別子を、少なくとも前記ストアされた各配列参照エントリ の一部と同時に比較する過程であって、前記配列アクセス命令識別子が配列アク セス命令を識別する、該比較過程と、 前記第２の複数のメモリ位置の１つにストアされる前記複数の配列サイズ値の １つの配列サイズ出力値を発生する過程であって、前記第２の複数のメモリ位置 の１つが、前記配列アクセス命令識別子と一致する複数の配列参照エントリの１ つがストアされる前記第１の複数のメモリ位置の１つに関連し、前記配列サイズ 出力値が最大配列サイズ出力値と最 小配列サイズ出力値とを含む、該配列サイズ出力値発生過程と、 前記最大配列サイズ出力値と前記情報配列内の参照された要素の位置とを比較 し、前記参照された要素の位置が前記最大配列サイズ出力値より大きい場合、最 大値違反信号を発生する過程と、 前記最小配列サイズ出力値と前記参照された要素の位置とを比較し、前記参照 された要素の位置が前記最小配列サイズ出力値より小さい場合、最小値違反信号 を発生する過程と、 前記最大値違反信号或いは前記最小値違反信号の発生に応じて、例外信号を供 給する過程とを有することを特徴とする配列サイズ照合方法。 ９． 情報配列の要素が、最大配列サイズ境界値と最小配列サイズ境界値との間 にあることを照合するための方法であって、前記方法が、 前記最大値違反信号或いは前記最小値違反信号のいずれかの発生に応じて、例 外出力信号を発生する過程をさらに有することを特徴とする請求項８に記載の方 法。 １０． 情報配列の要素が、最大配列サイズ境界値と最小配列サイズ境界値との 間にあることを照合するための方法であって、 前記演算ストア過程が配列サイズ値をストアし、回収するように構成される連 想メモリ素子を使用し、前記配列サイズ値が複数の配列アクセス命令の１つに関 連し、各配列アクセス命令が前記配列内の要素の値を参照し、 前記最大配列サイズ出力値を比較する過程が、前記連想メモリ素子の出力セク ションに動作可能に接続される第１の比較素子を使用し、前記第１の比較素子は 所定の最大配列サイズ値と、前記参照された要素の前記位置とを比較し、前記参 照された要素の前記位置が前記所定の最大配列サイズ値より大きい場合に、前記 最大値違反信号を供給するように構成され、 前記最小配列サイズ出力値を比較する過程が、前記連想メモリ素子の前記出力 セクションに動作可能に接続される第２の比較素子を使用し、前記第２の比較素 子は前記所定の最小配列サイズ値と、前記参照された素子の位置とを比較し、前 記参照された素子の位置が前記所定の最小配列サイズ値より小さい場合に、前記 最小値違反信号を供給するように構成されることを特徴とする請求項８に記載の 方法。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＣＮ，ＪＰ，ＫＲ (72)発明者 オコナー、ジェイムズ・マイケル アメリカ合衆国カリフォルニア州94043・ マウンテンビュー・ルースアベニュー 345 (72)発明者 ジョイ、ウィリアム・エヌ アメリカ合衆国カリフォルニア州94043― 1100・マウンテンビュー・ガルシアアベニ ュー 2550

Claims (1)

1. 【特許請求の範囲】 １． 各配列へのアクセスが、最大配列サイズ境界値と最小配列サイズ境界値と の間にあることを照合するために構成される配列境界チェック装置であって、前 記装置が、 連想メモリ素子であって、複数の配列アクセス命令の１つに関連する配列サイ ズ値をストア、かつ回収するために構成され、前記各配列アクセス命令が前記配 列内の要素の値を参照する、該連想メモリ素子と、 第１の比較素子であって、前記比較素子は前記連想メモリ素子の出力セクショ ンに動作可能に接続され、また前記比較素子は所定の最大配列サイズ値と前記参 照された要素の値とを比較し、さらに前記参照された要素の値が前記所定最大配 列サイズ値より大きい場合、最大値違反信号を供給するために構成される、該第 １の比較素子と、 第２の比較素子であって、前記比較素子は前記連想メモリ素子の前記出力セク ションに動作可能に接続され、また前記比較素子は最小配列サイズ値と前記参照 された要素の値とを比較し、さらに前記参照された要素の値が前記所定最小配列 サイズ値より小さい場合、最小値違反信号を供給するために構成される、該第２ の比較素子とを有することを特徴とする配列境界チェック装置。 ２． 前記配列境界チェック装置がさらに、 例外素子であって、前記第１及び第２の比較素子に動作可能に接続され、また 前記例外素子は、前記最大値違反信号或いは前記最小値違反信号のいずれかの受 信に応じて例外信号を供給するために構成される、該例外素子を有することを特 徴とする請求項１に記載の配列境界チェック装置。 ３． 前記連想メモリ素子がさらに、 第１のメモリセクションであって、複数の配列参照エントリを受信し、 かつストアするために構成される第１の複数のメモリ位置を含み、前記第１の複 数のメモリ位置の各１つが、前記複数の配列参照エントリの１つをストアするた めに構成され、また前記複数の配列参照エントリの各１つが前記複数の配列アク セス命令の１つに対応する、該第１のメモリセクションと、 入力セクションであって、前記第１のメモリセクションに動作可能に接続され 、また前記入力セクションは配列アクセス命令識別子を受信し、かつ同時に前記 配列アクセス命令識別子と、少なくとも前記ストアされた配列参照エントリの一 部とを比較するために構成され、前記配列アクセス命令識別子が配列アクセス命 令を識別する、該入力セクションと、 第２のメモリセクションであって、複数の配列サイズ値を受信、かつストアす るために構成される第２の複数のメモリ位置を含み、前記第２の複数のメモリ位 置の各１つは前記配列サイズ値の１つをストアするために構成され、前記第１の 複数のメモリ位置に関連し、さらに前記複数の配列サイズ値の各１つは前記複数 の配列アクセス命令の１つに関連し、最大配列サイズ値及び最小配列サイズ値を 含む、該第２のメモリセクションとを有することを特徴とし、さらに 前記連想メモリ素子の前記出力セクションが前記第２のメモリセクションに動 作可能に接続され、また前記出力セクションが、配列サイズ出力値として、前記 配列アクセス命令識別子と一致する前記複数の配列参照エントリの１つがストア される前記第１の複数のメモリ位置の１つに関連する前記第２の複数のメモリ位 置の１つにストアされる前記複数の配列サイズの１つを与えることを特徴とする 請求項１に記載の配列境界チェック装置。 ４． 情報配列のサイズが最大配列サイズ境界値と最小配列サイズ境界値との間 にあることを照合するために構成される配列境界チェック装置 であって、前記装置が、 （ａ） 配列サイズ値をストアし、各回収するために構成される連想メモリ素 子であって、前記配列サイズ値が複数の配列アクセス命令の１つに関連し、各配 列アクセス命令は前記配列内の要素の値を参照する、該連想メモリ素子を有する ことを特徴とし、前記連想メモリ素子が、 （ｉ） 第１のメモリセクションであって、複数の配列参照エントリを受信 、かつストアするために構成される第１の複数のメモリ位置を含み、前記第１の 複数のメモリ位置の各１つが前記複数の配列参照エントリの１つをストアするた めに構成され、さらに前記複数の配列参照エントリの１つが前記複数の配列アク セス命令の１つに対応する、該第１のメモリセクションと、 （ｉｉ） 第２のメモリセクションであって、複数の配列サイズ値を受信、 かつストアするために構成される第２の複数のメモリ位置を含み、前記第２の複 数のメモリ位置の各１つが前記配列サイズ値の１つをストアするために構成され 、かつ前記第１の複数のメモリ位置の１つに関連し、さらに前記複数の配列サイ ズ値の各１つが前記複数の配列アクセス命令の１つに関連し、かつ最大配列サイ ズ値及び最小配列サイズ値を含む、該第２のメモリセクションと、 （ｉｉｉ） 入力セクションであって、前記第１のメモリセクションに動作 可能に接続され、また前記入力セクションは、配列アクセス命令識別子を受信し 、かつ同時に前記配列アクセス命令識別子と、少なくとも前記ストアされた各配 列参照エントリの一部とを比較するために構成され、前記配列アクセス命令識別 子が配列アクセス命令を識別する、該入力セクションと、 （ｉｖ） 出力セクションであって、前記第２のメモリセクションに動作可 能に接続され、また前記出力セクションは、配列サイズ出力値 として、前記配列アクセス命令識別子に一致する前記複数の配列参照エントリの １つがストアされる前記第１の複数のメモリ位置の１つに関連する前記第２の複 数のメモリ位置の１つにストアされる前記複数の配列サイズ値の１つを与える、 該出力セクションとを有することを特徴とし、 （ｂ）第１の比較素子であって、前記出力セクションに動作可能に接続され、ま た前記第１の比較素子は前記最大配列サイズ出力値と前記参照された要素の値と を比較し、かつ前記参照された要素の値が前記最大配列サイズ出力値より大きい 場合、最大値違反信号を与えるために構成される、該第１の比較素子と、 （ｃ）第２の比較素子であって、前記出力セクションに動作可能に接続され、ま た前記第２の比較素子は前記最小配列サイズ出力値と前記参照された要素の値と を比較し、かつ前記参照された要素の値が前記最小配列サイズ出力値より小さい 場合、最小値違反信号を与えるために構成される、該第２の比較素子と、 （ｄ）例外素子であって、前記第１及び第２の比較素子に動作可能に接続され、 また前記例外素子は前記最大値違反信号或いは最小値違反信号のいずれかの受信 に応じて例外出力信号を与えるために構成される、該例外素子とを有することを 特徴とする配列境界チェック装置。 ５． 情報配列のサイズが、最大配列サイズ境界値と最小配列サイズ境界値との 間にあることを照合するための方法であって、前記方法が、 第１のメモリセクションにおける複数の配列参照エントリをストアする過程で あって、前記第１のメモリセクションは第１の複数のメモリ位置を含み、前記第 １の複数のメモリ位置の各１つが前記複数の配列参照エントリの１つをストアす るために構成され、さらに前記複数の配列参照エントリの各１つが複数の配列ア クセス命令の１つに対応する、該配列参照エントリストア過程と、 第２のメモリセクションにおける複数の配列サイズ値をストアする過程であっ て、前記第２のメモリセクションは第２の複数のメモリ位置を含み、前記第２の 複数のメモリ位置の各１つが前記配列サイズ値の１つをストアするために構成さ れ、かつ前記第１の複数のメモリ位置の１つに関連し、さらに前記複数の配列サ イズ値の各１つが前記複数の配列アクセス命令の１つに関連し、かつ最大配列サ イズ値及び最小配列サイズ値を含む、該配列サイズ値ストア過程と、 配列アクセス命令識別子を、少なくとも前記ストアされた各配列参照エントリ の一部と同時に比較する過程であって、前記配列アクセス命令識別子が配列アク セス命令を識別する、該比較過程と、 配列サイズ出力値として、前記配列アクセス命令と一致する前記複数の配列参 照エントリの１つがストアされる前記第１の複数のメモリ位置の１つに関連する 前記第２の複数のメモリ位置の１つにストアされる前記複数の配列サイズ値の１ つを与える過程と、 前記最大配列サイズ出力値と前記参照された要素の値とを比較し、前記参照さ れた要素の値が前記最大配列サイズ出力値より大きい場合、最大値違反信号を発 生する過程と、 前記最小配列サイズ出力値と前記参照された要素の値とを比較し、前記参照さ れた要素の値が前記最小配列サイズ出力値より小さい場合、最小値違反信号を発 生する過程と、 前記最大値違反信号或いは前記最小値違反信号の発生に応じて、例外信号を供 給する過程とを有することを特徴とする配列サイズ照合方法。 ６． 情報配列のサイズが、最大配列サイズ境界値と最小配列サイズ境界値との 間にあることを照合するための方法であって、前記方法が、 連想メモリ素子を与える過程であって、前記連想メモリ素子が複数の配列アク セス命令の１つに関連する配列サイズ値をストアし、かつ回収 するために構成され、また各配列アクセス命令が前記配列内の要素の値を参照す る、該連想メモリ素子を与える過程と、 第１の比較素子を与える過程であって、前記第１の比較素子が前記連想メモリ 素子の出力セクションに動作可能に接続され、また前記第１の比較素子が所定の 最大配列サイズ値と前記参照された要素の値とを比較し、さらに前記参照された 要素の値が前記所定の最大配列サイズ値より大きい場合、最大値違反信号を供給 するために構成される、該第１の比較素子を与える過程と、 第２の比較素子を与える過程であって、前記第２の比較素子は前記メモリ素子 の前記出力セクションに動作可能に接続され、また前記第２の比較素子が所定の 最小配列サイズ値と前記参照された要素の値とを比較し、さらに前記参照された 要素の値が前記所定の最小配列サイズ値より小さい場合、最小値違反信号を供給 するために構成される、該第２の比較素子を与える過程と、 例外素子を与える過程であって、前記例外素子は前記第１及び前記第２の比較 素子に動作可能に接続され、また前記例外素子が、前記最大値違反信号或いは前 記最小値違反信号の受信に応じて、例外信号を供給するために構成される、該例 外素子を与える過程とを有することを特徴とする配列サイズ照合方法。 ７． さらに第１の複数のメモリ位置を含む前記連想メモリ内の第１のメモリセ クションを与える過程であって、前記第１の複数のメモリ位置が複数の配列参照 エントリを受信し、かつストアするために構成され、前記第１の複数のメモリ位 置の各１つが前記複数の配列参照エントリの１つをストアするために構成され、 さらに前記複数の配列参照エントリの各１つが、前記複数の配列アクセス命令の １つに対応する、該第１のメモリセクションを与える過程と、 入力セクションを与える過程であって、前記入力セクションは前記第１のメモ リセクションに動作可能に接続され、また前記入力セクションは配列アクセス命 令識別子を受信し、かつ同時に前記配列アクセス命令識別子を、少なくとも前記 ストアされた各配列参照エントリの一部と比較するために構成され、前記配列ア クセス命令識別子が配列アクセス命令を識別する、該入力セクションを与える過 程と、 第２の複数のメモリ位置を含む前記連想メモリ素子内の第２のメモリセクショ ンを与える過程であって、前記第２のメモリ位置が複数の配列サイズ値を受信し 、かつストアするために構成され、かつ前記第１の複数のメモリ位置の１つに関 連し、さらに前記複数の配列サイズ値の各１つが前記複数の配列アクセス命令の １つに関連し、かつ最大配列サイズ値及び最小配列サイズ値を含む、該第２のメ モリセクションを与える過程とを有することを特徴とし、 前記連想メモリ素子の前記出力セクションが前記第２のメモリセクションに動 作可能に接続され、かつ配列サイズ出力値として、前記配列アクセス命令識別子 と一致する前記複数の配列参照エントリの１つがストアされる前記第１の複数の メモリ位置の１つに関連する前記第２の複数のメモリ位置の１つにストアされる 前記複数の配列サイズ値の１つを与えることを特徴とする請求項６に記載の方法 。 ８． 情報配列のサイズが、最大配列サイズ境界値と最小配列サイズ境界値との 間にあることを照合するために構成される配列境界チェック装置を与えるための 方法であって、前記方法が、 （ａ） 配列サイズ値をストアし、各回収するために構成される連想メモリ素 子を与える過程であって、前記配列サイズ値の各１つが複数の配列アクセス命令 の１つに関連する、該連想メモリ素子を与える過程を有することを特徴とし、前 記連想メモリ素子が、 （ｉ） 第１のメモリセクションであって、複数の配列参照エントリを受信 、かつストアするために構成される第１の複数のメモリ位置を含み、前記第１の 複数のメモリ位置の各１つが前記複数の配列参照エントリの１つをストアするた めに構成され、さらに前記複数の配列参照エントリの１つが前記複数の配列アク セス命令の１つに対応する、該第１のメモリセクションと、 （ｉｉ） 第２のメモリセクションであって、複数の配列サイズ値を受信、 かつストアするために構成される第２の複数のメモリ位置を含み、前記第２の複 数のメモリ位置の各１つが前記配列サイズ値の１つをストアするために構成され 、かつ前記第１の複数のメモリ位置の１つに関連し、さらに前記複数の配列サイ ズ値の各１つが前記複数の配列アクセス命令の１つに関連し、かつ最大配列サイ ズ値及び最小配列サイズ値を含む、該第２のメモリセクションと、 （ｉｉｉ） 入力セクションであって、前記第１のメモリセクションに動作 可能に接続され、また前記入力セクションは、配列アクセス命令識別子を受信し 、かつ同時に前記配列アクセス命令識別子と、少なくとも前記ストアされた各配 列参照エントリの一部とを比較するために構成され、前記配列アクセス命令識別 子が配列アクセス命令を識別する、該入力セクションと、 （ｉｖ） 出力セクションであって、前記第２のメモリセクションに動作可 能に接続され、また前記出力セクションは、配列サイズ出力値として、前記配列 アクセス命令識別子に一致する前記複数の配列参照エントリの１つがストアされ る前記第１の複数のメモリ位置の１つに関連する前記第２の複数のメモリ位置の １つにストアされる前記複数の配列サイズ値の１つを与える、該出力セクション とを有することを特徴とし、 （ｂ）第１の比較素子を与える過程であって、前記第１の比較素子は前 記出力セクションに動作可能に接続され、また前記第１の比較素子は前記最大配 列サイズ出力値と前記参照された要素の値とを比較し、かつ前記参照された要素 の値が前記最大配列サイズ出力値より大きい場合、最大値違反信号を与えるため に構成される、該第１の比較素子を与える過程と、 （ｃ）第２の比較素子を与える過程であって、前記第２の比較素子は前記出力セ クションに動作可能に接続され、また前記第２の比較素子は前記最小配列サイズ 出力値と前記参照された要素の値とを比較し、かつ前記参照された要素の値が前 記最小配列サイズ出力値より小さい場合、最小値違反信号を与えるために構成さ れる、該第２の比較素子を与える過程と、 （ｄ）例外素子を与える過程であって、前記例外素子は前記第１及び第２の比較 素子に動作可能に接続され、また前記例外素子は前記最大値違反信号或いは最小 値違反信号のいずれかの受信に応じて例外出力信号を与えるために構成される、 該例外素子を与える過程とを有することを特徴とする配列境界チェック装置を与 える方法。 ９． コンピュータシステムであって、 ソフトウエアプログラムを受信し、かつ翻訳し、ソフトウエアプログラムに従 って複数の翻訳された命令と複数の命令識別子を供給するために構成される翻訳 ユニットであって、前記命令識別子の各１つが前記複数の翻訳された命令の１つ に対応し、前記複数の翻訳された命令が複数の配列アクセス命令を含む、該翻訳 ユニットと、 前記複数の命令識別子に従って、前記複数の翻訳された命令を受信し、それに より受信した翻訳命令を実行するために構成された実行ユニットと、 連想メモリ素子であって、複数の配列アクセス命令の１つに関連する 配列サイズ値をストアし、かつ回収するために構成され、各配列アクセス命令が 前記配列内の要素の値を参照する、該連想メモリ素子と、 第１の比較素子であって、前記連想メモリ素子の出力セクションに動作可能に 接続され、また前記第１の比較素子は所定の最大配列サイズ値と前記参照された 要素の値とを比較し、かつ前記参照された要素の値が前記所定の最大配列サイズ 値より大きい場合、最大値違反信号を供給するために構成される、該第１の比較 素子と、 第２の比較素子であって、前記連想メモリ素子の前記出力セクションに動作可 能に接続され、また前記第２の比較素子は所定最小配列サイズ値と前記参照され た要素の値とを比較し、かつ前記参照された要素の値が前記所定の最小配列サイ ズ値より小さい場合、最小値違反信号を供給するために構成される、該第２の比 較素子と、 例外素子であって、前記第１及び前記第２の比較素子、並びに実行ユニットに 動作可能に接続され、また前記例外ユニットは前記最大値違反信号或いは前記最 小値違反信号のいずれかの受信に応じて、前記実行ユニットに例外信号を供給す るために構成される、該例外素子とを有することを特徴とするコンピュータシス テム。 １０． 前記連想メモリ素子がさらに、 第１のメモリセクションであって、複数の配列参照エントリを受信し、かつス トアするために構成される第１の複数のメモリ位置を含み、前記第１の複数のメ モリ位置の各１つが前記複数の配列参照エントリの１つをストアするために構成 され、さらに前記複数の配列参照エントリの各１つが、前記複数の配列アクセス 命令の１つに対応する、該第１のメモリセクションと、 入力セクションであって、前記第１のメモリセクションに動作可能に接続され 、また前記入力セクションは、配列アクセス命令識別子を受信 し、さらに同時に前記配列アクセス命令識別子と少なくとも前記ストアされた各 配列参照エントリの一部とを比較するために構成され、前記配列アクセス命令識 別子が配列アクセス命令を識別する、該入力セクションと、 第２のメモリセクションであって、複数の配列サイズ値を受信し、かつストア するために構成される第２の複数のメモリ位置を含み、前記第２の複数のメモリ 位置の各１つが、前記第１の複数のメモリ位置の１つに関連する前記配列サイズ 値の１つをストアするために構成され、さらに前記複数の配列サイズ値の各１つ が前記複数の配列アクセス命令の１つに関連し、かつ最大配列サイズ値及び最小 配列サイズ値を含む、該第２のメモリセクションとを有することを特徴とし、 前記連想メモリ素子の前記出力セクションが前記第２のメモリセクションに動 作可能に接続され、かつ配列サイズ出力値として、前記配列アクセス命令識別子 と一致する前記複数の配列参照エントリの１つがストアされる前記第１の複数の メモリ位置の１つに関連する前記第２の複数のメモリ位置の１つにストアされる 前記複数の配列サイズ値の１つを与えることを特徴とする請求項９に記載のコン ピュータシステム。 １１． コンピュータシステムであって、 ソフトウエアプログラムを受信し、かつ翻訳し、ソフトウエアプログラムに従 って複数の翻訳された命令と複数の命令識別子を供給するために構成される翻訳 ユニットであって、前記命令識別子の各１つが前記複数の翻訳された命令の１つ に対応し、前記複数の翻訳された命令が複数の配列アクセス命令を含む、該翻訳 ユニットと、 前記複数の命令識別子に従って、前記複数の翻訳された命令を受信し、それに より受信した翻訳命令を実行するために構成された実行ユニットと、 連想メモリ素子であって、複数の配列サイズ値をストアし、かつ回収するため に構成され、前記配列サイズ値の各１つが複数の配列アクセス命令の１つに関連 する、該連想メモリ素子とを有することを特徴とし、前記連想メモリ素子がさら に、 （ｉ） 第１のメモリセクションであって、複数の配列参照エントリを受信 し、かつストアするために構成される第１の複数のメモリ位置を含み、前記第１ の複数のメモリ位置の各１つが、前記複数の配列参照エントリの１つをストアす るために構成され、さらに前記複数の配列参照エントリの各１つが前記複数の配 列アクセス命令の１つに対応する、該第１のメモリセクションと、 （ｉｉ） 第２のメモリセクションであって、複数の配列サイズ値を受信し 、かつストアするために構成される第２の複数のメモリ位置を含み、前記第２の 複数のメモリ位置の各１つが、前記配列サイズ値の１つをストアするために構成 され、かつ前記第１の複数のメモリ位置の１つに関連し、さらに前記複数の配列 サイズ値の各１つが前記複数の配列アクセス命令の１つに関連し、かつ最大配列 サイズ値及び最小配列サイズ値を含む、該第２のメモリセクションと、 （ｉｉｉ） 入力セクションであって、前記第１のメモリセクションに動作 可能に接続され、また前記入力セクションは配列アクセス命令識別子を受信し、 かつ同時に前記配列アクセス命令識別子と、少なくとも前記ストアされた各配列 参照エントリの一部とを比較するために構成され、前記配列アクセス命令識別子 が配列アクセス命令を識別する、該入力セクションと、 （ｉｖ） 出力セクションであって、前記第２のメモリセクションに動作可 能に接続され、また前記出力セクションは配列サイズ出力値として、前記配列ア クセス命令識別子と一致する前記複数の配列参照エン トリの１つがストアされる前記第１の複数のメモリ位置の１つに関連する前記第 ２の複数のメモリ位置の１つにストアされる前記複数の配列サイズ値の１つを与 える、該出力セクションと、 第１の比較素子であって、前記連想メモリ素子の前記出力セクションに動作可 能に接続され、また前記第１の比較素子は前記参照された要素の値と前記最大配 列サイズ出力値とを比較し、かつ前記参照された要素の値が前記最大配列サイズ 出力値より大きい場合、最大値違反信号を供給するために構成される、該第１の 比較素子と、 第２の比較素子であって、前記連想メモリ素子の前記出力セクションに動作可 能に接続され、また前記第２の比較素子は前記参照された要素の値と前記最小配 列サイズ出力値とを比較し、かつ前記参照された要素の値が前記最小配列サイズ 出力値より小さい場合、最小値違反信号を供給するために構成される、該第２の 比較素子と、 例外素子であって、前記第１及び第２の比較素子、並びに前記実行ユニットに 動作可能に接続され、また前記例外素子は、前記最大値違反信号或いは前記最小 値違反信号のいずれかの受信に応じて、前記実行ユニットに例外出力信号を供給 するために構成される、該例外素子とを有することを特徴とし、 前記実行ユニットが配列アクセス境界例外サブルーチンを定義する一連の翻訳 された命令を実行することにより、前記例外出力信号に応答するために構成され ることを特徴とするコンピュータシステム。