JP2000357775A

JP2000357775A - 半導体装置

Info

Publication number: JP2000357775A
Application number: JP11170744A
Authority: JP
Inventors: Taichi Hoshino; 太一星野; Yasushi Hamazawa; 靖史濱澤
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1999-06-17
Filing date: 1999-06-17
Publication date: 2000-12-26

Abstract

(57)【要約】【課題】他のＬＳＩよりも動作電源電圧が低いＬＳＩを
含む電子デバイスにおいて、このＬＳＩの静電破壊を抑
止するとともに高い電圧の入力信号を受けたときに内部
回路の動作に悪影響を与えにくい入力保護回路を有する
半導体装置を提供することにある。【解決手段】半導体基板に形成されたウエル領域と、こ
のウエル領域に形成され互いに逆方向に直列接続された
２つのダイオードとを備えていて、これらダイオードの
一端がパッドに接続され、他端電源ラインに接続された
入力保護回路を有するものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置に関
し、詳しくは、他のＬＳＩよりも動作電源電圧が低いＬ
ＳＩを含む電子デバイスにおいて、このＬＳＩの静電破
壊を抑止するとともに高い電圧の入力信号を受けたとき
に内部回路の動作に悪影響を与えにくい入力保護回路を
有するような半導体装置に関する。

【０００２】

【従来の技術】近年、パーソナルコンピュータ（パソコ
ン）や携帯型パソコン（ノートパソコン）、モバイル電
子機器、携帯電話装置やＰＨＳなどでは、消費電力の低
減のために、内部にＤＳＰ（デジタル・シグナル・プロ
セッサ）をはじめとする１．８Ｖ程度で動作するＬＳＩ
が内蔵されている。しかも、長時間駆動を確保するため
に、使用される電池は、リチウム電池等であって、その
電源電圧は、＋４．０Ｖ以上になる。また、コントロー
ラ等の各種のデジタルＩＣでは、その動作電圧が３Ｖ乃
至５Ｖであり、結果として、内部に複数の電源電圧仕様
のＩＣが混在するのが現状である。一方、ＬＳＩデバイ
スは、形成パターンの微細化により、静電破壊に対する
耐圧が低下する傾向にある。

【０００３】通常、従来のＬＳＩチップの入力端子ある
いは入出力信号端子（Ｉ／Ｏ端子）に接続されるパッド
部分には、電源側に順方向に、グランド側に逆方向には
ダイオードが入力保護回路として挿入されている。ま
た、オープンドレイン出力端子の静電破壊の保護回路と
しては、特開平５−１２１６７９号において、互いに逆
方向に直列接続したダイオードを出力端子と電源ライン
との間に挿入する回路が公知である。

【０００４】

【発明が解決しようとする課題】電源１．８Ｖ程度で動
作するＬＳＩでは、他のＬＳＩとの関係でその入力端子
電圧が電源電圧以上になることがあるために、そのよう
な入力端子の保護回路には、電源側に順方向に挿入され
るダイオードが削除されている。それは、入力信号が電
源電圧でクランプされることを抑止するためである。特
に、電池により電源電圧が低下したときなどには、入力
アナログ電圧等がクランプされるので、前記のようなダ
イオードを挿入することができなくなる。さらに、この
種のアナログ信号処理のＬＳＩ（あるいはＩＣ）を含む
半導体装置（回路）では、通常、動作電源電圧が相違す
るＬＳＩデバイス間の一方の出力側か、入力側にレベル
変換回路が必要になる。しかし、このような回路の挿入
は、本来必要な回路の集積面積の低下を招く問題があ
る。

【０００５】そこで、特開平５−１２１６７９号のよう
に、互いに逆方向に直列接続したダイオードを入力端子
と電源ラインとの間に挿入することが考えられる。しか
し、図６（ａ）、（ｂ）に特開平５−１２１６７９号の
内容を示すように、これは、電源ラインが半導体基板
（サブストレート）となるので、半導体基板側に静電破
壊電流が流み、それが他の回路に流れるために１．８Ｖ
程度で動作するＬＳＩが混在する回路では十分な静電保
護ができない問題がある。なお、図（ａ）は、特開平５
−１２１６７９号の実施例としての回路図、図（ｂ）
は、そのダイオード形成領域の断面図である。ところ
で、静電破壊の試験においては、静電破壊電圧の印加の
場合に実際の状態に近づけるために、電源ライン＋Ｖcc
を共通にして各ＬＳＩの試験が行われる。前記のような
電源１．８Ｖ程度で動作するＬＳＩが混在する回路で
は、そのＬＳＩが電源側に順方向に挿入されるダイオー
ドがない入力端子から印加される電圧に対して耐静電破
壊電圧が低くなり、静電破壊に弱い問題がある。この発
明の目的は、このような従来技術の問題点を解決するも
のであって、他のＬＳＩよりも動作電源電圧が低いＬＳ
Ｉを含む電子デバイスにおいて、このＬＳＩの静電破壊
を抑止するとともに高い電圧の入力信号を受けたときに
内部回路の動作に悪影響を与えにくい入力保護回路を有
する半導体装置を提供することにある。

【０００６】

【課題を解決するための手段】この目的を達成するため
のこの発明の半導体装置の構成は、半導体基板に形成さ
れたウエル領域と、このウエル領域に形成され互いに逆
方向に直列接続された２つのダイオードとを備えてい
て、これらダイオードの一端がパッドに接続され、他端
電源ラインに接続された入力保護回路を有するものであ
る。

【０００７】

【発明の実施の形態】このような構成のこの発明の半導
体装置にあっては、入力パッドと電源ラインとの間に双
方向に逆バイアスされてダイオードが存在しているの
で、双方向で逆バイアス動作となり、いずれかのダイオ
ードが降伏する電圧までの範囲で入力信号を受けること
ができる。これにより入力信号のクランプは発生しな
い。半導体基板は、通常、電源ラインあるいはグランド
ラインが基板（サブストレート）に採られるので、入力
端子に高い電圧が印加されたときにサブストレートを介
して同時に形成された他の回路にそれによる電流が流れ
悪影響を与えることがあるが、ウエル領域内にダイオー
ドを形成することで、サブストレートは、逆バイアス状
態になり、他の領域に形成された回路への影響を抑制す
ることができる。しかも、静電破壊電圧によるダイオー
ドの降伏は、ウエル領域のダイオードが優先して動作す
る。その結果、動作電圧が他の回路と相違し、例えば、
１．８Ｖ程度で動作するＬＳＩが混在する回路において
も、入力側にレベル変換回路を設けなく、十分に静電保
護が可能な回路を実現できる。

【０００８】

【実施例】図１は、この発明の半導体装置を適用した半
導体装置の回路構成の説明図であり、図２は、その製造
工程の説明図、図３は、この発明の半導体装置を適用し
た他の半導体装置の回路構成の説明図、図４は、その製
造工程の説明図である。図１において、１は、電源電圧
５Ｖで動作するアナログ信号処理回路を内蔵するＬＳＩ
であり、２は、電源電圧１．８Ｖで動作するＤＳＰであ
る。そして、３は、これらにそれぞれの動作電圧の電力
を供給するレギュレータ、ＤＣ／ＤＣコンバータ等を有
する電源回路のＩＣである。なお、４は、電池である。
ここで、ＤＳＰ２の入力端子２ａには、ＬＳＩ１の出力
端子１ａから信号がシリアルに入力され、ＤＳＰ２の出
力端子２ｂ〜２ｎから処理結果のデータがバス７を介し
て他の回路あるいはＬＳＩ１等に戻される。このような
半導体装置において、ＤＳＰ２の入力端子２ａには、入
力保護回路５が設けられている。この入力保護回路５
は、入力端子２ａに接続されたパッド５ａと入力回路６
のｎチャネルＭＯＳトランジスタＱのゲートとの接続ラ
イン５ｂに接続され、設けられている。この回路は、こ
の接続ライン５ｂと電源ライン＋ＶDDとの間に互いに逆
方向に直列接続されたダイオードＤ1，Ｄ2、そして、接
続ライン５ｂとグランドＧＮＤ側とに逆方向に挿入され
たダイオードＤ3とからなる。なお、接続ライン５ｂに
おいて、トランジスタＱのゲートの手前に設けられた抵
抗Ｒは、保護抵抗である。

【０００９】ここでは、ダイオードＤ1，Ｄ2は、カソー
ド同士が接続され、フローティングされた状態になるウ
エル領域Ｗの内部に形成されている。ここで、電源ライ
ン＋ＶDD側に接続された逆方向のダイオードＤ2は、逆
方向降伏電圧が１４Ｖ〜１５Ｖ程度であるので、その保
護耐圧電圧は、１Ｖｆ（０．７）を加えて、１５Ｖ〜
１６Ｖ程度になる。これにより、アナログ信号処理回路
を内蔵するＬＳＩ１の出力端子１ａからの出力信号は、
電源ラインＶDDとの間に相互に逆方向のダイオードＤ2
があるので、電池４等の電圧が低下したとしてもクラン
プされることはなく、レベル変換回路を媒介せずにＬＳ
Ｉ１とＤＳＰ２とを直接出入力接続することが可能にな
る。また、電源ラインＶDDに対する逆耐電圧は、１５Ｖ
〜１６Ｖ程度になるので、通常の静電破壊電圧に対して
の保護回路として動作する。しかも、これらダイオード
Ｄ1，Ｄ2は、電源ラインと入力端子の間に印加される正
負両方向の電圧に対して作用する。これによりダイオー
ドが接続されていない状態と同様な状態で入力信号をＬ
ＳＩ１から受けることができる。次に、このようなダイ
オードＤ1，Ｄ2の形成について説明する。なお、ダイオ
ードＤ3については、半導体基板上の別の領域に割り当
てられ、形成されることになるが、これについては従来
と同様であるのでその説明は割愛する。図２は、ダイオ
ードＤ1，Ｄ2についての形成工程の断面図である。な
お、レジストや絶縁膜によるマスク工程、レジストや絶
縁膜のエッジング工程などについては公知であるので省
略してある。以下では各工程の主要な部分のみを説明す
る。

【００１０】入力保護回路５として、Ｐ−sub（Ｐ型サ
ブストレート）半導体基板（以下基板）５０にＮの埋込
み層（Ｂ／Ｌ）５１を形成してそれを熱拡散させ、埋込
み層（Ｂ／Ｌ）５１の周囲にＰ層形成領域としてＰ⁺打
ち込みあるいは塗布する（工程（Ａ））。次に、エピタ
キシャル成長により埋込み層（Ｂ／Ｌ）５１と素子分離
のためのＰ⁺層５１ａを形成する（工程（Ｂ））。次に
Ｎ^-のエピタキシャル層（Ｅｐｉ）としてＮ^-領域５２が
形成される領域を酸化膜で覆って、Ｐ−sub基板５０上
のＰ層形成領域にＰ⁺打ち込みあるいは塗布して、その
後に酸化膜を除去してＮ^-エピタキシャル層としてＮ^-領
域５２、さらにその外側に素子分離層（ＩＳＯ）５２ｂ
をそれぞれ形成する。さらにＮの埋込み層５１を底面と
してＮ^-領域５２の外周側面の内側に拡散分離領域とし
てＮ⁺の拡散分離領域５３を形成する（工程（Ｃ））。
この拡散分離領域５３がＮ^-領域５２に対して平面から
みて円形あるいは矩形の側面外周のウオールとなり、Ｎ
の埋込み層５１を底面としてウエル領域Ｗが形成され、
その内部に形成される層をフローティング状態にする。
そして、このときその外側と素子分離層（ＩＳＯ）５２
ｂとの間にエピタキシャル層５２が同時に形成される。

【００１１】なお、拡散分離領域５３は、Ｎの埋込み層
５１の幅に対応させてＮ^-領域５２の側面周囲に設けら
れるものであって、ここでは、このウエル領域において
Ｎ^-領域５２をコレクタとするバイポーラトランジスタ
を形成したときにそのコレクタウオール（ｃｏｌｌｅｃ
ｔｏｒｗａｌｌ）となる。次に、Ｎ^-領域５２の表面
側にＰ⁺打ち込みあるいは塗布し、それを拡散させて形
成されてＰ型のベース領域５４ａ，５４ｂが設けられる
（工程（Ｄ））。そして、これらベース領域５４ａ，５
４ｂには絶縁酸化膜５６が設けられ、ベース領域５４
ａ，５４ｂの表面上部に設けられた絶縁酸化膜５６のエ
ッチングされた部分に配線層５５ａ，５５ｂが形成され
る（工程（Ｅ））。この場合、ベース領域５４ａ，５４
ｂには、さらにエミッタ領域は形成されない。

【００１２】これによりＮ^-領域５２がウエル領域Ｗと
されかつそれがバイポーラトランジスタのコレクタとな
り、ベース領域５４ａ，５４ｂとの間には、コレクタが
それぞれのダイオードのカソードとなり、ベースがアノ
ードとなる相互に逆方向の図１のダイオードＤ1，Ｄ2が
形成される（図５（ａ）参照）。このようなダイオード
Ｄ1，Ｄ2について、例えば、図５（ａ）に示すように、
配線層５５ａをパッド５ａに接続しかつ接続ライン５ｂ
として内部配線とし、配線層５５ｂを電源ライン＋ＶDD
に接続する。これによりパッド５ａが電源ライン＋ＶDD
より高くなると、ウエル領域Ｗ（Ｎ ^-領域５２）がサブ
ストレート（ｐ−ｓｕｂ）５０より電圧が高くなるの
で、サブストレート（ｐ−ｓｕｂ）５０側が逆バイアス
状態となり、ダイオードＤ1，Ｄ2がウエル領域Ｗにより
フローティングにされた状態になる。このとき、ダイオ
ードＤ2を形成しているベース領域５４ｂ側も逆バイア
ス状態になる。逆バイアス電圧印加による降伏は、サブ
ストレート５０側のＰ層よりも同じウエル領域Ｗの内部
にあるダイオードＤ2のベースのＰ層の方がダイオード
Ｄ1のベース領域５４ａに接近していてベース領域５４
ａからの距離及びベース領域５４ａに対する接触面積が
小さいので、先に降伏する。その結果、静電破壊するよ
うな高い電圧を受けてもサブストレート（ｐ−ｓｕｂ）
５０を介して他の回路に影響を与えにくく、内部回路が
容易に保護される。また、降伏電圧以下の高い電圧を受
けてもサブストレート５０は、逆バイアス状態になるの
で、他の領域に形成された回路への影響がほとんどな
い。

【００１３】図４は、アノード同士を接続して相互に逆
方向に直列接続したダイオードＤ1，Ｄ2の例である。そ
の作用は、図１と同様であるので、割愛する。なお、こ
れは、縦型にｎｐｎ型トランジスタを形成してそれを逆
方向に接続された２つのダイオードとして利用する例で
ある。図５は、これらダイオードの製造工程であり、工
程（Ａ）〜（Ｃ）までは図２と同様であるので割愛す
る。工程（Ｄ）では、トランジスタの場合と同様にＮ^-
領域５２の内側に表面側に拡散形成されたＰ型（Ｐ⁺）
のベース領域５４が設けられる。そして、Ｐ型のベース
領域５４の表面内側に拡散形成されてＮ⁺のエミッタ領
域５７が設けられる。また、これと同時に、コレクター
ウオールを形成している拡散分離領域５３にもＮ⁺のコ
ンタクト領域５３ａがこのとき形成される（工程
（Ｅ））。そして、これらエミッタ領域５７とコンタク
ト領域５３ａには絶縁酸化膜５６が設けられ、エミッタ
領域５７とコンタクト領域５３ａの表面上部の絶縁酸化
膜５６がエッチングされて配線層５８ａ，５８ｂが形成
される（工程（Ｆ））。

【００１４】これによりＮ^-領域５２がウエル領域Ｗで
かつコレクタとなり、エミッタ領域５７とベース領域５
４との間に、そして、ベース領域５４とコレクタ（Ｎ^-
領域５２）との間に相互に逆方向の図４のダイオードＤ
1，Ｄ2が形成される（図５（ｂ）参照）。このようなダ
イオードＤ1，Ｄ2について、例えば、図５に示すよう
に、配線層５８ｂをパッド５ａに接続し、かつ接続ライ
ン５ｂとして内部配線とし、配線層５８ａを電源ライン
＋ＶDDに接続する。これによりパッド５ａが電源ライン
＋ＶDDより高くなると、ウエル領域Ｗ（Ｎ ^-領域５２）
がサブストレート（ｐ−ｓｕｂ）５０より電圧が高くな
るので、逆バイアス状態となり、ダイオードＤ1，Ｄ2が
ウエル領域Ｗによりフローティング状態になる。このと
き、ダイオードＤ1を形成しているベース領域５４側も
逆バイアス状態になる。逆バイアス電圧印加による降伏
は、ベース領域５４側が先になる。それは、通常、半導
体にトランジスタを形成する場合には、サブストレート
５０側のＰ層よりも同じウエルＷの内部にあるベース領
域の方がＰ⁺の濃度が高いからである。すなわち、濃度
の高いベース側が先に降伏する。その結果、静電破壊す
るような高い電圧を受けてもサブストレート（ｐ−ｓｕ
ｂ）５０を介して他の回路に影響を与えにくく、内部回
路が容易に保護される。また、降伏電圧以下の高い電圧
を受けてもサブストレート５０は、逆バイアス状態にな
るので、他の領域に形成された回路への影響がほとんど
ない。なお、この回路は、前記とは逆に、配線層５８ａ
側をパッド５ａに接続し、かつ接続ライン５ｂとして内
部配線とし、配線層５８ｂを電源ライン＋ＶDDに接続す
ると、エミッタ−ベース間が逆バイアスされることにな
り、エミッタ領域の濃度とベース領域の濃度との関係で
より保護耐圧１０Ｖ前後と、より低い降伏電圧の回路と
して利用することができる。そこで、保護回路の耐圧が
低い場合には、このような接続が有効になる。

【００１５】以上説明してきたが、図１の実施例では、
Ｐ−sub基板に対してウエル領域を形成して保護回路を
形成するダイオードをフローティング状態にしてダイオ
ードを降伏させて静電保護をし、Ｐ−sub基板に影響を
与えないようにし、図２の実施例では、ウエル領域に縦
にトランジスタを形成して、Ｐ−sub基板に影響を与え
ないようにしているが、基板は、Ｎ−sub基板であって
もこの発明は適用できる。この場合には、それぞれＮ型
領域がＰ型領域になり、Ｐ型領域がＮ型領域になる。

【００１６】

【発明の効果】以上の説明から理解できるように、この
発明にあっては、入力パッドと電源ラインとの間に双方
向に逆バイアスされてダイオードが存在しているので、
双方向で逆バイアス動作となり、いずれかのダイオード
が降伏する電圧までの範囲で入力信号を受けることがで
きる。これにより入力信号のクランプは発生しない。半
導体基板は、通常、電源ラインあるいはグランドライン
が基板（サブストレート）に採られるので、入力端子に
高い電圧が印加されたときにサブストレートを介して同
時に形成された他の回路にそれによる電流が流れ悪影響
を与えることがあるが、ウエル領域内にダイオードを形
成することで、サブストレートは、逆バイアス状態にな
り、他の領域に形成された回路への影響を抑制すること
ができる。しかも、静電破壊電圧によるダイオードの降
伏は、ウエル領域のダイオードが優先して動作する。そ
の結果、動作電圧が他の回路と相違し、例えば、１．８
Ｖ程度で動作するＬＳＩが混在する回路においても、入
力側にレベル変換回路を設けなく、十分に静電保護が可
能な回路を実現できる。

【図面の簡単な説明】

【図１】図１は、この発明の半導体装置を適用した半導
体装置の回路構成の説明図である。

【図２】図２は、その製造工程の説明図である。

【図３】図３は、この発明の半導体装置を適用した他の
半導体装置の回路構成の説明図である。

【図４】図４は、その製造工程の説明図である。

【図５】図５は、その形成された保護ダイオードの配線
形態の説明図であり、（ａ）は、図２の製造工程に対応
する説明図、（ｂ）は、図４の製造工程に対応する説明
図である。

【図６】図６は、従来の出力側の保護回路部の一例の説
明図であり、（ａ）は、その回路図、（ｂ）は、そのダ
イオード形成領域の断面図である。

【符号の説明】

１…ＬＳＩ、２…ＤＳＰ、２ａ…入力端子、３…電源回
路、４…電池、５…入力保護回路、５ａ…パッド、５ｂ
…接続ライン、６…入力回路、５０…半導体基板（Ｐ−
ｓｕｂ）、５１…埋込み層（Ｂ／Ｌ）、１０…入力保護
回路、５１…埋込み層（Ｂ／Ｌ）、５２…Ｎ^-領域、５
３…拡散分離領域、５２…Ｎ^-領域、５３…拡散分離領
域、５４…Ｎ⁺のエミッタ領域、５４，５４ａ，５４ｂ
…ベース領域、５５ａ，５５ｂ…配線層、５８…エミッ
タ領域、Ｄ1，Ｄ2，Ｄ3…ダイオード。

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F038 BE07 BH02 BH04 BH06 BH12 BH13 CA10 EZ01 EZ14 EZ20 5F048 AA02 AC07 AC10 BA12 BE03 BH01 CA03 CA07 CA12 CC01 CC06 CC15

Claims

【特許請求の範囲】

【請求項１】入力信号を受けるパッドに対して入力保護
回路が形成された半導体基板を有する半導体装置におい
て、前記半導体基板に形成されたウエル領域と、このウエル
領域に形成され互いに逆方向に直列接続された２つのダ
イオードとを備え、これらダイオードの一端が前記パッ
ドに接続され、他端電源ラインに接続された前記入力保
護回路を有することを特徴とする半導体装置。
【請求項２】前記電源ラインの電圧は、他の半導体装置
の電源ラインの電圧よりも低いものである請求項１記載
の半導体装置。
【請求項３】前記ウエル領域の表面側に２つのベース領
域が形成されこの２つのベース領域にエミッタ領域を形
成することなく前記ウエル領域をコレクタとするバイポ
ーラトランジスタが形成され、前記ダイオードは、前記
バイポーラトランジスタにおいて前記ベース領域をそれ
ぞれのアノードとし、前記コレクタ領域を共通に接続さ
れたカソードとするものであり、前記ウオール領域には
コレクタウオールが形成されている請求項２記載の半導
体装置。
【請求項４】前記ウエル領域の表面側から縦方向にエミ
ッタ領域、ベース領域が順次形成され前記ウエル領域を
コレクタとするバイポーラトランジスタが形成され、前
記ダイオードは、前記バイポーラトランジスタにおいて
前記エミッタ領域と前記コレクタ領域とがそれぞれのカ
ソードとされ、前記ベース領域を共通に接続されたアノ
ードとするものであり、前記ウオール領域にはコレクタ
ウオールが形成されている請求項２記載の半導体装置。