JP2000340568A

JP2000340568A - 半導体装置

Info

Publication number: JP2000340568A
Application number: JP2000069237A
Authority: JP
Inventors: Kotaro Inoue; 康太郎井上
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-03-19
Filing date: 2000-03-13
Publication date: 2000-12-08

Abstract

(57)【要約】【課題】ロジック部のようなパターン密度が低い領域上
とメモリ部のようなパターン密度が高い領域の相互間に
位置する層間膜に段差が生じていた。【解決手段】ロジック部のような領域Ａの空き領域にダ
ミーパターン１３ｂを形成することにより、領域Ｂとの
相互間に位置する層間膜の段差２０を抑制する。ダミー
パターン１３ｂは例えば正方形状であり、一定の間隔Ｓ
を保って格子状に配置され、さらに列方向に隣接するダ
ミーパターンは行方向に０以上Ｓ未満の値を保ってずれ
ている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばＣＭＰ（Ch
emical Mechanical Polish）法を用いて製造される半導
体装置に関する。

【０００２】

【従来の技術】図１８及び図１９は、従来の例えばロジ
ックとメモリが混載された半導体装置を示している。図
１８及び図１９において、領域Ａはゲート配線の密度が
低いロジック部を示し、領域Ｂはゲート配線の密度が高
いメモリ部を示している。

【０００３】図１８は、従来のＬＳＩパターンで形成さ
れた単層構造の半導体装置（半導体基板から第１層メタ
ル配線まで）の断面図を示している。この半導体装置は
次のようにして形成される。

【０００４】図１８に示すように、半導体基板１１上に
パターニングされたレジスト（図示せず）が形成され、
このレジストをマスクとしてフィールド領域１２が選択
的に形成される。

【０００５】次に、半導体基板１１上に例えばポリシリ
コンが形成され、このポリシリコン上にパターニングさ
れたレジスト（図示せず）が形成される。このレジスト
をマスクとしてポリシリコンが選択的にエッチングさ
れ、ゲート配線１３が形成される。

【０００６】次に、例えばＣＶＤ（Chemical Vapor Dep
osition）法により、ボロンあるいはリンを含んだシリ
コン酸化膜からなる第１の層間膜１４が形成され、例え
ばＣＭＰ（Chemical Mechanical Polish）法により第１
の層間膜１４がほぼ平坦化される。

【０００７】次に、第１の層間膜１４上にパターニング
されたレジスト（図示せず）が形成される。このレジス
トをマスクとして第１の層間膜１４がエッチングされ、
領域Ａ、領域Ｂにそれぞれコンタクト孔１５ａ、１５ｂ
が形成される。次に、全面にタングステン（Ｗ）が形成
され、このタングステンによりコンタクト孔１５ａ、１
５ｂが埋め込まれる。次に、例えばＣＭＰ法によりタン
グステンが平坦化される。その後、領域Ａ、領域Ｂにそ
れぞれ第１層目のメタル配線１６（ａ）、１６（ｂ）が
選択的に形成される。

【０００８】図１９は、従来のＬＳＩパターンで形成さ
れた多層構造の断面図を示している。この半導体装置は
次のようにして形成される。

【０００９】図１９に示すように、図１８に示す単層構
造の第１層目のメタル配線１６（ａ）、１６（ｂ）が形
成された後、例えばＣＶＤ法によりシリコン酸化膜から
なる第２の層間膜１７が形成され、例えばＣＭＰ法によ
り第２の層間膜１７がほぼ平坦化される。

【００１０】次に、第２の層間膜１７上にパターニング
されたレジスト（図示せず）が形成される。このレジス
トをマスクとして第２の層間膜１７がエッチングされ、
領域Ａ、領域Ｂにそれぞれヴィアホール１８ａ、１８ｂ
が形成される。次に、全面にタングステンが形成され、
このタングステンによりヴィアホール１８ａ、１８ｂが
埋め込まれる。次に、例えばＣＭＰ法によりタングステ
ンが平坦化される。その後、２層目のメタル配線１９
ａ、１９ｂが選択的に形成される。

【００１１】

【発明が解決しようとする課題】上記単層構造及び多層
構造において、領域Ｂに対し領域Ａは、ゲート配線の密
度が低くなっている。このため、第１、第２の層間膜１
４、１７をＣＭＰ法により平坦化する際、領域Ａの各ゲ
ート１３、１６（ａ）にＣＭＰによる加重が集中する。
従って、領域Ｂに比べて領域Ａのポリッシングレートが
大きくなり、領域Ｂより領域Ａの方が第１、第２の層間
膜１４、１７が薄くなる。その結果、領域Ａと領域Ｂの
境界に、例えば０．４乃至０．５μｍの段差２０、２１
が生じていた。

【００１２】これにより、単層構造では、領域Ａのコン
タクト孔１５ａの深さは浅く形成され、領域Ｂのコンタ
クト孔１５ｂの深さは深く形成される。

【００１３】従って、領域Ａでは、コンタクト孔１５ａ
が半導体基板１１の表面に形成される拡散層（図示せ
ず）を突き抜ける。このため、コンタクト孔１５ａに生
じた欠陥により、コンタクト孔１５ａ内のメタルが半導
体基板１１に侵入し、リーク電流が発生していた。ま
た、領域Ｂでは、コンタクト孔１５ｂが深く、しかも、
上部に比べて底部の開口が小さくなっている。このた
め、コンタクト抵抗が上昇するという問題が生じてい
た。

【００１４】また、多層構造では、領域Ａのヴィアホー
ル１８ａの深さは浅く形成され、領域Ｂのヴィアホール
１８ｂの深さは深く形成される。

【００１５】従って、領域Ａでは、ヴィアホール１８ａ
がメタル配線１６（ａ）の表面に形成されたバリアメタ
ル（図示せず）を突き抜ける。このため、ヴィアホール
１８ａ内のメタルがメタル配線１６（ａ）に侵入する。
その結果、配線１６（ａ）の抵抗が上昇していた。ま
た、領域Ｂでは、ヴィアホール１８ｂが深く、しかも上
部に比べて底部の開口が小さくなっている。このため、
コンタクトの抵抗が上昇するという問題があった。

【００１６】本発明は上記課題を解決するためになされ
たものであり、その目的とするところは、ロジック部の
ようなパターン密度が低い領域とメモリ部のようなパタ
ーン密度が高い領域の相互間に位置する層間膜の段差を
抑制することが可能な半導体装置を提供することにあ
る。

【００１７】

【課題を解決するための手段】本発明は、前記目的を達
成するために以下に示す手段を用いている。

【００１８】本発明の半導体装置は、第１の配線が形成
された第１の領域と、配線密度が前記第１の配線より高
い第２の配線が形成された第２の領域と、少なくとも前
記第１の領域の上方に少なくとも列方向に形成された第
３の配線と、前記第１の領域の前記第１の配線以外の空
き領域に形成され、行方向、列方向に所定間隔離間して
配置された複数のダミーパターンとを具備する。

【００１９】本発明の他の半導体装置は、第１の配線が
形成された第１の領域と、配線密度が前記第１の配線よ
り高い第２の配線が形成された第２の領域と、少なくと
も前記第１の領域の上方に少なくとも列方向に形成され
た第３の配線と、前記第１の領域の前記第１の配線以外
の空き領域に形成され、行方向、列方向に所定間隔離間
して配置され、前記第３の配線の少なくとも行方向に所
定の間隔でずれている複数のダミーパターンとを具備す
る。

【００２０】さらに、本発明の他の半導体装置は、素子
が形成される素子領域を有する半導体基板と、前記半導
体基板内に形成され、前記素子領域を分離する素子分離
溝と、前記素子分離溝の底面に、行方向、列方向に所定
間隔離間して配置された複数のダミーパターンと、前記
ダミーパターンの周囲の素子分離溝内を埋め込む絶縁膜
とを具備し、前記ダミーパターンの表面の高さは前記半
導体基板の表面の高さと同じである。

【００２１】互いに隣接する前記各ダミーパターンは、
行方向、列方向に一定の間隔でずれている。

【００２２】前記ダミーパターンは正方形であり、各ダ
ミーパターンの相互間隔は前記正方形の一辺に等しく、
行方向に互いに隣接する前記各ダミーパターンは、列方
向に前記相互間隔未満の間隔でずれ、列方向に互いに隣
接する前記各ダミーパターンは、行方向に前記相互間隔
未満の間隔でずれている。

【００２３】前記ダミーパターンは正方形であり、行方
向に互いに隣接する前記各ダミーパターンは、前記正方
形の一辺以上の距離離間され、列方向に互いに隣接する
前記各ダミーパターンは、前記正方形の一辺以上の距離
離間されていてもよい。

【００２４】前記ダミーパターンは円形でもよい。ま
た、前記第１の領域はロジック回路領域であり、第２の
領域はメモリ領域である。

【００２５】

【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。

【００２６】まず、本発明の原理について説明する。図
１に示すように、本発明は例えば配線の密度が低い領域
Ａにダミーパターン１３ｂを形成することにより、領域
Ａと領域Ｂ相互間の段差を抑制する。ここで、図１にお
いて、領域Ａはゲート配線の密度が低い例えばロジック
部を示し、領域Ｂはゲート配線の密度が高い例えばメモ
リ部を示している。

【００２７】図１に示すように、例えば単層構造の場
合、半導体基板１１上にパターニングされたレジスト
（図示せず）が形成され、このレジストをマスクとして
フィールド領域１２が選択的に形成される。

【００２８】次に、半導体基板１１上に例えばポリシリ
コンが形成され、このポリシリコン上にパターニングさ
れたレジスト（図示せず）が形成される。このレジスト
をマスクとしてポリシリコンが選択的にエッチングされ
る。これにより、領域Ａにゲート配線１３ａ及びダミー
パターン１３ｂが形成され、領域Ｂにゲート配線１３ｃ
が形成される。前記ダミーパターン１３ｂはゲート配線
１３ａ以外の空き領域に形成される。

【００２９】次に、例えばＣＶＤ法により、ボロンある
いはリンを含んだシリコン酸化膜からなる第１の層間膜
１４が形成され、例えばＣＭＰ法により第１の層間膜１
４が平坦化される。第１の層間膜１４を平坦化する際、
領域Ａにはダミーパターン１３ｂが形成されているた
め、ＣＭＰによる加重はゲート配線１３ａ、ダミーパタ
ーン１３ｂに分散され、従来のように各ゲートに加重が
集中しない。このため、領域ＡとＢにおける第１の層間
膜１４のポリッシングレートをほぼ同等とすることがで
きる。従って、領域ＡとＢの境界に位置する第１の層間
膜１４の段差２０を抑制することができる。

【００３０】尚、多層構造においても、配線を形成する
際、空き領域にダミーパターンを形成することにより、
上記単層構造と同様の効果が得られる。

【００３１】次に、上記ダミーパターンの形状について
説明する。図２（ａ）、図２（ｂ）は、最適なダミーパ
ターンを形成するための評価パターンを示している。こ
こで、評価面積は例えば４ｍｍ×４ｍｍとする。

【００３２】図２（ａ）は、一辺がＬ、他辺が評価面積
の一辺と等しい長方形状のラインパターン３２を間隔Ｓ
で配置したライン／スペース（Ｌ／Ｓ）パターン３１を
示している。

【００３３】図２（ｂ）は、一辺がＬの正方形状のパタ
ーン３４を所謂千鳥状に配置した千鳥パターン３３を示
す。この千鳥パターン３３は、隣接するパターン３４の
対向する角部の相互間隔がそれぞれ（Ｓ−Ｌ）／√２で
配置されている。

【００３４】このような２つの評価パターン３１、３３
上に層間絶縁膜を形成し、この層間絶縁膜をＣＭＰによ
り平坦化した後、層間絶縁膜上に生じた段差を評価す
る。すなわち、図１に示すダミーパターン１３ｂの部分
にＬ／Ｓパターン３１又は千鳥パターン３３が形成さ
れ、Ｌ／Ｓパターン３１又は千鳥パターン３３の上に層
間膜１４が形成され、ＣＭＰ法を用いて層間膜１４が平
坦化される。これにより、領域Ａと領域Ｂの層間膜１４
の段差２０が評価される。また、段差２０の評価は、２
つの評価パターン３１、３３のＳ、Ｌをそれぞれ変化さ
せて行われる。つまり、評価面積に対してダミーパター
ンが占める割合、すなわちパターンの被覆率を変化さ
せ、被覆率の変化に伴う段差２０の変化を評価する。

【００３５】図３は、被覆率の変化に伴う段差２０の変
化を評価した結果を示している。図３に示すように、ど
のようなパターンの被覆率に対しても、Ｌ／Ｓパターン
３１に比べて千鳥パターン３３の方が段差を抑制するこ
とができる。従って、ＣＭＰ後の層間膜の段差をより抑
制できるダミーパターンの形状は正方形であることがわ
かる。

【００３６】次に、正方形のダミーパターンの配置につ
いてさらに検討し、各パターンごとのＣＭＰ後の層間膜
の段差について評価する。

【００３７】図４に示すように、一辺がＬの正方形のダ
ミーパターン４１を、行及び列方向に間隔Ｓだけ離して
格子状に配置する。この配置列をパターン１とする。こ
のパターン１は、後述するパターンの基準パターンであ
る。ここで、ダミーパターン４１の一辺Ｌは例えば４μ
ｍ、ダミーパターン４１の相互間隔Ｓは例えば４μｍと
する。また、評価面積は例えば４４μｍ×４４μｍとす
る。

【００３８】図５は、パターン１に示すダミーパターン
４１を行及び列方向にＳ／４ずつずらして配置した例を
示している。この配置列をパターン２とする。

【００３９】図６は、パターン１に示すダミーパターン
４１を行及び列方向にＳ／２ずつずらして配置した例を
示している。この配置列をパターン３とする。

【００４０】図７は、パターン１に示すダミーパターン
４１を行及び列方向に３Ｓ／４ずつずらして配置した例
を示している。この配置列をパターン４とする。

【００４１】図８は、パターン１に示すダミーパターン
４１を行及び列方向にＳずつずらして配置した例を示し
ている。この配置列をパターン５とする。

【００４２】次に、このようなパターン１乃至５のダミ
ーパターンを用いて、ＣＭＰ後の層間膜の段差を評価す
る。この結果を表１に示す。表１に示すように、パター
ンのずらし量及びパターンの被覆率が多くなるに従い段
差を抑制することができる。従って、パターン１乃至５
の配置はＣＭＰ後の段差を抑制するダミーパターンとし
て有効である。

【００４３】

【表１】

【００４４】次に、パターン１乃至５を用いて上層配線
との関係について検討する。まず、ダミーパターンの上
方に別の配線が複数形成されると、これら配線相互間に
容量が生じ、この容量により信号の伝達遅延が生じる。
このため、ダミーパターンの真上に上層配線が形成され
ないことが好ましい。

【００４５】そこで、上層配線の位置を移動させ、ダミ
ーパターンと上層配線が重なりうる領域（オーバーラッ
プ領域）を検討する。ここで、配線の幅は例えば０．５
μｍとする。その結果を図９乃至１３及び表２に示す。

【００４６】表２には、配線とオーバーラップするダミ
ーパターンの数（Ａ）、ダミーパターンと最もオーバー
ラップする場合の配線の本数（Ｂ）を示す。また、Ａ×
Ｂはダミーパターンと上層配線とがオーバーラップして
いる部分の数を示す。ここで、Ａには、列方向における
ダミーパターンの全ての領域が配線とオーバーラップす
るもののみを数に入れている。

【００４７】

【表２】

【００４８】図９は図４に示すパターン１の場合を示し
ている。列方向に一直線状に配列されたダミーパターン
の上方に、上層配線５１が列方向に配置されている。こ
の配置の場合、列方向に配置された１本の配線５１とオ
ーバーラップするダミーパターン４１の数は最大で６と
なり、この条件を満たす配線５１の本数は４８となる。
従って、ダミーパターンと上層配線とがオーバーラップ
している部分の数（Ａ×Ｂ）は２８８である。この２８
８は、後述するパターンの場合と比較すると最大であ
る。

【００４９】図１０は図５に示すパターン２の場合を示
している。この場合、パターン１に比べて各ダミーパタ
ーン４１が列方向から行方向にシフトしている。このた
め、列方向に配置した１本の配線５１とオーバーラップ
するダミーパターン４１の数は最大で４となり、この条
件を満たす配線５１の本数は２２となる。従って、ダミ
ーパターンと上層配線とがオーバーラップしている部分
の数は８８となる。

【００５０】図１１は図６に示すパターン３の場合を示
している。この場合、パターン２に比べて各ダミーパタ
ーン４１はさらに列方向から行方向にシフトしている。
このため、列方向に配置した１本の配線５１とオーバー
ラップするダミーパターン４１の数は最大で４となり、
この条件を満たす配線５１の本数は１６となる。従っ
て、ダミーパターンと上層配線とがオーバーラップして
いる部分の数は６４となる。

【００５１】図１２は図７に示すパターン４の場合を示
している。この場合、パターン３に比べて各ダミーパタ
ーン４１はさらに列方向から行方向にシフトしている。
このため、列方向に配置した１本の配線５１とオーバー
ラップするダミーパターン４１の数は最大で４となり、
この条件を満たす配線５１の本数は１２となる。従っ
て、ダミーパターンと上層配線とがオーバーラップして
いる部分の数は４８となる。

【００５２】図１３は図８に示すパターン５の場合を示
している。この場合、ダミーパターン４１が列方向に一
直線状に並ぶため、列方向に配置される１本の配線５１
とオーバーラップするダミーパターン４１の数は最大で
４となり、この条件を満たす配線５１の本数は５６とな
る。従って、ダミーパターンと上層配線とがオーバーラ
ップしている部分の数は１２４と増加する。

【００５３】つまり、一直線状にダミーパターン４１が
並ばないパターン２乃至４のような配置であれば、オー
バーラップしている部分の数（Ａ×Ｂ）が小さいため、
配線容量を低く抑えることができる。尚、ダミーパター
ン４１を行及び列方向にＳ以上ずつずらして配置した場
合、上記パターン１乃至５の配置列を繰り返すことにな
る。従って、上層配線にかかる容量を考慮する場合、式
（１）の配置が最も有効であると考えられる。

【００５４】０＜ずらし量＜ダミーパターンの相互間隔Ｓ…（１）尚、パターン被覆率が高い場合、ＲＩＥ（Reactive Ion
Etching）、ＣＤＥ（Chemical Dry Etching）等のケミ
カルエッチングを用いてパターニングする際に問題が生
じる。例えば除去物をガスで検出してポリッシングを制
御している装置では検出が困難になる。従って、被覆率
はできるだけ低くする方がよく、例えば４０％以下に抑
えればよい。

【００５５】これにより、図２（ｂ）に示す千鳥パター
ン３３の場合は、図３に示すように、パターン被覆率が
１６．３％となるパターン、すなわちＬ＝４μｍ、Ｓ＝
１０μｍのダミーパターンが最適なパターン配置であ
る。この場合、ＣＭＰ後の段差は０．０１μｍとなり、
ダミーパターンを形成しないときの段差（０．４乃至
０．５μｍ）に比べて低く抑えることができた。また、
図１４にこの千鳥パターンと上層配線５１との関係を示
す。

【００５６】上記実施例によれば、ロジック部のような
配線の密度が低い領域にダミーパターンを形成する。こ
のため、ロジック部とメモリ部の間に生じる層間膜の段
差を抑制することができる。また、形成するダミーパタ
ーンの形状を正方形とすることでさらに段差を抑制する
ことができる。また、ダミーパターンを式（１）で示す
ように千鳥状にずらして配置にすることにより、上層に
形成される配線との容量を抑制することが可能である。
さらに、ダミーパターンを用いて、ロジック部のような
配線の密度が低い領域の配線密度を高めることにより、
従来チップ上にメモリとロジックが隙間を少なくして配
置されている場合と同様のリソグラフィ及びエッチング
等の条件を用いることができる。このため、既存の設定
条件を有効に利用できる。また、被覆率の違いによる寸
法変動（loading effect）を小さくすることができる。

【００５７】尚、ダミーパターンの形状や配置は上記実
施例に限定されるものではない。上記実施例では、図４
に示す基準のダミーパターンの一辺の長さＬとダミーパ
ターンの相互間距離Ｓを等しくしたが、ダミーパターン
の相互間距離Ｓを一辺の長さＬより大きくし、パターン
被覆率を小さくしてもよい。すなわち、ダミーパターン
の一辺Ｌを例えば４μｍ、ダミーパターンの相互間距離
Ｓを例えば１０μｍとする。また、評価面積は例えば４
４μｍ×４４μｍとする。

【００５８】このようなダミーパターンを、上記実施例
と同様に行方向に１／Ｓずつずらしたパターンを用いて
ＣＭＰ後の層間膜の段差を評価する。表３はその評価結
果を示している。表３からわかるように、ずらし量が７
μｍのとき最も段差を抑制することができ、パターン被
覆率も比較的少ない。従って、このような配置のダミー
パターンも、ＣＭＰ後の段差を抑制することができ有効
である。

【００５９】

【表３】

【００６０】また、ダミーパターンの形状は正方形に限
定されるものではなく、図１５に示すように、例えば円
形のダミーパターン３４ａでもよい。また、各ダミーパ
ターンの行及び列方向のずらし量は一定に限らず、空き
領域の面積や形状に応じて、行及び列方向のずらし量が
異なるような配置とすることも可能である。また、ダミ
ーパターンはロジック部のような領域に形成されるだけ
でなく、ロジック部とメモリ部との隙間等、種々の空き
領域に形成してもよい。以上のような場合も、上記実施
例と同様の効果が得られる。

【００６１】また、配線方向は列方向に限定されず、行
方向に配置されてもよい。この場合も上記実施例と同様
に、配線相互間の容量の増加を防止することは可能であ
る。

【００６２】さらに、上述したダミーパターンはゲート
配線と同時に形成される場合に限定されない。例えば、
ダミーパターンは、ＳＴＩ（Shallow Trench Isolatio
n）構造の素子分離領域を形成するための溝と同時に形
成してもよい。

【００６３】図１６（ａ）、１６（ｂ）は従来技術によ
る素子分離領域の形成方法を示し、図１７（ａ）、１７
（ｂ）、１７（ｃ）は本発明に係わる素子分離領域の形
成方法を示している。

【００６４】図１６（ａ）に示すように、半導体基板６
１上に第１の酸化膜６２が形成され、この第１の酸化膜
６２上に窒化膜６３が形成される。この窒化膜６３上に
第２の酸化膜６４が形成され、この第２の酸化膜６４上
にレジスト（図示せず）が塗布されパターニングされ
る。このパターニングされたレジストを用いて、第１、
第２の酸化膜６２、６４及び窒化膜６３がパターニング
される。その後、レジストが除去される。次に、パター
ニングされた第１、第２の酸化膜６２、６４及び窒化膜
６３をマスクとして、半導体基板６１が除去され、ＳＴ
Ｉ溝６６が形成される。次に、全面に絶縁膜６７が形成
され、この絶縁膜６７によりＳＴＩ溝６６が埋め込まれ
る。ここで、ＳＴＩ溝６６の開口が大きい場合、ＳＴＩ
溝６６上の絶縁膜６７に凹部６８が生じる。

【００６５】その後、図１６（ｂ）に示すように、ＣＭ
Ｐ法により絶縁膜６７が平坦化された後、第１、第２の
酸化膜６２、６４及び窒化膜６３が除去される。その結
果、半導体基板６１内にＳＴＩ構造の素子分離領域６９
が形成される。この際、絶縁膜６７の形成時に生じた凹
部６８により、素子分離領域６９中央の表面が半導体基
板６１の表面よりも低くなって段差７０が発生してしま
う。この素子分離領域６９の段差７０は、後の工程で図
１に示すような層間膜１４を全面に堆積した場合、層間
膜１４の段差を発生させる原因となる。

【００６６】そこで、以下に説明するように、本発明
は、素子分離領域の段差を抑制するために、ＳＴＩ溝の
形成とともにダミーパターンを形成する。

【００６７】まず、図１７（ａ）に示すように、半導体
基板６１上に第１の酸化膜６２が形成され、この第１の
酸化膜６２上に窒化膜６３が形成される。この窒化膜６
３上に第２の酸化膜６４が形成され、この第２の酸化膜
６４上にレジストが塗布されてパターニングされる。そ
の結果、第２の酸化膜６４上にパターニングされたレジ
スト６５ａ、６５ｂが形成される。このパターニングさ
れたレジスト６５ａ、６５ｂを用いて、第１、第２の酸
化膜６２、６４及び窒化膜６３がパターニングされる。
その後、レジストが除去される。次に、パターニングさ
れた第１、第２の酸化膜６２、６４及び窒化膜６３をマ
スクとして、半導体基板６１が除去される。その結果、
複数のＳＴＩ溝６６ａが形成されるとともに、複数の凸
部６６ｂが形成される。ここで、レジスト６５ｂが、図
４乃至図８に示すようなダミーパターンが形成されるよ
うにパターニングされることにより、上述したダミーパ
ターン形状の凸部（以下、ダミーパターンと称す）６６
ｂが形成される。尚、図４乃至図８に示すようなダミー
パターンは、ダミーパターン６６ｂの上面図となる。

【００６８】次に、図１７（ｂ）に示すように、全面に
絶縁膜６７が形成され、この絶縁膜６７によりＳＴＩ溝
６６ａが埋め込まれる。その結果、ＳＴＩ溝６６ａ上の
絶縁膜６７表面に凹部６８ａが生じる。ここで、ダミー
パターン６６ｂを用いた複数のＳＴＩ溝６６ａが形成さ
れているため、凹部６８ａの深さは浅く、また凹部６８
ａの開口は小さくできる。

【００６９】その後、図１７（ｃ）に示すように、ＣＭ
Ｐ法により絶縁膜６７が平坦化された後、第１、第２の
酸化膜６２、６４及び窒化膜６３が除去される。その結
果、半導体基板６１内にＳＴＩ構造の複数の素子分離領
域６９ａが形成される。

【００７０】このように、ＳＴＩ溝６６ａの形成ととも
にダミーパターン６６ｂを形成することにより、絶縁膜
６７形成時に生じるＳＴＩ溝６６ａ上の大面積の凹部６
８ａの発生を抑制できる。従って、素子分離領域６９ａ
の形成の際、素子分離領域６９ａの表面に段差が生じる
ことを防止できる。

【００７１】その他、本発明は、その要旨を逸脱しない
範囲で、種々変形して実施することが可能である。

【００７２】

【発明の効果】以上説明したように本発明によれば、ロ
ジック部のようなパターン密度の低い領域にダミーパタ
ーンを形成することにより、メモリ部のようなパターン
密度の高い領域との相互間に位置する層間膜の段差を抑
制することが可能な半導体装置を提供できる。

【図面の簡単な説明】

【図１】本発明の実施例に係わる半導体装置の断面図。

【図２】Ｌ／Ｓパターン及び千鳥パターンの平面図。

【図３】パターン被覆率と段差との評価結果。

【図４】第１の配置例に係るダミーパターンの平面図。

【図５】第２の配置例に係るダミーパターンの平面図。

【図６】第３の配置例に係るダミーパターンの平面図。

【図７】第４の配置例に係るダミーパターンの平面図。

【図８】第５の配置例に係るダミーパターンの平面図。

【図９】第１の配置例に係るダミーパターンと上層配線
との関係を示す図。

【図１０】第２の配置例に係るダミーパターンと上層配
線との関係を示す図。

【図１１】第３の配置例に係るダミーパターンと上層配
線との関係を示す図。

【図１２】第４の配置例に係るダミーパターンと上層配
線との関係を示す図。

【図１３】第５の配置例に係るダミーパターンと上層配
線との関係を示す図。

【図１４】千鳥パターンと上層配線との関係を示す図。

【図１５】円形のダミーパターンの平面図。

【図１６】従来技術による素子分離領域の形成工程の断
面図。

【図１７】本発明に係わる素子分離領域の形成工程の断
面図。

【図１８】従来技術による単層構造の半導体装置の製造
工程の断面図。

【図１９】従来技術による多層構造の半導体装置の製造
工程の断面図。

【符号の説明】

１１…半導体基板、１２…フィールド領域、１３ａ、１３ｃ…ゲート配線、１３ｂ…ダミーパターン、１４…第１の層間膜、１５ａ、１５ｂ…コンタクト孔、１６ａ、１６ｂ…１層目のメタル配線、１７…第２の層間膜、１８ａ、１８ｂ…ヴィアホール、１９ａ、１９ｂ…２層目のメタル配線、２０、２１…段差３１…Ｌ／Ｓパターン、３２…長方形状のパターン、３３…千鳥パターン、３４…正方形状のパターン、４１…正方形のダミーパターン、５１…配線。

Claims

【特許請求の範囲】

【請求項１】第１の配線が形成された第１の領域と、
配線密度が前記第１の配線より高い第２の配線が形成さ
れた第２の領域と、少なくとも前記第１の領域の上方に少なくとも列方向に
形成された第３の配線と、前記第１の領域の前記第１の配線以外の空き領域に形成
され、行方向、列方向に所定間隔離間して配置された複
数のダミーパターンとを具備することを特徴とする半導
体装置。
【請求項２】互いに隣接する前記各ダミーパターン
は、行方向、列方向に一定の間隔でずれていることを特
徴とする請求項１記載の半導体装置。
【請求項３】前記ダミーパターンは正方形であり、各
ダミーパターンの相互間隔は前記正方形の一辺に等し
く、行方向に互いに隣接する前記各ダミーパターンは列
方向に前記相互間隔未満の間隔でずれ、列方向に互いに
隣接する前記各ダミーパターンは行方向に前記相互間隔
未満の間隔でずれていることを特徴とする請求項１記載
の半導体装置。
【請求項４】前記ダミーパターンは正方形であり、行
方向に互いに隣接する前記各ダミーパターンは前記正方
形の一辺以上の距離離間され、列方向に互いに隣接する
前記各ダミーパターンは前記正方形の一辺以上の距離離
間されていることを特徴とする請求項１記載の半導体装
置。
【請求項５】前記ダミーパターンは円形であることを
特徴とする請求項１記載の半導体装置。
【請求項６】前記第１の領域はロジック回路領域であ
り、第２の領域はメモリ領域であることを特徴とする請
求項１記載の半導体装置。
【請求項７】第１の配線が形成された第１の領域と、
配線密度が前記第１の配線より高い第２の配線が形成さ
れた第２の領域と、少なくとも前記第１の領域の上方に少なくとも列方向に
形成された第３の配線と、前記第１の領域の前記第１の配線以外の空き領域に形成
され、行方向、列方向に所定間隔離間して配置され、前
記第３の配線の少なくとも行方向に所定の間隔でずれて
いる複数のダミーパターンとを具備することを特徴とす
る半導体装置。
【請求項８】互いに隣接する前記各ダミーパターン
は、行方向、列方向に一定の間隔でずれていることを特
徴とする請求項７記載の半導体装置。
【請求項９】前記ダミーパターンは正方形であり、各
ダミーパターンの相互間隔は前記正方形の一辺に等し
く、行方向に互いに隣接する前記各ダミーパターンは列
方向に前記相互間隔未満の間隔でずれ、列方向に互いに
隣接する前記各ダミーパターンは行方向に前記相互間隔
未満の間隔でずれていることを特徴とする請求項７記載
の半導体装置。
【請求項１０】前記ダミーパターンは正方形であり、
行方向に互いに隣接する前記各ダミーパターンは前記正
方形の一辺以上の距離離間され、列方向に互いに隣接す
る前記各ダミーパターンは前記正方形の一辺以上の距離
離間されていることを特徴とする請求項７記載の半導体
装置。
【請求項１１】前記ダミーパターンは円形であること
を特徴とする請求項７記載の半導体装置。
【請求項１２】前記第１の領域はロジック回路領域で
あり、第２の領域はメモリ領域であることを特徴とする
請求項７記載の半導体装置。
【請求項１３】素子が形成される素子領域を有する半
導体基板と、前記半導体基板内に形成され、前記素子領域を分離する
素子分離溝と、前記素子分離溝の底面に、行方向、列方向に所定間隔離
間して配置された複数のダミーパターンと、前記ダミーパターンの周囲の素子分離溝内を埋め込む絶
縁膜とを具備し、前記ダミーパターンの表面の高さは前記半導体基板の表
面の高さと同じであることを特徴とする半導体装置。
【請求項１４】互いに隣接する前記各ダミーパターン
は、行方向、列方向に一定の間隔でずれていることを特
徴とする請求項１３記載の半導体装置。
【請求項１５】前記ダミーパターンは正方形であり、
各ダミーパターンの相互間隔は前記正方形の一辺に等し
く、行方向に互いに隣接する前記各ダミーパターンは列
方向に前記相互間隔未満の間隔でずれ、列方向に互いに
隣接する前記各ダミーパターンは行方向に前記相互間隔
未満の間隔でずれていることを特徴とする請求項１３記
載の半導体装置。
【請求項１６】前記ダミーパターンは正方形であり、
行方向に互いに隣接する前記各ダミーパターンは前記正
方形の一辺以上の距離離間され、列方向に互いに隣接す
る前記各ダミーパターンは前記正方形の一辺以上の距離
離間されていることを特徴とする請求項１３記載の半導
体装置。
【請求項１７】前記ダミーパターンは円形であること
を特徴とする請求項１３記載の半導体装置。