JP2000339981A - 半導体集積回路 - Google Patents
半導体集積回路Info
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Abstract
(57)【要約】
【課題】 電源投入時のＣＭＯＳトランジスタのラッチ
アップを防止した半導体集積回路を提供する。 【解決手段】 第１の電源を発生する第１電源発生回路
と、第1の電源より電圧レベルが高い第２の電源を発生
する第２電源発生回路とを備え、第1の電源がＰＭＯＳ
トランジスタのソースを形成するＰ＋拡散層に接続さ
れ、第2の電源がＮ＋拡散層を介してＰＭＯＳトランジ
スタのＮ形基板に接続されている。さらに、電源投入時
に外部電源の電圧レベルを検知して論理が反転する信号
を発生する電圧検知回路と、電圧検知回路の出力信号を
その入力信号とし、第１の電源発生回路の動作開始時期
を第２の電源発生回路の動作開始時期よりも遅延させる
遅延回路とを備える。
アップを防止した半導体集積回路を提供する。 【解決手段】 第１の電源を発生する第１電源発生回路
と、第1の電源より電圧レベルが高い第２の電源を発生
する第２電源発生回路とを備え、第1の電源がＰＭＯＳ
トランジスタのソースを形成するＰ＋拡散層に接続さ
れ、第2の電源がＮ＋拡散層を介してＰＭＯＳトランジ
スタのＮ形基板に接続されている。さらに、電源投入時
に外部電源の電圧レベルを検知して論理が反転する信号
を発生する電圧検知回路と、電圧検知回路の出力信号を
その入力信号とし、第１の電源発生回路の動作開始時期
を第２の電源発生回路の動作開始時期よりも遅延させる
遅延回路とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特にＰＭＯＳトランジスタのＮ形基板と、ソースが
形成されるＰ＋拡散層に、電圧レベルが異なる内部発生
された電源が接続された構成を有する半導体集積回路に
関する。
し、特にＰＭＯＳトランジスタのＮ形基板と、ソースが
形成されるＰ＋拡散層に、電圧レベルが異なる内部発生
された電源が接続された構成を有する半導体集積回路に
関する。
【０００２】
【従来の技術】ＣＭＯＳ構造を有する半導体集積回路で
は、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタ相
互の間で生ずるラッチアップを防止するために、各トラ
ンジスタ相互を分離するＰＮ接合部に逆バイアスをかけ
て、これらトランジスタ相互を分離することが行われて
いる。図１３にＣＭＯＳインバータ回路の構造及び電源
接続を断面略図として示す。図のように、Ｎ形基板１４
３上にＮＭＯＳトランジスタを設けるためのＰ−Ｗｅｌ
ｌ１３９が形成される。ＰＭＯＳトランジスタを設ける
ためのＮ形基板１４３上には、ソース１４１及びドレイ
ン１４２領域をなすＰ＋拡散層が各々形成される。通常
ソース１４１は外部電源（以下、ＶＣＣと示す）あるい
は内部電源（以下、ＶＤＤと記す）に接続される。Ｎ形
基板１４３は、Ｎ＋拡散層１４０を介してＶＣＣあるい
はＶＤＤに接続されて正電位が印加されている。一方、
Ｐ−Ｗｅｌｌ１３９内には、ソース１３７及びドレイン
１３６領域を成すＮ＋拡散層が各々形成されている。通
常ソース１３７はＧＮＤに接続される。Ｐ−Ｗｅｌｌ１
３９は、Ｐ＋拡散層１３８を介してＶＳＳに接続される
が、ＤＲＡＭにおいては、このＰ−Ｗｅｌｌ１３９はＶ
ＢＢ発生回路１３２に接続されて負電位が印加される。
上記構成により、Ｐ−Ｗｅｌｌ１３９とＮ形基板１４３
との間のＰＮ接合部には、０バイアスあるいは逆バイア
スがかけられて、ＰＭＯＳ及びＮＭＯＳ間で生ずるおそ
れがあるラッチアップが防止されている。
は、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタ相
互の間で生ずるラッチアップを防止するために、各トラ
ンジスタ相互を分離するＰＮ接合部に逆バイアスをかけ
て、これらトランジスタ相互を分離することが行われて
いる。図１３にＣＭＯＳインバータ回路の構造及び電源
接続を断面略図として示す。図のように、Ｎ形基板１４
３上にＮＭＯＳトランジスタを設けるためのＰ−Ｗｅｌ
ｌ１３９が形成される。ＰＭＯＳトランジスタを設ける
ためのＮ形基板１４３上には、ソース１４１及びドレイ
ン１４２領域をなすＰ＋拡散層が各々形成される。通常
ソース１４１は外部電源（以下、ＶＣＣと示す）あるい
は内部電源（以下、ＶＤＤと記す）に接続される。Ｎ形
基板１４３は、Ｎ＋拡散層１４０を介してＶＣＣあるい
はＶＤＤに接続されて正電位が印加されている。一方、
Ｐ−Ｗｅｌｌ１３９内には、ソース１３７及びドレイン
１３６領域を成すＮ＋拡散層が各々形成されている。通
常ソース１３７はＧＮＤに接続される。Ｐ−Ｗｅｌｌ１
３９は、Ｐ＋拡散層１３８を介してＶＳＳに接続される
が、ＤＲＡＭにおいては、このＰ−Ｗｅｌｌ１３９はＶ
ＢＢ発生回路１３２に接続されて負電位が印加される。
上記構成により、Ｐ−Ｗｅｌｌ１３９とＮ形基板１４３
との間のＰＮ接合部には、０バイアスあるいは逆バイア
スがかけられて、ＰＭＯＳ及びＮＭＯＳ間で生ずるおそ
れがあるラッチアップが防止されている。
【０００３】半導体集積回路の一つに半導体記憶装置が
あるが、この半導体記憶装置はメモリセルアレイを含む
コア部と、制御回路やデコード回路などを含む周辺部と
から構成される。コア部においては、電源としてＶＳＳ
と、バックバイアス電源（以下、ＶＢＢと示す）と、内
部動作電源ＶＤＤと、ワード線昇圧のためのＶＤＤより
電圧レベルが高い昇圧電源（以下、ＶＰＰと示す）が用
いられる場合がある。これらの電源が接続される拡散層
は、デザインルールに基づいて分離領域を確保しながら
レイアウトされている。半導体記憶装置においては、チ
ップ面積に占めるコア回路の比率が高いが、大容量化に
伴い、この比率はますます高くなる傾向にある。
あるが、この半導体記憶装置はメモリセルアレイを含む
コア部と、制御回路やデコード回路などを含む周辺部と
から構成される。コア部においては、電源としてＶＳＳ
と、バックバイアス電源（以下、ＶＢＢと示す）と、内
部動作電源ＶＤＤと、ワード線昇圧のためのＶＤＤより
電圧レベルが高い昇圧電源（以下、ＶＰＰと示す）が用
いられる場合がある。これらの電源が接続される拡散層
は、デザインルールに基づいて分離領域を確保しながら
レイアウトされている。半導体記憶装置においては、チ
ップ面積に占めるコア回路の比率が高いが、大容量化に
伴い、この比率はますます高くなる傾向にある。
【０００４】そこで、例えばコア部に含まれるセンスア
ンプドライバーにおいて、ＰＭＯＳトランジスタのソー
スを形成するＰ＋拡散層にＶＤＤを接続し、その基板に
はＮ＋拡散層を介してＶＰＰを接続したトランジスタ構
造を用いることで、分離領域の確保によるレイアウト面
積の増加を極力抑制している。図１４に上記構造を有す
る集積回路の断面略図を示す。この集積回路は、図１３
の集積回路とほぼ同様の構造であり、図１３と同様の要
素については同一の番号を付して、説明を省略する。図
１３の集積回路との相違は、Ｎ＋拡散層１４０に、内部
電源ＶＤＤではなく、ＶＰＰ発生回路１４４で発生され
る昇圧電源ＶＰＰが接続されていることである。
ンプドライバーにおいて、ＰＭＯＳトランジスタのソー
スを形成するＰ＋拡散層にＶＤＤを接続し、その基板に
はＮ＋拡散層を介してＶＰＰを接続したトランジスタ構
造を用いることで、分離領域の確保によるレイアウト面
積の増加を極力抑制している。図１４に上記構造を有す
る集積回路の断面略図を示す。この集積回路は、図１３
の集積回路とほぼ同様の構造であり、図１３と同様の要
素については同一の番号を付して、説明を省略する。図
１３の集積回路との相違は、Ｎ＋拡散層１４０に、内部
電源ＶＤＤではなく、ＶＰＰ発生回路１４４で発生され
る昇圧電源ＶＰＰが接続されていることである。
【０００５】図１５にＶＤＤ発生回路として一般的に用
いられるカレントミラー差動増幅回路を示す。図におい
て、１５は基準電位発生回路、１６，１７，１８はＰＭ
ＯＳトランジスタ、１９，２０，２１はＮＭＯＳトラン
ジスタ、２４は内部電源ＶＤＤである。ＮＭＯＳトラン
ジスタ２１のゲートには外部電源ＶＣＣが、またＮＭＯ
Ｓトランジスタ１９のゲートには基準電圧発生回路が接
続されている。ここで、内部回路の動作により内部電源
２４の電圧レベルが、基準電位発生回路１５で発生され
る基準電位よりも低くなると、ＮＭＯＳトランジスタ１
９のドレイン電圧が低くなり、すなわちＰＭＯＳトラン
ジスタ１８のＶＧＳが大きくなって、内部電源２４に電
荷を供給する。一方、内部電源２４の電圧レベルが基準
電位より高くなると、ＰＭＯＳトランジスタ１６，１７
のゲートの電圧レベルが低くなる。従ってＰＭＯＳトラ
ンジスタ１８のゲートの電圧レベルが高くなって、内部
電源２４への電荷供給が抑制される。このようにして、
内部電源ＶＤＤの電圧レベルは一定に保持される。
いられるカレントミラー差動増幅回路を示す。図におい
て、１５は基準電位発生回路、１６，１７，１８はＰＭ
ＯＳトランジスタ、１９，２０，２１はＮＭＯＳトラン
ジスタ、２４は内部電源ＶＤＤである。ＮＭＯＳトラン
ジスタ２１のゲートには外部電源ＶＣＣが、またＮＭＯ
Ｓトランジスタ１９のゲートには基準電圧発生回路が接
続されている。ここで、内部回路の動作により内部電源
２４の電圧レベルが、基準電位発生回路１５で発生され
る基準電位よりも低くなると、ＮＭＯＳトランジスタ１
９のドレイン電圧が低くなり、すなわちＰＭＯＳトラン
ジスタ１８のＶＧＳが大きくなって、内部電源２４に電
荷を供給する。一方、内部電源２４の電圧レベルが基準
電位より高くなると、ＰＭＯＳトランジスタ１６，１７
のゲートの電圧レベルが低くなる。従ってＰＭＯＳトラ
ンジスタ１８のゲートの電圧レベルが高くなって、内部
電源２４への電荷供給が抑制される。このようにして、
内部電源ＶＤＤの電圧レベルは一定に保持される。
【０００６】
【発明が解決しようとする課題】図１４に示す構造の半
導体集積回路においては、定常状態では、Ｎ＋拡散層１
４０を介してＮ形基板１４３に接続されるＶＰＰの電圧
レベルは、ＰＭＯＳトランジスタのソース１４１を形成
する拡散層に接続されるＶＤＤの電圧レベルよりも高
く、このＰＮ接合部には逆バイアスがかかっている。と
ころが電源投入時、外部電源ＶＣＣの電圧レベルが低い
ときには、ＶＰＰの電圧レベルが十分上がらず、逆バイ
アスにならないおそれがある。
導体集積回路においては、定常状態では、Ｎ＋拡散層１
４０を介してＮ形基板１４３に接続されるＶＰＰの電圧
レベルは、ＰＭＯＳトランジスタのソース１４１を形成
する拡散層に接続されるＶＤＤの電圧レベルよりも高
く、このＰＮ接合部には逆バイアスがかかっている。と
ころが電源投入時、外部電源ＶＣＣの電圧レベルが低い
ときには、ＶＰＰの電圧レベルが十分上がらず、逆バイ
アスにならないおそれがある。
【０００７】図１６に電源投入時におけるＶＣＣ、ＶＤ
Ｄ、ＶＰＰの動作波形をタイミングチャートとして示
す。電源投入時、まずＶＰＰが立ち上がり（ｔ＝ｔ
０）、続いてＶＤＤが立ち上がる（ｔ＝ｔ１）。ＶＰ
Ｐ、ＶＤＤの電圧が定常レベルに到達する過程で、Ｐ＋
拡散層１４１に接続されているＶＤＤの電圧レベルが、
Ｎ＋拡散層１４０を介してＮ形基板１４３に接続される
ＶＰＰの電圧レベルに対して、ＰＮ接合部のポテンシャ
ル電位を超えて高くなる状態が発生する（ｔ＝ｔ２）
と、このＰＮ接合部が導通し、ラッチアップを起こして
しまう。
Ｄ、ＶＰＰの動作波形をタイミングチャートとして示
す。電源投入時、まずＶＰＰが立ち上がり（ｔ＝ｔ
０）、続いてＶＤＤが立ち上がる（ｔ＝ｔ１）。ＶＰ
Ｐ、ＶＤＤの電圧が定常レベルに到達する過程で、Ｐ＋
拡散層１４１に接続されているＶＤＤの電圧レベルが、
Ｎ＋拡散層１４０を介してＮ形基板１４３に接続される
ＶＰＰの電圧レベルに対して、ＰＮ接合部のポテンシャ
ル電位を超えて高くなる状態が発生する（ｔ＝ｔ２）
と、このＰＮ接合部が導通し、ラッチアップを起こして
しまう。
【０００８】この発明は、上記の問題点を解消するため
になされたもので、電源投入時におけるラッチアップを
防止し得る半導体集積回路を提供することを目的とす
る。
になされたもので、電源投入時におけるラッチアップを
防止し得る半導体集積回路を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】本発明の半導体集積回路
は、第１の電源を発生する第１電源発生回路と、第1の
電源より電圧レベルが高い第２の電源を発生する第２電
源発生回路とを備え、第1の電源がＰＭＯＳトランジス
タのソースを形成するＰ＋拡散層に接続され、第2の電
源がＮ＋拡散層を介してＰＭＯＳトランジスタのＮ形基
板に接続された構成を前提とする。そして、電源投入時
に外部電源の電圧レベルを検知して論理が反転する信号
を発生する電圧検知回路と、電圧検知回路の出力信号を
その入力信号とし、第１の電源発生回路の動作開始時期
を第２の電源発生回路の動作開始時期よりも遅延させる
遅延回路とをさらに備える。
は、第１の電源を発生する第１電源発生回路と、第1の
電源より電圧レベルが高い第２の電源を発生する第２電
源発生回路とを備え、第1の電源がＰＭＯＳトランジス
タのソースを形成するＰ＋拡散層に接続され、第2の電
源がＮ＋拡散層を介してＰＭＯＳトランジスタのＮ形基
板に接続された構成を前提とする。そして、電源投入時
に外部電源の電圧レベルを検知して論理が反転する信号
を発生する電圧検知回路と、電圧検知回路の出力信号を
その入力信号とし、第１の電源発生回路の動作開始時期
を第２の電源発生回路の動作開始時期よりも遅延させる
遅延回路とをさらに備える。
【００１０】第２の発明の半導体集積回路は、第１の電
源を発生する第１電源発生回路と、第1の電源より電圧
レベルが高い第２の電源を発生する第２電源発生回路と
を備え、第１の電源がＰＭＯＳトランジスタのソースを
形成するＰ＋拡散層に接続された構成を前提とする。そ
して、電源投入時に外部電源の電圧レベルを検知して論
理が反転する信号を発生する電圧検知回路と、電圧検知
回路の出力信号を入力信号として、時間Δｔの遅延信号
を発生する遅延回路と、遅延回路の出力を入力とし、第
１の電源と第２の電源のいずれか一方を、Ｎ＋拡散層を
介してＰＭＯＳトランジスタのＮ形基板に接続するよう
に切り替えられるスイッチ回路とをさらに備え、遅延回
路の出力信号に基づいて、スイッチ回路を切り替えるよ
うに構成する。
源を発生する第１電源発生回路と、第1の電源より電圧
レベルが高い第２の電源を発生する第２電源発生回路と
を備え、第１の電源がＰＭＯＳトランジスタのソースを
形成するＰ＋拡散層に接続された構成を前提とする。そ
して、電源投入時に外部電源の電圧レベルを検知して論
理が反転する信号を発生する電圧検知回路と、電圧検知
回路の出力信号を入力信号として、時間Δｔの遅延信号
を発生する遅延回路と、遅延回路の出力を入力とし、第
１の電源と第２の電源のいずれか一方を、Ｎ＋拡散層を
介してＰＭＯＳトランジスタのＮ形基板に接続するよう
に切り替えられるスイッチ回路とをさらに備え、遅延回
路の出力信号に基づいて、スイッチ回路を切り替えるよ
うに構成する。
【００１１】第３の発明の半導体集積回路は、第１の電
源を発生する第１電源発生回路と、第1の電源より電圧
レベルが高い第２の電源を発生する第２電源発生回路と
を備え、第1の電源がＰＭＯＳトランジスタのソースを
形成するＰ＋拡散層に接続され、第2の電源がＮ＋拡散
層を介してＰＭＯＳトランジスタのＮ形基板に接続され
た構成を前提とする。そして、電源投入時に外部電源の
電圧レベルを検知して論理が反転する信号を発生する第
１電圧検知回路と、第2の電源の電圧レベルを検知して
論理が反転する信号を発生する第２電圧検知回路と、第
１電圧検知回路および、第２電圧検知回路の出力信号に
基づいて第１電源発生回路を動作開始させる制御回路と
をさらに備える。
源を発生する第１電源発生回路と、第1の電源より電圧
レベルが高い第２の電源を発生する第２電源発生回路と
を備え、第1の電源がＰＭＯＳトランジスタのソースを
形成するＰ＋拡散層に接続され、第2の電源がＮ＋拡散
層を介してＰＭＯＳトランジスタのＮ形基板に接続され
た構成を前提とする。そして、電源投入時に外部電源の
電圧レベルを検知して論理が反転する信号を発生する第
１電圧検知回路と、第2の電源の電圧レベルを検知して
論理が反転する信号を発生する第２電圧検知回路と、第
１電圧検知回路および、第２電圧検知回路の出力信号に
基づいて第１電源発生回路を動作開始させる制御回路と
をさらに備える。
【００１２】第４の発明の半導体集積回路は、第１の電
源を発生する第１電源発生回路と、第1の電源より電圧
レベルが高い第２の電源を発生する第２電源発生回路と
を備え、第１の電源がＰＭＯＳトランジスタのソースを
形成するＰ＋拡散層に接続された構成を前提とする。そ
して、電源投入時に外部電源の電圧レベルを検知して論
理が反転する信号を発生する第１電圧検知回路と、第2
の電源の電圧レベルを検知して論理が反転する信号を発
生する第２電圧検知回路と、第１電圧検知回路および第
２電圧検知回路の出力信号を入力信号とする制御回路
と、制御回路の出力信号をその入力信号とし、第１の電
源と第２の電源のいずれか一方を、Ｎ＋拡散層を介して
ＰＭＯＳトランジスタのＮ形基板に接続するように切り
替えられるスイッチ回路とをさらに備え、制御回路は、
第１電圧検知回路および第２電圧検知回路の出力信号に
基づいて、スイッチ回路を切り替える信号を出力するよ
うに構成する。
源を発生する第１電源発生回路と、第1の電源より電圧
レベルが高い第２の電源を発生する第２電源発生回路と
を備え、第１の電源がＰＭＯＳトランジスタのソースを
形成するＰ＋拡散層に接続された構成を前提とする。そ
して、電源投入時に外部電源の電圧レベルを検知して論
理が反転する信号を発生する第１電圧検知回路と、第2
の電源の電圧レベルを検知して論理が反転する信号を発
生する第２電圧検知回路と、第１電圧検知回路および第
２電圧検知回路の出力信号を入力信号とする制御回路
と、制御回路の出力信号をその入力信号とし、第１の電
源と第２の電源のいずれか一方を、Ｎ＋拡散層を介して
ＰＭＯＳトランジスタのＮ形基板に接続するように切り
替えられるスイッチ回路とをさらに備え、制御回路は、
第１電圧検知回路および第２電圧検知回路の出力信号に
基づいて、スイッチ回路を切り替える信号を出力するよ
うに構成する。
【００１３】第５の発明の半導体集積回路は、第３また
は第４の発明において、第２電圧検知回路の検知レベル
を、外部電源を基準とした電圧レベルとする。
は第４の発明において、第２電圧検知回路の検知レベル
を、外部電源を基準とした電圧レベルとする。
【００１４】第６の発明の半導体集積回路は、第３また
は第４の発明において、第２電圧検知回路の検知レベル
を、第１の電源の基準電位となる電圧を基準とした電圧
レベルとする。
は第４の発明において、第２電圧検知回路の検知レベル
を、第１の電源の基準電位となる電圧を基準とした電圧
レベルとする。
【００１５】第７の発明の半導体集積回路は、第１の電
源を発生する第１電源発生回路と、第1の電源より電圧
レベルが高い第２の電源を発生する第２電源発生回路と
を備え、第１の電源が第１のＰＭＯＳトランジスタのソ
ースを形成する第１のＰ＋拡散層に接続され、第２の電
源が第１のＮ＋拡散層を介して第１のＰＭＯＳトランジ
スタの基板に接続された構成を前提とする。そして、第
１の電源と同じ電圧レベルを有する第３の電源を発生
し、第１のＰＭＯＳトランジスタとは異なる基板上に形
成された第２のＰＭＯＳトランジスタのソースを形成す
る第２のＰ＋拡散層および第２のＮ＋拡散層に接続され
てた第３電源発生回路と、電源投入時に第３の電源の電
圧レベルを検知して論理が反転する信号を発生する第１
電圧検知回路と、第２の電源の電圧レベルを検知して論
理が反転する信号を発生する第２電圧検知回路と、電圧
第１電圧検知回路および第２電圧検知回路の出力信号を
入力信号とし、第１電源発生回路を制御する信号を出力
する制御回路とをさらに備え、第１電源発生回路は制御
回路の出力信号に基づいて動作を開始するように構成す
る。
源を発生する第１電源発生回路と、第1の電源より電圧
レベルが高い第２の電源を発生する第２電源発生回路と
を備え、第１の電源が第１のＰＭＯＳトランジスタのソ
ースを形成する第１のＰ＋拡散層に接続され、第２の電
源が第１のＮ＋拡散層を介して第１のＰＭＯＳトランジ
スタの基板に接続された構成を前提とする。そして、第
１の電源と同じ電圧レベルを有する第３の電源を発生
し、第１のＰＭＯＳトランジスタとは異なる基板上に形
成された第２のＰＭＯＳトランジスタのソースを形成す
る第２のＰ＋拡散層および第２のＮ＋拡散層に接続され
てた第３電源発生回路と、電源投入時に第３の電源の電
圧レベルを検知して論理が反転する信号を発生する第１
電圧検知回路と、第２の電源の電圧レベルを検知して論
理が反転する信号を発生する第２電圧検知回路と、電圧
第１電圧検知回路および第２電圧検知回路の出力信号を
入力信号とし、第１電源発生回路を制御する信号を出力
する制御回路とをさらに備え、第１電源発生回路は制御
回路の出力信号に基づいて動作を開始するように構成す
る。
【００１６】第８の発明の半導体集積回路は、第７の発
明において、第２電圧検知回路の検知レベルが、第３電
源発生回路で発生される第3の電源を基準とする。
明において、第２電圧検知回路の検知レベルが、第３電
源発生回路で発生される第3の電源を基準とする。
【００１７】
【発明の実施の形態】図１は、本発明の第１の実施形態
における半導体集積回路の要部の構成を示す、ＰＭＯＳ
トランジスタの断面略図を含む概略ブロック図である。
図において、１はＶＤＤ発生回路であり、ソース９を形
成するＰ＋拡散層に接続されている。２はＶＰＰ発生回
路であり、Ｎ＋拡散層８を介してＮ形基板１１に接続さ
れている。ＶＤＤ発生回路１には、遅延回路４を介して
電圧検知回路３の出力が入力される。電圧検知回路３は
外部電源５に接続されている。６はＰＭＯＳトランジス
タのゲートへの入力、７はドレイン１０からの出力を示
す。
における半導体集積回路の要部の構成を示す、ＰＭＯＳ
トランジスタの断面略図を含む概略ブロック図である。
図において、１はＶＤＤ発生回路であり、ソース９を形
成するＰ＋拡散層に接続されている。２はＶＰＰ発生回
路であり、Ｎ＋拡散層８を介してＮ形基板１１に接続さ
れている。ＶＤＤ発生回路１には、遅延回路４を介して
電圧検知回路３の出力が入力される。電圧検知回路３は
外部電源５に接続されている。６はＰＭＯＳトランジス
タのゲートへの入力、７はドレイン１０からの出力を示
す。
【００１８】図２に本発明の第1の実施形態におけるＶ
ＤＤ発生回路１の回路構成を示す。図２のＶＤＤ発生回
路は、図１５の回路とほぼ同じ構成であり、同一の要素
については同一の番号を付して説明を省略する。相違点
は、ＮＭＯＳトランジスタ２１のゲートに、外部電源Ｖ
ＣＣではなく、図１の遅延回路４の出力が入力信号２３
として印加されている点である。すなわち、ＶＤＤ発生
回路１の動作を遅延回路４の出力信号で制御できる構成
になっている。
ＤＤ発生回路１の回路構成を示す。図２のＶＤＤ発生回
路は、図１５の回路とほぼ同じ構成であり、同一の要素
については同一の番号を付して説明を省略する。相違点
は、ＮＭＯＳトランジスタ２１のゲートに、外部電源Ｖ
ＣＣではなく、図１の遅延回路４の出力が入力信号２３
として印加されている点である。すなわち、ＶＤＤ発生
回路１の動作を遅延回路４の出力信号で制御できる構成
になっている。
【００１９】図３は上記実施形態の動作説明図であり、
電源投入時のＶＣＣ、ＶＤＤ、ＶＰＰ，／ＰＯＲの動作
波形をタイミングチャートとして示したものである。な
お、／ＰＯＲは、外部電源ＶＣＣの電圧レベルを検知し
たときに“Ｌ”→“Ｈ”に論理が反転する信号である。
電源投入時のＶＣＣ、ＶＤＤ、ＶＰＰ，／ＰＯＲの動作
波形をタイミングチャートとして示したものである。な
お、／ＰＯＲは、外部電源ＶＣＣの電圧レベルを検知し
たときに“Ｌ”→“Ｈ”に論理が反転する信号である。
【００２０】外部電源ＶＣＣが投入された（ｔ＝０）
後、ＶＣＣの電圧レベルが所定の電圧レベルに到達する
までは、電圧検知回路３の出力は、“Ｌ”を保持し、こ
の電圧検知回路３の出力を入力信号とする遅延回路４の
出力も“Ｌ”を保持する。従って、図２に示すＶＤＤ発
生回路のＮＭＯＳトランジスタ２１は、そのゲートが
“Ｌ”でＯＦＦ状態にあるため、ＶＤＤ発生回路は動作
停止状態にある。ｔ＝ｔ０でＶＰＰは立ち上がる。その
後ＶＣＣレベルが上昇し、所定の検知レベルに到達する
と、電圧検知回路３の出力は“Ｌ”→“Ｈ”となる（ｔ
＝ｔ２）。遅延回路４の出力は，電圧検知回路３の出力
を受けて時間Δt経過後に“Ｌ”→“Ｈ”となり、ＶＤ
Ｄ発生回路１におけるＮＭＯＳトランジスタ２１のゲー
トが“Ｈ”となって、ＶＤＤ発生回路１は動作を開始す
る（ｔ＝ｔ３）。
後、ＶＣＣの電圧レベルが所定の電圧レベルに到達する
までは、電圧検知回路３の出力は、“Ｌ”を保持し、こ
の電圧検知回路３の出力を入力信号とする遅延回路４の
出力も“Ｌ”を保持する。従って、図２に示すＶＤＤ発
生回路のＮＭＯＳトランジスタ２１は、そのゲートが
“Ｌ”でＯＦＦ状態にあるため、ＶＤＤ発生回路は動作
停止状態にある。ｔ＝ｔ０でＶＰＰは立ち上がる。その
後ＶＣＣレベルが上昇し、所定の検知レベルに到達する
と、電圧検知回路３の出力は“Ｌ”→“Ｈ”となる（ｔ
＝ｔ２）。遅延回路４の出力は，電圧検知回路３の出力
を受けて時間Δt経過後に“Ｌ”→“Ｈ”となり、ＶＤ
Ｄ発生回路１におけるＮＭＯＳトランジスタ２１のゲー
トが“Ｈ”となって、ＶＤＤ発生回路１は動作を開始す
る（ｔ＝ｔ３）。
【００２１】このように、電圧検知回路３と遅延回路４
を設けて、ＶＤＤ発生回路１の動作開始時期を制御する
ことにより、電源投入時に、ＰＭＯＳトランジスタのＰ
＋拡散層９に接続されるＶＤＤの電圧レベルが、Ｎ＋拡
散層８を介してＮ形基板に接続されるＶＰＰの電圧レベ
ルより高くなることがない。従って、電源投入時のラッ
チアップを未然に防止することができる。
を設けて、ＶＤＤ発生回路１の動作開始時期を制御する
ことにより、電源投入時に、ＰＭＯＳトランジスタのＰ
＋拡散層９に接続されるＶＤＤの電圧レベルが、Ｎ＋拡
散層８を介してＮ形基板に接続されるＶＰＰの電圧レベ
ルより高くなることがない。従って、電源投入時のラッ
チアップを未然に防止することができる。
【００２２】遅延回路４における遅延時間は、電源投入
時のＶＤＤ発生回路１及びＶＰＰ発生回路２の立ち上が
り特性に合わせて設定すればよい。
時のＶＤＤ発生回路１及びＶＰＰ発生回路２の立ち上が
り特性に合わせて設定すればよい。
【００２３】図４は、本発明の第２の実施形態における
半導体集積回路の要部の構成を示す、ＰＭＯＳトランジ
スタの断面略図を含むブロック図である。図において、
２５はＶＤＤ発生回路であり、ソース３４を形成するＰ
＋拡散層に接続されている。２９はスイッチ回路であ
り、ＶＤＤ発生回路２５とＶＰＰ発生回路２６とを選択
的にＮ＋拡散層３３に接続する。スイッチ回路２９には
遅延回路２８の出力が印加され、その出力に基づいてＮ
＋拡散層３３に接続する電源が切り替えられる。遅延回
路２８には、電圧検知回路２７の出力が接続されてい
る。
半導体集積回路の要部の構成を示す、ＰＭＯＳトランジ
スタの断面略図を含むブロック図である。図において、
２５はＶＤＤ発生回路であり、ソース３４を形成するＰ
＋拡散層に接続されている。２９はスイッチ回路であ
り、ＶＤＤ発生回路２５とＶＰＰ発生回路２６とを選択
的にＮ＋拡散層３３に接続する。スイッチ回路２９には
遅延回路２８の出力が印加され、その出力に基づいてＮ
＋拡散層３３に接続する電源が切り替えられる。遅延回
路２８には、電圧検知回路２７の出力が接続されてい
る。
【００２４】この構成において、スイッチ回路２９は遅
延回路２８の出力により、電源投入時に外部電源ＶＣＣ
が所定の電圧レベルに到達するまでは、Ｎ形基板３６に
Ｎ＋拡散層３３を介してＶＤＤを接続するように動作す
る。ＶＣＣが所定の電圧レベルに到達した後は、Ｎ形基
板３６にＮ＋拡散層３３を介してＶＰＰを接続するよう
に、スイッチ回路２９が遅延回路２８の出力により切り
替えられる。従って、電源投入時にＰＭＯＳトランジス
タのＰ＋拡散層３４の電圧レベルが、Ｎ形基板３６の電
圧レベルより高くなることはないので、電源投入時のラ
ッチアップを未然に防止することができる。
延回路２８の出力により、電源投入時に外部電源ＶＣＣ
が所定の電圧レベルに到達するまでは、Ｎ形基板３６に
Ｎ＋拡散層３３を介してＶＤＤを接続するように動作す
る。ＶＣＣが所定の電圧レベルに到達した後は、Ｎ形基
板３６にＮ＋拡散層３３を介してＶＰＰを接続するよう
に、スイッチ回路２９が遅延回路２８の出力により切り
替えられる。従って、電源投入時にＰＭＯＳトランジス
タのＰ＋拡散層３４の電圧レベルが、Ｎ形基板３６の電
圧レベルより高くなることはないので、電源投入時のラ
ッチアップを未然に防止することができる。
【００２５】第５図は、本発明の第３の実施形態におけ
る半導体集積回路の要部の構成を示す、ＰＭＯＳトラン
ジスタの断面略図を含むブロック図である。図におい
て、４１はＶＤＤ発生回路であり、ＰＭＯＳトランジス
タのソース５０に接続されている。４２はＶＰＰ発生回
路であり、ＰＭＯＳトランジスタのＮ＋拡散層４９を介
してＮ形基板５２に接続されている。４３はＶＣＣの電
圧検知回路４３、４４はＶＰＰの電圧検知回路４４であ
り、それらの出力は制御回路４５に接続されている。制
御回路４５の出力はＶＤＤ発生回路４１に入力される。
る半導体集積回路の要部の構成を示す、ＰＭＯＳトラン
ジスタの断面略図を含むブロック図である。図におい
て、４１はＶＤＤ発生回路であり、ＰＭＯＳトランジス
タのソース５０に接続されている。４２はＶＰＰ発生回
路であり、ＰＭＯＳトランジスタのＮ＋拡散層４９を介
してＮ形基板５２に接続されている。４３はＶＣＣの電
圧検知回路４３、４４はＶＰＰの電圧検知回路４４であ
り、それらの出力は制御回路４５に接続されている。制
御回路４５の出力はＶＤＤ発生回路４１に入力される。
【００２６】図６に電圧検知回路４４の回路例を示す。
図において５５、５６はＰＭＯＳトランジスタ、５７，
５８はＮＭＯＳトランジスタ、５９はインバータであ
る。ＰＭＯＳトランジスタ５５のゲートには外部電源Ｖ
ＣＣ６０が接続され、そのソースにはＶＰＰ６１が接続
されている。ＰＭＯＳトランジスタ５６のゲートはＶＳ
Ｓに接続され、ＮＭＯＳトランジスタ５７のゲート及び
ドレインはＮＭＯＳトランジスタ５８のゲートと接続さ
れている。電源投入直後は、ＮＭＯＳトランジスタ５
７，５８はＯＦＦ、ＰＭＯＳトランジスタ５６はＯＮで
あるから、出力信号６３は“Ｌ”である。時間経過にと
もないＶＰＰの電圧レベルが徐々に高くなり、その電圧
レベルが「ＶＣＣ＋Ｖｔｐ」に到達すると、ＰＭＯＳト
ランジスタ５５がＯＮする。その結果、ＮＭＯＳトラン
ジスタ５７，５８のゲートの電圧レベルがそのしきい値
より高くなると、ＮＭＯＳトランジスタ５７，５８がＯ
Ｎして、ＰＭＯＳトランジスタ５６、ＮＭＯＳトランジ
スタ５８を介してＶＣＣ−ＶＳＳ間に電流が流れる。こ
こで、ＶｔｐはＰＭＯＳトランジスタ５５のしきい値電
圧である。この時、ＰＭＯＳトランジスタ５６、ＮＭＯ
Ｓトランジスタ５８の抵抗分割によりノードAの電圧レ
ベルがインバータ５９のスイッチングレベルより低くな
ると、出力信号６３は“Ｈ”となる。すなわち、この電
圧検知回路４４は、電源投入時にＶＰＰの電圧レベル
が、外部電源ＶＣＣを基準として「ＶＣＣ＋Ｖｔｐ」の
電圧レベルに到達するまでは、“Ｌ”を保持し、「ＶＣ
Ｃ＋Ｖｔｐ」に到達すると、“Ｌ”→“Ｈ”となる信号
を出力する。
図において５５、５６はＰＭＯＳトランジスタ、５７，
５８はＮＭＯＳトランジスタ、５９はインバータであ
る。ＰＭＯＳトランジスタ５５のゲートには外部電源Ｖ
ＣＣ６０が接続され、そのソースにはＶＰＰ６１が接続
されている。ＰＭＯＳトランジスタ５６のゲートはＶＳ
Ｓに接続され、ＮＭＯＳトランジスタ５７のゲート及び
ドレインはＮＭＯＳトランジスタ５８のゲートと接続さ
れている。電源投入直後は、ＮＭＯＳトランジスタ５
７，５８はＯＦＦ、ＰＭＯＳトランジスタ５６はＯＮで
あるから、出力信号６３は“Ｌ”である。時間経過にと
もないＶＰＰの電圧レベルが徐々に高くなり、その電圧
レベルが「ＶＣＣ＋Ｖｔｐ」に到達すると、ＰＭＯＳト
ランジスタ５５がＯＮする。その結果、ＮＭＯＳトラン
ジスタ５７，５８のゲートの電圧レベルがそのしきい値
より高くなると、ＮＭＯＳトランジスタ５７，５８がＯ
Ｎして、ＰＭＯＳトランジスタ５６、ＮＭＯＳトランジ
スタ５８を介してＶＣＣ−ＶＳＳ間に電流が流れる。こ
こで、ＶｔｐはＰＭＯＳトランジスタ５５のしきい値電
圧である。この時、ＰＭＯＳトランジスタ５６、ＮＭＯ
Ｓトランジスタ５８の抵抗分割によりノードAの電圧レ
ベルがインバータ５９のスイッチングレベルより低くな
ると、出力信号６３は“Ｈ”となる。すなわち、この電
圧検知回路４４は、電源投入時にＶＰＰの電圧レベル
が、外部電源ＶＣＣを基準として「ＶＣＣ＋Ｖｔｐ」の
電圧レベルに到達するまでは、“Ｌ”を保持し、「ＶＣ
Ｃ＋Ｖｔｐ」に到達すると、“Ｌ”→“Ｈ”となる信号
を出力する。
【００２７】図７に制御回路４５の回路図例を示す。図
において、６５，６６，６７はＮＡＮＤ回路であり、６
８，６９は入力信号、７０は出力信号である。ＮＡＮＤ
回路６５には信号６８，６９が入力され、ＮＡＮＤ回路
６５の出力７１とＮＡＮＤ回路６７の出力７２がＮＡＮ
Ｄ回路６６に入力され、また、ＮＡＮＤ回路６７には信
号６９と出力信号７０が入力される構成である。入力信
号６８としては電圧検知回路４４の出力が、入力信号６
９としては電圧検知回路４３の出力がそれぞれ印加され
る。
において、６５，６６，６７はＮＡＮＤ回路であり、６
８，６９は入力信号、７０は出力信号である。ＮＡＮＤ
回路６５には信号６８，６９が入力され、ＮＡＮＤ回路
６５の出力７１とＮＡＮＤ回路６７の出力７２がＮＡＮ
Ｄ回路６６に入力され、また、ＮＡＮＤ回路６７には信
号６９と出力信号７０が入力される構成である。入力信
号６８としては電圧検知回路４４の出力が、入力信号６
９としては電圧検知回路４３の出力がそれぞれ印加され
る。
【００２８】図８は、上記構成の動作説明図で、電源投
入時のＶＣＣ、ＶＤＤ、ＶＰＰ、／ＰＯＲの挙動をタイ
ミングチャートとして示したものである。
入時のＶＣＣ、ＶＤＤ、ＶＰＰ、／ＰＯＲの挙動をタイ
ミングチャートとして示したものである。
【００２９】外部電源ＶＣＣが投入され（ｔ＝０）、Ｖ
ＣＣの電圧レベルが所定の電圧レベルに到達するまで
は、電圧検知回路４３の出力は、“Ｌ”を保持するの
で、制御回路４５の入力信号も“Ｌ”である。すなわ
ち、ＮＡＮＤ回路６５，６７の出力はともに“Ｈ”とな
るため、ＶＰＰの電圧検知回路４４の出力にかかわら
ず、制御回路４５の出力は“Ｌ”状態になってＮＡＮＤ
回路６７の出力７２は“Ｈ”状態をラッチする。すなわ
ち、ＶＤＤ発生回路４１は動作せず、ＶＤＤは“Ｌ”レ
ベルのままである。
ＣＣの電圧レベルが所定の電圧レベルに到達するまで
は、電圧検知回路４３の出力は、“Ｌ”を保持するの
で、制御回路４５の入力信号も“Ｌ”である。すなわ
ち、ＮＡＮＤ回路６５，６７の出力はともに“Ｈ”とな
るため、ＶＰＰの電圧検知回路４４の出力にかかわら
ず、制御回路４５の出力は“Ｌ”状態になってＮＡＮＤ
回路６７の出力７２は“Ｈ”状態をラッチする。すなわ
ち、ＶＤＤ発生回路４１は動作せず、ＶＤＤは“Ｌ”レ
ベルのままである。
【００３０】ここで、ＶＣＣレベルが上昇し、所定の検
知レベルに到達すると、電圧検知回路４３の出力は
“Ｌ”→“Ｈ”となり（ｔ＝ｔ２）、この電圧検知回路
４３の出力信号が接続される制御回路４５の入力信号６
９は“Ｈ”となる。この時、Ｎ＋拡散層４９を介してＮ
形基板５２に接続されるＶＰＰレベルが所定の電圧レベ
ルより低い時は、電圧検知回路４４の出力は“Ｌ”のま
まであるため、ＮＡＮＤ回路６５の出力７１も“Ｈ”を
保持し、制御回路４５の出力は“Ｌ”のままでＶＤＤ発
生回路４１は動作停止状態を保持している。時間の経過
と共にＶＰＰレベルが上昇し所定の電圧レベルに到達す
ると（ｔ＝ｔ４）、電圧検知回路４４の出力、すなわち
制御回路４５の入力信号６８は“Ｌ”→“Ｈ”となる。
それにより、ＮＡＮＤ回路６５の出力７１は“Ｈ”→
“Ｌ”となるため、制御回路４５の出力は“Ｌ”→
“Ｈ”となって、ＶＤＤ発生回路は動作を開始する。制
御回路４５において、出力信号７０が“Ｌ”→“Ｈ”と
なることで、ＮＡＮＤ回路６７の出力７２は“Ｌ”をラ
ッチするので、出力信号７０は“Ｈ”を保持する。
知レベルに到達すると、電圧検知回路４３の出力は
“Ｌ”→“Ｈ”となり（ｔ＝ｔ２）、この電圧検知回路
４３の出力信号が接続される制御回路４５の入力信号６
９は“Ｈ”となる。この時、Ｎ＋拡散層４９を介してＮ
形基板５２に接続されるＶＰＰレベルが所定の電圧レベ
ルより低い時は、電圧検知回路４４の出力は“Ｌ”のま
まであるため、ＮＡＮＤ回路６５の出力７１も“Ｈ”を
保持し、制御回路４５の出力は“Ｌ”のままでＶＤＤ発
生回路４１は動作停止状態を保持している。時間の経過
と共にＶＰＰレベルが上昇し所定の電圧レベルに到達す
ると（ｔ＝ｔ４）、電圧検知回路４４の出力、すなわち
制御回路４５の入力信号６８は“Ｌ”→“Ｈ”となる。
それにより、ＮＡＮＤ回路６５の出力７１は“Ｈ”→
“Ｌ”となるため、制御回路４５の出力は“Ｌ”→
“Ｈ”となって、ＶＤＤ発生回路は動作を開始する。制
御回路４５において、出力信号７０が“Ｌ”→“Ｈ”と
なることで、ＮＡＮＤ回路６７の出力７２は“Ｌ”をラ
ッチするので、出力信号７０は“Ｈ”を保持する。
【００３１】このように、ＶＰＰの電圧レベルを検知し
て、ＶＰＰレベルが所定の電圧レベルに到達した後にＶ
ＤＤ発生回路を動作させることで、電源投入時にＰＭＯ
Ｓトランジスタのソースを形成するＰ＋拡散層５０の電
圧レベルが、Ｎ形基板５２の電圧レベルより高くなるこ
とがなくなるので、電源投入時のラッチアップを未然に
防止することができる。ここで、図６の電圧検知回路に
おいて、ＰＭＯＳトランジスタ５５のゲートに、図２示
したＶＤＤ発生回路で用いられる基準電位発生装置１５
（以下、その電位をＶＲＥＦと記す）を接続すると、Ｖ
ＰＰの検知レベルは「ＶＲＥＦ＋Ｖｔｐ」となる。この
ように、ＶＤＤ発生回路の動作開始時期を決定するＶＰ
Ｐの電圧検知レベルは、電源投入時のＶＣＣ、ＶＤＤ、
ＶＰＰの立ち上がり特性を考慮して最適なレベルに設定
することができる。
て、ＶＰＰレベルが所定の電圧レベルに到達した後にＶ
ＤＤ発生回路を動作させることで、電源投入時にＰＭＯ
Ｓトランジスタのソースを形成するＰ＋拡散層５０の電
圧レベルが、Ｎ形基板５２の電圧レベルより高くなるこ
とがなくなるので、電源投入時のラッチアップを未然に
防止することができる。ここで、図６の電圧検知回路に
おいて、ＰＭＯＳトランジスタ５５のゲートに、図２示
したＶＤＤ発生回路で用いられる基準電位発生装置１５
（以下、その電位をＶＲＥＦと記す）を接続すると、Ｖ
ＰＰの検知レベルは「ＶＲＥＦ＋Ｖｔｐ」となる。この
ように、ＶＤＤ発生回路の動作開始時期を決定するＶＰ
Ｐの電圧検知レベルは、電源投入時のＶＣＣ、ＶＤＤ、
ＶＰＰの立ち上がり特性を考慮して最適なレベルに設定
することができる。
【００３２】図９は、本発明の第４の実施形態における
半導体集積回路の要部の構成を示す、ＰＭＯＳトランジ
スタの断面略図を含むブロック図である。図において、
７５はＶＤＤ発生回路であり、ＰＭＯＳトランジスタの
ソースを形成するＰ＋拡散層８５に接続されている。８
０はスイッチ回路であり、ＶＤＤ発生回路７５とＶＰＰ
発生回路７６とを選択的に、Ｎ＋拡散層８４を介してＮ
形基板８７に接続する。スイッチ回路８０には制御回路
７９の出力が印加され、その出力に基づいてＮ＋拡散層
３３に接続する電源が切り替えられる。７７は外部電源
ＶＣＣの電圧検知回路、７８はＶＰＰの電圧検知回路で
あり、それらの出力が制御回路７９に接続されている。
電圧検知回路７８としては、図６と同様の回路を用いる
ことができる。また、制御回路７９としては、図７と同
様の回路を用いることができる。
半導体集積回路の要部の構成を示す、ＰＭＯＳトランジ
スタの断面略図を含むブロック図である。図において、
７５はＶＤＤ発生回路であり、ＰＭＯＳトランジスタの
ソースを形成するＰ＋拡散層８５に接続されている。８
０はスイッチ回路であり、ＶＤＤ発生回路７５とＶＰＰ
発生回路７６とを選択的に、Ｎ＋拡散層８４を介してＮ
形基板８７に接続する。スイッチ回路８０には制御回路
７９の出力が印加され、その出力に基づいてＮ＋拡散層
３３に接続する電源が切り替えられる。７７は外部電源
ＶＣＣの電圧検知回路、７８はＶＰＰの電圧検知回路で
あり、それらの出力が制御回路７９に接続されている。
電圧検知回路７８としては、図６と同様の回路を用いる
ことができる。また、制御回路７９としては、図７と同
様の回路を用いることができる。
【００３３】上記ような構成にすることで、電源投入時
に、外部電源ＶＣＣが所定の電圧レベルに到達し、か
つ、ＶＰＰが所定の電圧レベルに到達するまでは、Ｎ形
基板８７にはＮ＋拡散層８４を介してＶＤＤが接続され
るように、制御回路７９が動作する。また、ＶＣＣが所
定の電圧レベルに到達し、かつＶＰＰが所定の電圧レベ
ルに到達した後は、Ｎ形基板８７にはＮ＋拡散層８４を
介してＶＰＰが接続されるようになる。従って、電源投
入時にＰＭＯＳトランジスタのソースを形成するＰ＋拡
散層８５の電圧レベルが、Ｎ形基板８７の電圧レベルよ
り高くなることによって生ずるラッチアップを未然に防
止することができる。
に、外部電源ＶＣＣが所定の電圧レベルに到達し、か
つ、ＶＰＰが所定の電圧レベルに到達するまでは、Ｎ形
基板８７にはＮ＋拡散層８４を介してＶＤＤが接続され
るように、制御回路７９が動作する。また、ＶＣＣが所
定の電圧レベルに到達し、かつＶＰＰが所定の電圧レベ
ルに到達した後は、Ｎ形基板８７にはＮ＋拡散層８４を
介してＶＰＰが接続されるようになる。従って、電源投
入時にＰＭＯＳトランジスタのソースを形成するＰ＋拡
散層８５の電圧レベルが、Ｎ形基板８７の電圧レベルよ
り高くなることによって生ずるラッチアップを未然に防
止することができる。
【００３４】以上、ＶＰＰの電圧検知回路、制御回路の
回路例を図６，７に示したが、同様の効果を得ることが
できる回路構成であれば、上記構成に限定されない。
回路例を図６，７に示したが、同様の効果を得ることが
できる回路構成であれば、上記構成に限定されない。
【００３５】ところで、一般的にＶＰＰはワード線の昇
圧電源として用いられるため、所望の電圧レベルは、メ
モリセルトランジスタのしきい値をＶｔｍｃとすると、
「ＶＤＤ＋Ｖｔｍｃ」と表される。図１０に、この「Ｖ
ＤＤ＋Ｖｔｍｃ」の検知レベルを得ることができる電圧
検知回路の回路例を示す。図において、９１，９２はＰ
ＭＯＳトランジスタ、９３，９４，９５，９６，９７は
ＮＭＯＳトランジスタ、９８、９９はインバータであ
る。ＰＭＯＳトランジスタ９１のソースには内部電源Ｖ
ＤＤが、ＮＭＯＳトランジスタ９５のドレインにはＶＰ
Ｐが接続されている。ＮＭＯＳトランジスタ９３のゲー
トには、ＶＤＤまたはＶＣＣが接続されている。また、
ＰＭＯＳトランジスタ９１のゲートとドレインは短絡さ
れてＰＭＯＳトランジスタ９２のゲートに接続され、Ｎ
ＭＯＳトランジスタ９４のゲートとドレインは短絡され
てＮＭＯＳトランジスタ９６のゲートに接続されてい
る。さらに、ＮＭＯＳトランジスタ９７にはインバータ
９８の出力がフィードバックされてヒステリシス特性を
有する構成になっている。
圧電源として用いられるため、所望の電圧レベルは、メ
モリセルトランジスタのしきい値をＶｔｍｃとすると、
「ＶＤＤ＋Ｖｔｍｃ」と表される。図１０に、この「Ｖ
ＤＤ＋Ｖｔｍｃ」の検知レベルを得ることができる電圧
検知回路の回路例を示す。図において、９１，９２はＰ
ＭＯＳトランジスタ、９３，９４，９５，９６，９７は
ＮＭＯＳトランジスタ、９８、９９はインバータであ
る。ＰＭＯＳトランジスタ９１のソースには内部電源Ｖ
ＤＤが、ＮＭＯＳトランジスタ９５のドレインにはＶＰ
Ｐが接続されている。ＮＭＯＳトランジスタ９３のゲー
トには、ＶＤＤまたはＶＣＣが接続されている。また、
ＰＭＯＳトランジスタ９１のゲートとドレインは短絡さ
れてＰＭＯＳトランジスタ９２のゲートに接続され、Ｎ
ＭＯＳトランジスタ９４のゲートとドレインは短絡され
てＮＭＯＳトランジスタ９６のゲートに接続されてい
る。さらに、ＮＭＯＳトランジスタ９７にはインバータ
９８の出力がフィードバックされてヒステリシス特性を
有する構成になっている。
【００３６】ここで、ＮＭＯＳトランジスタ９３はその
ゲート幅が広く、抵抗成分として用いられている。ＮＭ
ＯＳトランジスタ９５はメモリセルトランジスタと同じ
しきい値Ｖｔｍｃを有するトランジスタである。定常状
態においては、ＰＭＯＳトランジスタ９１、ＮＭＯＳト
ランジスタ９３、９４を介してＶＤＤ―ＶＳＳ間にＤＣ
電流が流れており、ノードＰの電位はＶＤＤ−Ｖｔｐ、
ノードＮの電位はＶｔｎである。なお、ＶｔｎはＮＭＯ
Ｓトランジスタ９４のしきい値電圧である。ここで、Ｐ
ＭＯＳトランジスタ９１，９２のしきい値が等しく、ま
たＮＭＯＳトランジスタ９４，９６のしきい値も等しい
とすると、ＮＭＯＳトランジスタ９６は常時ＯＮであ
る。ＶＰＰの電圧レベルが「ＶＤＤ＋Ｖｔｍｃ」より低
い場合は、ＮＭＯＳトランジスタ９５はＯＦＦとなるの
で、ノードＡはＮＭＯＳトランジスタ９６を介してＶＳ
Ｓにディスチャージされ、出力１４２は“Ｌ”となる。
一方、ＶＰＰの電圧レベルが「ＶＤＤ＋Ｖｔｍｃ」以上
になると、ＮＭＯＳトランジスタ９５およびＰＭＯＳト
ランジスタ９２がＯＮして、ＶＰＰ−ＧＮＤ間に電流が
流れる。ＶＰＰ−ＧＮＤ間の抵抗分割によりノードＡの
電圧レベルがインバータ９８のスイッチングレベルより
高くなると、出力１００は“Ｈ”となる。すなわちこの
電圧検知回路は、ＶＰＰの電圧レベルが「ＶＤＤ＋Ｖｔ
ｍｃ」より低い時は“Ｌ”を出力し、ＶＰＰの電圧レベ
ルが「ＶＤＤ＋Ｖｔｍｃ」よりも高くなると“Ｈ”を出
力する構成である。
ゲート幅が広く、抵抗成分として用いられている。ＮＭ
ＯＳトランジスタ９５はメモリセルトランジスタと同じ
しきい値Ｖｔｍｃを有するトランジスタである。定常状
態においては、ＰＭＯＳトランジスタ９１、ＮＭＯＳト
ランジスタ９３、９４を介してＶＤＤ―ＶＳＳ間にＤＣ
電流が流れており、ノードＰの電位はＶＤＤ−Ｖｔｐ、
ノードＮの電位はＶｔｎである。なお、ＶｔｎはＮＭＯ
Ｓトランジスタ９４のしきい値電圧である。ここで、Ｐ
ＭＯＳトランジスタ９１，９２のしきい値が等しく、ま
たＮＭＯＳトランジスタ９４，９６のしきい値も等しい
とすると、ＮＭＯＳトランジスタ９６は常時ＯＮであ
る。ＶＰＰの電圧レベルが「ＶＤＤ＋Ｖｔｍｃ」より低
い場合は、ＮＭＯＳトランジスタ９５はＯＦＦとなるの
で、ノードＡはＮＭＯＳトランジスタ９６を介してＶＳ
Ｓにディスチャージされ、出力１４２は“Ｌ”となる。
一方、ＶＰＰの電圧レベルが「ＶＤＤ＋Ｖｔｍｃ」以上
になると、ＮＭＯＳトランジスタ９５およびＰＭＯＳト
ランジスタ９２がＯＮして、ＶＰＰ−ＧＮＤ間に電流が
流れる。ＶＰＰ−ＧＮＤ間の抵抗分割によりノードＡの
電圧レベルがインバータ９８のスイッチングレベルより
高くなると、出力１００は“Ｈ”となる。すなわちこの
電圧検知回路は、ＶＰＰの電圧レベルが「ＶＤＤ＋Ｖｔ
ｍｃ」より低い時は“Ｌ”を出力し、ＶＰＰの電圧レベ
ルが「ＶＤＤ＋Ｖｔｍｃ」よりも高くなると“Ｈ”を出
力する構成である。
【００３７】ＶＰＰレベルが低い時は、電圧検知回路の
出力“Ｌ”を受けてＶＰＰ発生回路が動作してＶＰＰノ
ードに電荷を供給し、この電荷供給によりＶＰＰレベル
が検知レベルより高くなると、電圧検知回路の出力は
“Ｈ”となるため、ＶＰＰ発生回路は動作を停止して、
ＶＰＰノードへの電荷供給を停止する。
出力“Ｌ”を受けてＶＰＰ発生回路が動作してＶＰＰノ
ードに電荷を供給し、この電荷供給によりＶＰＰレベル
が検知レベルより高くなると、電圧検知回路の出力は
“Ｈ”となるため、ＶＰＰ発生回路は動作を停止して、
ＶＰＰノードへの電荷供給を停止する。
【００３８】ところで、ＶＰＰ発生回路は発振回路とポ
ンプ回路とから構成されるが、発振回路の電源として外
部電源ＶＣＣを用いると、ＶＣＣの電圧変動の影響を直
接受けてしまうため、安定した特性を得るためには内部
電源ＶＤＤを用いる方が好ましい。ここでＶＰＰ発生回
路および電圧検知回路は内部電源ＶＤＤをその動作電源
および検知レベルの基準電位とするが、上記実施形態
１，３ではＶＰＰの電圧レベルが十分高くなってからＶ
ＤＤ発生回路が動作するようにしている。そのため、Ｖ
ＤＤ発生回路の動作開始を遅延させてしまうと、電源投
入時にＶＤＤを電源とする電圧検知回路及びＶＰＰ回路
が正常に動作しない可能性がある。
ンプ回路とから構成されるが、発振回路の電源として外
部電源ＶＣＣを用いると、ＶＣＣの電圧変動の影響を直
接受けてしまうため、安定した特性を得るためには内部
電源ＶＤＤを用いる方が好ましい。ここでＶＰＰ発生回
路および電圧検知回路は内部電源ＶＤＤをその動作電源
および検知レベルの基準電位とするが、上記実施形態
１，３ではＶＰＰの電圧レベルが十分高くなってからＶ
ＤＤ発生回路が動作するようにしている。そのため、Ｖ
ＤＤ発生回路の動作開始を遅延させてしまうと、電源投
入時にＶＤＤを電源とする電圧検知回路及びＶＰＰ回路
が正常に動作しない可能性がある。
【００３９】そこで、上記問題点も解決する本発明にお
ける第５の実施形態の構成を示すブロック図を図１１に
示す。Ｎ形基板１１６上にはＰ＋拡散層１１４、１１５
を含むＰＭＯＳトランジスタが形成され、Ｎ形基板１１
６上のＮ−Ｗｅｌｌ１２２内には、Ｐ＋拡散層１１９，
１２０を含むＰＭＯＳトランジスタが形成されており、
Ｎ−Ｗｅｌｌ１２２とＮ形基板１１６は異なる電位を有
する構造である。１０５はＶＤＤＡ発生回路であり、Ｐ
ＭＯＳトランジスタ１のＰ＋拡散層１１４に接続されて
いる。１０６はＶＰＰ発生回路であり、Ｎ＋拡散層１１
３を介してＮ形基板１１６に接続されている。１０７は
ＶＤＤＢ発生回路であり、ＰＭＯＳトランジスタ２のＰ
＋拡散層１２０と、Ｎ−Ｗｅｌｌ１２２（Ｎ＋拡散層１
２１を介して）に接続されている。１０８はＶＰＰの電
圧検知回路、１０９はＶＤＤＢの電圧検知回路であり、
それらの出力は制御回路１１０に入力される。制御回路
１１０の出力はＶＤＤＡ発生回路１０５に接続される。
なお、ＶＤＤＡ発生回路１０５はＶＤＤＢ発生回路１０
７と同様の構成である。また、電圧検知回路１０８に
は、図１０と同様の構成を、制御回路１１０には、図７
と同様の構成を用いることができる。
ける第５の実施形態の構成を示すブロック図を図１１に
示す。Ｎ形基板１１６上にはＰ＋拡散層１１４、１１５
を含むＰＭＯＳトランジスタが形成され、Ｎ形基板１１
６上のＮ−Ｗｅｌｌ１２２内には、Ｐ＋拡散層１１９，
１２０を含むＰＭＯＳトランジスタが形成されており、
Ｎ−Ｗｅｌｌ１２２とＮ形基板１１６は異なる電位を有
する構造である。１０５はＶＤＤＡ発生回路であり、Ｐ
ＭＯＳトランジスタ１のＰ＋拡散層１１４に接続されて
いる。１０６はＶＰＰ発生回路であり、Ｎ＋拡散層１１
３を介してＮ形基板１１６に接続されている。１０７は
ＶＤＤＢ発生回路であり、ＰＭＯＳトランジスタ２のＰ
＋拡散層１２０と、Ｎ−Ｗｅｌｌ１２２（Ｎ＋拡散層１
２１を介して）に接続されている。１０８はＶＰＰの電
圧検知回路、１０９はＶＤＤＢの電圧検知回路であり、
それらの出力は制御回路１１０に入力される。制御回路
１１０の出力はＶＤＤＡ発生回路１０５に接続される。
なお、ＶＤＤＡ発生回路１０５はＶＤＤＢ発生回路１０
７と同様の構成である。また、電圧検知回路１０８に
は、図１０と同様の構成を、制御回路１１０には、図７
と同様の構成を用いることができる。
【００４０】図１２に、本実施形態における各電源波形
をタイミングチャートとして示す。図において、／ＰＯ
Ｒ（ＶＤＤ）は電圧検知回路１０９の出力であり、電源
投入時にＶＤＤＢの電圧レベルを検知して“Ｌ”→
“Ｈ”になる信号である。電源投入後当初は、ＶＰＰの
電圧レベルは基準電位となるＶＤＤＢに対して十分な電
圧レベルを有していないので電圧検知回路１０８の出力
は“Ｌ”であり、制御回路１１０の出力も“Ｌ”となっ
て、ＶＤＤＡ発生回路１０５は動作停止状態にある。時
間の経過に伴ってＶＰＰの電圧レベルが上昇し、その電
圧レベルが「ＶＤＤ＋Ｖｔｍｃ」に到達すると（ｔ＝ｔ
３）、電圧検知回路１０８の出力が“Ｈ”となり、制御
回路１１０の出力も“Ｈ”となって、ＶＤＤＡ発生回路
１０５が動作を開始し、ＶＤＤＡが立ち上がり始める。
をタイミングチャートとして示す。図において、／ＰＯ
Ｒ（ＶＤＤ）は電圧検知回路１０９の出力であり、電源
投入時にＶＤＤＢの電圧レベルを検知して“Ｌ”→
“Ｈ”になる信号である。電源投入後当初は、ＶＰＰの
電圧レベルは基準電位となるＶＤＤＢに対して十分な電
圧レベルを有していないので電圧検知回路１０８の出力
は“Ｌ”であり、制御回路１１０の出力も“Ｌ”となっ
て、ＶＤＤＡ発生回路１０５は動作停止状態にある。時
間の経過に伴ってＶＰＰの電圧レベルが上昇し、その電
圧レベルが「ＶＤＤ＋Ｖｔｍｃ」に到達すると（ｔ＝ｔ
３）、電圧検知回路１０８の出力が“Ｈ”となり、制御
回路１１０の出力も“Ｈ”となって、ＶＤＤＡ発生回路
１０５が動作を開始し、ＶＤＤＡが立ち上がり始める。
【００４１】以上のように、電源投入時はまずＶＣＣ
が、ついでＶＤＤＢが立ち上がり、さらに続いてＶＰＰ
が立ち上がって、ＶＰＰの電圧レベルがＶＤＤＢを基準
とした所定の電圧レベルに到達したことを検知した後
に、ＶＤＤＡ発生回路１０５が動作を開始するため、Ｐ
ＭＯＳトランジスタ１のＮ形基板１１６とＰ＋拡散層１
１４間のＰＮ接合が導通することで生ずるラッチアップ
を防止することができるとともに、最適なＶＰＰの電圧
レベルを得ることができる。しかも、ＶＤＤＡ発生回路
１０５とは別にＶＤＤＢ発生回路１０７を設けることに
より、ＶＤＤＡ発生回路１０５の動作開始を遅延させる
ことに起因する、ＶＰＰ発生回路１０６の動作に関する
問題を回避できる。
が、ついでＶＤＤＢが立ち上がり、さらに続いてＶＰＰ
が立ち上がって、ＶＰＰの電圧レベルがＶＤＤＢを基準
とした所定の電圧レベルに到達したことを検知した後
に、ＶＤＤＡ発生回路１０５が動作を開始するため、Ｐ
ＭＯＳトランジスタ１のＮ形基板１１６とＰ＋拡散層１
１４間のＰＮ接合が導通することで生ずるラッチアップ
を防止することができるとともに、最適なＶＰＰの電圧
レベルを得ることができる。しかも、ＶＤＤＡ発生回路
１０５とは別にＶＤＤＢ発生回路１０７を設けることに
より、ＶＤＤＡ発生回路１０５の動作開始を遅延させる
ことに起因する、ＶＰＰ発生回路１０６の動作に関する
問題を回避できる。
【００４２】なお実施形態１〜４については、Ｎ形基板
上にＰ−Ｗｅｌｌが形成される構造のトランジスタにつ
いて、また実施形態５については、Ｎ形基板上にＮ−Ｗ
ｅｌｌが形成されるツインＷｅｌｌ構造のトランジスタ
について説明したが、Ｐ形基板上にＰ−Ｗｅｌｌが形成
されるツインＷｅｌｌや、Ｎ（Ｐ）形基板上にまず深い
Ｐ（Ｎ）−Ｗｅｌｌを形成し、その深いＰ（Ｎ）−Ｗｅ
ｌｌ領域内に、Ｎ（Ｐ）−Ｗｅｌｌが形成されるトリプ
ルＷｅｌｌ構造のトランジスタにおいても、同様の効果
を得ることができる。
上にＰ−Ｗｅｌｌが形成される構造のトランジスタにつ
いて、また実施形態５については、Ｎ形基板上にＮ−Ｗ
ｅｌｌが形成されるツインＷｅｌｌ構造のトランジスタ
について説明したが、Ｐ形基板上にＰ−Ｗｅｌｌが形成
されるツインＷｅｌｌや、Ｎ（Ｐ）形基板上にまず深い
Ｐ（Ｎ）−Ｗｅｌｌを形成し、その深いＰ（Ｎ）−Ｗｅ
ｌｌ領域内に、Ｎ（Ｐ）−Ｗｅｌｌが形成されるトリプ
ルＷｅｌｌ構造のトランジスタにおいても、同様の効果
を得ることができる。
【００４３】
【発明の効果】第１および第３の発明によれば、電源投
入時に、Ｎ＋拡散層を介してＰＭＯＳトランジスタのＮ
形基板に接続されるＶＰＰの電圧レベルが確立してか
ら、ＰＭＯＳトランジスタのＰ＋拡散層に接続されるＶ
ＤＤを発生させるため、電源投入時に、ＰＭＯＳトラン
ジスタのＰ＋拡散層の電圧レベルとＮ形基板の電圧レベ
ルが逆転することで生ずる恐れがあったラッチアップを
未然に防止できるという効果を奏する。
入時に、Ｎ＋拡散層を介してＰＭＯＳトランジスタのＮ
形基板に接続されるＶＰＰの電圧レベルが確立してか
ら、ＰＭＯＳトランジスタのＰ＋拡散層に接続されるＶ
ＤＤを発生させるため、電源投入時に、ＰＭＯＳトラン
ジスタのＰ＋拡散層の電圧レベルとＮ形基板の電圧レベ
ルが逆転することで生ずる恐れがあったラッチアップを
未然に防止できるという効果を奏する。
【００４４】また、第２、第４〜６の発明によれば、電
源投入時にＶＣＣが所定の電圧レベルに到達し、かつ、
ＶＰＰレベルが所定の電圧レベルに到達するまでは、Ｐ
ＭＯＳトランジスタのＮ形基板にはＮ＋拡散層を介して
Ｐ＋拡散層と同じＶＤＤが接続され、ＶＰＰの電圧レベ
ルが十分確立した後は、Ｎ形基板にはＮ＋拡散層を介し
てＶＰＰが接続されるようにしたので、電源投入時にＰ
＋拡散層の電圧レベルとＮ形基板の電圧レベルが逆転す
ることで生ずる恐れがあったラッチアップを未然に防止
できるという効果を奏する。
源投入時にＶＣＣが所定の電圧レベルに到達し、かつ、
ＶＰＰレベルが所定の電圧レベルに到達するまでは、Ｐ
ＭＯＳトランジスタのＮ形基板にはＮ＋拡散層を介して
Ｐ＋拡散層と同じＶＤＤが接続され、ＶＰＰの電圧レベ
ルが十分確立した後は、Ｎ形基板にはＮ＋拡散層を介し
てＶＰＰが接続されるようにしたので、電源投入時にＰ
＋拡散層の電圧レベルとＮ形基板の電圧レベルが逆転す
ることで生ずる恐れがあったラッチアップを未然に防止
できるという効果を奏する。
【００４５】さらに、第７，第８の発明によれば、ＶＤ
Ｄ発生回路を２つ設け、第２のＶＤＤ発生回路の出力レ
ベルを基準としてＶＰＰレベルが十分高くなってから、
Ｐ＋拡散層に接続される第１のＶＤＤ発生回路を動作さ
せるようにしたので、電源投入時にＰ＋拡散層に接続さ
れるＶＤＤの電圧レベルとＮ＋拡散層を介してＮ形基板
に接続されるＶＰＰの電圧レベルが逆転することで生ず
る恐れがあったラッチアップを未然に防止できる。加え
て、最適なＶＰＰの電圧レベルを得ることができるとい
う効果を奏する。
Ｄ発生回路を２つ設け、第２のＶＤＤ発生回路の出力レ
ベルを基準としてＶＰＰレベルが十分高くなってから、
Ｐ＋拡散層に接続される第１のＶＤＤ発生回路を動作さ
せるようにしたので、電源投入時にＰ＋拡散層に接続さ
れるＶＤＤの電圧レベルとＮ＋拡散層を介してＮ形基板
に接続されるＶＰＰの電圧レベルが逆転することで生ず
る恐れがあったラッチアップを未然に防止できる。加え
て、最適なＶＰＰの電圧レベルを得ることができるとい
う効果を奏する。
【図１】 本発明の第１の実施形態における半導体集積
回路の要部の構成を示す、ＰＭＯＳトランジスタの断面
略図を含むブロック図
回路の要部の構成を示す、ＰＭＯＳトランジスタの断面
略図を含むブロック図
【図２】 図１の実施形態におけるＶＤＤ発生回路の回
路図
路図
【図３】 図１の実施形態における要部の動作波形を示
すタイミングチャート
すタイミングチャート
【図４】 本発明の第２の実施形態における半導体集積
回路の要部の構成を示す、ＰＭＯＳトランジスタの断面
略図を含むブロック図
回路の要部の構成を示す、ＰＭＯＳトランジスタの断面
略図を含むブロック図
【図５】 本発明の第３の実施形態における半導体集積
回路の要部の構成を示す、ＰＭＯＳトランジスタの断面
略図を含むブロック図
回路の要部の構成を示す、ＰＭＯＳトランジスタの断面
略図を含むブロック図
【図６】 図５の実施形態における電圧検知回路の回路
図
図
【図７】 図５の実施形態における制御回路の回路図
【図８】 図５の実施形態における要部の動作波形を示
すタイミングチャート
すタイミングチャート
【図９】 本発明の第４の実施形態における半導体集積
回路の要部の構成を示す、ＰＭＯＳトランジスタの断面
略図を含むブロック図
回路の要部の構成を示す、ＰＭＯＳトランジスタの断面
略図を含むブロック図
【図１０】 電圧検知回路の他の例を示す回路図
【図１１】 本発明の第５の実施形態における半導体集
積回路の要部の構成を示す、ＰＭＯＳトランジスタの断
面略図を含むブロック図
積回路の要部の構成を示す、ＰＭＯＳトランジスタの断
面略図を含むブロック図
【図１２】 図１１の実施形態における要部の動作波形
を示すタイミングチャート
を示すタイミングチャート
【図１３】 従来例における、ＣＭＯＳインバータの断
面略図を含む各拡散層の電源接続を示すブロック図
面略図を含む各拡散層の電源接続を示すブロック図
【図１４】 他の従来例における、ＣＭＯＳインバータ
の断面略図を含む各拡散層の電源接続を示すブロック図
の断面略図を含む各拡散層の電源接続を示すブロック図
【図１５】 図１３及び図１４の従来例において用いら
れるＶＤＤ発生回路の回路図
れるＶＤＤ発生回路の回路図
【図１６】 図１４の従来例における要部の動作波形を
示すタイミングチャート
示すタイミングチャート
１ ＶＤＤ発生回路 ２ ＶＰＰ発生回路 ３ 電圧検知回路 ４ 遅延回路 ５ 外部電源 ８ Ｎ＋拡散層 ９ Ｐ＋拡散層 １１ Ｎ形基板 ２９ スイッチ回路 ４３，４４ 電圧検知回路 ４５ 制御回路 ８０ スイッチ回路 １０５ ＶＤＤ発生回路Ａ １０７ ＶＤＤ発生回路Ｂ
Claims (8)
- 【請求項１】 第１の電源を発生する第１電源発生回路
と、前記第1の電源より電圧レベルが高い第２の電源を
発生する第２電源発生回路とを備え、前記第1の電源が
ＰＭＯＳトランジスタのソースを形成するＰ＋拡散層に
接続され、前記第2の電源がＮ＋拡散層を介してＰＭＯ
ＳトランジスタのＮ形基板に接続された半導体集積回路
において、さらに、 電源投入時に外部電源の電圧レベルを検知して論理が反
転する信号を発生する電圧検知回路と、前記電圧検知回
路の出力信号をその入力信号とし、前記第１の電源発生
回路の動作開始時期を第２の電源発生回路の動作開始時
期よりも遅延させる遅延回路とを備えたことを特徴とす
る半導体集積回路。 - 【請求項２】 第１の電源を発生する第１電源発生回路
と、前記第1の電源より電圧レベルが高い第２の電源を
発生する第２電源発生回路とを備え、前記第１の電源が
ＰＭＯＳトランジスタのソースを形成するＰ＋拡散層に
接続された半導体集積回路において、 さらに、電源投入時に外部電源の電圧レベルを検知して
論理が反転する信号を発生する電圧検知回路と、前記電
圧検知回路の出力信号を入力信号として、時間Δｔの遅
延信号を発生する遅延回路と、前記遅延回路の出力を入
力とし、前記第１の電源と前記第２の電源のいずれか一
方を、Ｎ＋拡散層を介してＰＭＯＳトランジスタのＮ形
基板に接続するように切り替えられるスイッチ回路とを
備え、 前記遅延回路の出力信号に基づいて、前記スイッチ回路
を切り替えるように構成された半導体集積回路。 - 【請求項３】 第１の電源を発生する第１電源発生回路
と、前記第1の電源より電圧レベルが高い第２の電源を
発生する第２電源発生回路とを備え、前記第1の電源が
ＰＭＯＳトランジスタのソースを形成するＰ＋拡散層に
接続され、前記第2の電源がＮ＋拡散層を介してＰＭＯ
ＳトランジスタのＮ形基板に接続された半導体集積回路
において、 さらに、電源投入時に外部電源の電圧レベルを検知して
論理が反転する信号を発生する第１電圧検知回路と、前
記第2の電源の電圧レベルを検知して論理が反転する信
号を発生する第２電圧検知回路と、前記第１電圧検知回
路および、第２電圧検知回路の出力信号に基づいて前記
第１電源発生回路を動作開始させる制御回路とを備えた
ことを特徴とする半導体集積回路。 - 【請求項４】 第１の電源を発生する第１電源発生回路
と、前記第1の電源より電圧レベルが高い第２の電源を
発生する第２電源発生回路とを備え、前記第１の電源が
ＰＭＯＳトランジスタのソースを形成するＰ＋拡散層に
接続された半導体集積回路において、 さらに、電源投入時に外部電源の電圧レベルを検知して
論理が反転する信号を発生する第１電圧検知回路と、前
記第2の電源の電圧レベルを検知して論理が反転する信
号を発生する第２電圧検知回路と、前記第１電圧検知回
路および第２電圧検知回路の出力信号を入力信号とする
制御回路と、前記制御回路の出力信号をその入力信号と
し、前記第１の電源と前記第２の電源のいずれか一方
を、Ｎ＋拡散層を介してＰＭＯＳトランジスタのＮ形基
板に接続するように切り替えられるスイッチ回路とを備
え、 前記制御回路は、前記第１電圧検知回路および前記第２
電圧検知回路の出力信号に基づいて、前記スイッチ回路
を切り替える信号を出力することを特徴とする半導体集
積回路。 - 【請求項５】 前記第２電圧検知回路の検知レベルは、
外部電源を基準とした電圧レベルであることを特徴とす
る請求項３または４記載の半導体集積回路。 - 【請求項６】 前記第２電圧検知回路の検知レベルは、
前記第１の電源の基準電位となる電圧を基準とした電圧
レベルであることを特徴とする請求項３または４記載の
半導体集積回路。 - 【請求項７】 第１の電源を発生する第１電源発生回路
と、前記第1の電源より電圧レベルが高い第２の電源を
発生する第２電源発生回路とを備え、前記第１の電源が
第１のＰＭＯＳトランジスタのソースを形成する第１の
Ｐ＋拡散層に接続され、前記第２の電源が第１のＮ＋拡
散層を介して前記第１のＰＭＯＳトランジスタの基板に
接続された半導体集積回路において、 さらに、前記第１の電源と同じ電圧レベルを有する第３
の電源を発生し、前記第１のＰＭＯＳトランジスタとは
異なる基板上に形成された第２のＰＭＯＳトランジスタ
のソースを形成する第２のＰ＋拡散層および第２のＮ＋
拡散層に接続された第３電源発生回路と、 電源投入時に前記第３の電源の電圧レベルを検知して論
理が反転する信号を発生する第１電圧検知回路と、 前記第２の電源の電圧レベルを検知して論理が反転する
信号を発生する第２電圧検知回路と、 前記電圧第１電圧検知回路および第２電圧検知回路の出
力信号を入力信号とし、前記第１電源発生回路を制御す
る信号を出力する制御回路とを備え、 前記第１電源発生回路は前記制御回路の出力信号に基づ
いて動作を開始することを特徴とする半導体集積回路。 - 【請求項８】 前記第２電圧検知回路の検知レベルは、
前記第３電源発生回路で発生される第3の電源を基準と
することを特徴とする請求項７記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14601999A JP3865283B2 (ja) | 1999-05-26 | 1999-05-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14601999A JP3865283B2 (ja) | 1999-05-26 | 1999-05-26 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000339981A true JP2000339981A (ja) | 2000-12-08 |
| JP3865283B2 JP3865283B2 (ja) | 2007-01-10 |
Family
ID=15398268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14601999A Expired - Fee Related JP3865283B2 (ja) | 1999-05-26 | 1999-05-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3865283B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007252140A (ja) * | 2006-03-17 | 2007-09-27 | Fujitsu Ltd | 電源装置の制御回路、電源装置及びその制御方法 |
| JP2010080047A (ja) * | 2003-12-30 | 2010-04-08 | Hynix Semiconductor Inc | 半導体メモリ素子のパワーアップ回路 |
| JP2010135015A (ja) * | 2008-12-05 | 2010-06-17 | Fujitsu Microelectronics Ltd | 半導体デバイスおよびシステム |
| JP2011028789A (ja) * | 2009-07-21 | 2011-02-10 | Fujitsu Semiconductor Ltd | 半導体集積回路 |
-
1999
- 1999-05-26 JP JP14601999A patent/JP3865283B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010080047A (ja) * | 2003-12-30 | 2010-04-08 | Hynix Semiconductor Inc | 半導体メモリ素子のパワーアップ回路 |
| JP2007252140A (ja) * | 2006-03-17 | 2007-09-27 | Fujitsu Ltd | 電源装置の制御回路、電源装置及びその制御方法 |
| JP2010135015A (ja) * | 2008-12-05 | 2010-06-17 | Fujitsu Microelectronics Ltd | 半導体デバイスおよびシステム |
| JP2011028789A (ja) * | 2009-07-21 | 2011-02-10 | Fujitsu Semiconductor Ltd | 半導体集積回路 |
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| JP3865283B2 (ja) | 2007-01-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060516 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060529 |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060725 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060928 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060929 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091013 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101013 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111013 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121013 Year of fee payment: 6 |
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| LAPS | Cancellation because of no payment of annual fees |