JP2000323482A

JP2000323482A - 半導体装置の製造方法

Info

Publication number: JP2000323482A
Application number: JP11127688A
Authority: JP
Inventors: Naomiki Tamiya; 直幹民谷; Satohide Kogure; 里英小暮; Yuji Takaoka; 裕二高岡; Seiretsu Boku; 世烈朴; 靖 ▲高▼倉; Yasushi Takakura; Hideaki Yamauchi; 英敬山内
Original assignee: Sony Corp; Applied Materials Inc
Current assignee: Sony Corp; Applied Materials Inc
Priority date: 1999-05-07
Filing date: 1999-05-07
Publication date: 2000-11-24
Also published as: KR20020006045A; WO2000068987A1; TW457530B

Abstract

(57)【要約】【課題】制御電極を持つ半導体デバイス上に金属配線
を形成する場合、制御電極部のゲート酸化膜の破壊、劣
化を低減可能な半導体装置の製造方法を提供する。【解決手段】基板上に形成された絶縁層上の制御電極
に導通を有するように接続された所定パターンの金属配
線を形成する半導体装置の製造方法であって、(1)金属
膜を形成し、(2)膜厚が１５０ｎｍ乃至３００ｎｍであ
って所定パターンを有しシリコン系無機絶縁膜からなる
ハードマスクを金属膜上に形成し、(3)エッチングガス
により、ハードマスクを用いて金属膜をエッチングし、
所定パターンの金属配線を形成する工程から構成され
る。これにより、金属膜に残留帯電する電荷の量を低減
せしめ、電荷が制御電極へ流入することによって生じる
絶縁層の破壊および劣化を防止している。ハードマスク
の膜厚が１８０ｎｍ乃至２３０ｎｍであればさらに好ま
しい。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、制御電極を有する金属−絶縁体−半
導体型（ＭＩＳ型）半導体デバイス上に金属配線を形成
する半導体装置の製造方法に関する。

【０００２】

【従来の技術】半導体集積回路の金属配線等を形成する
場合、プラズマエッチングが広く一般に採用されてい
る。例えば、アルミニウム膜（Ａｌ膜）やアルミニウム
合金膜（Ａｌ合金膜）をプラズマエッチングする場合、
エッチングガスとしてＣｌ₂やＢＣｌ₃、ＣＣｌ₄のよう
なＣｌ原子を含むガスを用いるのが一般的である。ま
た、金属膜のプラズマエッチングにおいては、マスク材
料としてフォトレジストが使用され、金属膜とフォトレ
ジスト膜との間にはＴｉＮ膜等のＴｉ系膜が反射防止膜
として形成される場合がある。

【０００３】

【発明が解決しようとする課題】しかしながら、制御電
極を有する金属−絶縁体−半導体型半導体デバイスを備
える半導体集積回路を半導体基板の表層に製造するとき
に、この半導体デバイスの制御電極部がエッチング後に
破壊されていたり、絶縁耐圧低下等の劣化が生じていた
りする現象が観測されることがある。

【０００４】このような現象を回避するために、エッチ
ング条件を変更すること、またはエッチング装置を変更
すること、等によって対策が取られていた。このため、
エッチング形状およびプロセス余裕を必ずしも満足でき
る状態まで向上させることができなかった。故に、今後
更なる微細化を進めるに当たり、更なる改善が必要とさ
れていた。

【０００５】本発明の目的は、このような事情に鑑みて
為されたものであり、制御電極を有する半導体デバイス
上に金属配線を形成する場合において、制御電極の部分
の破壊および劣化が低減可能な半導体装置の製造方法を
提供することにある。

【０００６】

【課題を解決するための手段】発明者は、上記目的を達
成するために様々な検討を重ねた。エッチングによるＭ
ＯＳ半導体デバイスの破壊は、制御電極と半導体基板と
の間に挟まれたシリコン酸化膜が放電によって破壊およ
び劣化されることにより生じる。発明者は、金属膜を形
成するときの制御電極の帯電（チャージアップ）に着目
した。エッチングの際に制御電極が帯電することによっ
て、シリコン酸化膜（ゲート絶縁膜）に高い電界が加わ
る可能性があるからである。

【０００７】エッチングの際に制御電極の帯電を低減す
るためには、エッチング条件を再検討する方法、エッチ
ング装置を改造する方法等がある。しかしながら、これ
らの方法は、多くの部分がすでに検討されている。故
に、発明者は帯電量自体を低減させる方法がないかと更
に検討を重ねた。その結果、本発明を以下の構成のよう
にした。

【０００８】本発明の半導体装置の製造方法は、基板上
に形成された絶縁層上の制御電極に導通を有するように
接続された所定パターンの金属配線を形成する半導体装
置の製造方法であって、(1)金属膜を形成する第１の工
程と、(2)膜厚が１５０ｎｍ乃至３００ｎｍであって、
所定パターンを有し、シリコン系無機絶縁膜からなるハ
ードマスクを金属膜上に形成する第２の工程と、(3)エ
ッチングガスにより、ハードマスクを用いて金属膜をエ
ッチングし、所定パターンの金属配線を形成する第３の
工程と、を備える。

【０００９】これによって、第３の工程中に、金属膜に
残留帯電する電荷の量を低減せしめ、これにより電荷が
制御電極へ流入することによって生じる絶縁層の破壊お
よび劣化を防止するようにしている。

【００１０】このように、制御電極との間に導線経路が
存在する配線層を形成する際に使用されるマスク材とし
て、フォトレジストに代わってハードマスクを採用し
た。ハードマスクを採用すると、金属膜をエッチングす
る際に必要とされるマスク材の初期膜厚を薄くすること
ができる。このため、マスク材の体積を減少させること
ができるので、エッチング中に電荷を捕獲する部分が減
る。故に、マスク材に帯電する電荷量が低減可能なの
で、制御電極と基板との間に加わる電圧を小さくするこ
とができる。

【００１１】発明者は、上記の効果を利用しつつ、金属
配線のエッチングを確実に行うためには、ハードマスク
の好適な膜厚の範囲は、１５０ｎｍ以上３００ｎｍ以下
の範囲であることを見いだした。また、上記の効果が更
に顕著に得られるハードマスクの好適な膜厚の範囲は、
１８０ｎｍ以上２３０ｎｍ以下の範囲であることを見い
だした。

【００１２】更に詳細な検討を重ねた結果、発明者は、
本発明を以下のように適用できることを見い出した。

【００１３】本発明の半導体装置の製造方法では、ハー
ドマスクの材料として、シリコン酸化物等のシリコン系
無機膜を用いると、マスク材が金属配線を形成した後
も、配線を絶縁するための絶縁膜の一部となるので、ハ
ードマスクを除去する必要がない。例えば、シリコン系
無機膜として、ＳｉＯ₂、ＳｉＮ、ＳｉＯＦおよびＳｉ
ＯＮの少なくともいずれかが含まれることができる。

【００１４】本発明の半導体装置の製造方法では、金属
膜として、Ａｌ膜およびＡｌ合金膜を適用することがで
き、更に、タングステン膜および銅膜も適用できる。

【００１５】本発明の半導体装置の製造方法では、Ｃｌ
を含有するエッチングガスにより金属膜をエッチングす
ることが好適である。

【００１６】本発明の半導体装置の製造方法では、金属
膜に接してバリアメタル膜を設ける工程を備えることが
できる。このバリアメタル膜をハードマスクを用いてエ
ッチングする工程を備えることができる。また、ハード
マスクの形成に先立って、金属膜上に反射防止膜を設け
る工程を備えることができる。この反射防止膜をハード
マスクを用いてエッチングする工程を備えることができ
る。

【００１７】このように、反射防止膜およびバリアメタ
ル層の少なくともいずれかを金属膜と同一のマスクを用
いてエッチングすることができるので、製造工程が簡素
化される。

【００１８】

【発明の実施の形態】以下、図面を参照して本発明の好
適な実施形態について詳細に説明する。可能な場合に
は、同一の部分には同一の符号を付して重複する説明を
省略する。

【００１９】図１（ａ）は、本発明の実施の形態である
半導体装置の製造方法を適用して基板に製造される半導
体装置の工程断面図であり、図１（ｂ）は、図１（ａ）
に示された工程断面図に対応する平面図である。図１
（ａ）は、図１（ｂ）のＩ−Ｉ断面に対応する。以下、
基板としてＰ型シリコン基板２を使用し、ＭＩＳ型半導
体デバイスとして金属−酸化物−半導体型（以下、「Ｍ
ＯＳ型」と記す）トランジスタを形成する場合について
説明する。

【００２０】図１（ａ）及び図１（ｂ）を参照すると、
シリコン基板２の表層に素子分離膜４が形成されてい
る。素子分離膜４は、ＭＯＳ型トランジスタが形成され
る素子領域６を相互に分離するための絶縁領域である。
素子分離膜４は、例えば、ＬＯＣＯＳ法、ＬＯＰＯＳ
法、等を採用して、絶縁領域にシリコン酸化膜を成膜す
ることによって形成される。

【００２１】続いて、基板２上に、ポリシリコン層８を
形成する。ポリシリコン層８は、熱酸化法を用いてゲー
ト絶縁膜１０を形成した後にポリシリコン膜をＣＶＤ法
によって成膜し、このポリシリコン膜を所定形状にエッ
チングすることによって形成される。ポリシリコン層８
は、素子領域６上に設けられた制御電極８ａ、および素
子分離膜４上に設けられた配線層８ｂから成る。

【００２２】素子領域６には，制御電極８ａおよび素子
分離膜４に対して自己整合的にＮ型半導体領域６ａ、６
ｂが形成されている。このＮ型不純物の導入は、例えば
イオン注入法によって行うことができる。Ｎ型半導体領
域６ａ、６ｂの一方は、ＭＯＳ型トランジスタのソース
領域を形成し、また他方はＭＯＳ型トランジスタのドレ
イン領域を形成する。Ｎ型半導体領域６ａ、６ｂは、制
御電極８ａによって分離されている。分離されたＮ型半
導体領域６ａ、６ｂの間には、チャネル領域６ｃが形成
されている。チャネル領域６ｃと制御電極８ａとは、ゲ
ート酸化膜１０を両側から挟んでいる。制御電極８ａに
加えられる電圧によって、チャネル領域６ｃの導電率が
変調される。その結果として、制御電極８ａは、ソース
領域とドレイン領域との間に流れる電流を制御するため
の制御電極となる。

【００２３】基板２上には、ＭＯＳ型トランジスタが有
するソース領域及びドレイン領域のＮ型半導体領域６
ａ、６ｂ並びに制御電極８ａと、制御電極８ａとその上
層に形成される配線層とを電気的に分離するための層間
絶縁膜１４が形成される。この絶縁膜１４は、例えば、
ＣＶＤ法を用いて所定の厚さのＢＰＳＧ膜を堆積した後
に、熱処理することによって平坦化して形成されること
ができる。この層間絶縁膜１４内には、ソース領域及び
ドレイン領域のＮ型半導体領域６ａ、６ｂ、制御電極８
ａ並びに配線層８ｂと、上層形成される金属配線とを電
気的に接続するための導電部が形成される。このため
に、層間絶縁膜１４内に、コンタクト孔１２ａ、１２
ｂ、１２ｃ、１２ｄを形成する。コンタクト孔１２ａ、
１２ｂ、１２ｃ、１２ｄは、例えば、フォトリソグラフ
ィ法を用いて所定部分に開口部を有するフォトレジスト
マスクを形成した後に、プラズマエッチング法によって
開口部の層間絶縁膜１４を除去することによって形成さ
れる。コンタクト孔１２ａはＮ型半導体領域６ａ上に設
けられ、Ｎ型半導体領域６ａとその上層の配線層を接続
するための導電部が形成される。コンタクト孔１２ｂは
Ｎ型半導体領域６ｂ上に設けられ、Ｎ型半導体領域６ｂ
とその上層の配線層を接続するための導電部が形成され
る。コンタクト孔１２ｃは配線層８ｂ上に設けられ、配
線層８ｂとその上層の配線層を接続するための導電部が
形成される。コンタクト孔１２ｄは制御電極８ａ上に設
けられ、制御電極８ａとその上層の配線層を接続するた
めの導電部が形成される。

【００２４】図２（ａ）は、ハードマスク膜上にマスク
パターン形成用のフォトレジストを形成した後の工程断
面図である。図２（ａ）を参照すると、基板２上には、
金属膜１６が堆積される。金属膜１６は、アルミニウム
（Ａｌ）、Ａｌ合金、タングステンおよび銅等の少なく
ともいずれかから成る導電膜を備える。金属膜１６と層
間絶縁膜１４との間には、ＴｉまたはＴｉ／ＴｉＮから
成るバリアメタル膜を備えることができる。また、導電
膜上には、導電膜に接して反射防止膜が更に形成される
ことができる。反射防止膜としては、ｐ−ＳｉＯＮ、Ｔ
ｉＮ、Ｔｉ／ＴｉＮ、Ｓｉ、Ｓｉ／ＴｉＮ、ｐ−ＳｉＯ
Ｎ／ＴｉＮ、ＳｉＣ、有機塗布膜等を有する単一層膜お
よび積層膜を利用することができる。バリアメタル膜、
導電膜および反射防止膜の各々は、例えば、スパッタリ
ング法叉はＣＶＤ法によって形成されることができる。
金属膜１６は、層間絶縁膜１４に形成されたコンタクト
孔１２ａ、１２ｂ、１２ｃ、１２ｄ（図示せず）内にも
形成されるので、Ｎ型半導体領域６ａ、６ｂ、制御電極
８ａ及び配線層８ｂと、上層に形成される金属膜とを電
気的に接続するための導電部１６ａ、１６ｂ、１６ｃ、
１６ｄも同時に形成される。

【００２５】金属膜１６の膜厚を例示すれば、製造され
る半導体装置の特性および信頼性を確保するためには、
１００ｎｍ以上１０００ｎｍ以下であることが好まし
い。一実施例を詳述すれば、Ｔｉ系のバリアメタル膜：５０ｎｍ以上１００ｎｍ以下Ａｌ膜からなる導電膜：１００ｎｍ以上１０００ｎｍ
以下反射防止膜：５０ｎｍ以上１００ｎｍ以下である。

【００２６】次いで、ハードマスクとなるハードマスク
膜１８を金属膜１６上に形成する。ハードマスク膜１８
の材料としては、シリコン系絶縁膜が利用できる。シリ
コン系絶縁膜を例示すれば、シリコン系無機膜として、
ＳｉＯ₂が含まれることができる。これら無機膜は、例
えば、ＣＶＤ法等を用いて堆積される。

【００２７】ハードマスク膜１８の膜厚は、金属膜１６
のエッチングを適切に行うために、１５０ｎｍ以上であ
り３００ｎｍ以下の厚さであることが好ましい。ハード
マスク膜１８（ハードマスク２２）の厚さが１５０ｎｍ
未満であると、上記の金属膜１６のエッチングの際にマ
スク材として機能が発揮されない。つまり、エッチング
の際の膜減りを考慮すると、マスク材としては薄すぎる
のである。一方、ハードマスク膜１８の厚さが３００ｎ
ｍを越えると、逆にエッチング中の帯電量の増加により
ゲート酸化膜の破壊および劣化が目立ち始める。このた
め、上記の膜の範囲が、発明者が実験と考察によって見
いだした好適な範囲である。発明者が実験データを詳細
に検討した結果、膜厚１８０ｎｍ以上２３０ｎｍ以下の
範囲がさらに好適であることが明らかになった。

【００２８】これらの層１６、１８が堆積された後に、
フォトリソグラフィ法を採用してハードマスクを形成す
る。図２（ｂ）は、ハードマスク２２を形成した後の工
程断面図を示している。ハードマスク２２の形成は、以
下の工程に従って進められる。まず、ハードマスク膜１
８上にフォトレジストを塗布し露光して、金属配線とし
て形成されるべき配線パターンを有するレジスト層２０
を形成する。このレジスト層２０をマスクとして、ハー
ドマスク膜１８をエッチングする。ハードマスク膜１８
をエッチングするための条件を例示すれば、以下のよう
なものである。ＣＨＦ₃の流量：１０ｓｃｃｍＣＦ₄の流量：２０ｓｃｃｍＡｒの流量：６０ｓｃｃｍＯ₂の流量：５ｓｃｃｍチャンバ内の圧力：６０ｍＴｏｒｒパワー：２００Ｗこのような条件を用いてハードマスク膜１８をエッチン
グし、ハードマスク２２を形成する。

【００２９】次いで、このように形成されたハードマス
ク２２をマスクにして金属膜をエッチングする。ハード
マスク２２を用いた金属膜１６のエッチングは、プラズ
マエッチング装置を使用して行うことができる。この詳
細については後述する。図３（ａ）は、ハードマスク２
２を用いて金属膜１６をエッチングして金属配線２４が
形成された後の工程断面図を示している。なお、図３
（ａ）は、以下に示される図３（ｂ）のＩＩ−ＩＩ断面
に対応する。このようにハードマスク２２を用いて金属
膜１６のエッチングを行うと、エッチングに際してゲー
ト酸化膜１０の破壊および劣化が低減される。図３
（ｂ）は、金属膜１６がエッチングされて金属配線２４
が形成された後の工程における平面図を示している。図
３（ｂ）を参照すると、制御電極８ａ及び配線層８ｂ
は、コンタクト孔１２ｄ内に形成された導電部１６ｄを
介して、エッチング中は金属層１６と導電経路を有し、
またエッチング後は金属配線２４と、導電経路を有す
る。このため、制御電極８ａ及び配線層８ｂは、金属配
線２４が形成された後においても、エッチングのプラズ
マにさらされているときは、エッチングマスクの帯電量
に応じて、基板２と異なる電位になる。これに関する詳
細は後述する。

【００３０】なお、ハードマスク２２は、シリコン系無
機膜であるので、金属配線２４を形成した後においても
取り除く必要がないことも有利な点である。

【００３１】金属配線２４を形成した後に、ハードマス
ク２２が残された状態で、パッシベーション膜２６を形
成する。図４は、パッシベーション膜２６を形成した後
の工程断面図である。パッシベーション膜２６は、例え
ば、ＣＶＤ法を用いて低濃度の燐（Ｐ）ドープのシリコ
ン酸化膜（ＰＳＧ）を堆積した後に、プラズマ窒化膜を
形成することによって達成される。

【００３２】以上の工程によって、発明の実施の形態で
説明した半導体装置の製造方法を適用した半導体装置が
完成した。この実施の形態では、単一の金属配線層２４
を有する半導体装置について説明したけれども、金属配
線層２４の上に追加される一層以上の金属配線層を更に
有する半導体装置に対しても適用できることは言うまで
もない。この場合に、金属層１６、ハードマスク膜１
８、フォトレジストマスク２０のそれぞれに対応する、
別個の金属層、別個のハードマスク膜、別個のフォトレ
ジストマスクをそれぞれ形成する。これらの形成方法
は、上記の方法と同じように行うことができるがこれに
限られるものではない。この後に、別個のフォトレジス
トマスクをマスクにして別個のハードマスク膜をエッチ
ングして、別個のハードマスクを形成する。そして、こ
の別個のハードマスクをマスクにして、別個の金属層を
エッチングして金属配線層を形成する。この場合におい
ても、ＭＯＳ型トランジスタのゲート酸化膜が、エッチ
ング中に破壊および劣化されることが低減される。

【００３３】上で説明した金属膜のエッチング工程にお
いて使用されたエッチング条件に関して説明する。エッ
チングは、Ｃｌ₂ガス、ＢＣｌ₃ガスの混合ガスをエッチ
ングガスの主成分として、ＣＨＦ₃を添加ガスに用いて
エッチングを行ったものである。

【００３４】エッチング条件を例示すれば、基板２をエ
ッチング装置のサセプタ上に載置し、固定した後、処理
チャンバ内の圧力を５〜３０ｍＴｏｒｒ程度、例えば１
２ｍＴｏｒｒに減圧する。一方、ガス流量バルブを制御
して、Ｃｌ₂ガスの流量を８０ｓｃｃｍ（全量に対して
約６０％）、ＢＣｌ₃ガスを４０ｓｃｃｍ（約１０
％）、ＣＨＦ₃ガスを１５ｓｃｃｍ以下の流量の条件で
それぞれ流し、これらを混合した後にチャンバ内に供給
して、エッチングを行うことが好適である。高周波電力
を印加すると、チャンバ内において高密度プラズマが発
生し、維持される。エッチングガスはプラズマによって
解離及び電離され、プラズマ中に存在する塩素（Ｃｌ）
の活性種及びイオンが主に金属膜１６のエッチングに寄
与する。この際、Ｃｌイオンが負電位のサセプタに向か
って進むので、垂直方向の異方性エッチングが可能とな
る。

【００３５】なお、Ｃｌ₂ガス及びＢＣｌ₃ガスは、従
来、一般に金属膜のエッチングガスとして用いられた場
合と同様の混合比で混合され使用される。金属膜１６の
材料として、Ａｌ、Ａｌ合金を例示して挙げているが、
エッチングのための上記Ｃｌ含有ガスでエッチング可能
な導電材料であれば、配線層として使用することができ
る。

【００３６】次いで、金属配線の形成に際して、ＭＯＳ
型トランジスタのゲート酸化膜（制御電極）の破壊が実
質的に防止されるメカニズムについて、図５（ａ）及び
図５（ｂ）を参照しながら説明する。図５（ａ）は、ハ
ードマスクを用いたエッチングの際の帯電電荷、および
その電荷によって金属膜中に誘起される電荷の両方を示
す模式図である。図５（ｂ）は、フォトレジストを用い
たエッチングの際の帯電電荷、およびその電荷によって
金属膜中に誘起される電荷の両方を示す模式図である。
発明者は、このメカニズムを以下のように考えている。

【００３７】まず、フォトレジストを使用して同一膜厚
の金属膜をエッチングする場合と比較して、ハードマス
クを採用するとマスク膜厚を薄くすることができる。例
えば、フォトレジストの厚さが１μｍ以上２μｍ以下で
あることが必要な場合でも、ハードマスクを採用する
と、既に説明したように、ハードマスクの膜厚が１５０
ｎｍ以上３００ｎｍ以下であれば良好に金属膜のエッチ
ングを行うことが可能となる。つまり、帯電の原因とな
るマスク材の体積が小さくなる。このため、エッチング
中にマスク材の帯電量が少なくなるので、金属膜の誘起
電荷量を少なくできる。また、ハードマスクの膜厚が１
８０ｎｍ以上２３０ｎｍ以下であれば、さらに好まし
い。

【００３８】マスク材は、エッチングの際に電荷が蓄積
されて負に帯電し、またエッチングのための金属膜に到
達するイオンは正電荷を有するので、エッチングされる
導体は相対的に正に帯電するようになる。このため、金
属膜の電位は基板と異なる電位になる。制御電極（図１
（ａ）の８ａ）および配線層（図１（ａ）の８ｂ）は、
金属膜と電気的な接続経路（例えば、図２（ｂ）の１６
ｃ、１６ｄ）を有するので、制御電極８ａおよび配線層
８ｂと、これらと対面する基板との間には電位差が生じ
る。薄いゲート絶縁膜を介して基板と絶縁されている制
御電極８ａは、その電位差が大きくなるとゲート絶縁膜
が絶縁破壊を起こす。しかしながら、本発明では、原因
となるマスク材の帯電量が少なくできるので、この絶縁
破壊にまで至らない。

【００３９】また、ハードマスクの帯電量が少なくなる
ことに加えて、ハードマスクを用いると、フォトレジス
トを用いる従来の場合に比較して、エッチング部分のア
スペクト比が小さく維持される。このため、フォトレジ
ストを用いていた場合には、帯電した負電荷によって生
じるシェーディングのために跳ね返されていたプラズマ
中の電子が、エッチング部分の深部にも到達可能にな
る。故に、エッチング中の金属膜に到達した電子は、正
に帯電した金属膜の帯電量を減少させることができる。
このため、エッチング中に生じる金属膜の帯電を低減す
るために役立つ。

【００４０】図５（ａ）および図５（ｂ）から明らかな
ように、本実施の形態において説明した方法によれば、
エッチングの際に膜中の電荷、およびその電荷によって
誘起される電荷の両方が低減される。マスク材の帯電
は、配線が密に形成される部分で顕著になると考えられ
る。しかしながら、本実施の形態で説明した方法によれ
ば、このような配線密集領域においても、マスク材の帯
電が、上記の２通りのメカニズムによって低減される。

【００４１】図６（ａ）は、フォトレジストを用いたエ
ッチングの際の帯電電荷、およびその電荷によって誘起
される電荷の両方に関してキャパシタを用いて表した概
念図である。図６（ｂ）は、ハードマスクを用いたエッ
チングの際の帯電電荷、およびその電荷によって誘起さ
れる電荷の両方についてキャパシタを用いて表した概念
図である。

【００４２】図６（ａ）を参照すると、フォトレジスト
の膜厚が厚いので、多くの帯電電荷が存在する。図６
（ｂ）を参照すると、ハードマスクの膜厚がより薄いの
で、より少ない帯電電荷が存在する。このため、ノード
ＡとノードＢとの電位差Ｖ1は、ノードＣとノードＤと
の電位差Ｖ2に比べて、その絶対値において大きくな
る。

【００４３】図６（ａ）及び図６（ｂ）において、キャ
パシタＣ1は、素子分離膜上のポリシリコン層（例え
ば、図１（ｂ）の８ｂ）と基板との間に形成される。キ
ャパシタＣ2は、ゲート酸化膜上のポリシリコン層（例
えば、図１（ｂ）の８ａ）と基板との間に形成される。
ゲート酸化膜の膜厚は、素子分離膜の膜厚に比べて薄い
ので、両キャパシタの単位面積当たりの容量値を比較す
るとＣ1＜Ｃ2である。

【００４４】図６（ａ）に示されたキャパシタＣ1、Ｃ2
の両端には、図６（ｂ）に示されたのキャパシタＣ1、
Ｃ2に比べて大きな電圧が加えられている。ゲート酸化
膜の膜厚は薄いので、製造プロセスに起因する欠陥も生
じやすいと考えられる。このため、ある程度大きな電圧
が加わると、その欠陥部分が絶縁破壊を起こすと考えら
れる。これが、制御電極（ゲート電極）の破壊として現
れると考えられる。

【００４５】図７は、ゲート酸化膜の劣化の評価方法の
一つである経時絶縁破壊(ＴＤＤＢ、Time Dependent Di
electric Breakdown)の結果を示すグラフである。

【００４６】この方法においては、まず、Ｃｌ₂が６０
ｓｃｃｍ、ＢＣｌ₃が９０ｓｃｃｍ、ＣＨＦ₃が１５ｓｃ
ｃｍの流量のガスを、１０ｍＴｏｒｒの圧力下でＡｌ膜
（金属膜）のエッチングが終了するまで流し、次に、Ｃ
ｌ₂が３０ｓｃｃｍ、ＢＣｌ₃が４５ｓｃｃｍ、ＣＨＦ₃
が１５ｓｃｃｍの流量のガスを７ｍＴｏｒｒの圧力下で
バリアメタル層のエッチングが終了した後、更に１０秒
間流す。なお、使用されたサンプルのゲート酸化膜の厚
さは４．５ｎｍ、ゲート面積は１０μｍ²である。ま
た、ハードマスク膜厚は、１５０ｎｍである。

【００４７】このような条件下で形成された制御電極に
５００ｍＡ／ｃｍ²の定電流ストレスを与え、破壊にい
たるまでの時間を測定した結果を図７に示している。図
７のグラフでは横軸に時間、縦軸に累積不良率として表
示している。「○」印はフォトレジストを使用したとき
（図７中のPR Process）のデータ、「●」印はハードマ
スクを使用したとき（図７中のHard Mask Process）の
データである。なお、「□」印（図７中のReference）
は対比参照のために、配線パターンのない単なる電極状
パターン（制御電極面積に対して１０万倍の面積のパタ
ーン）に接続された制御電極において測定されたデータ
であり、配線パターンでないためにシェーディングに起
因するダメージを含まない結果である。

【００４８】図７のグラフの結果から明らかなように、
フォトレジストを使用した結果に比べ、ハードマスクを
使用したときの累積不良率は改善され良好なものとな
り、シェーディングに起因するダメージを含まない結果
とほぼ同等なのものになることがわかる。

【００４９】以上、図面を参照しながら詳細に説明した
ように、本発明によれば、ＭＯＳ型半導体デバイスの制
御電極と電気的に接続される配線層のプラズマドライエ
ッチングを行う場合、特に配線間隔が密な部分で配線膜
の帯電が促進されることによって生じるゲート酸化膜の
絶縁破壊および劣化を低減することができる。

【００５０】

【発明の効果】以上述べたように、本発明に於いては、
制御電極との間に導線経路が存在する配線層を形成する
際に使用されるマスク材として、フォトレジストに代わ
ってハードマスクを採用した。ハードマスクを採用する
と、金属膜をエッチングする際に必要とされるマスク材
の初期膜厚を薄くすることができる。

【００５１】このため、マスク材の体積を減少させるこ
とができるので、エッチング中に電荷を捕獲する部分が
減る。故に、マスク材に帯電する電荷量が低減可能なの
で、制御電極と基板との間に加わる電圧を小さくするこ
とができる。

【００５２】したがって、制御電極を有する半導体デバ
イス上に金属配線を形成する場合において、ゲート酸化
膜の破壊および劣化が低減可能な半導体装置の製造方法
が提供される。

【図面の簡単な説明】

【図１】図１（ａ）は、本発明の半導体装置の製造方法
を適用して基板に製造される半導体装置の工程断面図で
あり、図１（ｂ）は、図１（ａ）に示された工程断面図
に対応する平面図である。

【図２】図２（ａ）は、ハードマスク膜上にマスクパタ
ーン形成用のフォトレジストを形成した後の工程断面図
である。図２（ｂ）は、ハードマスクを形成した後の工
程断面図を示している。

【図３】図３（ａ）は、ハードマスクを用いて金属膜を
エッチングして金属配線を形成した後の工程断面図を示
している。図３（ｂ）は、金属膜がエッチングされて金
属配線が形成された後の工程における平面図を示してい
る。

【図４】図４は、パッシベーション膜を形成した後の工
程断面図である。

【図５】図５（ａ）は、ハードマスクを用いたエッチン
グの際の帯電電荷、およびその電荷によって誘起される
電荷の両方を示す模式図である。図５（ｂ）は、フォト
レジストを用いたエッチングの際の帯電電荷、およびそ
の電荷によって誘起される電荷の両方を示す模式図であ
る。

【図６】図６（ａ）は、フォトレジストを用いたエッチ
ングの際の帯電電荷、およびその電荷によって誘起され
る電荷の両方についてキャパシタを用いて表した概念図
である。図６（ｂ）は、ハードマスクを用いたエッチン
グの際の帯電電荷、およびその電荷によって誘起される
電荷の両方についてキャパシタを用いて表した概念図で
ある。

【図７】図７は、ゲート酸化膜の劣化の評価方法の一つ
である経時絶縁破壊の結果を示すグラフである。

【符号の説明】

２…基板、４…素子分離膜、６…素子領域、８…ポリシ
リコン層、１０…ゲート酸化膜、１２ａ、１２ｂ、１２
ｃ、１２ｄ…コンタクト孔、１６…金属膜、１８…ハー
ドマスク膜、２０…フォトレジスト、２２…ハードマス
ク、２４…金属配線、２６…パッシベーション膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者民谷直幹東京都品川区北品川６丁目７番35号ソニー株式会社内 (72)発明者小暮里英東京都品川区北品川６丁目７番35号ソニー株式会社内 (72)発明者高岡裕二東京都品川区北品川６丁目７番35号ソニー株式会社内 (72)発明者朴世烈千葉県成田市新泉14−３野毛平工業団地内アプライドマテリアルズジャパン株式会社内 (72)発明者 ▲高▼倉靖千葉県成田市新泉14−３野毛平工業団地内アプライドマテリアルズジャパン株式会社内 (72)発明者山内英敬千葉県成田市新泉14−３野毛平工業団地内アプライドマテリアルズジャパン株式会社内Ｆターム(参考） 5F004 AA06 BB13 DA01 DA04 DA11 DA16 DA23 DA26 DB08 DB09 DB10 DB12 EA06 EA07 EA22 5F033 HH00 HH03 HH08 HH09 HH11 HH18 HH19 HH33 JJ01 JJ08 JJ09 JJ11 JJ18 JJ19 JJ33 KK01 KK04 MM05 MM08 MM13 NN07 PP06 PP15 QQ03 QQ04 QQ08 QQ09 QQ10 QQ12 QQ15 QQ28 QQ30 QQ37 RR04 RR06 RR08 RR11 RR14 SS15 TT02 WW02 XX00 XX31 5F040 DA00 DC01 EC07 EJ03 EK01 EL01 EL03 EL06 FB04 FC21

Claims

【特許請求の範囲】

【請求項１】基板上に形成された絶縁層上の制御電極
に導通を有するように接続された所定パターンの金属配
線を形成する半導体装置の製造方法であって、金属膜を形成する第１の工程と、膜厚が１５０ｎｍ乃至３００ｎｍであって、前記所定パ
ターンを有し、シリコン系無機絶縁膜からなるハードマ
スクを前記金属膜上に形成する第２の工程と、エッチングガスにより、前記ハードマスクを用いて前記
金属膜をエッチングし、前記所定パターンの金属配線を
形成する第３の工程と、を備え、前記第３の工程中に、前記金属膜に残留帯電する電荷の
量を低減せしめ、これにより前記電荷が前記制御電極へ
流入することによって生じる前記絶縁層の破壊および劣
化を防止するようにした半導体装置の製造方法。
【請求項２】前記ハードマスクの材料はシリコン酸化
物である、請求項１に記載の半導体装置の製造方法。
【請求項３】前記金属膜はＡｌ膜またはＡｌ合金膜で
ある、請求項１に記載の半導体装置の製造方法。
【請求項４】前記金属膜はタングステン膜または銅合
金膜である、請求項１に記載の半導体装置の製造方法。
【請求項５】前記ハードマスクの膜厚は１８０ｎｍ乃
至２３０ｎｍである、請求項１に記載の半導体装置の製
造方法。
【請求項６】前記エッチングガスはＣｌを含有する、
請求項１に記載の半導体装置の製造方法。
【請求項７】前記金属膜に接してバリアメタル膜が設
けられている、請求項１に記載の半導体装置の製造方
法。
【請求項８】前記ハードマスクを用いて前記バリアメ
タル膜をエッチングする工程を更に備える、請求項７に
記載の半導体装置の製造方法。
【請求項９】前記金属膜と前記ハードマスクとの間に
反射防止膜が設けられている、請求項１に記載の半導体
装置の製造方法。
【請求項１０】前記ハードマスクを用いて前記反射防
止膜をエッチングする工程を更に備える、請求項９に記
載の半導体装置の製造方法。