JP2000312008A

JP2000312008A - 炭化珪素静電誘導トランジスタおよびその製造方法

Info

Publication number: JP2000312008A
Application number: JP11120595A
Authority: JP
Inventors: Katsunori Ueno; 勝典上野
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1999-04-27
Filing date: 1999-04-27
Publication date: 2000-11-07

Abstract

(57)【要約】【課題】チャネル幅の微細な制御が可能となる、新規
な構造の炭化珪素静電誘導トランジスタ、ならびにその
製造方法を提供する。【解決手段】トレンチ構造を利用し、チャネル層１１
を第１のゲート領域１０と第２のゲート領域１２がサン
ドイッチ状に包むチャネル領域１４の構造を有し、第１
のゲート領域１０と第２のゲート領域１２に同一の電圧
を印加する手段を設けた炭化珪素静電誘導トランジス
タ、また、当該素子構造を、ドリフト層２のエピ層上に
第一のゲート層１０となるエピ層を形成してから、チャ
ネル領域をトレンチ状にエッチングし、その上に、チャ
ネル層１１となる第２のエピ層、さらに第２のゲート領
域１２をエピ層またはイオン注入によって形成する工程
を用いる製造方法とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、炭化珪素（以下、
ＳｉＣと略す）を半導体材料として用いた静電誘導トラ
ンジスタ（以下、ＳＩＴと略す）、並びにその製造方法
に関する。具体的には、電力用トランジスタに適する、
新規な素子構造を有する炭化珪素静電誘導トランジスタ
とその製造方法に関する。

【０００２】

【従来の技術】シリコンと比較して、ＳｉＣは、バンド
ギャップが広く、また最大絶縁電界が一桁も大きいこと
から、次世代の電力用半導体素子への応用が期待されて
いる材料である。これまでに、ＳｉＣは様々な電子デバ
イスヘ応用されつつあり、特に、高温、電力用素子への
適応が重要と考えられている。最近では、ＳｉＣを用い
て、電子素子の代表としてのＣＭＯＳ−ＩＣ、あるい
は、電力用素子としてショットキーダイオード、縦形Ｍ
ＯＳＦＥＴ、サイリスタなどの試作が実現している。こ
れらＳｉＣを用いた素子は、その特性から従来のシリコ
ンと比較して非常に特性が良好なことが確認されてい
る。

【０００３】これらの中でＳｉＣを用いた電力用素子の
一つであるＳＩＴ、およびその製造方法に関して、従来
の典型的なＳＩＴの構造を例にとり以下に説明する。図
７は従来の典型的なＳＩＴの断面構造を示しており、カ
ソード７（ソース７）、アノード９（ドレイン９）の間
の電流をゲート８のバイアスによって制御するものであ
る。ゲート８をカソード７（ソース７）に対して負のバ
イアスをすると、図７に示したように空乏層５が広が
り、カソード・アノード（ソース−ドレイン）間の電流
経路（チャネル幅）が狭くなり電流が制限されるしくみ
となっている。

【０００４】

【発明が解決しようとする課題】図７から容易に想像で
きるように、空乏層５を広げて電流経路６の領域を制御
するためにはゲート領域３の深さをかなり深く設定しな
ければならない。このためにゲート構造に特別な構造を
工夫したものも提案されている（例えば、Ｔ．Ｉｗａｓ
ａｋｉｅｔａ１．，ＭａｔｅｒｉａｌｓＳｃｉ
ｅｎｃｅＦｏｒｕｍＶｏｌｓ，２６４−２６８（１
９９８）ｐｐ．１０８５−１０８８）。また、ＳｉＣに
おいては、シリコン等と比較して、不純物拡散は格段に
遅く、ほとんど観測されず、また、イオン注入後の活性
化に際しても、非常に高温での処理が必要であることか
ら、イオン注入・不純物拡散により深いゲート領域を製
造することは工程的に大きな困難を伴うものでである。
また、ＳＩＴの一般的な性質であるが、チャネル領域６
の幅をできるだけ狭く作る必要があり、それに伴い、カ
ソード領域（ソース領域４）を微細加工しなければなら
ないことも製造上の課題となっていた。

【０００５】本発明は、上記の課題を解決するものであ
り、チャネル幅の微細な制御が可能となる、新規な構造
の炭化珪素静電誘導トランジスタ（以下、ＳｉＣ−ＳＩ
Ｔと略す）、ならびに、その製造方法を提供することを
目的とする。

【０００６】

【課題を解決するための手段】上記の課題を解決するた
め、本発明は、以下に述べる素子構造の炭化珪素静電誘
導トランジスタ、並びに、それを製造する方法を提供す
る。

【０００７】即ち、本発明の炭化珪素静電誘導トランジ
スタは、第一導電型ドリフト層２上にトレンチ構造によ
り分離された第二導電型第一のゲート領域１０と、該第
一のゲート領域１０上部に第一導電型チャネル層１１と
第二導電型第二のゲート領域１２が設けられ、前記第一
導電型ドリフト層２と第一導電型チャネル層１１は前記
トレンチ構造底部で接触し、トレンチ構造側壁部におい
て、第一導電型チャネル層１１は第二導電型第一のゲー
ト領域１０と第二導電型第二のゲート領域１２によりサ
ンドイッチ状に挟まれた構造を有し、前記チャネル層１
１を流れる電流を制限すべく該第一のゲート領域１０お
よび第二のゲート領域１２に電圧を印加する手段を設け
た構造をとる。

【０００８】また、本発明の製造方法は、ドリフト層２
となる第一導電型エピ層上に、第二導電型エピ層を積層
し、該第二導電型エピ層のチャネル領域とすべき部分を
トレンチ状にエッチング除去して、第一のゲート領域１
０となし、次いで、チャネル領域を含む表面にチャネル
層１１となる第２の第一導電型エピ層を積層し、前記第
２の第一導電型エピ層上に、更に第二導電型エピ層を積
層する、あるいは、前記第２の第一導電型エピ層上面に
イオン注入によって第二導電型層を形成して、該第二導
電型層を第二のゲート領域１２とする工程を含むもので
ある。

【０００９】（作用）上記した本発明の構造および製造
方法により、チャネル幅の微細な制御が可能であり、か
つピンチオフが容易なＳＩＴが得られ、容易に高歩留ま
りにて製造することが可能となる。

【００１０】本発明の炭化珪素静電誘導トランジスタで
は、図１にその一例を示すように、トレンチ構造を利用
し、チャネル領域を２つのゲート領域によってサンドイ
ッチ状包む構造を採り、図７に例示した従来のＳＩＴと
異なり、カソード（ソース）をチャネル領域の直上に設
ける必要がなく、それに伴い、カソード領域（ソース領
域１３）を広くすることができる。そのため、カソード
領域（ソース領域１３）とカソード電極（ソース電極２
４）における電極抵抗を小さくできる利点も生まれる。

【００１１】

【発明の実施の形態】以下で本発明について、具体例を
示しながら詳細に説明する。なお、良く知られているよ
うに、ＳｉＣの結晶形には多くの多形が存在するが、こ
こで説明する炭化珪素静電誘導トランジスタでは、主
に、６Ｈ−ＳｉＣおよび４Ｈ−ＳｉＣと呼ばれる結晶形
を対象としている。また、本発明のＳＩＴにおいては、
ｎ⁺基板を用い、チャネル層を低濃度のｎ型とする形態
が好ましい。即ち、第一導電型をｎ型、第二導電型をｐ
型に選択するのが好ましい。

【００１２】

【実施例】図１は、本発明のＳＩＴに関する第１の実施
例を示す。以下に、本発明ＳＩＴにおける構造上の特徴
とその動作について説明する。この素子構造の特徴は、
ＳＩＴのゲート領域において、チャネル領域が２種類の
ゲートによってサンドイッチ構造となっており、この構
造を容易に形成するため、トレンチ構造を採用し、その
トレンチ側壁端面を利用して、チャネル領域としている
点である。本例では、第１のゲート１０および第２のゲ
ート１２は共に高濃度のｐ型領域となっており、低濃度
のｎ型領域であるチャネル層１１をサンドイッチ状に挟
み込んでいる。第１のゲートおよび第２のゲートは、本
断面図に記載されていない場所において短絡されてい
る。その短絡する構造については、後で具体例を挙げて
述べる。

【００１３】チャネル層１１は、高濃度のｎ型領域であ
るカソード領域１３（ソース領域１３）で終端してカソ
ード電極（ソース電極）と接触している。一方、チャネ
ル層１１は、トレンチ底部にてドリフト層２となるｎ型
エピ層と接している。素子裏面の高濃度のｎ型領域上
に、アノード電極（ドレイン電極）が設けられている。
本例では、裏面の高濃度ｎ型領域には、ｎ⁺基板を利用
している。

【００１４】カソード（ソース）に対して、ゲート（第
１のゲート１０および第２のゲート１２）を負にバイア
スすると、チャネル領域内部の空乏層が広がりチャネル
領域の電流経路が狭まり、その結果カソード・アノード
電流（ソース・ドレイン電流）を制御することができ
る。この動作は、従来のＳＩＴと同様の動作原理であ
る。この構造では、図１に示されるとおり、チャネル幅
は、チャネル層１１のトレンチ側壁端面におけるエピ膜
の厚さによって制御される。このため、エピ膜の厚さは
サブミクロンレベルでの高精度な制御が可能であるため
チャネル幅を任意に作成できるという点、加えて、チャ
ネル長（ゲート長）の制御も容易になるという利点があ
る。なお、チャネル長（ゲート長）の制御に関する製造
工程上の工夫は、後で述べる本発明による第２の製造方
法において詳しく説明する。

【００１５】本発明の素子構造を採用することで、オン
抵抗を低くすることが可能となり、ＳＩＴ特有の困難さ
であったピンチオフ電圧が高くなってしまう点も大幅に
改善できる。加えて、製造歩留まりも高くすることが可
能となる。また、従来の素子構造のごとく、ゲート形成
のため深い拡散層を形成する必要が無いので、ＳｉＣで
も製造が容易である。

【００１６】次に、図１に素子構造の一例を示す本発明
のＳＩＴを製造する方法について、本発明の提供する３
種類の方法を説明する。

【００１７】図２は、その第１の製造方法を示したもの
である。

【００１８】先ず、工程図２（１）に示すとおり、従来
のデバイスと同様に、高濃度基板１にドリフト層のエピ
層２を形成する。ドリフト層２は設計耐圧によってドー
ピング濃度、厚さを決めるが、好ましくは、濃度範囲は
５ｘ１０¹⁴〜１ｘ１０¹⁶ｃｍ^-3、厚さ範囲は８〜５０μ
ｍ程度から選択する。例えば、耐圧１０００Ｖの条件で
は、ドリフト層２は濃度１ｘ１０¹⁶ｃｍ^-3，厚さ１０μ
ｍとなる。次に、ドリフト層２の上に、第１のゲートと
なるｐ型領域１０をエピ成長により形成する。このと
き、ｐ型不純物としてはアルミニウムやボロンが使用さ
れる。ｐ型領域１０のドーピング濃度は５ｘ１０¹⁷−５
ｘ１０¹⁹ｃｍ^-3程度であるが、デバイス特性としてはな
るべく高濃度を選択することが望ましい。ｐ型領域１０
の厚さは０．５〜５μｍ程度から選択するが、この厚さ
は素子構造上、チャネル長を規定する場合があるので、
チャネル長の設計に合わせて厚さを制御する。

【００１９】工程図２（２）は、チャネル領域を形成す
るため、マスク２０を用い選択エッチングによりトレン
チを掘ったところを表す。エッチングは、ＣＦ₄などを
用いたＲＩＥ（反応性化学エッチング）やプラズマエッ
チングなどで行われる。このとき、トレンチの深さは、
ｐ⁺エピ層１０を突き抜け、下層のドリフト層に達する
べく選択する。

【００２０】工程図２（３）は、マスク２０を除去した
後、エピ成長によりチャネルとなるｎ層１１、さらに第
２のゲートとなるｐ⁺層１２を成膜した状態を示す。こ
のエピ成長前に、前工程図２（２）のドライエッチング
で導入されたプラズマダメージ等を除去するために、熱
酸化などを行い、更に表面の浄化を行うことが望まし
い。チャネル層１１の濃度と厚さは、それぞれ１ｘ１０
¹⁵〜５ｘ１０¹⁷ｃｍ^-3，０．２〜３μｍ程度である。第
２のゲート領域に用いるｐ⁺層１２は、第１のゲート１
０と同じく高濃度であることが望ましく、濃度および厚
さは５ｘ１０¹⁷〜５ｘ１０¹⁹ｃｍ^-3，０．２〜２μｍ程
度が好適である。

【００２１】工程図２（４）は、高濃度カソード（ソー
ス）領域を形成するためにフォトマスク２１でマスク
し、開口部のｐ型領域をエッチングにより取り除いた
後、イオン注入により窒素やリンなどのｎ型不純物を高
濃度に注入する。これを１３００℃以上、好ましくは１
７００℃前後の範囲で熱処理を行い、注入したｎ型不純
物の活性化を行うなう。

【００２２】工程図２（５）に示す、トレンチ型のゲー
ト構造となる。この後、工程図２（５）に示すとおり、
第１のゲート領域１０、第２のゲート領域１２、カソー
ド領域（ソース領域１３）、アノード（ドレイン１）ヘ
それぞれ電極を形成してＳＩＴが完成する。この際、カ
ソード電極（ソース電極２４）、アノード電極（ドレイ
ン電極２６）、ゲート電極２５は、何れもその接触する
領域とオーミック形成することが必要であり、それぞれ
の領域で充分に高濃度であることが望ましい。同時に、
各導電型においてオーミック形成に適した金属を用い
る。例えば、ｎ型に対してはニッケル、ｐ型に対しては
チタンやアルミニウムなどがオーミック形成に適した金
属である。勿論、それぞれｎ型およびｐ型導電領域がと
もに充分高濃度であれば、同一の金属でオーミックを形
成することも可能である。これら電極のボンディングパ
ッド部の最終金属は、さらにその上にアルミニウムを用
いると、アルミニウム−ワイアボンディングが容易にな
る。あるいは、最終金属に金や白金を用いると金属の酸
化を防止することができる。

【００２３】図３は、本発明の提供する第２の製造方法
を示す。

【００２４】工程図３（３）までの段階は、第１の方法
において説明した、工程図２（１）〜（３）と同じであ
る。工程図３（４’）は、その後、ポリシリコンまたは
フォトレジスト膜などを基板表面に製膜した状態を示
す。トレンチ部は、ポリシリコン等により埋め込みがな
され、表面の平坦化がなされている。次いで、上層のポ
リシリコン等をエッチバックし、引き続き、表面の第２
のゲート層１２までをエッチングする。工程図３
（５’）に示すとおり、トレンチ部は、ポリシリコン等
により埋め込みがなされ、前述のエッチング後も、第２
のゲート層１２とポリシリコン等により埋め込みが残留
する。

【００２５】工程図３（６’）で示すように、表面に露
出したｎ型エピ膜１１に全面、高濃度ｎ型形成のための
イオン注入を行う。このイオン注入の際、トレンチ部に
は、ポリシリコン等により埋め込みがなされており、そ
れがマスクとなり、第２のゲート層１２には、イオン注
入がなされない。工程図３（７’）に示すとおり、トレ
ンチ部に埋め込まれたポリシリコンまたはフォトレジス
トを除去した後、熱処理を行いｎ型層を活性化する。活
性化熱処理などの条件は前述の通りである。カソード電
極（ソース電極２４）、アノード電極（ドレイン電極２
６）、ゲート電極２５を、先に工程図２（６）で述べた
方法に準じて形成し、工程図３（８’）に示す構造のＳ
ＩＴが得られる。この第２の製造方法においては、工程
図３（７’）に示すとおり、表面平坦化エッチングとそ
の後のイオン注入によって、チャネル領域末端が決定さ
れ、具体的には、チャネル長（ゲート長）は第一のゲー
ト領域１０のエピ膜厚さによって制御される。この第２
の製造方法を用いることで得られる、図３（８’）に断
面構造のＳＩＴは、本発明ＳｉＣ−ＳＩＴの第二の実施
例に当たり、チャネル長（ゲート長）が制御されている
ため、その特性が優れている。第２の製造方法を用いる
ことで、特性が優れたＳＩＴ、特には、特性の均一性に
優れたＳＩＴを高い歩留まりで製造することが可能とな
る。

【００２６】図４は、本発明の提供する第３の製造方法
を示す。

【００２７】先に説明した工程図２（１）〜（３）に準
じて、トレンチ部にｎ型エピ膜１１’をエピ成長し製膜
する。このｎ型エピ膜１１’の厚さを、目標とするチャ
ネル層１１の厚さよりも、厚く選択する。具体的には、
本発明ＳｉＣ−ＳＩＴ断面構造の一例を示す図１におい
て、チャネル層１１と第２のゲート領域１２の層厚を合
計した厚さまで、ｎ型エピ膜１１’を成長し、工程図４
（３’’）に示す構造とする。次いで、工程図４
（４’’）に示すように、ｎ型エピ膜１１’表面より、
アルミニウムやボロンのｐ型不純物をイオン注入する。
イオン注入されたアルミニウムやボロンのｐ型不純物
を、熱処理施し活性化する。ｐ型不純物に対する活性化
は、ｎ型不純物の活性化温度よりはいくぶん高く、１４
００〜１８００℃の範囲で熱処理を行う。

【００２８】活性化により、ｎ型エピ膜１１’表面に
は、高濃度のｐ型領域層が形成され、トレンチ部に工程
図４（５’’）に示す構造が得られる。これ以降、上で
述べた第１の製造方法において、工程図２（４）以降に
説明する工程従い、本発明のＳｉＣ−ＳＩＴを製造する
ことができる。あるいは、第２の製造方法において、工
程図３（４’）以降に説明する工程従い、本発明のＳｉ
Ｃ−ＳＩＴを製造することができる。

【００２９】本発明のＳｉＣ−ＳＩＴにおいては、チャ
ネル層１１のチャネル幅を制御するために、チャネル層
１１を挟むように設けられている、第一のゲート１０と
第二のゲート１２に同一の電圧を印加する手段を備え
る。係る電圧を印加する手段の具体例、例えば、第１の
ゲートおよび第２のゲートを短絡する手段の一例を図５
および図６を用いて説明する。図５に示す第１の例で
は、短絡する部分の第２のゲート層１２をエッチングに
より取り除き、露出するｎ型チャネル層の部分について
その伝導型を変換し、高濃度のｐ型領域：ゲート短絡領
域３２を形成する。このゲート短絡領域３２形成は、図
４に示す工程図４（３’’）〜（５’’）に説明した手
段と同様にイオン注入法を用いて行うのが最も簡単であ
る。第２のゲートおよびそのゲート短絡領域３２上にゲ
ート電極２５を一体で形成することで、第１のゲートお
よび第２のゲートを短絡することができる。図６に示す
第２の例では、短絡する箇所において、第２のゲートお
よびチャネル層をともにエッチングにより取り除く。そ
の上に、第１のゲートおよび第２のゲート双方に跨って
ゲート電極２５を形成することで、第１のゲートおよび
第２のゲートを短絡することが可能である。図６に示す
第２の例においては、ゲート電極２５は、ｎ型チャネル
層１１ともその端面において接触するものの、ｐ型層と
良好なオーミック形成をするゲート電極２５は、低濃度
のｎ型領域とはオーミック形成しない。従って、ゲート
電極２５は低濃度のｎ型領域に対して、ショットキー型
接合を形成するので、カソード電極（ソース電極２４）
からゲート電極２５へｎ型チャネル層１１を介したリー
ク電流量は、僅かな値に押さえられる。

【００３０】

【発明の効果】本発明のデバイス構造を用いたＳＩＴに
よれば、低いゲート電圧でピンチオフ可能となり、かつ
低いオン抵抗を達成できる。また、その製造に際して、
高い歩留まりを実現することが可能となる。

【図面の簡単な説明】

【図１】本発明の炭化珪素ＳＩＴ第１の実施例における
素子構造の断面図である。

【図２】（１）〜（６）は本発明炭化珪素ＳＩＴの第１
の製造方法を説明するための工程順の断面図である。

【図３】（３）、（４’）〜（８’）は本発明炭化珪素
ＳＩＴの第２の製造方法を説明するための工程順の断面
図である。

【図４】（３’’）〜（５’’）は本発明炭化珪素ＳＩ
Ｔの第３の製造方法を説明するための工程順の断面図で
ある。

【図５】本発明炭化珪素ＳＩＴにおける第１のゲートと
第２のゲートを短絡する構造の第１の例を示す断面図で
ある。

【図６】本発明炭化珪素ＳＩＴにおける第１のゲートと
第２のゲートを短絡する構造の第２の例を示す断面図で
ある。

【図７】従来の炭化珪素静電誘導形トランジスタの構造
を示す断面図である。

【符号の説明】

１ｎ⁺基板（ｎ⁺ドレイン）２ｎ型ドリフト層３ｐ⁺ゲート４ｎ⁺カソード（ｎ⁺ソース）５空乏層６チャネル領域７カソード（ソース）８ゲート９アノード（ドレイン）１０第一のゲート１１チャネル層１２第二のゲート１３ｎ⁺カソード（ｎ⁺ソース）１４チャネル領域２０エッチングマスク２１イオン注入マスク２２注入ｎ型不純物イオン２３注入ｎ型不純物２４カソード（ソース）電極金属２５ゲート電極金属２６アノード（ドレイン）電極金属２７エッチングマスク層２８注入ｐ型不純物イオン２９注入ｐ型不純物３０注入ｐ型不純物イオン３１注入ｐ型不純物３２ゲート短絡領域

Claims

【特許請求の範囲】

【請求項１】第一導電型ドリフト層上にトレンチ構造
により分離された第二導電型第一のゲート領域と、該第
一のゲート領域上部に第一導電型チャネル層と第二導電
型第二のゲート領域が設けられ、前記第一導電型ドリフ
ト層と第一導電型チャネル層は前記トレンチ構造底部で
接触し、該トレンチ構造側壁部において、前記第一導電
型チャネル層は前記第二導電型第一のゲート領域と前記
第二導電型第二のゲート領域によりサンドイッチ状に挟
まれた構造を有し、前記チャネル層を流れる電流を制限
すべく前記第一のゲート領域および前記第二のゲート領
域に電圧を印加する手段を設けたことを特徴とする炭化
珪素静電誘導トランジスタ。
【請求項２】請求項１に記載の炭化珪素静電誘導トラ
ンジスタにおいて、前記第一のゲート領域および前記第二のゲート領域が、
外部電極または同一導電型領域によって電気的に短絡さ
れていることを特徴とする炭化珪素静電誘導トランジス
タ。
【請求項３】請求項１に記載の炭化珪素静電誘導トラ
ンジスタの製造方法において、前記第一のゲート領域、前記第二のゲート領域および前
記チャネル層をエピタキシャル成長により形成すること
を特徴とする炭化珪素静電誘導トランジスタの製造方
法。
【請求項４】請求項１に記載の炭化珪素静電誘導トラ
ンジスタの製造方法において、前記第一導電型チャネル層をエピタキシャル成長した
後、該チャネル層にイオン注入により第二導電型層へ変
換することによって前記第二のゲート領域を形成するこ
とを特徴とする炭化珪素静電誘導トランジスタの製造方
法。
【請求項５】請求項３又は４に記載の炭化珪素静電誘
導トランジスタの製造方法において、前記第一のゲート領域、前記チャネル層、前記第二のゲ
ート領域を形成した後、トレンチ部分を炭化珪素と異な
る材料により埋め込む工程と、次いで、エッチングによって表面を平坦化し、その平坦
化工程に際して、炭化珪素と異なる材料の除去により露
出した第二のゲート領域部分を除去して、下層のチャネ
ル層を露出させる工程と、該露出したチャネル層領域に第一導電型イオン注入を行
い表面に前記第一導電型高濃度ドーピング層を形成する
工程とを具えることを特徴とする炭化珪素静電誘導トラ
ンジスタの製造方法。