JP2000286349A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【課題】 従来のＳＡ−ＳＴＩセル構造の形成方法にお
けるような導電層のエッチング残りによる短絡や、従来
のトレンチ素子分離領域の形成方法におけるようなトレ
ンチ端部の突起の発生を防止することができる半導体装
置およびその製造方法を提供する。 【解決手段】 チャネル領域を有するシリコン基板１
に、チャネル領域を分離するようにトレンチ９を形成
し、このトレンチ９を絶縁膜で埋め込んでトレンチ素子
分離絶縁膜２を形成する。チャネル領域上に、電荷蓄積
層としてのＯＮＯ膜５を介して、コントロールゲート３
をトレンチ９と直交して形成する。コントロールゲート
３の両側の部分のシリコン基板１に、イオン注入により
ソース領域およびドレイン領域としての拡散層４を形成
してメモリトランジスタを形成し、ＭＯＮＯＳ型半導体
不揮発性記憶装置を製造する。
けるような導電層のエッチング残りによる短絡や、従来
のトレンチ素子分離領域の形成方法におけるようなトレ
ンチ端部の突起の発生を防止することができる半導体装
置およびその製造方法を提供する。 【解決手段】 チャネル領域を有するシリコン基板１
に、チャネル領域を分離するようにトレンチ９を形成
し、このトレンチ９を絶縁膜で埋め込んでトレンチ素子
分離絶縁膜２を形成する。チャネル領域上に、電荷蓄積
層としてのＯＮＯ膜５を介して、コントロールゲート３
をトレンチ９と直交して形成する。コントロールゲート
３の両側の部分のシリコン基板１に、イオン注入により
ソース領域およびドレイン領域としての拡散層４を形成
してメモリトランジスタを形成し、ＭＯＮＯＳ型半導体
不揮発性記憶装置を製造する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、特に、ＭＩＳトランジスタのゲ
ート電極とチャネル領域との間に電荷蓄積層を有する半
導体不揮発性記憶装置に適用して好適なものである。
びその製造方法に関し、特に、ＭＩＳトランジスタのゲ
ート電極とチャネル領域との間に電荷蓄積層を有する半
導体不揮発性記憶装置に適用して好適なものである。
【０００２】
【従来の技術】電気的に書き換え可能な半導体不揮発性
記憶装置であるＥＥＰＲＯＭ（Electrically Erasable
and Programmable Read Only Memory)はＤＲＡＭ（Dyna
mic Random Access Memory）などの他の半導体記憶装置
と比較して１ビットあたりの記憶素子の面積を理論上最
も小さくすることができることから、大容量の半導体記
憶装置として期待され、特にフロッピーディスクなどの
磁気記憶装置の代替手段として検討が活発に行われてい
る。このＥＥＰＲＯＭとしては、これまでに、フローテ
ィングゲート型、ＭＮＯＳ（Metal-Nitride-Oxide-Semi
conductor)型あるいはＭＯＮＯＳ（Metal-Oxide-Nitrid
e-Oxide-Semiconductor)型、ＴＥＸＴＵＲＥＤＰＯＬＹ
型など、様々な特徴を有する構造のものが開発されてい
る。
記憶装置であるＥＥＰＲＯＭ（Electrically Erasable
and Programmable Read Only Memory)はＤＲＡＭ（Dyna
mic Random Access Memory）などの他の半導体記憶装置
と比較して１ビットあたりの記憶素子の面積を理論上最
も小さくすることができることから、大容量の半導体記
憶装置として期待され、特にフロッピーディスクなどの
磁気記憶装置の代替手段として検討が活発に行われてい
る。このＥＥＰＲＯＭとしては、これまでに、フローテ
ィングゲート型、ＭＮＯＳ（Metal-Nitride-Oxide-Semi
conductor)型あるいはＭＯＮＯＳ（Metal-Oxide-Nitrid
e-Oxide-Semiconductor)型、ＴＥＸＴＵＲＥＤＰＯＬＹ
型など、様々な特徴を有する構造のものが開発されてい
る。
【０００３】ＥＥＰＲＯＭの一つであるフローティング
ゲート型の半導体不揮発性記憶装置の一例の製造方法に
ついて説明する。まず、図１３に示すように、シリコン
基板１０１の表面に、例えばＬＯＣＯＳ（Local Oxidat
ion of Silicon）法により、酸化シリコンからなる素子
分離絶縁膜１０２を形成する。
ゲート型の半導体不揮発性記憶装置の一例の製造方法に
ついて説明する。まず、図１３に示すように、シリコン
基板１０１の表面に、例えばＬＯＣＯＳ（Local Oxidat
ion of Silicon）法により、酸化シリコンからなる素子
分離絶縁膜１０２を形成する。
【０００４】次に、図１４に示すように、イオン注入を
行うことにより、素子分離絶縁膜１０２で分離された活
性領域にウェル１０３を形成した後、トランジスタの閾
値電圧調整のためのイオン注入を行う。
行うことにより、素子分離絶縁膜１０２で分離された活
性領域にウェル１０３を形成した後、トランジスタの閾
値電圧調整のためのイオン注入を行う。
【０００５】次に、図１５に示すように、例えば熱酸化
法により、素子分離絶縁膜１０２で分離された活性領域
の表面に酸化シリコンからなるゲート絶縁膜（トンネル
絶縁膜）１０４を形成する。
法により、素子分離絶縁膜１０２で分離された活性領域
の表面に酸化シリコンからなるゲート絶縁膜（トンネル
絶縁膜）１０４を形成する。
【０００６】次に、図１６に示すように、例えばＣＶＤ
（Chemical Vapor Deposition)法により、フローティン
グゲート形成用の層として多結晶シリコン膜１０５を堆
積させる。次に、この多結晶シリコン膜１０５上に、フ
ォトリソグラフィー工程により、トランジスタのチャネ
ル幅方向の幅がフローティングゲートと同一の所定形状
のレジストパターン（図示せず）を形成した後、このレ
ジストパターンをマスクとして多結晶シリコン膜１０５
を例えば反応性イオンエッチング（ＲＩＥ）法によりエ
ッチングしてパターニングする。
（Chemical Vapor Deposition)法により、フローティン
グゲート形成用の層として多結晶シリコン膜１０５を堆
積させる。次に、この多結晶シリコン膜１０５上に、フ
ォトリソグラフィー工程により、トランジスタのチャネ
ル幅方向の幅がフローティングゲートと同一の所定形状
のレジストパターン（図示せず）を形成した後、このレ
ジストパターンをマスクとして多結晶シリコン膜１０５
を例えば反応性イオンエッチング（ＲＩＥ）法によりエ
ッチングしてパターニングする。
【０００７】次に、図１７に示すように、例えばＣＶＤ
法により、上述のようにしてパターニングされた多結晶
シリコン膜１０５を覆うように酸化膜−窒化膜−酸化膜
の積層絶縁膜であるＯＮＯ（Oxide-Nitride-Oxide)膜な
どを全面に形成し、中間絶縁膜（カップリング絶縁膜）
１０６を形成する。
法により、上述のようにしてパターニングされた多結晶
シリコン膜１０５を覆うように酸化膜−窒化膜−酸化膜
の積層絶縁膜であるＯＮＯ（Oxide-Nitride-Oxide)膜な
どを全面に形成し、中間絶縁膜（カップリング絶縁膜）
１０６を形成する。
【０００８】次に、例えばＣＶＤ法により、中間絶縁膜
１０６上にコントロールゲート形成用の層として多結晶
シリコン膜を堆積させた後、この多結晶シリコン膜にイ
オン注入などにより不純物をドープして低抵抗化する。
次に、この多結晶シリコン膜上に、フォトリソグラフィ
ー工程により、コントロールゲートに対応する所定形状
のレジストパターン（図示せず）を形成した後、このレ
ジストパターンをマスクとして多結晶シリコン膜を例え
ばＲＩＥ法によりエッチングしてパターニングすること
により、図１８に示すように、コントロールゲート１０
７を形成する。このとき、コントロールゲート１０７の
エッチング加工に引き続いてエッチングを行うことによ
り、中間絶縁膜１０６および多結晶シリコン膜１０５を
コントロールゲート１０７に対して自己整合的に加工
し、フローティングゲート１０８を形成する。次に、コ
ントロールゲート１０７をマスクとしてｎ型またはｐ型
の不純物をイオン注入することにより、ソース領域およ
びドレイン領域として用いられる拡散層１０９をコント
ロールゲート１０７に対して自己整合的に形成する。次
に、層間絶縁膜１１０の形成、層間絶縁膜１１０への拡
散層１０９に達するコンタクトホールの形成、拡散層１
０９に接続する電極１１１、１１２の形成などを行い、
図１８に示すようなメモリセル構造を有する半導体不揮
発性記憶装置を製造する。
１０６上にコントロールゲート形成用の層として多結晶
シリコン膜を堆積させた後、この多結晶シリコン膜にイ
オン注入などにより不純物をドープして低抵抗化する。
次に、この多結晶シリコン膜上に、フォトリソグラフィ
ー工程により、コントロールゲートに対応する所定形状
のレジストパターン（図示せず）を形成した後、このレ
ジストパターンをマスクとして多結晶シリコン膜を例え
ばＲＩＥ法によりエッチングしてパターニングすること
により、図１８に示すように、コントロールゲート１０
７を形成する。このとき、コントロールゲート１０７の
エッチング加工に引き続いてエッチングを行うことによ
り、中間絶縁膜１０６および多結晶シリコン膜１０５を
コントロールゲート１０７に対して自己整合的に加工
し、フローティングゲート１０８を形成する。次に、コ
ントロールゲート１０７をマスクとしてｎ型またはｐ型
の不純物をイオン注入することにより、ソース領域およ
びドレイン領域として用いられる拡散層１０９をコント
ロールゲート１０７に対して自己整合的に形成する。次
に、層間絶縁膜１１０の形成、層間絶縁膜１１０への拡
散層１０９に達するコンタクトホールの形成、拡散層１
０９に接続する電極１１１、１１２の形成などを行い、
図１８に示すようなメモリセル構造を有する半導体不揮
発性記憶装置を製造する。
【０００９】この図１８に示す半導体不揮発性記憶装置
において、メモリトランジスタは、コントロールゲート
１０７とシリコン基板１０１中のチャネル領域との間に
絶縁膜で囲まれたフローティングゲート１０８を有する
電界効果トランジスタ、すなわちＭＩＳトランジスタに
より構成されている。このメモリトランジスタにおい
て、フローティングゲート１０８はその中に電荷を保持
する機能を有し、ゲート絶縁膜１０４および中間絶縁膜
１０６は電荷をフローティングゲート１０８中に閉じ込
める機能を有する。このメモリトランジスタにおいて
は、コントロールゲート１０７、シリコン基板１０１あ
るいはソース領域およびドレイン領域としての拡散層１
０９などに適当な電圧を印加すると、ファウラー・ノル
ドハイム（Fowler-Nordheim)型トンネル電流が生じ、ゲ
ート絶縁膜１０４を通してシリコン基板１０１からフロ
ーティングゲート１０８へ電荷が注入され、あるいはフ
ローティングゲート１０８からシリコン基板１０１へ電
荷が放出される。
において、メモリトランジスタは、コントロールゲート
１０７とシリコン基板１０１中のチャネル領域との間に
絶縁膜で囲まれたフローティングゲート１０８を有する
電界効果トランジスタ、すなわちＭＩＳトランジスタに
より構成されている。このメモリトランジスタにおい
て、フローティングゲート１０８はその中に電荷を保持
する機能を有し、ゲート絶縁膜１０４および中間絶縁膜
１０６は電荷をフローティングゲート１０８中に閉じ込
める機能を有する。このメモリトランジスタにおいて
は、コントロールゲート１０７、シリコン基板１０１あ
るいはソース領域およびドレイン領域としての拡散層１
０９などに適当な電圧を印加すると、ファウラー・ノル
ドハイム（Fowler-Nordheim)型トンネル電流が生じ、ゲ
ート絶縁膜１０４を通してシリコン基板１０１からフロ
ーティングゲート１０８へ電荷が注入され、あるいはフ
ローティングゲート１０８からシリコン基板１０１へ電
荷が放出される。
【００１０】上述のようにフローティングゲート１０８
中に電荷が蓄積されると、この蓄積電荷による電界が発
生するため、トランジスタの閾値電圧が変化する。例え
ば、メモリトランジスタがｎチャネル型であるとする
と、フローティングゲート１０８中に電荷が蓄積される
ことで閾値電圧が正の方向にシフトする。データの読み
出し時には、所定値に設定された読み出し電圧をコント
ロールゲート１０７に印加するが、閾値電圧が正の方向
にシフトしていると、読み出し電圧を印加しても、トラ
ンジスタのソース領域およびドレイン領域間にチャネル
電流は流れない。一方、フローティングゲート１０８中
の電荷が排出されている場合には、上記の読み出し電圧
の印加により、トランジスタのソース領域およびドレイ
ン領域間にチャネル電流が流れる。このチャネル電流が
「流れる」あるいは「流れない」ことを「０」あるいは
「１」に対応させて、データを記憶することが可能とな
っている。
中に電荷が蓄積されると、この蓄積電荷による電界が発
生するため、トランジスタの閾値電圧が変化する。例え
ば、メモリトランジスタがｎチャネル型であるとする
と、フローティングゲート１０８中に電荷が蓄積される
ことで閾値電圧が正の方向にシフトする。データの読み
出し時には、所定値に設定された読み出し電圧をコント
ロールゲート１０７に印加するが、閾値電圧が正の方向
にシフトしていると、読み出し電圧を印加しても、トラ
ンジスタのソース領域およびドレイン領域間にチャネル
電流は流れない。一方、フローティングゲート１０８中
の電荷が排出されている場合には、上記の読み出し電圧
の印加により、トランジスタのソース領域およびドレイ
ン領域間にチャネル電流が流れる。このチャネル電流が
「流れる」あるいは「流れない」ことを「０」あるいは
「１」に対応させて、データを記憶することが可能とな
っている。
【００１１】上記の構造のメモリセルの集積化を行う
と、図１９の等価回路図に示すようなＮＯＲ型の回路構
成となる。図１９においては、四つのメモリトランジス
タＭＴ１１、ＭＴ１２、ＭＴ２１、ＭＴ２２が設けられ
ており、ワード線（コントロールゲート）ＷＬ１にメモ
リトランジスタＭＴ１１、ＭＴ２１が接続されており、
ワード線（コントロールゲート）ＷＬ２にメモリトラン
ジスタＭＴ１２、ＭＴ２２が接続されている。メモリト
ランジスタＭＴ１１、ＭＴ１２、ＭＴ２１、ＭＴ２２の
ソース領域およびドレイン領域はそれぞれビット線ＢＬ
１ａ、ＢＬ１ｂ、ＢＬ２ａ、ＢＬ２ｂに接続されてい
る。
と、図１９の等価回路図に示すようなＮＯＲ型の回路構
成となる。図１９においては、四つのメモリトランジス
タＭＴ１１、ＭＴ１２、ＭＴ２１、ＭＴ２２が設けられ
ており、ワード線（コントロールゲート）ＷＬ１にメモ
リトランジスタＭＴ１１、ＭＴ２１が接続されており、
ワード線（コントロールゲート）ＷＬ２にメモリトラン
ジスタＭＴ１２、ＭＴ２２が接続されている。メモリト
ランジスタＭＴ１１、ＭＴ１２、ＭＴ２１、ＭＴ２２の
ソース領域およびドレイン領域はそれぞれビット線ＢＬ
１ａ、ＢＬ１ｂ、ＢＬ２ａ、ＢＬ２ｂに接続されてい
る。
【００１２】この図１９に示すＮＯＲ型の半導体不揮発
性記憶装置において、例えばメモリトランジスタＭＴ１
１のデータを読み出す場合には、ワード線ＷＬ１に読み
出し電圧（トランジスタがｎチャネル型である場合には
正電圧）を印加し、ビット線ＢＬ１ａ、ＢＬ１ｂ間に流
れる電流を検知して「０」あるいは「１」のデータを判
定する。
性記憶装置において、例えばメモリトランジスタＭＴ１
１のデータを読み出す場合には、ワード線ＷＬ１に読み
出し電圧（トランジスタがｎチャネル型である場合には
正電圧）を印加し、ビット線ＢＬ１ａ、ＢＬ１ｂ間に流
れる電流を検知して「０」あるいは「１」のデータを判
定する。
【００１３】上記のＮＯＲ型の半導体不揮発性記憶装置
に対して、メモリトランジスタが複数個直列に接続され
て構成されているＮＡＮＤ型の半導体不揮発性記憶装置
の等価回路図を図２０に示す。図２０に示すように、コ
ントロールゲートＣＧ１〜ＣＧ８によりそれぞれ制御さ
れるメモリトランジスタＭＴ１〜ＭＴ８が直列に接続さ
れてメモリストリングが構成されている。このメモリス
トリングの両端には、選択ゲートＳＧ１、ＳＧ２により
それぞれ制御される、このメモリストリングを選択する
ための選択トランジスタＳＴ１、ＳＴ２が接続されてい
る。一方の選択トランジスタＳＴ１のドレイン領域はビ
ット線ＢＬに接続され、他方の選択トランジスタＳＴ２
のソース領域はソース線Ｓに接続されている。なお、図
２０においては、メモリトランジスタは８個接続されて
いるが、原理的にこの個数に限定はない。
に対して、メモリトランジスタが複数個直列に接続され
て構成されているＮＡＮＤ型の半導体不揮発性記憶装置
の等価回路図を図２０に示す。図２０に示すように、コ
ントロールゲートＣＧ１〜ＣＧ８によりそれぞれ制御さ
れるメモリトランジスタＭＴ１〜ＭＴ８が直列に接続さ
れてメモリストリングが構成されている。このメモリス
トリングの両端には、選択ゲートＳＧ１、ＳＧ２により
それぞれ制御される、このメモリストリングを選択する
ための選択トランジスタＳＴ１、ＳＴ２が接続されてい
る。一方の選択トランジスタＳＴ１のドレイン領域はビ
ット線ＢＬに接続され、他方の選択トランジスタＳＴ２
のソース領域はソース線Ｓに接続されている。なお、図
２０においては、メモリトランジスタは８個接続されて
いるが、原理的にこの個数に限定はない。
【００１４】通常、上記のＮＡＮＤ型の半導体不揮発性
記憶装置においては、データの消去はブロック単位で一
括して行われる。具体的には、消去しようとするブロッ
クの全てのワード線（コントロールゲート）に対して消
去に十分な電圧（以下、Ｖppという）を印加し、ソース
線Ｓに正電圧を印加することでブロック内の全てのメモ
リトランジスタのフローティングゲートに電荷を注入
し、メモリトランジスタをエンハンスメント型（ノーマ
リ・オフ型）にしてデータを消去する。
記憶装置においては、データの消去はブロック単位で一
括して行われる。具体的には、消去しようとするブロッ
クの全てのワード線（コントロールゲート）に対して消
去に十分な電圧（以下、Ｖppという）を印加し、ソース
線Ｓに正電圧を印加することでブロック内の全てのメモ
リトランジスタのフローティングゲートに電荷を注入
し、メモリトランジスタをエンハンスメント型（ノーマ
リ・オフ型）にしてデータを消去する。
【００１５】所望のセルのメモリトランジスタにデータ
を書き込む場合には、そのメモリトランジスタのワード
線を０Ｖに固定し、それ以外の全てのセルのメモリトラ
ンジスタのワード線にはトランジスタが導通するような
電圧（以下、Ｖccという）を印加する。次に、ビット線
ＢＬに書き込みたいデータ「０」あるいは「１」に対応
する電圧を印加して、書き込みを行う。例えば、書き込
みたいデータが「１」の場合には、ソース線Ｓに電圧Ｖ
ppを印加して、フローティングゲートから電荷を排出さ
せる。これにより、このメモリトランジスタはディプリ
ーション型（ノーマリ・オン型）となる。一方、書き込
みたいデータが「０」の場合には、ソース線Ｓに電圧Ｖ
pp／２を印加する。このときには、フローティングゲー
トから電荷が排出あるいはフローティングゲートへ電荷
が注入されないため、メモリトランジスタは消去された
時の状態であるエンハンスメント型（ノーマリ・オフ
型）を保持する。
を書き込む場合には、そのメモリトランジスタのワード
線を０Ｖに固定し、それ以外の全てのセルのメモリトラ
ンジスタのワード線にはトランジスタが導通するような
電圧（以下、Ｖccという）を印加する。次に、ビット線
ＢＬに書き込みたいデータ「０」あるいは「１」に対応
する電圧を印加して、書き込みを行う。例えば、書き込
みたいデータが「１」の場合には、ソース線Ｓに電圧Ｖ
ppを印加して、フローティングゲートから電荷を排出さ
せる。これにより、このメモリトランジスタはディプリ
ーション型（ノーマリ・オン型）となる。一方、書き込
みたいデータが「０」の場合には、ソース線Ｓに電圧Ｖ
pp／２を印加する。このときには、フローティングゲー
トから電荷が排出あるいはフローティングゲートへ電荷
が注入されないため、メモリトランジスタは消去された
時の状態であるエンハンスメント型（ノーマリ・オフ
型）を保持する。
【００１６】データを読み出す場合には、読み出すセル
のメモリトランジスタのワード線を０Ｖに固定し、それ
以外の全てのセルのメモリトランジスタのワード線には
電圧Ｖccを印加する。ソース線Ｓに正電圧を印加する
と、読み出すセル以外の全てのメモリトランジスタは導
通状態になっているため、読み出すセルのメモリトラン
ジスタがノーマリ・オン型あるいはノーマリ・オフ型の
どちらになっているかでビット線ＢＬに電流が「流れ
る」あるいは「流れない」が決まる。この電流が「流れ
る」あるいは「流れない」ことを「０」あるいは「１」
に対応させて、データを読み出すことができる。
のメモリトランジスタのワード線を０Ｖに固定し、それ
以外の全てのセルのメモリトランジスタのワード線には
電圧Ｖccを印加する。ソース線Ｓに正電圧を印加する
と、読み出すセル以外の全てのメモリトランジスタは導
通状態になっているため、読み出すセルのメモリトラン
ジスタがノーマリ・オン型あるいはノーマリ・オフ型の
どちらになっているかでビット線ＢＬに電流が「流れ
る」あるいは「流れない」が決まる。この電流が「流れ
る」あるいは「流れない」ことを「０」あるいは「１」
に対応させて、データを読み出すことができる。
【００１７】上述のフローティングゲート型の半導体不
揮発性記憶装置は、従来、素子分離にＬＯＣＯＳ法を用
いているが、素子の微細化が進むにつれて、バーズビー
クの問題などから、素子分離にトレンチを用いることが
検討され始めている。
揮発性記憶装置は、従来、素子分離にＬＯＣＯＳ法を用
いているが、素子の微細化が進むにつれて、バーズビー
クの問題などから、素子分離にトレンチを用いることが
検討され始めている。
【００１８】しかしながら、従来のトレンチ素子分離領
域の形成方法においては、その形成プロセスの問題か
ら、トレンチ上部と活性領域およびチャネル領域との界
面に、突起が副産物として形成されるため、この突起部
分の電界集中により、書き込み／消去特性がばらつく原
因となっている。
域の形成方法においては、その形成プロセスの問題か
ら、トレンチ上部と活性領域およびチャネル領域との界
面に、突起が副産物として形成されるため、この突起部
分の電界集中により、書き込み／消去特性がばらつく原
因となっている。
【００１９】上述の従来のフローティングゲート型半導
体不揮発性記憶装置において、フローティングゲートと
素子分離領域との合わせを自己整合的に行いながら、か
つトレンチ上面端部に突起が形成されない構造（以下、
ＳＡ−ＳＴＩ（Self-alignedShallow Trench Isolatio
n)セル構造という）およびその形成方法が、特開平８−
１７９４８号公報に開示されている。
体不揮発性記憶装置において、フローティングゲートと
素子分離領域との合わせを自己整合的に行いながら、か
つトレンチ上面端部に突起が形成されない構造（以下、
ＳＡ−ＳＴＩ（Self-alignedShallow Trench Isolatio
n)セル構造という）およびその形成方法が、特開平８−
１７９４８号公報に開示されている。
【００２０】このＳＡ−ＳＴＩセル構造を有するフロー
ティングゲート型のＮＡＮＤ型半導体不揮発性記憶装置
について説明する。図２１はその平面図である。図２１
に示すように、シリコン基板２０１に形成されたトレン
チ素子分離絶縁膜２０２で分離されて活性領域が形成さ
れている。この活性領域と、ワード線となるコントロー
ルゲート２０３とが交差する領域において、コントロー
ルゲート２０３とシリコン基板２０１のチャネル領域と
の間に電荷蓄積層として例えば絶縁膜で囲まれたフロー
ティングゲート２０４が形成されている。また、コント
ロールゲート２０３の両側の部分におけるシリコン基板
２０１中には、ソース領域およびドレイン領域として用
いられる拡散層２０５が形成されている。コントロール
ゲート２０３の上層にはビット線（図示せず）がコント
ロールゲート２０３と直交する方向に形成されており、
ビットコンタクト（図示せず）において拡散層２０５に
接続されている。
ティングゲート型のＮＡＮＤ型半導体不揮発性記憶装置
について説明する。図２１はその平面図である。図２１
に示すように、シリコン基板２０１に形成されたトレン
チ素子分離絶縁膜２０２で分離されて活性領域が形成さ
れている。この活性領域と、ワード線となるコントロー
ルゲート２０３とが交差する領域において、コントロー
ルゲート２０３とシリコン基板２０１のチャネル領域と
の間に電荷蓄積層として例えば絶縁膜で囲まれたフロー
ティングゲート２０４が形成されている。また、コント
ロールゲート２０３の両側の部分におけるシリコン基板
２０１中には、ソース領域およびドレイン領域として用
いられる拡散層２０５が形成されている。コントロール
ゲート２０３の上層にはビット線（図示せず）がコント
ロールゲート２０３と直交する方向に形成されており、
ビットコンタクト（図示せず）において拡散層２０５に
接続されている。
【００２１】図２１のＡ−Ａ´線およびＢ−Ｂ´線に沿
っての断面図をそれぞれ図２２および図２３に示す。図
２２および図２３に示すように、トレンチ素子分離絶縁
膜２０２により分離されたシリコン基板２０１の活性領
域上に、例えば薄膜の酸化シリコンからなるゲート絶縁
膜（トンネル絶縁膜）２０６が形成されており、その上
層に例えば多結晶シリコンからなるフローティングゲー
ト２０４が形成されており、さらにその上層に例えばＯ
ＮＯ膜からなる中間絶縁膜２０７が形成されている。中
間絶縁膜２０７の上に、例えば不純物がドープされた多
結晶シリコンからなるコントロールゲート２０３が形成
されている。コントロールゲート２０３の上層に例えば
酸化シリコンからなる層間絶縁膜２０８が形成されてお
り、その上層に例えばアルミニウムからなるビット線
（図示せず）が形成されている。
っての断面図をそれぞれ図２２および図２３に示す。図
２２および図２３に示すように、トレンチ素子分離絶縁
膜２０２により分離されたシリコン基板２０１の活性領
域上に、例えば薄膜の酸化シリコンからなるゲート絶縁
膜（トンネル絶縁膜）２０６が形成されており、その上
層に例えば多結晶シリコンからなるフローティングゲー
ト２０４が形成されており、さらにその上層に例えばＯ
ＮＯ膜からなる中間絶縁膜２０７が形成されている。中
間絶縁膜２０７の上に、例えば不純物がドープされた多
結晶シリコンからなるコントロールゲート２０３が形成
されている。コントロールゲート２０３の上層に例えば
酸化シリコンからなる層間絶縁膜２０８が形成されてお
り、その上層に例えばアルミニウムからなるビット線
（図示せず）が形成されている。
【００２２】この図２１、図２２および図２３に示す構
造の半導体不揮発性記憶装置において、メモリトランジ
スタは、コントロールゲート２０３とシリコン基板２０
１中のチャネル領域との間に絶縁膜で囲まれたフローテ
ィングゲート２０４を有する電界効果トランジスタ、す
なわちＭＩＳトランジスタにより構成されている。各メ
モリトランジスタはＮＡＮＤ型に接続され、ＮＡＮＤ型
ストリングが構成されている。
造の半導体不揮発性記憶装置において、メモリトランジ
スタは、コントロールゲート２０３とシリコン基板２０
１中のチャネル領域との間に絶縁膜で囲まれたフローテ
ィングゲート２０４を有する電界効果トランジスタ、す
なわちＭＩＳトランジスタにより構成されている。各メ
モリトランジスタはＮＡＮＤ型に接続され、ＮＡＮＤ型
ストリングが構成されている。
【００２３】上記のＳＡ−ＳＴＩセル構造を有するフロ
ーティングゲート型の半導体不揮発性記憶装置において
も、フローティングゲート２０４中に電荷が蓄積される
と、蓄積電荷による電界によりトランジスタの閾値電圧
が変化し、この変化によりデータを記憶することが可能
となっている。また、理論的には最小のセル面積を４Ｆ
２（ここで、Ｆはminimum feature size）とすることが
できるので、セル面積を縮小し、大容量化、およびチッ
プコスト、ビットコストの低減を図ることが可能であ
る。
ーティングゲート型の半導体不揮発性記憶装置において
も、フローティングゲート２０４中に電荷が蓄積される
と、蓄積電荷による電界によりトランジスタの閾値電圧
が変化し、この変化によりデータを記憶することが可能
となっている。また、理論的には最小のセル面積を４Ｆ
２（ここで、Ｆはminimum feature size）とすることが
できるので、セル面積を縮小し、大容量化、およびチッ
プコスト、ビットコストの低減を図ることが可能であ
る。
【００２４】上記のＳＡ−ＳＴＩセル構造を有するフロ
ーティングゲート型の半導体不揮発性記憶装置の製造方
法について説明する。まず、図２２のＡ−Ａ´線におけ
る断面に相当する断面図により説明する。図２４に示す
ように、シリコン基板２０１上に周辺素子領域とメモリ
セル領域との分離をするための図示省略したＬＯＣＯＳ
素子分離絶縁膜を形成し、さらにトランジスタの閾値電
圧の調整あるいは図示省略したウェルなどの形成のため
のイオン注入を行った後、例えば熱酸化法により７〜８
ｎｍ程度の膜厚の酸化シリコンからなるゲート絶縁膜２
０６を形成し、その上層に例えばＣＶＤ法により多結晶
シリコン膜２０９を３００〜４００ｎｍの膜厚で堆積さ
せ、フローティングゲート形成用の層を形成する。
ーティングゲート型の半導体不揮発性記憶装置の製造方
法について説明する。まず、図２２のＡ−Ａ´線におけ
る断面に相当する断面図により説明する。図２４に示す
ように、シリコン基板２０１上に周辺素子領域とメモリ
セル領域との分離をするための図示省略したＬＯＣＯＳ
素子分離絶縁膜を形成し、さらにトランジスタの閾値電
圧の調整あるいは図示省略したウェルなどの形成のため
のイオン注入を行った後、例えば熱酸化法により７〜８
ｎｍ程度の膜厚の酸化シリコンからなるゲート絶縁膜２
０６を形成し、その上層に例えばＣＶＤ法により多結晶
シリコン膜２０９を３００〜４００ｎｍの膜厚で堆積さ
せ、フローティングゲート形成用の層を形成する。
【００２５】次に、図２５に示すように、フローティン
グゲート形成用の多結晶シリコン膜２０９上に、フォト
リソグラフィー工程により、トランジスタのチャネル幅
方向の幅がフローティングゲートと同一の所定形状のレ
ジストパターン２１０を形成した後、このレジストパタ
ーン２１０をマスクとして多結晶シリコン膜２０７を例
えばＲＩＥ法によりエッチングしてパターニングする。
グゲート形成用の多結晶シリコン膜２０９上に、フォト
リソグラフィー工程により、トランジスタのチャネル幅
方向の幅がフローティングゲートと同一の所定形状のレ
ジストパターン２１０を形成した後、このレジストパタ
ーン２１０をマスクとして多結晶シリコン膜２０７を例
えばＲＩＥ法によりエッチングしてパターニングする。
【００２６】次に、図２６に示すように、レジストパタ
ーン２１０をマスクとしてＲＩＥ法によるエッチングを
引き続いて行い、シリコン基板２０１の活性領域と自己
整合的にトレンチ２１１を形成する。
ーン２１０をマスクとしてＲＩＥ法によるエッチングを
引き続いて行い、シリコン基板２０１の活性領域と自己
整合的にトレンチ２１１を形成する。
【００２７】次に、レジストパターン２１０を除去した
後、図２７に示すように、例えばＣＶＤ法あるいはバイ
アス印加型電子サイクロトロン共鳴（ＥＣＲ）プラズマ
ＣＶＤ法により全面に酸化シリコンからなる絶縁膜２１
２を７００〜１０００ｎｍの膜厚に堆積させることによ
りトレンチ２１１を埋め込む。
後、図２７に示すように、例えばＣＶＤ法あるいはバイ
アス印加型電子サイクロトロン共鳴（ＥＣＲ）プラズマ
ＣＶＤ法により全面に酸化シリコンからなる絶縁膜２１
２を７００〜１０００ｎｍの膜厚に堆積させることによ
りトレンチ２１１を埋め込む。
【００２８】次に、図２８に示すように、例えばＲＩＥ
法などにより絶縁膜２１２をエッチングして、トレンチ
２１１に埋め込まれたトレンチ素子分離絶縁膜２０２を
シリコン基板２０１の活性領域と自己整合的に形成す
る。
法などにより絶縁膜２１２をエッチングして、トレンチ
２１１に埋め込まれたトレンチ素子分離絶縁膜２０２を
シリコン基板２０１の活性領域と自己整合的に形成す
る。
【００２９】次に、図２９に示すように、例えばＣＶＤ
法あるいは熱酸化法によりＯＮＯ膜などを全面に形成し
て中間絶縁膜２０７を形成する。
法あるいは熱酸化法によりＯＮＯ膜などを全面に形成し
て中間絶縁膜２０７を形成する。
【００３０】次に、図３０（平面図）、図３１（図３０
のＡ−Ａ´線に沿っての断面図）および図３２（図３０
のＢ−Ｂ´線に沿っての断面図）に示すように、中間絶
縁膜２０７上に例えばＣＶＤ法により多結晶シリコン膜
２１３を３００〜４００ｎｍの膜厚に堆積させ、コント
ロールゲート形成用の層を形成する。以下、図３０のＢ
−Ｂ´線における断面に相当する断面図を用いて説明す
る。
のＡ−Ａ´線に沿っての断面図）および図３２（図３０
のＢ−Ｂ´線に沿っての断面図）に示すように、中間絶
縁膜２０７上に例えばＣＶＤ法により多結晶シリコン膜
２１３を３００〜４００ｎｍの膜厚に堆積させ、コント
ロールゲート形成用の層を形成する。以下、図３０のＢ
−Ｂ´線における断面に相当する断面図を用いて説明す
る。
【００３１】図３３に示すように、多結晶シリコン膜２
１３上に、フォトリソグラフィー工程により、コントロ
ールゲートに対応する形状のレジストパターン２１４を
形成する。
１３上に、フォトリソグラフィー工程により、コントロ
ールゲートに対応する形状のレジストパターン２１４を
形成する。
【００３２】次に、図３４に示すように、レジストパタ
ーン２１４をマスクとしてＲＩＥ法などのエッチングを
行うことにより、不純物がドープされた多結晶シリコン
からなるコントロールゲート２０３、中間絶縁膜２０７
および多結晶シリコンからなるフローティングゲート２
０４を自己整合的に形成する。このとき、図２１に示す
ように、フローティングゲート２０４はコントロールゲ
ート２０３とシリコン基板２０１の活性領域との交差す
る領域のみに残され、個々のメモリセル毎に分離された
形状となる。
ーン２１４をマスクとしてＲＩＥ法などのエッチングを
行うことにより、不純物がドープされた多結晶シリコン
からなるコントロールゲート２０３、中間絶縁膜２０７
および多結晶シリコンからなるフローティングゲート２
０４を自己整合的に形成する。このとき、図２１に示す
ように、フローティングゲート２０４はコントロールゲ
ート２０３とシリコン基板２０１の活性領域との交差す
る領域のみに残され、個々のメモリセル毎に分離された
形状となる。
【００３３】次に、図３５に示すように、コントロール
ゲート２０３をマスクとしてｎ型またはｐ型の不純物を
例えば５×１０13／ｃｍ2 のドーズ量でイオン注入する
ことにより、コントロールゲート２０３の両側の部分の
シリコン基板２０１中にソース領域およびドレイン領域
としての拡散層２０５を自己整合的に形成する。
ゲート２０３をマスクとしてｎ型またはｐ型の不純物を
例えば５×１０13／ｃｍ2 のドーズ量でイオン注入する
ことにより、コントロールゲート２０３の両側の部分の
シリコン基板２０１中にソース領域およびドレイン領域
としての拡散層２０５を自己整合的に形成する。
【００３４】次に、レジストパターン２１４を除去した
後、図２３に示すように、例えばＣＶＤ法によりリンシ
リケートガラス（ＰＳＧ）やＢＰＳＧ（ホウ素リンシリ
ケートガラス）などの酸化シリコンを堆積させて層間絶
縁膜２０８を形成する。このようにして、図２１、図２
２および図２３に示す半導体不揮発性記憶装置を製造す
る。図示は省略するが、この後、例えば、層間絶縁膜２
０８への拡散層２０５に達するビットコンタクトの開
口、ビット線などの上層配線の形成、さらには周辺回路
の形成などを行うことにより、所望の半導体不揮発性記
憶装置を得る。
後、図２３に示すように、例えばＣＶＤ法によりリンシ
リケートガラス（ＰＳＧ）やＢＰＳＧ（ホウ素リンシリ
ケートガラス）などの酸化シリコンを堆積させて層間絶
縁膜２０８を形成する。このようにして、図２１、図２
２および図２３に示す半導体不揮発性記憶装置を製造す
る。図示は省略するが、この後、例えば、層間絶縁膜２
０８への拡散層２０５に達するビットコンタクトの開
口、ビット線などの上層配線の形成、さらには周辺回路
の形成などを行うことにより、所望の半導体不揮発性記
憶装置を得る。
【００３５】
【発明が解決しようとする課題】ところで、上述の従来
のＳＡ−ＳＴＩセル構造の半導体不揮発性記憶装置の製
造においては、パターニングされた多結晶シリコン膜２
０９の両側にトレンチ素子分離絶縁膜２０２を形成する
ため（図２８）、その後のコントロールゲート２０３お
よびフローティングゲート２０４を形成する工程（図３
４）において、図３６に示すように、トレンチ素子分離
絶縁膜２０２に囲まれた、チャネル領域とゲート絶縁膜
２０６を介して対向しない部位の多結晶シリコン膜２０
９を除去する必要が生じる。
のＳＡ−ＳＴＩセル構造の半導体不揮発性記憶装置の製
造においては、パターニングされた多結晶シリコン膜２
０９の両側にトレンチ素子分離絶縁膜２０２を形成する
ため（図２８）、その後のコントロールゲート２０３お
よびフローティングゲート２０４を形成する工程（図３
４）において、図３６に示すように、トレンチ素子分離
絶縁膜２０２に囲まれた、チャネル領域とゲート絶縁膜
２０６を介して対向しない部位の多結晶シリコン膜２０
９を除去する必要が生じる。
【００３６】しかしながら、実際には、このようにトレ
ンチ素子分離絶縁膜２０２で囲まれた構造の中の多結晶
シリコン膜２０９のみを除去することは非常に困難なこ
とであり、エッチング残りを生じやすい。特に、このよ
うな構造でエッチング残りが生じやすい部位は、図３７
に示すように、トレンチ側壁に沿った部分であると考え
られるが、このような多結晶シリコン膜２０９のエッチ
ング残りが生じた場合には、隣り合ったフローティング
ゲート２０４同士が短絡した状態となり、不良となる。
ンチ素子分離絶縁膜２０２で囲まれた構造の中の多結晶
シリコン膜２０９のみを除去することは非常に困難なこ
とであり、エッチング残りを生じやすい。特に、このよ
うな構造でエッチング残りが生じやすい部位は、図３７
に示すように、トレンチ側壁に沿った部分であると考え
られるが、このような多結晶シリコン膜２０９のエッチ
ング残りが生じた場合には、隣り合ったフローティング
ゲート２０４同士が短絡した状態となり、不良となる。
【００３７】特に、素子のスケーリングが進み、トレン
チ側壁に囲まれた開口部が縮小されていった場合には、
エッチング装置におけるマイクロローディング効果やエ
ッチングされた分子の排気の効率の問題などから、さら
なる困難が予想される。
チ側壁に囲まれた開口部が縮小されていった場合には、
エッチング装置におけるマイクロローディング効果やエ
ッチングされた分子の排気の効率の問題などから、さら
なる困難が予想される。
【００３８】したがって、この発明の目的は、従来のＳ
Ａ−ＳＴＩセル構造の形成方法におけるような導電層の
エッチング残りによる短絡や、従来のトレンチ素子分離
領域の形成方法におけるようなトレンチ端部の突起の発
生を防止することができる半導体装置およびその製造方
法を提供することにある。
Ａ−ＳＴＩセル構造の形成方法におけるような導電層の
エッチング残りによる短絡や、従来のトレンチ素子分離
領域の形成方法におけるようなトレンチ端部の突起の発
生を防止することができる半導体装置およびその製造方
法を提供することにある。
【００３９】
【課題を解決するための手段】上記課題を解決するため
に、この発明の第１の発明による半導体装置は、チャネ
ル領域を有する半導体基板と、チャネル領域を分離する
ように半導体基板に設けられた溝に埋め込まれた素子分
離用の第１の絶縁膜と、チャネル領域上に第２の絶縁膜
を介して溝と交差するように設けられたコントロールゲ
ートと、コントロールゲートの両側の部分における半導
体基板に設けられたソース領域およびドレイン領域とを
有し、コントロールゲート、ソース領域およびドレイン
領域によりメモリトランジスタが構成されていることを
特徴とする。
に、この発明の第１の発明による半導体装置は、チャネ
ル領域を有する半導体基板と、チャネル領域を分離する
ように半導体基板に設けられた溝に埋め込まれた素子分
離用の第１の絶縁膜と、チャネル領域上に第２の絶縁膜
を介して溝と交差するように設けられたコントロールゲ
ートと、コントロールゲートの両側の部分における半導
体基板に設けられたソース領域およびドレイン領域とを
有し、コントロールゲート、ソース領域およびドレイン
領域によりメモリトランジスタが構成されていることを
特徴とする。
【００４０】この発明の第２の発明は、チャネル領域を
有する半導体基板と、チャネル領域を分離するように半
導体基板に設けられた第１の溝に埋め込まれた素子分離
用の第１の絶縁膜と、チャネル領域上に第２の絶縁膜を
介して第１の溝と交差するように設けられたコントロー
ルゲートと、コントロールゲートの両側の部分における
半導体基板に設けられたソース領域およびドレイン領域
とを有し、コントロールゲート、ソース領域およびドレ
イン領域によりメモリトランジスタが構成されている半
導体装置の製造方法であって、チャネル領域を分離する
ように半導体基板に第１の溝を形成する工程と、第１の
溝を埋め込むように半導体基板上に第１の絶縁膜を形成
する工程と、第１の絶縁膜をパターニングすることによ
り第１の溝と交差する方向に延在する第２の溝を形成し
てチャネル領域を露出させる工程と、少なくとも第２の
溝の内部のチャネル領域上に第２の絶縁膜を形成する工
程と、半導体基板上に第２の溝を埋め込むように導電材
料を堆積させる工程と、導電材料を少なくとも第１の絶
縁膜が露出するまでエッチバックすることにより第２の
溝の内部にコントロールゲートを形成する工程と、第１
の絶縁膜をほぼ半導体基板の表面近傍までエッチバック
する工程と、コントロールゲートの両側の部分における
半導体基板に不純物を導入することによりソース領域お
よびドレイン領域を形成する工程とを有することを特徴
とする。
有する半導体基板と、チャネル領域を分離するように半
導体基板に設けられた第１の溝に埋め込まれた素子分離
用の第１の絶縁膜と、チャネル領域上に第２の絶縁膜を
介して第１の溝と交差するように設けられたコントロー
ルゲートと、コントロールゲートの両側の部分における
半導体基板に設けられたソース領域およびドレイン領域
とを有し、コントロールゲート、ソース領域およびドレ
イン領域によりメモリトランジスタが構成されている半
導体装置の製造方法であって、チャネル領域を分離する
ように半導体基板に第１の溝を形成する工程と、第１の
溝を埋め込むように半導体基板上に第１の絶縁膜を形成
する工程と、第１の絶縁膜をパターニングすることによ
り第１の溝と交差する方向に延在する第２の溝を形成し
てチャネル領域を露出させる工程と、少なくとも第２の
溝の内部のチャネル領域上に第２の絶縁膜を形成する工
程と、半導体基板上に第２の溝を埋め込むように導電材
料を堆積させる工程と、導電材料を少なくとも第１の絶
縁膜が露出するまでエッチバックすることにより第２の
溝の内部にコントロールゲートを形成する工程と、第１
の絶縁膜をほぼ半導体基板の表面近傍までエッチバック
する工程と、コントロールゲートの両側の部分における
半導体基板に不純物を導入することによりソース領域お
よびドレイン領域を形成する工程とを有することを特徴
とする。
【００４１】この発明において、第２の絶縁膜は電荷蓄
積機能を有する。この第２の絶縁膜は、典型的には多層
絶縁膜からなり、具体的には、例えば、酸化膜と窒化膜
と酸化膜との積層膜（ＯＮＯ）膜や、酸化膜と窒化膜と
の積層膜（ＮＯ）膜である。電荷蓄積層としてこの多層
絶縁膜を用いる場合、この多層絶縁膜中の電荷トラップ
に電荷が保持される。
積機能を有する。この第２の絶縁膜は、典型的には多層
絶縁膜からなり、具体的には、例えば、酸化膜と窒化膜
と酸化膜との積層膜（ＯＮＯ）膜や、酸化膜と窒化膜と
の積層膜（ＮＯ）膜である。電荷蓄積層としてこの多層
絶縁膜を用いる場合、この多層絶縁膜中の電荷トラップ
に電荷が保持される。
【００４２】この発明において、典型的には、半導体基
板に設けられた溝あるいは第１の溝とコントロールゲー
トとは、互いに直交する方向に延在して形成される。
板に設けられた溝あるいは第１の溝とコントロールゲー
トとは、互いに直交する方向に延在して形成される。
【００４３】この発明において、好適には、メモリトラ
ンジスタが複数個直列に接続されてＮＡＮＤ型メモリス
トリングが構成される。このＮＡＮＤ型回路構成は、半
導体不揮発性記憶装置の高集積化、素子の微細化に有利
である。
ンジスタが複数個直列に接続されてＮＡＮＤ型メモリス
トリングが構成される。このＮＡＮＤ型回路構成は、半
導体不揮発性記憶装置の高集積化、素子の微細化に有利
である。
【００４４】この発明において、チャネル領域上の第２
の絶縁膜は、半導体基板に設けられた溝あるいは第１の
溝およびコントロールゲートと自己整合的に形成され
る。
の絶縁膜は、半導体基板に設けられた溝あるいは第１の
溝およびコントロールゲートと自己整合的に形成され
る。
【００４５】この発明において、半導体装置は、半導体
不揮発性記憶装置のほか、一部に半導体不揮発性記憶部
を含む各種の半導体装置であってよい。
不揮発性記憶装置のほか、一部に半導体不揮発性記憶部
を含む各種の半導体装置であってよい。
【００４６】この発明による半導体不揮発性記憶装置に
おいては、メモリトランジスタは、コントロールゲート
と半導体基板中のチャネル領域との間に電荷蓄積層とし
て第２の絶縁膜を有する。このメモリトランジスタにお
いて、コントロールゲート、半導体基板あるいはソース
領域およびドレイン領域などに適当な電圧を印加する
と、ファウラー・ノルドハイム型トンネル電流が生じ、
電荷蓄積層としての第２の絶縁膜に電荷が注入される。
このようにして第２の絶縁膜に電荷が蓄積されると、こ
の蓄積電荷による電界が発生するため、トランジスタの
閾値電圧が変化する。この変化によりデータの記憶が可
能となる。
おいては、メモリトランジスタは、コントロールゲート
と半導体基板中のチャネル領域との間に電荷蓄積層とし
て第２の絶縁膜を有する。このメモリトランジスタにお
いて、コントロールゲート、半導体基板あるいはソース
領域およびドレイン領域などに適当な電圧を印加する
と、ファウラー・ノルドハイム型トンネル電流が生じ、
電荷蓄積層としての第２の絶縁膜に電荷が注入される。
このようにして第２の絶縁膜に電荷が蓄積されると、こ
の蓄積電荷による電界が発生するため、トランジスタの
閾値電圧が変化する。この変化によりデータの記憶が可
能となる。
【００４７】上述のように構成されたこの発明によれ
ば、従来のＳＡ−ＳＴＩセル構造の形成方法におけるよ
うに、トレンチ素子分離絶縁膜に囲まれた、チャネル領
域とゲート絶縁膜を介して対向しない部位の導電層を除
去する工程がなくなるので、導電層のエッチング残りの
問題が発生しない。また、従来のトレンチ素子分離領域
の形成方法におけるようなトレンチ端部の突起の発生も
ない。
ば、従来のＳＡ−ＳＴＩセル構造の形成方法におけるよ
うに、トレンチ素子分離絶縁膜に囲まれた、チャネル領
域とゲート絶縁膜を介して対向しない部位の導電層を除
去する工程がなくなるので、導電層のエッチング残りの
問題が発生しない。また、従来のトレンチ素子分離領域
の形成方法におけるようなトレンチ端部の突起の発生も
ない。
【００４８】
【発明の実施の形態】以下、この発明の一実施形態につ
いて図面を参照しながら説明する。なお、実施形態の全
図において、同一または対応する部分には同一の符号を
付す。
いて図面を参照しながら説明する。なお、実施形態の全
図において、同一または対応する部分には同一の符号を
付す。
【００４９】この一実施形態による半導体不揮発性記憶
装置は、ＳＡ−ＳＴＩセル構造を有するＭＯＮＯＳ型半
導体不揮発性記憶装置である。図１はその平面図であ
る。
装置は、ＳＡ−ＳＴＩセル構造を有するＭＯＮＯＳ型半
導体不揮発性記憶装置である。図１はその平面図であ
る。
【００５０】図１に示すように、この一実施形態による
半導体不揮発性記憶装置においては、シリコン基板１に
形成された例えばＳｉＯ2 膜からなるトレンチ素子分離
絶縁膜２で分離されて活性領域が形成されている。この
活性領域と、ワード線となるコントロールゲート３とが
交差する領域において、コントロールゲート３とシリコ
ン基板１のチャネル領域との間に、電荷蓄積層としてＯ
ＮＯ膜が形成されている。また、コントロールゲート３
の両側の部分におけるシリコン基板１中には、ソース領
域およびドレイン領域として用いられる拡散層４が形成
されている。コントロールゲート３の上層にはビット線
（図示せず）がコントロールゲート３と直交する方向に
形成されており、ビットコンタクト（図示せず）におい
て拡散層４に接続されている。なお、電荷蓄積層として
のＯＮＯ膜は、ソース領域およびドレイン領域として用
いられる拡散層４およびトレンチ素子分離絶縁膜２の表
面全体に存在しても問題はなく、電荷蓄積層として機能
するのは、コントロールゲート３とチャネル領域とが交
差する部位のみである。
半導体不揮発性記憶装置においては、シリコン基板１に
形成された例えばＳｉＯ2 膜からなるトレンチ素子分離
絶縁膜２で分離されて活性領域が形成されている。この
活性領域と、ワード線となるコントロールゲート３とが
交差する領域において、コントロールゲート３とシリコ
ン基板１のチャネル領域との間に、電荷蓄積層としてＯ
ＮＯ膜が形成されている。また、コントロールゲート３
の両側の部分におけるシリコン基板１中には、ソース領
域およびドレイン領域として用いられる拡散層４が形成
されている。コントロールゲート３の上層にはビット線
（図示せず）がコントロールゲート３と直交する方向に
形成されており、ビットコンタクト（図示せず）におい
て拡散層４に接続されている。なお、電荷蓄積層として
のＯＮＯ膜は、ソース領域およびドレイン領域として用
いられる拡散層４およびトレンチ素子分離絶縁膜２の表
面全体に存在しても問題はなく、電荷蓄積層として機能
するのは、コントロールゲート３とチャネル領域とが交
差する部位のみである。
【００５１】図１の平面図のＡ−Ａ´線に沿っての断面
図を図２に、Ｂ−Ｂ´線に沿っての断面図を図３に示
す。図２および図３に示すように、トレンチ素子分離絶
縁膜２により分離されたシリコン基板１の活性領域上に
ＯＮＯ膜５が電荷蓄積層として形成されており、このＯ
ＮＯ膜５上に、例えば不純物がドープされた多結晶シリ
コンからなるコントロールゲート３が形成されている。
コントロールゲート３上に例えば酸化シリコンからなる
層間絶縁膜６が形成されており、その上に例えばアルミ
ニウムからなる図示省略したビット線が形成されてい
る。
図を図２に、Ｂ−Ｂ´線に沿っての断面図を図３に示
す。図２および図３に示すように、トレンチ素子分離絶
縁膜２により分離されたシリコン基板１の活性領域上に
ＯＮＯ膜５が電荷蓄積層として形成されており、このＯ
ＮＯ膜５上に、例えば不純物がドープされた多結晶シリ
コンからなるコントロールゲート３が形成されている。
コントロールゲート３上に例えば酸化シリコンからなる
層間絶縁膜６が形成されており、その上に例えばアルミ
ニウムからなる図示省略したビット線が形成されてい
る。
【００５２】この図１、図２および図３に示す構造の半
導体不揮発性記憶装置において、メモリトランジスタ
は、コントロールゲート３とシリコン基板１中のチャネ
ル領域との間に電荷蓄積層としてＯＮＯ膜５を有する電
界効果トランジスタ、すなわちＭＩＳトランジスタによ
り構成されている。各メモリトランジスタはＮＡＮＤ型
に接続され、ＮＡＮＤ型ストリングが構成されている。
導体不揮発性記憶装置において、メモリトランジスタ
は、コントロールゲート３とシリコン基板１中のチャネ
ル領域との間に電荷蓄積層としてＯＮＯ膜５を有する電
界効果トランジスタ、すなわちＭＩＳトランジスタによ
り構成されている。各メモリトランジスタはＮＡＮＤ型
に接続され、ＮＡＮＤ型ストリングが構成されている。
【００５３】このＭＯＮＯＳ型の半導体不揮発性記憶装
置において、ＯＮＯ膜５は膜中に電荷を保持する機能を
有する。コントロールゲート３とシリコン基板１あるい
はソース領域およびドレイン領域としての拡散層４など
に適当な電圧を印加すると、ファウラー・ノルドハイム
型トンネル電流が生じ、シリコン基板１からＯＮＯ膜５
へ電荷が注入され、このようにしてＯＮＯ膜５中に電荷
が蓄積されると、この蓄積電荷による電界が発生するた
め、トランジスタの閾値電圧が変化する。この変化によ
りデータの記憶が可能となる。例えば、ＯＮＯ膜５中に
電子を蓄積することでデータの書き込みを行うことがで
き、また、ＯＮＯ膜５中に正孔を蓄積することでデータ
の消去を行うことができる。
置において、ＯＮＯ膜５は膜中に電荷を保持する機能を
有する。コントロールゲート３とシリコン基板１あるい
はソース領域およびドレイン領域としての拡散層４など
に適当な電圧を印加すると、ファウラー・ノルドハイム
型トンネル電流が生じ、シリコン基板１からＯＮＯ膜５
へ電荷が注入され、このようにしてＯＮＯ膜５中に電荷
が蓄積されると、この蓄積電荷による電界が発生するた
め、トランジスタの閾値電圧が変化する。この変化によ
りデータの記憶が可能となる。例えば、ＯＮＯ膜５中に
電子を蓄積することでデータの書き込みを行うことがで
き、また、ＯＮＯ膜５中に正孔を蓄積することでデータ
の消去を行うことができる。
【００５４】この一実施形態によるＭＯＮＯＳ型不揮発
性半導体記憶装置は、例えば図２０の等価回路図に示す
ようなＮＡＮＤ型の回路構成とすることができる。ここ
で、図２０における選択トランジスタＳＴ１、ＳＴ２
は、ソースコンタクトやビットコンタクトとメモリトラ
ンジスタのＮＡＮＤ列との間に形成する。
性半導体記憶装置は、例えば図２０の等価回路図に示す
ようなＮＡＮＤ型の回路構成とすることができる。ここ
で、図２０における選択トランジスタＳＴ１、ＳＴ２
は、ソースコンタクトやビットコンタクトとメモリトラ
ンジスタのＮＡＮＤ列との間に形成する。
【００５５】次に、上述のように構成されたこの一実施
形態による半導体不揮発性記憶装置の製造方法について
説明する。まず、図１のＡ−Ａ´線における断面に相当
する断面図により説明する。図４に示すように、シリコ
ン基板１上に周辺素子領域とメモリセル領域との分離を
するための図示省略したＬＯＣＯＳ素子分離絶縁膜を形
成し、さらにトランジスタの閾値電圧調整あるいは図示
省略したウェルなどの形成のためのイオン注入を行った
後、例えば熱酸化法によりシリコン基板１の表面に例え
ば１０〜３０ｎｍ程度の膜厚の酸化シリコンからなるバ
ッファ層７を形成する。
形態による半導体不揮発性記憶装置の製造方法について
説明する。まず、図１のＡ−Ａ´線における断面に相当
する断面図により説明する。図４に示すように、シリコ
ン基板１上に周辺素子領域とメモリセル領域との分離を
するための図示省略したＬＯＣＯＳ素子分離絶縁膜を形
成し、さらにトランジスタの閾値電圧調整あるいは図示
省略したウェルなどの形成のためのイオン注入を行った
後、例えば熱酸化法によりシリコン基板１の表面に例え
ば１０〜３０ｎｍ程度の膜厚の酸化シリコンからなるバ
ッファ層７を形成する。
【００５６】次に、図５に示すように、バッファ層７上
に、フォトリソグラフィー工程により、ＳＴＩによる素
子分離領域に対応した形状のレジストパターン８を形成
し、このレジストパターン８をマスクとしてバッファ層
７およびシリコン基板１を例えばＲＩＥ法などによりエ
ッチングすることによりトレンチ９を形成する。
に、フォトリソグラフィー工程により、ＳＴＩによる素
子分離領域に対応した形状のレジストパターン８を形成
し、このレジストパターン８をマスクとしてバッファ層
７およびシリコン基板１を例えばＲＩＥ法などによりエ
ッチングすることによりトレンチ９を形成する。
【００５７】次に、図６に示すように、レジストパター
ン８を除去し、続いてバッファ層７をウエットエッチン
グなどで除去した後、例えばＣＶＤ法あるいはバイアス
ＥＣＲプラズマＣＶＤ法により全面に酸化シリコンから
なる絶縁膜１０を例えば７００〜１０００ｎｍの膜厚で
堆積させてトレンチ９を埋め込む。このとき、熱酸化法
などによりトレンチ９の表面およびシリコン基板１の表
面に５〜２０ｎｍ程度の膜厚の酸化シリコン膜を形成し
た後にこの絶縁膜１０の堆積を行ってもよい。
ン８を除去し、続いてバッファ層７をウエットエッチン
グなどで除去した後、例えばＣＶＤ法あるいはバイアス
ＥＣＲプラズマＣＶＤ法により全面に酸化シリコンから
なる絶縁膜１０を例えば７００〜１０００ｎｍの膜厚で
堆積させてトレンチ９を埋め込む。このとき、熱酸化法
などによりトレンチ９の表面およびシリコン基板１の表
面に５〜２０ｎｍ程度の膜厚の酸化シリコン膜を形成し
た後にこの絶縁膜１０の堆積を行ってもよい。
【００５８】次に、図６に示す工程の続きを、図１のＢ
−Ｂ´線における断面に相当する断面図により説明す
る。すなわち、図７に示すように、絶縁膜１０上に、フ
ォトリソグラフィー工程により、コントロールゲート形
成領域に対応する部分が開口した形状のレジストパター
ン１１を形成し、このレジストパターン１１をマスクと
して例えばＲＩＥ法などにより絶縁膜１０をエッチング
することにより、トレンチ９と直交した溝１２を形成す
る。なお、溝１２の深さはシリコン基板１の表面までの
深さである。
−Ｂ´線における断面に相当する断面図により説明す
る。すなわち、図７に示すように、絶縁膜１０上に、フ
ォトリソグラフィー工程により、コントロールゲート形
成領域に対応する部分が開口した形状のレジストパター
ン１１を形成し、このレジストパターン１１をマスクと
して例えばＲＩＥ法などにより絶縁膜１０をエッチング
することにより、トレンチ９と直交した溝１２を形成す
る。なお、溝１２の深さはシリコン基板１の表面までの
深さである。
【００５９】次に、レジストパターン１１を除去した
後、図８に示すように、例えばＣＶＤ法あるいは熱酸化
法により、電荷蓄積層としてのＯＮＯ膜５を全面に形成
する。このＯＮＯ膜５の厚さについては特に制限はない
が、例えば酸化膜換算で８〜２０ｎｍ程度である。
後、図８に示すように、例えばＣＶＤ法あるいは熱酸化
法により、電荷蓄積層としてのＯＮＯ膜５を全面に形成
する。このＯＮＯ膜５の厚さについては特に制限はない
が、例えば酸化膜換算で８〜２０ｎｍ程度である。
【００６０】次に、図９に示すように、ＯＮＯ膜５上
に、例えばＣＶＤ法により多結晶シリコン膜１３を１０
０〜２００ｎｍの膜厚で堆積させた後、この多結晶シリ
コン膜１３に不純物をドープして低抵抗化し、コントロ
ールゲート形成用の層を形成する。
に、例えばＣＶＤ法により多結晶シリコン膜１３を１０
０〜２００ｎｍの膜厚で堆積させた後、この多結晶シリ
コン膜１３に不純物をドープして低抵抗化し、コントロ
ールゲート形成用の層を形成する。
【００６１】次に、図１０に示すように、ＲＩＥ法など
のエッチング法を用いて少なくともＯＮＯ膜５が露出す
るまでエッチバックを行うことにより、溝１２の内部に
埋め込まれた状態でコントロールゲート３を形成する。
のエッチング法を用いて少なくともＯＮＯ膜５が露出す
るまでエッチバックを行うことにより、溝１２の内部に
埋め込まれた状態でコントロールゲート３を形成する。
【００６２】次に、図１１に示すように、シリコン基板
１の全面に堆積させたＯＮＯ膜５および絶縁膜１０を、
例えばＲＩＥ法などを用いてエッチバックする。このエ
ッチバックは、シリコン基板１の表面まで行ってもよい
し、絶縁膜１０が例えば数ｎｍ〜数十ｎｍ程度の膜厚残
る程度まで行ってもよい。このようにして、シリコン基
板１に形成されたトレンチ９に埋め込まれたトレンチ素
子分離絶縁膜２が形成される。このトレンチ素子分離絶
縁膜２の形成においては、従来のトレンチ素子分離にお
けるようなトレンチ端部の突起の形成を防止することが
できる。
１の全面に堆積させたＯＮＯ膜５および絶縁膜１０を、
例えばＲＩＥ法などを用いてエッチバックする。このエ
ッチバックは、シリコン基板１の表面まで行ってもよい
し、絶縁膜１０が例えば数ｎｍ〜数十ｎｍ程度の膜厚残
る程度まで行ってもよい。このようにして、シリコン基
板１に形成されたトレンチ９に埋め込まれたトレンチ素
子分離絶縁膜２が形成される。このトレンチ素子分離絶
縁膜２の形成においては、従来のトレンチ素子分離にお
けるようなトレンチ端部の突起の形成を防止することが
できる。
【００６３】次に、図１２に示すように、コントロール
ゲート３をマスクとしてｎ型またはｐ型の不純物をシリ
コン基板１中にイオン注入することにより、コントロー
ルゲート３の両側の部分のシリコン基板１中にソース領
域およびドレイン領域としての拡散層５を自己整合的に
形成する。例えば、メモリトランジスタとしてｎチャネ
ルＭＯＳトランジスタを用いる場合には、リンのような
ｎ型不純物を５×１０13／ｃｍ2 のドーズ量でイオン注
入する。
ゲート３をマスクとしてｎ型またはｐ型の不純物をシリ
コン基板１中にイオン注入することにより、コントロー
ルゲート３の両側の部分のシリコン基板１中にソース領
域およびドレイン領域としての拡散層５を自己整合的に
形成する。例えば、メモリトランジスタとしてｎチャネ
ルＭＯＳトランジスタを用いる場合には、リンのような
ｎ型不純物を５×１０13／ｃｍ2 のドーズ量でイオン注
入する。
【００６４】次に、例えばＣＶＤ法によりＰＳＧやＢＰ
ＳＧなどの酸化シリコンを全面に堆積させて層間絶縁膜
６を形成する。このようにして、図１、図２および図３
に示す半導体不揮発性記憶装置を製造する。図示は省略
するが、この後、例えば、層間絶縁膜６への拡散層５に
達するビットコンタクトの開口、ビット線などの上層配
線の形成、さらには周辺回路の形成などを行うことによ
り、所望の半導体不揮発性記憶装置を得る。
ＳＧなどの酸化シリコンを全面に堆積させて層間絶縁膜
６を形成する。このようにして、図１、図２および図３
に示す半導体不揮発性記憶装置を製造する。図示は省略
するが、この後、例えば、層間絶縁膜６への拡散層５に
達するビットコンタクトの開口、ビット線などの上層配
線の形成、さらには周辺回路の形成などを行うことによ
り、所望の半導体不揮発性記憶装置を得る。
【００６５】以上のように、この一実施形態によれば、
上述の従来のＳＡ−ＳＴＩセル構造の形成方法における
ように、トレンチ側壁部の導電層のエッチングをする工
程がないので、このトレンチ側壁部の導電層のエッチン
グ残りの問題がなく、したがってこのエッチング残りに
よる不良の問題がなくなる。また、従来のトレンチ素子
分離におけるようなトレンチ端部の突起の形成を防止す
ることができる。また、この一実施形態によるＭＯＮＯ
Ｓ型半導体不揮発性記憶装置は構造が極めて簡単であ
り、製造工程も極めて簡単である。しかも、電源電圧は
例えば７〜８Ｖ程度と低くすることができ、寿命もフロ
ーティングゲート型半導体不揮発性記憶装置よりも２〜
３桁程度長い。さらに、板に設けられた溝に第１の絶縁
膜が埋め込まれたトレンチ素子分離絶縁膜２により素子
分離を行っていることにより、ＬＯＣＯＳ素子分離絶縁
膜による素子分離よりもセル面積を縮小することが可能
であり、メモリセルの高集積密度化を図ることができ
る。
上述の従来のＳＡ−ＳＴＩセル構造の形成方法における
ように、トレンチ側壁部の導電層のエッチングをする工
程がないので、このトレンチ側壁部の導電層のエッチン
グ残りの問題がなく、したがってこのエッチング残りに
よる不良の問題がなくなる。また、従来のトレンチ素子
分離におけるようなトレンチ端部の突起の形成を防止す
ることができる。また、この一実施形態によるＭＯＮＯ
Ｓ型半導体不揮発性記憶装置は構造が極めて簡単であ
り、製造工程も極めて簡単である。しかも、電源電圧は
例えば７〜８Ｖ程度と低くすることができ、寿命もフロ
ーティングゲート型半導体不揮発性記憶装置よりも２〜
３桁程度長い。さらに、板に設けられた溝に第１の絶縁
膜が埋め込まれたトレンチ素子分離絶縁膜２により素子
分離を行っていることにより、ＬＯＣＯＳ素子分離絶縁
膜による素子分離よりもセル面積を縮小することが可能
であり、メモリセルの高集積密度化を図ることができ
る。
【００６６】以上、この発明の一実施形態について具体
的に説明したが、この発明は、上述の実施形態に限定さ
れるものではなく、この発明の技術的思想に基づく各種
の変形が可能である。
的に説明したが、この発明は、上述の実施形態に限定さ
れるものではなく、この発明の技術的思想に基づく各種
の変形が可能である。
【００６７】例えば、上述の一実施形態において挙げた
数値、構造、材料、プロセスなどはあくまでも例に過ぎ
ず、必要に応じて、これと異なる数値、構造、材料、プ
ロセスなどを用いてもよい。
数値、構造、材料、プロセスなどはあくまでも例に過ぎ
ず、必要に応じて、これと異なる数値、構造、材料、プ
ロセスなどを用いてもよい。
【００６８】具体的には、上述の一実施形態において
は、コントロールゲート３を多結晶シリコン膜単層で構
成しているが、必要に応じて、例えば多結晶シリコン膜
と金属シリサイド膜との積層膜による多層構造としても
よい。また、上述の一実施形態においては、電荷蓄積層
としてＯＮＯ膜５を用いているが、電荷蓄積層としては
例えばＮＯ膜を用いてもよい。また、メモリトランジス
タの構造としては、上述の一実施形態において用いたも
のと異なる構造、例えばＬＤＤ（Lightly DopedDrain)
構造などの種々の構造を採用することができる。
は、コントロールゲート３を多結晶シリコン膜単層で構
成しているが、必要に応じて、例えば多結晶シリコン膜
と金属シリサイド膜との積層膜による多層構造としても
よい。また、上述の一実施形態においては、電荷蓄積層
としてＯＮＯ膜５を用いているが、電荷蓄積層としては
例えばＮＯ膜を用いてもよい。また、メモリトランジス
タの構造としては、上述の一実施形態において用いたも
のと異なる構造、例えばＬＤＤ（Lightly DopedDrain)
構造などの種々の構造を採用することができる。
【００６９】また、上述の一実施形態においては、ＮＡ
ＮＤ型の半導体不揮発性記憶装置について説明したが、
ソースコンタクト、ビットコンタクト、トレンチ素子分
離および配線の配置いかんによっては、ＮＡＮＤ型、Ｎ
ＯＲ型どちらでもよく、さらにＤＩＮＯＲ型とすること
もできる。また、電荷蓄積層への電荷の注入は、データ
の書き込み、消去のどちらに相当する場合でも構わな
い。
ＮＤ型の半導体不揮発性記憶装置について説明したが、
ソースコンタクト、ビットコンタクト、トレンチ素子分
離および配線の配置いかんによっては、ＮＡＮＤ型、Ｎ
ＯＲ型どちらでもよく、さらにＤＩＮＯＲ型とすること
もできる。また、電荷蓄積層への電荷の注入は、データ
の書き込み、消去のどちらに相当する場合でも構わな
い。
【００７０】より具体的には、例えば、図１９の等価回
路図に示すようなＮＯＲ型の回路構成とすることも可能
である。このＮＯＲ型回路構成は、例えば、図３におい
て図中右側および左側にそれぞれ形成された二つのメモ
リトランジスタの間に形成されて両トランジスタで共有
されている、ソース領域およびドレイン領域としての拡
散層４を両トランジスタで共有しないように形成するこ
となどで、実現することができる。
路図に示すようなＮＯＲ型の回路構成とすることも可能
である。このＮＯＲ型回路構成は、例えば、図３におい
て図中右側および左側にそれぞれ形成された二つのメモ
リトランジスタの間に形成されて両トランジスタで共有
されている、ソース領域およびドレイン領域としての拡
散層４を両トランジスタで共有しないように形成するこ
となどで、実現することができる。
【００７１】
【発明の効果】以上説明したように、この発明によれ
ば、従来のＳＡ−ＳＴＩセル構造の形成方法におけるよ
うな導電層のエッチング残りによる短絡や、従来のトレ
ンチ素子分離領域の形成方法におけるようなトレンチ端
部の突起の発生を防止することができる。
ば、従来のＳＡ−ＳＴＩセル構造の形成方法におけるよ
うな導電層のエッチング残りによる短絡や、従来のトレ
ンチ素子分離領域の形成方法におけるようなトレンチ端
部の突起の発生を防止することができる。
【図１】この発明の一実施形態によるＭＯＮＯＳ型半導
体不揮発性記憶装置を示す平面図である。
体不揮発性記憶装置を示す平面図である。
【図２】図１のＡ−Ａ´線に沿っての断面図である。
【図３】図１のＢ−Ｂ´線に沿っての断面図である。
【図４】この発明の一実施形態によるＭＯＮＯＳ型半導
体不揮発性記憶装置の製造方法を説明するための断面図
である。
体不揮発性記憶装置の製造方法を説明するための断面図
である。
【図５】この発明の一実施形態によるＭＯＮＯＳ型半導
体不揮発性記憶装置の製造方法を説明するための断面図
である。
体不揮発性記憶装置の製造方法を説明するための断面図
である。
【図６】この発明の一実施形態によるＭＯＮＯＳ型半導
体不揮発性記憶装置の製造方法を説明するための断面図
である。
体不揮発性記憶装置の製造方法を説明するための断面図
である。
【図７】この発明の一実施形態によるＭＯＮＯＳ型半導
体不揮発性記憶装置の製造方法を説明するための断面図
である。
体不揮発性記憶装置の製造方法を説明するための断面図
である。
【図８】この発明の一実施形態によるＭＯＮＯＳ型半導
体不揮発性記憶装置の製造方法を説明するための断面図
である。
体不揮発性記憶装置の製造方法を説明するための断面図
である。
【図９】この発明の一実施形態によるＭＯＮＯＳ型半導
体不揮発性記憶装置の製造方法を説明するための断面図
である。
体不揮発性記憶装置の製造方法を説明するための断面図
である。
【図１０】この発明の一実施形態によるＭＯＮＯＳ型半
導体不揮発性記憶装置の製造方法を説明するための断面
図である。
導体不揮発性記憶装置の製造方法を説明するための断面
図である。
【図１１】この発明の一実施形態によるＭＯＮＯＳ型半
導体不揮発性記憶装置の製造方法を説明するための断面
図である。
導体不揮発性記憶装置の製造方法を説明するための断面
図である。
【図１２】この発明の一実施形態によるＭＯＮＯＳ型半
導体不揮発性記憶装置の製造方法を説明するための断面
図である。
導体不揮発性記憶装置の製造方法を説明するための断面
図である。
【図１３】従来のフローティングゲート型半導体不揮発
性記憶装置の製造方法を説明するための断面図である。
性記憶装置の製造方法を説明するための断面図である。
【図１４】従来のフローティングゲート型半導体不揮発
性記憶装置の製造方法を説明するための断面図である。
性記憶装置の製造方法を説明するための断面図である。
【図１５】従来のフローティングゲート型半導体不揮発
性記憶装置の製造方法を説明するための断面図である。
性記憶装置の製造方法を説明するための断面図である。
【図１６】従来のフローティングゲート型半導体不揮発
性記憶装置の製造方法を説明するための断面図である。
性記憶装置の製造方法を説明するための断面図である。
【図１７】従来のフローティングゲート型半導体不揮発
性記憶装置の製造方法を説明するための断面図である。
性記憶装置の製造方法を説明するための断面図である。
【図１８】従来のフローティングゲート型半導体不揮発
性記憶装置の製造方法を説明するための断面図である。
性記憶装置の製造方法を説明するための断面図である。
【図１９】ＮＯＲ型回路構成の半導体不揮発性記憶装置
を示す等価回路図である。
を示す等価回路図である。
【図２０】ＮＡＮＤ型回路構成の半導体不揮発性記憶装
置を示す等価回路図である。
置を示す等価回路図である。
【図２１】従来のＳＡ−ＳＴＩセル構造のフローティン
グゲート型半導体不揮発性記憶装置を示す平面図であ
る。
グゲート型半導体不揮発性記憶装置を示す平面図であ
る。
【図２２】図２１のＡ−Ａ´線に沿っての断面図であ
る。
る。
【図２３】図２１のＢ−Ｂ´線に沿っての断面図であ
る。
る。
【図２４】従来のＳＡ−ＳＴＩセル構造のフローティン
グゲート型半導体不揮発性記憶装置の製造方法を説明す
るための断面図である。
グゲート型半導体不揮発性記憶装置の製造方法を説明す
るための断面図である。
【図２５】従来のＳＡ−ＳＴＩセル構造のフローティン
グゲート型半導体不揮発性記憶装置の製造方法を説明す
るための断面図である。
グゲート型半導体不揮発性記憶装置の製造方法を説明す
るための断面図である。
【図２６】従来のＳＡ−ＳＴＩセル構造のフローティン
グゲート型半導体不揮発性記憶装置の製造方法を説明す
るための断面図である。
グゲート型半導体不揮発性記憶装置の製造方法を説明す
るための断面図である。
【図２７】従来のＳＡ−ＳＴＩセル構造のフローティン
グゲート型半導体不揮発性記憶装置の製造方法を説明す
るための断面図である。
グゲート型半導体不揮発性記憶装置の製造方法を説明す
るための断面図である。
【図２８】従来のＳＡ−ＳＴＩセル構造のフローティン
グゲート型半導体不揮発性記憶装置の製造方法を説明す
るための断面図である。
グゲート型半導体不揮発性記憶装置の製造方法を説明す
るための断面図である。
【図２９】従来のＳＡ−ＳＴＩセル構造のフローティン
グゲート型半導体不揮発性記憶装置の製造方法を説明す
るための断面図である。
グゲート型半導体不揮発性記憶装置の製造方法を説明す
るための断面図である。
【図３０】従来のＳＡ−ＳＴＩセル構造のフローティン
グゲート型半導体不揮発性記憶装置の製造方法を説明す
るための平面図である。
グゲート型半導体不揮発性記憶装置の製造方法を説明す
るための平面図である。
【図３１】従来のＳＡ−ＳＴＩセル構造のフローティン
グゲート型半導体不揮発性記憶装置の製造方法を説明す
るための断面図である。
グゲート型半導体不揮発性記憶装置の製造方法を説明す
るための断面図である。
【図３２】従来のＳＡ−ＳＴＩセル構造のフローティン
グゲート型半導体不揮発性記憶装置の製造方法を説明す
るための断面図である。
グゲート型半導体不揮発性記憶装置の製造方法を説明す
るための断面図である。
【図３３】従来のＳＡ−ＳＴＩセル構造のフローティン
グゲート型半導体不揮発性記憶装置の製造方法を説明す
るための断面図である。
グゲート型半導体不揮発性記憶装置の製造方法を説明す
るための断面図である。
【図３４】従来のＳＡ−ＳＴＩセル構造のフローティン
グゲート型半導体不揮発性記憶装置の製造方法を説明す
るための断面図である。
グゲート型半導体不揮発性記憶装置の製造方法を説明す
るための断面図である。
【図３５】従来のＳＡ−ＳＴＩセル構造のフローティン
グゲート型半導体不揮発性記憶装置の製造方法を説明す
るための断面図である。
グゲート型半導体不揮発性記憶装置の製造方法を説明す
るための断面図である。
【図３６】従来のＳＡ−ＳＴＩセル構造のフローティン
グゲート型半導体不揮発性記憶装置の製造方法の問題点
を説明するための斜視図である。
グゲート型半導体不揮発性記憶装置の製造方法の問題点
を説明するための斜視図である。
【図３７】従来のＳＡ−ＳＴＩセル構造のフローティン
グゲート型半導体不揮発性記憶装置の製造方法の問題点
を説明するための斜視図である。
グゲート型半導体不揮発性記憶装置の製造方法の問題点
を説明するための斜視図である。
１・・・シリコン基板、２・・・トレンチ素子分離絶縁
膜、３・・・コントロールゲート、４・・・拡散層、５
・・・ＯＮＯ膜、６・・・層間絶縁膜、９・・・トレン
チ、１３・・・多結晶シリコン膜
膜、３・・・コントロールゲート、４・・・拡散層、５
・・・ＯＮＯ膜、６・・・層間絶縁膜、９・・・トレン
チ、１３・・・多結晶シリコン膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA14 AB02 AC02 AD12 AD53 AG03 AG07 5F048 AA07 AA09 AB01 AC01 BA01 BB05 BB15 BG01 BG11 5F083 EP22 EP43 EP76 EP77 ER03 ER14 ER21 ER30 GA27 JA05 NA01 PR03 PR21 PR29 PR39
Claims (16)
- 【請求項１】 チャネル領域を有する半導体基板と、 上記チャネル領域を分離するように上記半導体基板に設
けられた溝に埋め込まれた素子分離用の第１の絶縁膜
と、 上記チャネル領域上に第２の絶縁膜を介して上記溝と交
差するように設けられたコントロールゲートと、 上記コントロールゲートの両側の部分における上記半導
体基板に設けられたソース領域およびドレイン領域とを
有し、 上記コントロールゲート、上記ソース領域および上記ド
レイン領域によりメモリトランジスタが構成されている
ことを特徴とする半導体装置。 - 【請求項２】 上記第２の絶縁膜が電荷蓄積機能を有す
ることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 上記第２の絶縁膜が多層絶縁膜からなる
ことを特徴とする請求項２記載の半導体装置。 - 【請求項４】 上記多層絶縁膜が酸化膜と窒化膜と酸化
膜との積層膜であることを特徴とする請求項３記載の半
導体装置。 - 【請求項５】 上記多層絶縁膜が酸化膜と窒化膜との積
層膜であることを特徴とする請求項３記載の半導体装
置。 - 【請求項６】 上記溝と上記コントロールゲートとが互
いに直交する方向に延在していることを特徴とする請求
項１記載の半導体装置。 - 【請求項７】 上記メモリトランジスタが複数個直列に
接続されてＮＡＮＤ型メモリストリングが構成されてい
ることを特徴とする請求項１記載の半導体装置。 - 【請求項８】 上記半導体装置が半導体不揮発性記憶装
置であることを特徴とする請求項１記載の半導体装置。 - 【請求項９】 チャネル領域を有する半導体基板と、 上記チャネル領域を分離するように上記半導体基板に設
けられた第１の溝に埋め込まれた素子分離用の第１の絶
縁膜と、 上記チャネル領域上に第２の絶縁膜を介して上記第１の
溝と交差するように設けられたコントロールゲートと、 上記コントロールゲートの両側の部分における上記半導
体基板に設けられたソース領域およびドレイン領域とを
有し、 上記コントロールゲート、上記ソース領域および上記ド
レイン領域によりメモリトランジスタが構成されている
半導体装置の製造方法であって、 上記チャネル領域を分離するように上記半導体基板に上
記第１の溝を形成する工程と、 上記第１の溝を埋め込むように上記半導体基板上に上記
第１の絶縁膜を形成する工程と、 上記第１の絶縁膜をパターニングすることにより上記第
１の溝と交差する第２の溝を形成して上記チャネル領域
を露出させる工程と、 少なくとも上記第２の溝の内部の上記チャネル領域上に
上記第２の絶縁膜を形成する工程と、 上記第２の絶縁膜が形成された上記半導体基板上に上記
第２の溝を埋め込むように導電材料を堆積させる工程
と、 上記導電材料を少なくとも上記第１の絶縁膜が露出する
までエッチバックすることにより上記第２の溝の内部に
上記コントロールゲートを形成する工程と、 上記第１の絶縁膜をほぼ上記半導体基板の表面近傍まで
エッチバックする工程と、 上記コントロールゲートの両側の部分における上記半導
体基板に不純物を導入することにより上記ソース領域お
よび上記ドレイン領域を形成する工程とを有することを
特徴とする半導体装置の製造方法。 - 【請求項１０】 上記第２の絶縁膜が電荷蓄積機能を有
することを特徴とする請求項９記載の半導体装置の製造
方法。 - 【請求項１１】 上記第２の絶縁膜が多層絶縁膜からな
ることを特徴とする請求項１０記載の半導体装置の製造
方法。 - 【請求項１２】 上記多層絶縁膜が酸化膜と窒化膜と酸
化膜との積層膜であることを特徴とする請求項１１記載
の半導体装置の製造方法。 - 【請求項１３】 上記多層絶縁膜が酸化膜と窒化膜との
積層膜であることを特徴とする請求項１１記載の半導体
装置の製造方法。 - 【請求項１４】 上記第１の溝と上記コントロールゲー
トとが互いに直交する方向に延在していることを特徴と
する請求項９記載の半導体装置の製造方法。 - 【請求項１５】 上記チャネル領域上の上記第２の絶縁
膜が上記第１の溝および上記コントロールゲートと自己
整合的に形成されることを特徴とする請求項９記載の半
導体装置の製造方法。 - 【請求項１６】 上記半導体装置が半導体不揮発性記憶
装置であることを特徴とする請求項９記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11092698A JP2000286349A (ja) | 1999-03-31 | 1999-03-31 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11092698A JP2000286349A (ja) | 1999-03-31 | 1999-03-31 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000286349A true JP2000286349A (ja) | 2000-10-13 |
Family
ID=14061728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11092698A Pending JP2000286349A (ja) | 1999-03-31 | 1999-03-31 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
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1999
- 1999-03-31 JP JP11092698A patent/JP2000286349A/ja active Pending
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