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JP2000275303A - バウンダリスキャンテスト方法及びバウンダリスキャンテスト装置 - Google Patents

バウンダリスキャンテスト方法及びバウンダリスキャンテスト装置

Info

Publication number
JP2000275303A
JP2000275303A JP11078392A JP7839299A JP2000275303A JP 2000275303 A JP2000275303 A JP 2000275303A JP 11078392 A JP11078392 A JP 11078392A JP 7839299 A JP7839299 A JP 7839299A JP 2000275303 A JP2000275303 A JP 2000275303A
Authority
JP
Japan
Prior art keywords
boundary scan
input
scan register
control signal
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11078392A
Other languages
English (en)
Inventor
Takehiko Shimomura
武彦 下村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP11078392A priority Critical patent/JP2000275303A/ja
Priority to US09/377,630 priority patent/US6711708B1/en
Publication of JP2000275303A publication Critical patent/JP2000275303A/ja
Pending legal-status Critical Current

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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318541—Scan latches or cell details
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
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  • General Physics & Mathematics (AREA)
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Abstract

(57)【要約】 【課題】 バウンダリスキャンテスト装置を含む半導体
集積回路をピン数の少ないパッケージにアセンブリした
場合、余計なバウンダリスキャンレジスタのためにスキ
ャンテスト時間が長くなるいう課題があった。 【解決手段】 半導体集積回路がアセンブリされるパッ
ケージにおいて接続される外部入出力ピンがない所定の
バウンダリスキャンレジスタ１１１，１１２がある場合
に、バイパス制御信号入力端子５に印加されるバイパス
制御信号に応じてそれらの所定のバウンダリスキャンレ
ジスタ１１１，１１２をバイパスするためのスイッチ２
０を備えている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
における配線や論理回路の自己診断を行うバウンダリス
キャンテスト方法及びバウンダリスキャンテスト装置に
関するものである。
【０００２】
【従来の技術】近年、半導体集積回路における配線や論
理回路の自己診断として、ＪＡＴＧ（Joint Test Actio
n Group）として知られるＩＥＥＥ１１４９．１に準拠
したバウンダリスキャンテスト方法が広く使用されてい
る。図６はそのような従来のバウンダリスキャンテスト
方法を用いたバウンダリスキャンテスト装置が組み込ま
れた半導体集積回路の構成を示すブロック図であり、図
において、１は内部システムロジック、２は入力ピン、
３は出力ピン、６はテストデータ入力ピン（以下、ＴＤ
Ｉと略す）、７はテストデータ出力ピン（以下、ＴＤＯ
と略す）、８はテストクロックピン（以下、ＴＣＫと略
す）、９はテストモード選択ピン（以下、ＴＭＳと略
す）、１０はバウンダリスキャンレジスタチェーン、１
１ａはバウンダリスキャンレジスタチェーン１０の入力
バウンダリを形成する入力バウンダリスキャンレジス
タ、１１ｂはバウンダリスキャンレジスタチェーン１０
の出力バウンダリを形成する出力バウンダリスキャンレ
ジスタ、２２はテストアクセスポートコントローラ（以
下、ＴＡＰＣと略す）である。図７は図６に示す各入力
バウンダリスキャンレジスタ１１ａ及び各出力バウンダ
リスキャンレジスタ１１ｂの構成を示す概略回路図であ
り、図において、１２は入力マルチプレクサ、１３はシ
フトレジスタステージ、１４はパラレル出力ステージ、
１５はデータ入力信号、１６はシフトデータレジスタ信
号、１７はクロックデータレジスタ信号、１８はアップ
デートデータレジスタ信号、１９はデータ出力信号であ
る。
【０００３】次に動作について説明する。図６に示す半
導体集積回路の複数の入出力ポートに対して設けられた
複数の入力バウンダリスキャンレジスタ１１ａ及び複数
の出力バウンダリスキャンレジスタ１１ｂのそれぞれ
は、ＴＡＰＣ２２の状態遷移に従って、キャプチャ（ｃ
ａｐｔｕｒｅ）、シフト（ｓｈｉｆｔ）、アップデート
（ｕｐｄａｔｅ）のうちのいずれかの基本動作を実行す
る。ＴＭＳ９に印加されるテストモード選択信号に応じ
て、ＴＡＰＣ２２は状態遷移を起こし、新たに設定され
た状態に応じた制御信号を指定された入力又は出力バウ
ンダリスキャンレジスタ１１ａ又は１１ｂに供給する。
この結果、指定された入力又は出力バウンダリスキャン
レジスタ１１ａ又は１１ｂは、ＴＡＰＣ２２から印加さ
れる制御信号に従って、以下に示すように、キャプチ
ャ、シフト、アップデートのうちのいずれかの基本動作
を実行する。 （１）キャプチャ動作 現在の命令で指定された入力又は出力バウンダリスキャ
ンレジスタ１１ａ又は１１ｂは、そのシフトレジスタス
テージ１３に内部システムロジック１から値を取り込
む。 （２）シフト動作 現在の命令で指定された入力又は出力バウンダリスキャ
ンレジスタ１１ａ又は１１ｂはスキャン動作を行う。あ
る入力又は出力バウンダリスキャンレジスタ１１ａ又は
１１ｂが現在の命令で指定されている場合には、バウン
ダリスキャンレジスタチェーン１０がＴＤＩ６とＴＤＯ
７の間に接続され、ＴＣＫ８に印加されるテストクロッ
ク信号に同期して、バウンダリスキャンレジスタチェー
ン１０のその指定された入力又は出力バウンダリスキャ
ンレジスタ１１ａ又は１１ｂの１ビットの値がＴＤＯ７
に向かって１つずつ隣のバウンダリスキャンレジスタへ
とシフトされる。 （３）アップデート動作 現在の命令で指定された入力又は出力バウンダリスキャ
ンレジスタ１１ａ又は１１ｂは、そのパラレル出力ステ
ージ１４の内容を更新する。ある入力又は出力バウンダ
リスキャンレジスタ１１ａ又は１１ｂが現在の命令で指
定されている場合には、ＴＣＫ８に印加されるテストク
ロック信号に同期して、その入力又は出力バウンダリス
キャンレジスタ１１ａ又は１１ｂのシフトレジスタステ
ージ１３からパラレル出力ステージ１４へとデータが転
送される。
【０００４】ところで、図６に示したような従来のバウ
ンダリスキャンテスト装置は、スキャン動作時にデータ
を書き込む又は読み出す対象となるバウンダリスキャン
レジスタ以外のバウンダリスキャンレジスタにもデータ
を転送する必要がある。そこで、これを解決するための
バウンダリスキャンテスト方法が特開平１０−１９９８
３号公報に開示されている。この従来のバウンダリスキ
ャンテスト方法では、例えば、データをＴＤＩ６を介し
て複数の入力バウンダリスキャンレジスタ１１ａに書き
込む場合には、複数の出力バウンダリスキャンレジスタ
１１ｂをバイパスさせて、複数の入力バウンダリスキャ
ンレジスタ１１ａのみにデータを書き込むことができ
る。
【０００５】
【発明が解決しようとする課題】従来のバウンダリスキ
ャンテスト方法を用いたバウンダリスキャンテスト装置
は以上のように構成されているので、複数の入力及び出
力バウンダリスキャンレジスタ１１ａ，１１ｂから成る
バウンダリスキャンレジスタチェーン１０の長さ（すな
わちバウンダリスキャンレジスタの数）は固定されてい
るので、所定の数の入力及び出力バウンダリスキャンレ
ジスタ１１ａ，１１ｂを含むバウンダリスキャンレジス
タチェーン１０を備えた半導体集積回路を外部入出力ピ
ン数の少ないパッケージにアセンブリした場合には、接
続される外部入出力ピンがないバウンダリスキャンレジ
スタ即ちチップ外部から見えないバウンダリスキャンレ
ジスタが存在することとなり、この余計なバウンダリス
キャンレジスタのためにスキャンテストに要する時間が
長くなったり、自動テストパターン生成ツールを用いる
ことが困難であるという課題があった。また、上記した
特開平１０−１９９８３号公報に開示された従来のバウ
ンダリスキャンテスト方法では、複数の出力バウンダリ
スキャンレジスタ１１ｂ又は複数の入力バウンダリスキ
ャンレジスタ１１ａをまとめてバイパスするので、半導
体集積回路を外部入出力ピン数の少ないパッケージにア
センブリした場合の上記課題を解決できない。
【０００６】この発明は上記のような課題を解決するた
めになされたもので、半導体集積回路がアセンブリされ
るパッケージの外部入出力ピン数に応じて、複数のバウ
ンダリスキャンレジスタから成るバウンダリスキャンレ
ジスタチェーンの長さを変更することができる、バウン
ダリスキャンテスト方法及びバウンダリスキャンテスト
装置を得ることを目的とする。
【０００７】
【課題を解決するための手段】この発明に係るバウンダ
リスキャンテスト方法は、印加されるバイパス制御信号
に応じて、バウンダリスキャンレジスタチェーンに含ま
れる少なくとも１つの所定のバウンダリスキャンレジス
タをバイパスすることにより、バウンダリスキャンレジ
スタチェーンの長さを変更するものである。
【０００８】この発明に係るバウンダリスキャンテスト
方法は、半導体集積回路がアセンブリされるパッケージ
の外部入力ピンを持たない入力ポートに対して設けられ
たバウンダリスキャンレジスタをバイパスする際には、
入力ポートがフローティングとなることを防止するもの
である。
【０００９】この発明に係るバウンダリスキャンテスト
装置は、半導体集積回路がアセンブリされるパッケージ
において接続される外部入出力ピンがない少なくとも１
つの所定のバウンダリスキャンレジスタがある場合に、
印加されるバイパス制御信号に応じて少なくとも１つの
所定のバウンダリスキャンレジスタをバイパスするもの
である。
【００１０】この発明に係るバウンダリスキャンテスト
装置は、バイパス制御信号を受信しバイパス手段にバイ
パス制御信号を送信するための外部端子を備えたもので
ある。
【００１１】この発明に係るバウンダリスキャンテスト
装置は、所定の情報を記憶し、所定の情報に応じた値の
バイパス制御信号をバイパス手段に送信するためのフュ
ーズ回路を備えたものである。
【００１２】この発明に係るバウンダリスキャンテスト
装置は、所定の情報を記憶し、所定の情報に応じた値の
バイパス制御信号をバイパス手段に送信するためのメモ
リを備えたものである。
【００１３】この発明に係るバウンダリスキャンテスト
装置は、バイパス手段が、バイパス制御信号を受信する
と少なくとも１つの所定のバウンダリスキャンレジスタ
をバイパスして、残りの全てのバウンダリスキャンレジ
スタをテストデータ受信のためのテストデータ入力とテ
スト結果データ出力のためのテストデータ出力との間に
接続するためのスイッチを有するものである。
【００１４】この発明に係るバウンダリスキャンテスト
装置は、入力ポートがフローティングとなることを防止
する貫通電流防止手段を備え、この貫通電流防止手段は
バイパス制御信号をバイパス手段に送信するために設け
られたフューズ回路に記憶された所定の情報に応じてイ
ネーブルされるものである。
【００１５】この発明に係るバウンダリスキャンテスト
装置は、貫通電流防止手段が、バウンダリスキャンレジ
スタをバイパスする際にはローレベルの入力フローティ
ングマスク信号が入力される入力端子とバイパスされる
バウンダリスキャンレジスタに接続された出力端子とを
有するＡＮＤゲートを含み、フューズ回路から出力され
るバイパス制御信号が入力フローティングマスク信号と
してＡＮＤゲートに入力されるものである。
【００１６】この発明に係るバウンダリスキャンテスト
装置は、入力ポートがフローティングとなることを防止
する貫通電流防止手段を備え、この貫通電流防止手段は
バイパス制御信号をバイパス手段に送信するために設け
られたメモリに記憶された所定の情報に応じてイネーブ
ルされるものである。
【００１７】この発明に係るバウンダリスキャンテスト
装置は、貫通電流防止手段が、バウンダリスキャンレジ
スタをバイパスする際にはローレベルの入力フローティ
ングマスク信号が入力される入力端子とバイパスされる
バウンダリスキャンレジスタに接続された出力端子とを
有するＡＮＤゲートを含み、メモリから出力されるバイ
パス制御信号が入力フローティングマスク信号としてＡ
ＮＤゲートに入力されるものである。
【００１８】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるバ
ウンダリスキャンテスト方法を用いたバウンダリスキャ
ンテスト装置が組み込まれた半導体集積回路の構成を示
すブロック図であり、図において、１は内部システムロ
ジック、２は外部入力ピン、３は外部出力ピン、６はテ
ストデータを受信するためのＴＤＩ、７はテスト結果デ
ータを出力するためのＴＤＯ、８はＴＣＫ、９はＴＭ
Ｓ、１０はバウンダリスキャンレジスタチェーン、１１
ａはバウンダリスキャンレジスタチェーン１０の入力バ
ウンダリを形成する入力バウンダリスキャンレジスタ
（バウンダリスキャンレジスタ）、１１ｂはバウンダリ
スキャンレジスタチェーン１０の出力バウンダリを形成
する出力バウンダリスキャンレジスタ（バウンダリスキ
ャンレジスタ）、５は予め定められた少なくとも１つの
出力（又は入力）バウンダリスキャンレジスタ１１ｂ
（又は１１ａ）をバイパスするか否かを指示するバイパ
ス制御信号を受信するためのバイパス制御信号入力端子
（外部端子）、２０はバイパス制御信号入力端子５に印
加されるバイパス制御信号に応じて上記の予め定められ
た少なくとも１つの出力（又は入力）バウンダリスキャ
ンレジスタ１１ｂ（又は１１ａ）をバイパスして残りの
全てのバウンダリスキャンレジスタをＴＤＩ６とＴＤＯ
７の間に接続するように切り替わるスイッチ（バイパス
手段）、２２はＴＡＰＣである。図１に示す例では、内
部システムロジック１の入出力ポートの数よりも少ない
外部入出力ピンを有するパッケージにバウンダリスキャ
ンレジスタチェーン１０、内部システムロジック１等が
設けられた半導体集積回路がアセンブリされている。こ
の例のパッケージは、図１に示すように、２つの出力バ
ウンダリスキャンレジスタ（所定のバウンダリスキャン
レジスタ）１１１，１１２がそれぞれ接続された内部シ
ステムロジック１の２つの出力ポートに対応する２本の
外部出力ピンを有していない。
【００１９】次に動作について説明する。従来と同様
に、図１に示す半導体集積回路の複数の入出力ポートに
対して設けられた複数の入力バウンダリスキャンレジス
タ１１ａ及び複数の出力バウンダリスキャンレジスタ１
１ｂのそれぞれは、ＴＡＰＣ２２の状態遷移に従って、
キャプチャ（ｃａｐｔｕｒｅ）、シフト（ｓｈｉｆ
ｔ）、アップデート（ｕｐｄａｔｅ）のうちのいずれか
の基本動作を実行する。ＴＭＳ９に印加されるテストモ
ード選択信号に応じて、ＴＡＰＣ２２は状態遷移を起こ
し、新たに設定された状態に応じた制御信号を指定され
た入力又は出力バウンダリスキャンレジスタ１１ａ又は
１１ｂに供給する。この結果、指定された入力又は出力
バウンダリスキャンレジスタ１１ａ又は１１ｂは、ＴＡ
ＰＣ２２から印加される制御信号に従って、キャプチ
ャ、シフト、アップデートのうちのいずれかの基本動作
を実行する。
【００２０】さらに、図１に示す例では、上記のシフト
動作において、予め定められた２つの出力バウンダリス
キャンレジスタ１１１，１１２をバイパスして残りの入
力及び出力バウンダリスキャンレジスタ１１ａ，１１ｂ
をＴＤＩ６とＴＤＯ７の間に接続する旨を指示するバイ
パス制御信号がバイパス制御信号入力端子５に印加され
る。このバイパス制御信号の値に応じてスイッチ２０は
制御され、予め定められた２つの出力バウンダリスキャ
ンレジスタ１１１，１１２をバイパスして残りの全ての
入力及び出力バウンダリスキャンレジスタ１１ａ，１１
ｂから成るチェーンをＴＤＩ６とＴＤＯ７の間に接続す
る。例えば、ローレベル（例えば０Ｖ）のバイパス制御
信号がバイパス制御信号入力端子５に印加されると、ス
イッチ２０は上記の２つの出力バウンダリスキャンレジ
スタ１１１，１１２をバイパスする。これに対して、ハ
イレベル（例えば５Ｖ）のバイパス制御信号がバイパス
制御信号入力端子５に印加されると、スイッチ２０はバ
イパスせずにバウンダリスキャンレジスタチェーン１０
全体をＴＤＩ６とＴＤＯ７の間に接続する。このよう
に、接続される外部入出力端子がない少なくとも１つの
入力又は出力バウンダリスキャンレジスタ１１ａ又は１
１ｂ即ちチップ外部から見えない少なくとも１つの所定
の入力又は出力バウンダリスキャンレジスタ１１ａ又は
１１ｂを必要に応じてバイパスすることにより、バウン
ダリスキャンレジスタチェーン１０の長さを変更するこ
とができる。
【００２１】以上のように、この実施の形態１によれ
ば、バイパス制御信号入力端子５に印加されるバイパス
制御信号の値に応じてスイッチ２０を切り替えることに
より、バウンダリスキャンレジスタチェーン１０に含ま
れる少なくとも１つの所定の入力又は出力バウンダリス
キャンレジスタ１１ａ又は１１ｂをバイパスして残りの
バウンダリスキャンレジスタから成るバウンダリスキャ
ンレジスタチェーン１０をＴＤＩ６とＴＤＯ７の間に接
続するように構成したので、このようなバウンダリスキ
ャンテスト装置を組み込んだ半導体集積回路を外部入出
力ピン数の少ないパッケージにアセンブリした場合に
は、対応する外部入出力ピンがない、即ちパッケージの
外部から見えない少なくとも１つの所定の入力又は出力
バウンダリスキャンレジスタ１１ａ又は１１ｂをバイパ
スできる。従って、スキャン動作を実行する際にバウン
ダリスキャンレジスタチェーン１０の長さをパッケージ
に応じて変更できるので、スキャンテストに要する時間
を短縮することができる。さらに、自動テストパターン
生成ツールも使用可能である。
【００２２】実施の形態２．図２はこの発明の実施の形
態２によるバウンダリスキャンテスト方法を用いたバウ
ンダリスキャンテスト装置が組み込まれた半導体集積回
路の構成を示すブロック図であり、図において、図１と
同一符号は上記実施の形態１によるバウンダリスキャン
テスト装置の構成要素に同一もしくは相当する構成要素
を示しており、その説明は省略する。図２において、３
０はプログラム可能なフューズ回路であり、これには所
定の情報が書き込まれる。図２に示す例では、図１と同
様に、内部システムロジック１の入出力ポートの数より
も少ない外部入出力ピンを有したパッケージにバウンダ
リスキャンレジスタチェーン１０、内部システムロジッ
ク１等が設けられた半導体集積回路がアセンブリされて
いる。この例のパッケージは、図２に示すように、出力
バウンダリスキャンレジスタ１１１，１１２がそれぞれ
接続された内部システムロジック１の２つの出力ポート
に対応する２本の外部出力ピンを有していない。
【００２３】次に動作について説明する。上記実施の形
態１と同様に、図２に示す半導体集積回路の複数の入出
力ポートに対して設けられた複数の入力バウンダリスキ
ャンレジスタ１１ａ及び複数の出力バウンダリスキャン
レジスタ１１ｂのそれぞれは、ＴＡＰＣ２２の状態遷移
に従って、キャプチャ（ｃａｐｔｕｒｅ）、シフト（ｓ
ｈｉｆｔ）、アップデート（ｕｐｄａｔｅ）のうちのい
ずれかの基本動作を実行する。ＴＭＳ９に印加されるテ
ストモード選択信号に応じて、ＴＡＰＣ２２は状態遷移
を起こし、新たに設定された状態に応じた制御信号を指
定された入力又は出力バウンダリスキャンレジスタ１１
ａ又は１１ｂに供給する。この結果、指定された入力又
は出力バウンダリスキャンレジスタ１１ａ又は１１ｂ
は、ＴＡＰＣ２２から印加される制御信号に従って、キ
ャプチャ、シフト、アップデートのうちのいずれかの基
本動作を実行する。
【００２４】さらに、図２に示す例では、上記のスキャ
ン基本動作において、予め定められた２つの出力バウン
ダリスキャンレジスタ１１１，１１２をバイパスして残
りの入力及び出力バウンダリスキャンレジスタ１１ａ，
１１ｂをＴＤＩ６とＴＤＯ７の間に接続する旨を指示す
る所定の情報がフューズ回路３０に書き込まれる。フュ
ーズ回路３０はこの所定の情報に応じた値のバイパス制
御信号をスイッチ２０に送信する。スイッチ２０は制御
され、予め定められた２つの出力バウンダリスキャンレ
ジスタ１１１，１１２をバイパスして残りの全ての入力
及び出力バウンダリスキャンレジスタ１１ａ，１１ｂか
ら成るバウンダリスキャンレジスタチェーン１０をＴＤ
Ｉ６とＴＤＯ７の間に接続する。例えば、フューズ回路
３０が書き込まれた所定の情報に従ってローレベル（例
えば０Ｖ）のバイパス制御信号をスイッチ２０へ出力す
ると、スイッチ２０は上記２つの出力バウンダリスキャ
ンレジスタ１１１，１１２をバイパスする。これに対し
て、フューズ回路３０が書き込まれた所定の情報に従っ
てハイレベル（例えば５Ｖ）のバイパス制御信号を出力
すると、スイッチ２０はバイパスせずにバウンダリスキ
ャンレジスタチェーン１０全体をＴＤＩ６とＴＤＯ７の
間に接続する。このように、接続された外部入出力ピン
がない即ちチップ外部から見えない少なくとも１つの所
定の入力又は出力バウンダリスキャンレジスタ１１ａ又
は１１ｂを必要に応じてバイパスすることにより、バウ
ンダリスキャンレジスタチェーン１０の長さを変更でき
る。
【００２５】以上のように、この実施の形態２によれ
ば、フューズ回路３０に所定の情報を書き込み、それに
応じてバイパス制御信号を出力させてスイッチ２０を切
り替えることにより、バウンダリスキャンレジスタチェ
ーン１０に含まれる少なくとも１つの所定の入力又は出
力バウンダリスキャンレジスタ１１ａ又は１１ｂをバイ
パスして残りのバウンダリスキャンレジスタから成るバ
ウンダリスキャンレジスタチェーン１０をＴＤＩ６とＴ
ＤＯ７の間に接続するように構成したので、このような
バウンダリスキャンテスト装置を組み込んだ半導体集積
回路を外部入出力ピン数の少ないパッケージにアセンブ
リした場合には、接続される外部入出力ピンがない、即
ちパッケージの外部から見えない少なくとも１つの所定
の入力又は出力バウンダリスキャンレジスタ１１ａ又は
１１ｂをバイパスできる。従って、スキャン動作を実行
する際にバウンダリスキャンレジスタチェーン１０の長
さをパッケージに応じて変更できるので、スキャンテス
トに要する時間を短縮することができる。さらに、自動
テストパターン生成ツールも使用可能である。
【００２６】実施の形態３．図３はこの発明の実施の形
態３によるバウンダリスキャンテスト方法を用いたバウ
ンダリスキャンテスト装置が組み込まれた半導体集積回
路の構成を示すブロック図であり、図において、図１と
同一符号は上記実施の形態１によるバウンダリスキャン
テスト装置の構成要素に同一もしくは相当する構成要素
を示しており、以下ではその説明は省略する。図３にお
いて、４０はメモリであり、これには所定の情報が書き
込まれる。図３に示す例では、図１と同様に、内部シス
テムロジック１の入出力ポートの数よりも少ない外部入
出力ピンを有したパッケージにバウンダリスキャンレジ
スタチェーン１０、内部システムロジック１等が設けら
れた半導体集積回路がアセンブリされている。この例の
パッケージは、図３に示すように、出力バウンダリスキ
ャンレジスタ１１１，１１２がそれぞれ接続された内部
システムロジック１の２つの出力ポートに対応する２本
の外部出力ピンを有していない。
【００２７】次に動作について説明する。上記実施の形
態１と同様に、図３に示す半導体集積回路の複数の入出
力ポートに対して設けられた複数の入力バウンダリスキ
ャンレジスタ１１ａ及び複数の出力バウンダリスキャン
レジスタ１１ｂのそれぞれは、ＴＡＰＣ２２の状態遷移
に従って、キャプチャ（ｃａｐｔｕｒｅ）、シフト（ｓ
ｈｉｆｔ）、アップデート（ｕｐｄａｔｅ）のうちのい
ずれかの基本動作を実行する。ＴＭＳ９に印加されるテ
ストモード選択信号に応じて、ＴＡＰＣ２２は状態遷移
を起こし、新たに設定された状態に応じた制御信号を指
定された入力又は出力バウンダリスキャンレジスタ１１
ａ又は１１ｂに供給する。この結果、指定された入力又
は出力バウンダリスキャンレジスタ１１ａ又は１１ｂ
は、ＴＡＰＣ２２から印加される制御信号に従って、キ
ャプチャ、シフト、アップデートのうちのいずれかの基
本動作を実行する。
【００２８】さらに、図３に示す例では、上記のスキャ
ン動作において、予め定めらた２つの出力バウンダリス
キャンレジスタ１１１，１１２をバイパスして残りの入
力及び出力バウンダリスキャンレジスタ１１ａ，１１ｂ
をＴＤＩ６とＴＤＯ７の間に接続する旨を指示する所定
の情報がメモリ４０に書き込まれる。メモリ４０はこの
所定の情報に応じた値のバイパス制御信号をスイッチ２
０に送信する。スイッチ２０は制御され、予め定められ
た２つの出力バウンダリスキャンレジスタ１１１，１１
２をバイパスして残りの全ての入力及び出力バウンダリ
スキャンレジスタ１１ａ，１１ｂから成るバウンダリス
キャンレジスタチェーン１０をＴＤＩ６とＴＤＯ７の間
に接続する。例えば、メモリ４０が書き込まれた所定の
情報に従ってローレベル（例えば０Ｖ）のバイパス制御
信号をスイッチ２０へ出力すると、スイッチ２０は上記
２つの出力バウンダリスキャンレジスタ１１１，１１２
をバイパスする。これに対して、メモリ４０が書き込ま
れた所定の情報に従ってハイレベル（例えば５Ｖ）のバ
イパス制御信号を出力すると、スイッチ２０はバイパス
せずにバウンダリスキャンレジスタチェーン１０全体を
ＴＤＩ６とＴＤＯ７の間に接続する。このように、接続
された外部入出力ピンがない即ちチップ外部から見えな
い少なくとも１つの所定の入力又は出力バウンダリスキ
ャンレジスタ１１ａ又は１１ｂを必要に応じてバイパス
することにより、バウンダリスキャンレジスタチェーン
１０の長さを変更できる。
【００２９】以上のように、この実施の形態３によれ
ば、メモリ４０に所定の情報を書き込み、それに応じて
メモリ４０が出力するバイパス制御信号に従いスイッチ
を切り替えることにより、バウンダリスキャンレジスタ
チェーン１０に含まれる少なくとも１つの所定の入力又
は出力バウンダリスキャンレジスタ１１ａ又は１１ｂを
バイパスして残りのバウンダリスキャンレジスタから成
るバウンダリスキャンレジスタチェーン１０をＴＤＩ６
とＴＤＯ７の間に接続するように構成したので、このよ
うなバウンダリスキャンテスト装置を組み込んだ半導体
集積回路を外部入出力ピン数の少ないパッケージにアセ
ンブリした場合には、接続された外部入出力ピンがな
い、即ちパッケージの外部から見えない少なくとも１つ
の所定の入力又は出力バウンダリスキャンレジスタ１１
ａ又は１１ｂをバイパスできる。従って、スキャン動作
を実行する際にバウンダリスキャンレジスタチェーン１
０の長さをパッケージに応じて変更できるので、スキャ
ンテストに要する時間を短縮することがきる。さらに、
自動テストパターン生成ツールも使用可能である。
【００３０】実施の形態４．図４はこの発明の実施の形
態４によるバウンダリスキャンテスト方法を用いたバウ
ンダリスキャンテスト装置が組み込まれた半導体集積回
路の主要部の構成を示すブロック図であり、図におい
て、図２と同一符号は上記実施の形態２によるバウンダ
リスキャンテスト装置の構成要素に同一もしくは相当す
る構成要素を示しており、以下ではその説明を省略す
る。図４において、５０はＡＮＤゲート（貫通電流防止
手段）であり、その１つの入力端子はフューズ回路３０
に接続されている。また、ＡＮＤゲート５０の出力端子
は、接続される外部入力ピンがない内部システムロジッ
ク１の入力ポートに接続された入力バウンダリスキャン
レジスタ（バウンダリスキャンレジスタ）１１３に接続
されている。図４に示す例では、内部システムロジック
１の入力ポートの数よりも少ない外部入力ピンを有した
パッケージにバウンダリスキャンレジスタチェーン１
０、内部システムロジック１等が設けられた半導体集積
回路がアセンブリされている。すなわち、この例のパッ
ケージは、図４に示すように、入力バウンダリスキャン
レジスタ１１３が接続された内部システムロジック１の
入力ポートに対応する１本の外部入力ピンを有していな
い。
【００３１】次に動作について説明する。上記実施の形
態１から実施の形態３と同様に、図４に示す半導体集積
回路の複数の入出力ポートに対して設けられている複数
の入力バウンダリスキャンレジスタ１１ａ及び複数の出
力バウンダリスキャンレジスタ（図示せず）のそれぞれ
は、ＴＡＰＣ（図示せず）の状態遷移に従って、キャプ
チャ（ｃａｐｔｕｒｅ）、シフト（ｓｈｉｆｔ）、アッ
プデート（ｕｐｄａｔｅ）のうちのいずれかの基本動作
を実行する。ＴＭＳ（図示せず）に印加されるテストモ
ード選択信号に応じて、ＴＡＰＣは状態遷移を起こし、
新たに設定された状態に応じた制御信号を指定された入
力又は出力バウンダリスキャンレジスタに供給する。こ
の結果、指定された入力又は出力バウンダリスキャンレ
ジスタは、ＴＡＰＣから印加される制御信号に従って、
キャプチャ、シフト、アップデートのうちのいずれかの
基本動作を実行する。さらに、図４に示す例では、上記
のスキャン動作において、１つの入力バウンダリスキャ
ンレジスタ１１３をバイパスする旨を指示する所定の情
報がフューズ回路３０に書き込まれる。フューズ回路３
０はこの所定の情報に応じた値のバイパス制御信号をス
イッチ（図示せず）に送信する。スイッチは制御され、
予め定められた１つの入力バウンダリスキャンレジスタ
１１３をバイパスして残りの入力及び出力バウンダリス
キャンレジスタから成るバウンダリスキャンレジスタチ
ェーン１０をＴＤＩ（図示せず）とＴＤＯ（図示せず）
の間に接続する。例えば、フューズ回路３０が保持して
いる所定の情報に応じてローレベル（例えば０Ｖ）のバ
イパス制御信号を出力すると、スイッチは上記１つの入
力バウンダリスキャンレジスタ１１３をバイパスする。
これに対して、フューズ回路３０が保持している所定の
情報に応じてハイレベル（例えば５Ｖ）のバイパス制御
信号を出力すると、スイッチはバイパスせずにバウンダ
リスキャンレジスタチェーン１０全体をＴＤＩとＴＤＯ
の間に接続する。
【００３２】入力バウンダリスキャンレジスタ１１３が
バイパスされる際、フューズ回路３０からのバイパス制
御信号はＡＮＤゲート５０を介して入力フローティング
マスク信号として入力バウンダリスキャンレジスタ１１
３にも印加される。この時、バイパス制御信号は例えば
０Ｖのローレベルであるので、入力バウンダリスキャン
レジスタ１１３は強制的にローレベルとなる（即ち接地
される）。入力バウンダリスキャンレジスタ１１３がフ
ローティング状態となり内部システムロジック１の対応
する入力ポートへのフローティング入力をマスク即ち防
止することができその結果内部システムロジック１へ貫
通電流が流れ込むことを防止できる。このように、フュ
ーズ回路３０から出力されるバイパス制御信号を、バイ
パス時のフローティング入力を防止するためにも使用で
きる。
【００３３】以上のように、この実施の形態４によれ
ば、フューズ回路３０に所定の情報を書き込み、それに
応じてフューズ回路３０が出力するバイパス制御信号に
従いスイッチを切り替えることにより、バウンダリスキ
ャンレジスタチェーン１０に含まれる少なくとも１つの
所定の入力又は出力バウンダリスキャンレジスタをバイ
パスして残りのバウンダリスキャンレジスタから成るバ
ウンダリスキャンレジスタチェーン１０をＴＤＩとＴＤ
Ｏの間に接続するように構成したので、このようなバウ
ンダリスキャンテスト装置を組み込んだ半導体集積回路
を外部入出力ピン数の少ないパッケージにアセンブリし
た場合には、対応する外部入出力ピンがない、即ちパッ
ケージの外部から見えない少なくとも１つの所定のバウ
ンダリスキャンレジスタをバイパスすることができる。
従って、スキャン動作を実行する際にバウンダリスキャ
ンレジスタチェーン１０の長さをパッケージに応じて変
更できるので、スキャンテストに要する時間を短縮する
ことができる。さらに、自動テストパターン生成ツール
も使用可能である。さらに、少なくとも１つの所定の入
力バウンダリスキャンレジスタ１１ａをバイパスさせる
際には、その入力を強制的にローレベルとすることによ
り内部システムロジック１の対応する入力ポートへのフ
ローティング入力を防止でき、これにより内部システム
ロジック１に貫通電流が流れ込むことを防止することが
できる。
【００３４】実施の形態５．図５はこの発明の実施の形
態５によるバウンダリスキャンテスト方法を用いたバウ
ンダリスキャンテスト装置が組み込まれた半導体集積回
路の主要部の構成を示すブロック図であり、図におい
て、図３及び図４と同一符号は上記実施の形態２及び実
施の形態４によるバウンダリスキャンテスト装置の構成
要素に同一もしくは相当する構成要素を示しており、以
下ではその説明を省略する。図５に示す例では、図４と
同様に、内部システムロジック１の入力ポートの数より
も少ない外部入力ピンを有したパッケージにバウンダリ
スキャンレジスタチェーン１０、内部システムロジック
１等が設けられた半導体集積回路がアセンブリされてい
る。すなわち、この例のパッケージは、図５に示すよう
に、入力バウンダリスキャンレジスタ１１３が接続され
た内部システムロジック１の入力ポートに対応する１本
の外部入力ピンを有していない。
【００３５】次に動作について説明する。上記実施の形
態１から実施の形態３と同様に、図５に示す半導体集積
回路の複数の入出力ポートに対して設けられている複数
の入力バウンダリスキャンレジスタ１１ａ及び複数の出
力バウンダリスキャンレジスタ（図示せず）のそれぞれ
は、ＴＡＰＣ（図示せず）の状態遷移に従って、キャプ
チャ（ｃａｐｔｕｒｅ）、シフト（ｓｈｉｆｔ）、アッ
プデート（ｕｐｄａｔｅ）のうちのいずれかの基本動作
を実行する。ＴＭＳ（図示せず）に印加されるテストモ
ード選択信号に応じて、ＴＡＰＣは状態遷移を起こし、
新たに設定された状態に応じた制御信号を指定された入
力又は出力バウンダリスキャンレジスタに供給する。こ
の結果、指定された入力又は出力バウンダリスキャンレ
ジスタは、ＴＡＰＣから印加される制御信号に従って、
キャプチャ、シフト、アップデートのうちのいずれかの
基本動作を実行する。さらに、図５に示す例では、上記
のスキャン動作において、１つの入力バウンダリスキャ
ンレジスタ１１３をバイパスする旨を指示する所定の情
報がメモリ４０に書き込まれる。メモリ４０はこの所定
の情報に応じた値のバイパス制御信号をスイッチ（図示
せず）に送信する。スイッチは制御され、予め定められ
た１つの入力バウンダリスキャンレジスタ１１３をバイ
パスして残りの入力及び出力バウンダリスキャンレジス
タから成るバウンダリスキャンレジスタチェーン１０を
ＴＤＩ（図示せず）とＴＤＯ（図示せず）の間に接続す
る。例えば、メモリ４０が保持している所定の情報に応
じてローレベル（例えば０Ｖ）のバイパス制御信号を出
力すると、スイッチは上記１つの入力バウンダリスキャ
ンレジスタ１１３をバイパスする。これに対して、メモ
リ４０が保持している所定の情報に応じてハイレベル
（例えば５Ｖ）のバイパス制御信号を出力すると、スイ
ッチはバイパスせずにバウンダリスキャンレジスタチェ
ーン１０全体をＴＤＩとＴＤＯの間に接続する。
【００３６】入力バウンダリスキャンレジスタ１１３が
バイパスされる際、メモリ４０からのバイパス制御信号
はＡＮＤゲート５０を介して入力フローティングマスク
信号として入力バウンダリスキャンレジスタ１１３にも
印加される。この時、バイパス制御信号は例えば０Ｖの
ローレベルであるので、入力バウンダリスキャンレジス
タ１１３は強制的にローレベルとなる（即ち接地され
る）。入力バウンダリスキャンレジスタ１１３の入力が
フローティングの状態となり内部システムロジック１の
対応する入力ポートへのフローティング入力をマスク即
ち防止することができその結果内部システムロジック１
へ貫通電流が流れ込むことを防止できる。このように、
メモリ４０から出力されるバイパス制御信号を、バイパ
ス時のフローティング入力を防止するためにも使用でき
る。
【００３７】以上のように、この実施の形態５によれ
ば、メモリ４０に所定の情報を書き込み、それに応じて
メモリ４０が出力するバイパス制御信号に従いスイッチ
を切り替えることにより、バウンダリスキャンレジスタ
チェーン１０に含まれる少なくとも１つの所定の入力又
は出力バウンダリスキャンレジスタをバイパスして残り
のバウンダリスキャンレジスタから成るバウンダリスキ
ャンレジスタチェーン１０をＴＤＩとＴＤＯの間に接続
するように構成したので、このようなバウンダリスキャ
ンテスト装置を組み込んだ半導体集積回路を外部入出力
ピン数の少ないパッケージにアセンブリした場合には、
対応する外部入出力ピンがない即ちパッケージの外部か
ら見えない少なくとも１つの所定のバウンダリスキャン
レジスタをバイパスできる。従って、スキャン動作を実
行する際にバウンダリスキャンレジスタチェーン１０の
長さをパッケージに応じて変更できるので、スキャンテ
ストに要する時間を短縮することがきる。さらに、自動
テストパターン生成ツールも使用可能である。さらに、
入力バウンダリスキャンレジスタをバイパスさせる際に
は、その入力を強制的にローレベルとすることにより内
部システムロジック１の対応する入力ポートへのフロー
ティング入力を防止でき、これにより内部システムロジ
ック１に貫通電流が流れ込むことを防止することができ
る。
【００３８】
【発明の効果】以上のように、この発明によれば、印加
されるバイパス制御信号に応じて、バウンダリスキャン
レジスタチェーンに含まれる少なくとも１つの所定のバ
ウンダリスキャンレジスタをバイパスすることにより、
バウンダリスキャンレジスタチェーンの長さを変更する
ように構成したので、このようなバウンダリスキャンテ
スト方法を用いた半導体集積回路を外部入出力ピンがな
いか、若しくは少ないパッケージにアセンブリした場合
にスキャンテストに要する時間を短縮する効果がある。
また、従来通りに自動テストパターン生成ツールが使用
できる効果もある。
【００３９】この発明によれば、半導体集積回路がアセ
ンブリされるパッケージの外部入力ピンを持たない入力
ポートに対して設けられたバウンダリスキャンレジスタ
をバイパスする際には、入力ポートがフローティングと
なることを防止するように構成されているので、バイパ
ス時に貫通電流が半導体集積回路内へ流れ込むことを防
止する効果がある。
【００４０】この発明によれば、半導体集積回路がアセ
ンブリされるパッケージの対応する外部入出力ピンがな
い少なくとも１つの所定のバウンダリスキャンレジスタ
がある場合に、印加されるバイパス制御信号に応じて少
なくとも１つの所定のバウンダリスキャンレジスタをバ
イパスするバイパス手段を備えるように構成したので、
スキャンテストに要する時間を短縮する効果がある。ま
た、従来通りに自動テストパターン生成ツールが使用で
きる効果もある。
【００４１】この発明によれば、バイパス制御信号を受
信しバイパス手段にバイパス制御信号を送信するための
外部端子を備えるように構成したので、スキャンテスト
に要する時間を短縮する効果がある。また、従来通りに
自動テストパターン生成ツールが使用できる効果もあ
る。
【００４２】この発明によれば、所定の情報を記憶し、
所定の情報に応じた値のバイパス制御信号をバイパス手
段に送信するためのフューズ回路を備えるように構成し
たので、スキャンテストに要する時間を短縮する効果が
ある。また、従来通りに自動テストパターン生成ツール
が使用できる効果もある。
【００４３】この発明によれば、所定の情報を記憶し、
所定の情報に応じた値のバイパス制御信号をバイパス手
段に送信するためのメモリを備えるように構成したの
で、スキャンテストに要する時間を短縮する効果があ
る。また、従来通りに自動テストパターン生成ツールが
使用できる効果もある。
【００４４】この発明によれば、バイパス手段が、バイ
パス制御信号を受信すると少なくとも１つの所定のバウ
ンダリスキャンレジスタをバイパスして、残りの全ての
バウンダリスキャンレジスタをテストデータ受信のため
のテストデータ入力とテスト結果データ出力のためのテ
ストデータ出力との間に接続するためのスイッチを有す
るように構成したので、スキャンテストに要する時間を
短縮する効果がある。また、従来通りに自動テストパタ
ーン生成ツールが使用できる効果もある。
【００４５】この発明によれば、入力ポートがフローテ
ィングとなることを防止する貫通電流防止手段を備え、
この貫通電流防止手段はバイパス制御信号をバイパス手
段に送信するために設けられたフューズ回路に記憶され
た所定の情報に応じてイネーブルされるように構成した
ので、バイパス時に貫通電流が半導体集積回路内へ流れ
込むことを防止する効果がある。
【００４６】この発明によれば、貫通電流防止手段が、
バウンダリスキャンレジスタをバイパスする際にはロー
レベルの入力フローティングマスク信号が入力される入
力端子とバイパスされるバウンダリスキャンレジスタに
接続された出力端子とを有するＡＮＤゲートを含み、フ
ューズ回路から出力されるバイパス制御信号が入力フロ
ーティングマスク信号としてＡＮＤゲートに入力される
ように構成したので、バイパス時に貫通電流が半導体集
積回路内へ流れ込むことを防止する効果がある。
【００４７】この発明によれば、入力ポートがフローテ
ィングとなることを防止する貫通電流防止手段を備え、
この貫通電流防止手段はバイパス制御信号をバイパス手
段に送信するために設けられたメモリに記憶された所定
の情報に応じてイネーブルされるように構成したので、
バイパス時に貫通電流が半導体集積回路内へ流れ込むこ
とを防止する効果がある。
【００４８】この発明によれば、貫通電流防止手段が、
バウンダリスキャンレジスタをバイパスする際にはロー
レベルの入力フローティングマスク信号が入力される入
力端子とバイパスされるバウンダリスキャンレジスタに
接続された出力端子とを有するＡＮＤゲートを含み、メ
モリから出力されるバイパス制御信号が入力フローティ
ングマスク信号としてＡＮＤゲートに入力されるように
構成したので、バイパス時に貫通電流が半導体集積回路
内へ流れ込むことを防止する効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるバウンダリス
キャンテスト装置の構成を示すブロック図である。
【図２】 この発明の実施の形態２によるバウンダリス
キャンテスト装置の構成を示すブロック図である。
【図３】 この発明の実施の形態３によるバウンダリス
キャンテスト装置の構成を示すブロック図である。
【図４】 この発明の実施の形態４によるバウンダリス
キャンテスト装置の主要部の構成を示すブロック図であ
る。
【図５】 この発明の実施の形態５によるバウンダリス
キャンテスト装置の主要部の構成を示すブロック図であ
る。
【図６】 従来のバウンダリスキャンテスト装置の構成
を示すブロック図である。
【図７】 従来のバウンダリスキャンテスト装置に含ま
れるバウンダリスキャンレジスタの構成を示す概略回路
図である。
【符号の説明】
５ バイパス制御信号入力端子（外部端子）、１０ バ
ウンダリスキャンレジスタチェーン、１１ａ 入力バウ
ンダリスキャンレジスタ（バウンダリスキャンレジス
タ）、１１ｂ 出力バウンダリスキャンレジスタ（バウ
ンダリスキャンレジスタ）、２０ スイッチ（バイパス
手段）、３０ フューズ回路、４０ メモリ、５０ Ａ
ＮＤゲート（貫通電流防止手段）、１１１，１１２ 出
力バウンダリスキャンレジスタ（所定のバウンダリスキ
ャンレジスタ）、１１３ 入力バウンダリスキャンレジ
スタ（バウンダリスキャンレジスタ）。

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 バウンダリスキャンレジスタチェーンを
    用いた半導体集積回路のためのバウンダリスキャンテス
    ト方法において、 印加されるバイパス制御信号に応じて、前記バウンダリ
    スキャンレジスタチェーンに含まれる少なくとも１つの
    所定のバウンダリスキャンレジスタをバイパスすること
    により、前記バウンダリスキャンレジスタチェーンの長
    さを変更することを特徴とするバウンダリスキャンテス
    ト方法。
  2. 【請求項２】 半導体集積回路がアセンブリされるパッ
    ケージの外部入力ピンを持たない入力ポートに対して設
    けられたバウンダリスキャンレジスタをバイパスする際
    には、前記入力ポートがフローティングとなることを防
    止することを特徴とする請求項１記載のバウンダリスキ
    ャンテスト方法。
  3. 【請求項３】 半導体集積回路の自己診断のために前記
    半導体集積回路に組み込まれるバウンダリスキャンテス
    ト装置において、 チェーン状に直列に接続された複数のバウンダリスキャ
    ンレジスタを有するバウンダリスキャンレジスタチェー
    ンと、 前記半導体集積回路がアセンブリされるパッケージにお
    いて、接続される外部入出力ピンがない少なくとも１つ
    の所定のバウンダリスキャンレジスタがある場合に、印
    加されるバイパス制御信号に応じて前記少なくとも１つ
    の所定のバウンダリスキャンレジスタをバイパスするこ
    とにより、前記バウンダリスキャンレジスタチェーンの
    長さを変更するバイパス手段とを備えたバウンダリスキ
    ャンテスト装置。
  4. 【請求項４】 バイパス制御信号を受信しバイパス手段
    に前記バイパス制御信号を送信するための外部端子を備
    えたことを特徴とする請求項３記載のバウンダリスキャ
    ンテスト装置。
  5. 【請求項５】 所定の情報を記憶し、前記所定の情報に
    応じた値のバイパス制御信号をバイパス手段に送信する
    ためのフューズ回路を備えたことを特徴とする請求項３
    記載のバウンダリスキャンテスト装置。
  6. 【請求項６】 所定の情報を記憶し、前記所定の情報に
    応じた値のバイパス制御信号をバイパス手段に送信する
    ためのメモリを備えたことを特徴とする請求項３記載の
    バウンダリスキャンテスト装置。
  7. 【請求項７】 バイパス手段は、バイパス制御信号を受
    信すると少なくとも１つの所定のバウンダリスキャンレ
    ジスタをバイパスして、残りの全てのバウンダリスキャ
    ンレジスタをテストデータ受信のためのテストデータ入
    力とテスト結果データ出力のためのテストデータ出力と
    の間に接続するためのスイッチを有することを特徴とす
    る請求項３から請求項６のうちのいずれか１項記載のバ
    ウンダリスキャンテスト装置。
  8. 【請求項８】 半導体集積回路がアセンブリされるパッ
    ケージにおいて接続される外部入力ピンがない入力ポー
    トに対して設けられたバウンダリスキャンレジスタをバ
    イパス手段がバイパスする際に、前記入力ポートがフロ
    ーティングとなることを防止する貫通電流防止手段を備
    え、該貫通電流防止手段はバイパス制御信号を前記バイ
    パス手段に送信するために設けられたフューズ回路に記
    憶された所定の情報に応じてイネーブルされることを特
    徴とする請求項５記載のバウンダリスキャンテスト装
    置。
  9. 【請求項９】 貫通電流防止手段は、バウンダリスキャ
    ンレジスタをバイパスする際にはローレベルの入力フロ
    ーティングマスク信号が入力される入力端子とバイパス
    される前記バウンダリスキャンレジスタに接続された出
    力端子とを有するＡＮＤゲートを含み、フューズ回路か
    ら出力されるバイパス制御信号が前記入力フローティン
    グマスク信号として前記ＡＮＤゲートに入力されること
    を特徴とする請求項８記載のバウンダリスキャンテスト
    装置。
  10. 【請求項１０】 半導体集積回路がアセンブリされるパ
    ッケージにおいて接続される外部入力ピンがない入力ポ
    ートに対して設けられたバウンダリスキャンレジスタを
    バイパス手段がバイパスする際に、前記入力ポートがフ
    ローティングとなることを防止する貫通電流防止手段を
    備え、該貫通電流防止手段はバイパス制御信号を前記バ
    イパス手段に送信するために設けられたメモリに記憶さ
    れた所定の情報に応じてイネーブルされることを特徴と
    する請求項６記載のバウンダリスキャンテスト装置。
  11. 【請求項１１】 貫通電流防止手段は、バウンダリスキ
    ャンレジスタをバイパスする際にはローレベルの入力フ
    ローティングマスク信号が入力される入力端子とバイパ
    スされる前記バウンダリスキャンレジスタに接続された
    出力端子とを有するＡＮＤゲートを含み、メモリから出
    力されるバイパス制御信号が前記入力フローティングマ
    スク信号として前記ＡＮＤゲートに入力されることを特
    徴とする請求項１０記載のバウンダリスキャンテスト装
    置。
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