JP2000261293A

JP2000261293A - ２進信号処理用回路配置

Info

Publication number: JP2000261293A
Application number: JP11303992A
Authority: JP
Inventors: Matthias Muth; ムースマティーアス
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 1998-10-29
Filing date: 1999-10-26
Publication date: 2000-09-22
Also published as: DE19849909A1; EP0997813A3; US6826243B1; EP0997813A2

Abstract

(57)【要約】（修正有）【課題】２進信号を処理する回路配置を改良する。【解決手段】各記憶セル９がクロック信号の各サイク
ル内の関連する状態遷移の２進信号の１つの瞬時値を記
憶しその値を出力し、１つの記憶装置内のこれらの記憶
セルの出力端子がスイッチング段１２７を経て記憶装置
の共通出力端子６に接続され、該スイッチング段１２７
が各記憶セル１２１の出力端子を、クロック信号の関連
する状態遷移で開始しクロック信号の次の状態遷移で終
わる時間インターバルにおいて記憶装置の共通出力端子
６に接続するよう構成する。この構成により、２進信号
を出力信号が発生する繰返し周波数と同一の繰返し周波
数で内部処理する回路配置に基づいて、出力信号の繰返
し周波数より高く且つ実行すべき信号処理と少なくとも
ほぼ無関係の内部繰返し周波数で処理する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は２進信号処理用回路
配置に関するものである。

【０００２】

【従来技術】「IEEE Transactions on Signal Processi
ng」 Vol.39, book８,1991年8月,pp.1914−1917に公表
された論文 "A VLSI System for Real-Time Linear Ope
rations and Transforms"はベクトル行列の積計算用の
ＶＬＳＩシステムを開示し、このシステムは同一の計算
処理を多重モードで実行するように回路素子を制御し得
るダブルクロックダイアグラムを含む。回路素子のこの
ような多重使用のために、外部データ帯域幅用の回路に
おいて許容最高動作周波数を使用することが可能にな
り、集積回路配置の結晶表面積に関し改善された信号処
理容量対回路要件の比を提供することができる。内部ク
ロック周波数が外部供給データのクロック周波数の4倍
のシステムが開示されている。内部クロック周波数は一
例では４０ＭＨｚにのぼるが、出力データバス上の周波
数は１０ＭＨｚにすぎない。

【０００３】会報「VLSI Signal Processing,III」、IE
EE in Press、ニューヨーク、ＵＳＡ、1988、PP.50-60
に公表された“Speech Codec Archtecture for Pan-Eur
opean Digital Mobile Radio Using Bit-Serial Signal
Processing”は音声信号符号化用集積回路の構成を開
示し、この回路は特にディジタル自動車ラジオ用に設計
されている。このような符号化に使用するアルゴリズム
はプログラマブル部分のないビット直列回路構造で実現
される。システムの種々の機能ブロック間の臨界回路素
子が前記回路構造内で時間多重式に動作する。そのねら
いは回路の表面積の著しい低減並びに電力消費の著しい
低減を達成することにある。ここで使用する時間多重
は、一時的要求されるのみである回路素子が通常連続す
る数クロック周期に亘るそれらのアイドル時間中に他の
回路素子にも使用されるように動作する。

【０００４】

【発明が解決しようとする課題】本発明の目的は、上述
した種類の回路配置を、２進信号を出力信号が発生する
繰返し周波数と同一の繰返し周波数で内部的に処理する
回路配置に基づいて、出力信号の繰返し周波数より高く
且つ実行すべき信号処理と少なくともほぼ無関係の繰返
し周波数で処理するための高速で簡単で明確な回路コン
セプトが達成されるように構成することにある。

【０００５】

【課題を解決するための手段】この目的を達成する本発
明による２進信号処理用回路配置は、少なくとも１つの
２進出力信号を出力する少なくとも１つの論理装置と、
各論理装置に対し、前記少なくとも１つの２進出力信号
を周期的に逐次発生する状態遷移を示すクロック信号に
より規定される瞬時に記憶する少なくとも１つの記憶装
置とを含み、前記少なくとも１つの記憶装置が複数の記
憶セルを含み、各記憶セルがクロック信号の各サイクル
内の関連する状態遷移の瞬時に２進信号の１つの瞬時値
を記憶するとともにその値をその出力端子から出力し、
１つの記憶装置内のこれらの記憶セルの出力端子がスイ
ッチング段を経て当該記憶装置の共通出力端子に接続さ
れ、該スイッチング段が各記憶セルの出力端子を、クロ
ック信号の関連する状態遷移で開始しクロック信号の次
の状態遷移で終わる時間インターバルにおいて当該記憶
装置の共通出力端子に接続するよう構成されていること
を特徴とする。

【０００６】本発明の回路配置は、論理装置と記憶装置
が区分され且つ互いに機能的に分離されるとともに好ま
しくは空間的にも分離されるように配置されている。こ
の回路配置の動作、特に記憶装置内の内部信号処理が出
力信号の繰返し周波数と同一の繰返し周波数で発生する
動作に対し、記憶装置は慣例の如く構成することがで
き、内部信号処理及び出力信号は同一のクロック周波数
で制御するのが好ましい。

【０００７】しかし、上述の回路配置に慣例の記憶装置
の代わりに本発明の記憶装置を設ければ、追加の変更の
必要なしに、クロック信号の各サイクル内の状態遷移の
数に対応する数の信号処置ステップをクロック信号の各
サイクル中に実行することができる。１サイクル内のこ
れらの個々の処理ステップから得られた論理装置の出力
信号の値は記憶装置内の個々の記憶セルに記憶すること
ができる。これはクロック信号の１サイクル内に論理装
置の複数回の使用を可能にする。その結果として、論理
装置をクロック信号の１サイクル内の状態遷移の数に対
応する数だけ並列に設ける必要がなくなるので、回路素
子の節約が達成される。

【０００８】論理装置が記憶装置と比較して極めて大き
い回路配置に対し回路素子の特に顕著な節約が達成され
る。この場合には、論理装置の２重使用により高率の回
路素子を節約することができ、集積回路の場合には高率
の結晶表面積を節約することができる。その理由は、本
発明に従って構成された記憶装置は少数の回路手段を必
要とするのみであるためである。この種の回路配置が複
数の論理装置及び複数の記憶装置を有する場合には、本
発明の原理をできるだけ多数の記憶装置に適用して回路
素子の節約を最大にすることができる。

【０００９】

【発明の実施の形態】本発明の回路配置の特に簡単な実
施態様では、前記少なくとも１つの記憶装置がＤ−フリ
ップフロップとして構成された２つの記憶セルを含み、
それらのクロック入力端子に少なくともほぼ矩形波信号
の形態のクロック信号を供給することができ、前記２つ
の記憶素子を構成するＤ−フリップフロップのうちの第
１のフリップフロップが記憶のためにクロック信号の立
上り縁で駆動され、第２のフリップフロップが立下り縁
で駆動され、前記スイッチング段がクロック信号の状態
遷移間のレベルに従って制御される構成とする。

【００１０】このような構成を有する回路配置は内部信
号処理の繰返し周波数をクロック周波数の２倍に増大さ
せることができ、この際慣例の記憶装置を本発明の記憶
装置と置き換える必要があるだけである。クロック信号
の各サイクルにおいて２つの信号値を互いに独立に処理
ステップることができる。２つの完全に独立の２進信号
を１つの論理装置内で処理し、これらの信号を記憶装置
内の２つの記憶セルに相互影響なしに記憶することがで
きる。

【００１１】クロック信号の連続するサイクル内の対応
する状態遷移の瞬時における２進出力信号の瞬時値を個
別のデータストリームに関連させるのが好ましい。その
理由は、この場合にはこのような個別のデータストリー
ムを同一の論理装置により、相互影響なしに、クロック
信号の各サイクルにおいて時間インターリーブ式に簡単
に１ビットづつ処理することができるためである。２つ
のインターリーブデータストリームの１ビットづつの処
理、即ち２つの２進信号の瞬時値づつの処理のために、
２つのデータストリームの第１ストリームの信号は、そ
の瞬時値がクロック信号の立上り縁中に記憶され、第２
データストリームの信号はその瞬時値がクロック信号の
立下り縁中に記憶されるように処理する。

【００１２】本発明の回路配置では、処理されたデータ
ストリームが後続の同一処理のためにスイッチング段の
共通出力端子にビットインターリーブされた形で発生す
る。

【００１３】しかし、共通出力端子の２進信号はクロッ
ク信号により簡単に制御し得るデマルチプレクサ処理に
より任意の時間にデインターリーブすることができる。
これにより信号の直列処置とそれらの並列出力の極めて
簡単な組合せが可能になる。

【００１４】本発明は電子データ処理用の種々の製品に
極めて広く使用することができる。“コントローラエリ
アネットワーク”（ＣＡＮ）のドライブに対する応用例
では、７．５％の回路手段の付加で直列データ処理の繰
返し周波数を２倍することができる。

【００１５】

【実施例】本発明の実施例を図面を参照して以下に詳細
に説明する。図1に示す回路配置内の参照番号1は、好ま
しくは組み合わせ論理素子を含むがクロック依存蓄積素
子を含まない論理装置を示す。論理装置1は、例えば２
進信号供給用の３つの入力端子２、３、４を有し、これ
らの２進信号が論理装置１において処理、即ち組合せ処
理される。図１に示す実施例では、論理装置１は他の入
力端子５も有し、この入力端子を経て回路配置の共通出
力端子６に存在する２進出力信号をレトロ結合すること
ができ、この出力信号も前記論理組み合わせ処理に含め
ることができる。組み合わせ処理は２進出力信号を発生
し、この出力信号は論理装置１の出力端子７を経て出力
され、記憶セル９の信号入力端子８に供給される。図１
に示す実施例では、記憶セル９はＤ−フリップフロップ
として構成されている。このフリップフロップはクロッ
ク入力端子１０を有し、動作中この入力端子に少なくと
もほぼ矩形波のクロック信号を供給することができる。
このクロック信号の立上り縁及び立下り縁が周期的に連
続する状態遷移を構成し、クロック信号の１サイクルが
その１周期に対応する。記憶セル９は、クロック信号の
各立上り縁に応答して信号入力端子８から供給される論
理装置１の２進出力信号の瞬時値を記憶し、クロック信
号の次の立上り縁の発生まで、この値を論理装置１の出
力端子１１から出力する。記憶セル９が図１に示す実施
例の記憶装置１２を構成している。

【００１６】図３は図１の回路配置の動作を時間の関数
として示す代表的な信号変化に基づいて説明するもので
ある。図３Ａは記憶セル９のクロック入力端子１０の矩
形波クロック信号の変化を示し、図３Ｂは論理装置１の
出力端子７の２進出力信号を示す。入力端子２−５の２
進信号の組合せにより形成される図３Ｂに示す２進出力
信号は、図３Ａに示すクロック信号の２つの立上り縁の
間の時間インターバル内において、その状態を入力端子
２−５の２進信号の変化に依存して変化又は保持するこ
とができる。正しい動作のためには、通常の如く、記憶
セル９による論理装置１内の設定又は過渡現象がサンプ
リング瞬時、即ちクロック信号の立上り縁からなるクロ
ック信号の状態遷移時には終了しており、論理装置１の
出力端子７の２進出力信号が規定値を示している必要が
ある。図３Ｂに例示する論理装置1の出力端子7のこの出
力信号の時間的変化に対し、記憶セル９の出力端子１
１、従って共通出力端子６の２進出力信号の信号変化が
図３Ｃに示されている。

【００１７】従って、図１に示す回路配置は単一のデー
タストリームに対し使用される。２つの互いに独立のデ
ータストリームをこのように構成された回路配置におい
て同一の論理組み合わせ処理により処理する必要がある
場合には、図１と同一の論理装置及び記憶装置からなる
第２の回路配置の使用が必要となる。

【００１８】このような追加の回路配置の必要を避ける
ために、図１に示す回路配置を図２に示す実施例に従っ
て変更する。図２において、対応する素子は同一の参照
番号で示す。

【００１９】図２に示す回路配置では記憶装置１２が記
憶装置１２０と置き換えられている。記憶装置１２０
は、上述した記憶セル９に加えて、他の記憶セル１２１
を具え、この記憶セルは(第１)記憶セル９の信号入力端
子８と一緒に論理装置１の出力端子７に接続された信号
入力端子１２２を有する。他の記憶セル１２１のクロッ
ク入力端子１２３は(第１)記憶セル９のクロック入力端
子１０と一緒にクロックリード１３に接続する。このク
ロックリードからは図１に示す回路配置と同様に記憶セ
ル９に対するクロック信号を取り出すことができる。他
の記憶セル１２１は記憶動作をクロック信号の立下り縁
に応答して生ずる点で(第１)記憶セル９と相違する。更
に、他の記憶セル１２１の出力端子１２４及び(第１)記
憶セル９の出力端子１１をスイッチング段１２７の各別
の入力端子１２５、１２６に接続し、その出力端子１２
８を回路配置の共通出力端子６に接続する。スイッチン
グ段１２７の制御入力端子１２９をクロックリード１３
に接続する。スイッチング段１２７は、制御入力端子１
２９のクロック信号の制御の下で、クロック信号が高論
理レベルを示すとき(第１)入力端子１２５と出力端子１
２８との間の接続を設定し、クロック信号が低論理レベ
ルを示すとき(第２)入力端子１２６と出力端子１２８と
の間の接続を設定する。

【００２０】図４は図２の回路配置の動作の一例を示
す。図４Ａは図１及び３に示すのと同一のクロック信号
を示す。一例として、図４Ｂは論理装置１の出力端子７
の２進出力信号の変化を示す。この２進出力信号は２つ
の時間インターリーブデータストリームの直列データ値
を含む。この時間インターリーブデータストリームの第
１ストリームのデータ値はクロック信号の立上り縁によ
り表わされる状態遷移と関連し、第２ストリームのデー
タ値はクロック信号の立下り縁により構成される状態遷
移と関連する。(第１)記憶セル９の記憶動作はクロック
信号の立上り縁に応答して生起し、他の記憶セル１２１
の記憶動作はクロック信号の立下り縁に応答して生起す
るため、論理装置１の出力端子７から供給されるデータ
値は記憶セル９、１２１に分離されたデータストリーム
の形で記憶され、即ち第１データストリームが(第１)記
憶セル９に記憶されるとともに、第２データストリーム
が他の記憶セル１２１に記憶される。

【００２１】図４は得られる信号も示し、即ち図４Ｃは
第１データストリームを(第１)記憶セル９の出力端子１
１の２進出力信号として示し、図４Ｄは第２データスト
リームを他の記憶セル１２１の出力端子１２４の２進出
力信号として示す。図４Ｂにおいても、論理装置１の出
力端子７における２進出力信号の設定又は過渡現象が図
３Ｂと同様に示されている。ここではこのような設定又
は過渡現象の補償のためにクロック信号の完全な１周期
の代わりにクロック信号の半周期しか使用し得ないこと
明かである。しかし、本発明に従って構成された回路配
置ではこの低減された設定又は過渡時間が論理装置に課
すべき唯一の要件を構成するのみである。しかも、クロ
ック信号の周波数はそのままでよい。

【００２２】クロックリード１３のクロック信号の状態
に従って、スイッチング段１２７が記憶セル９及び１２
１の出力端子１１及び１２４のデータストリームを周期
的に反復する各々の状態遷移の間において再び時間イン
ターリーブする。この時間インタリーブ処理により図２
の回路配置の共通出力端子６の出力信号は図４Ｅに示す
時間的変化を発生する。この２進出力信号内のデータス
トリームは論理装置１において既に処理されたのと同一
に時間インターリーブされる。これは、一方では、追加
の回路の介在の必要なしに論理装置１の他の入力端子へ
のレトロ結合を可能にし、他方では、他の信号処理段、
例えば他の論理装置を、単一データストリームの処理用
の図１の回路配置と同様に、回路配置の共通出力端子６
に接続することを可能にする。このような拡張回路配置
では、記憶装置１２の形に構成された全ての記憶装置を
図２の記憶装置１２０に対応する記憶装置と置き換える
ことができる。この場合には、他の変更の必要なしに、
このような高価な回路配置を２つのデータストリームの
時間インターリーブ処理のために使用することができ
る。単一データストリームの処理と比較して、記憶セル
自体は記憶すべきデータ値の高い繰返し周波数に支配さ
れない。

【００２３】２つのデータストリームを図２に示す種類
の回路配置の別々の出力端子から出力させる必要がある
場合には、別々の出力端子は図２の記憶装置１２０のよ
うな記憶装置内のスイッチング段１２７を省略すること
により簡単に達成することができる。この場合には記憶
セル９及び１２１のそれぞれの出力端子１１及び１２４
が並列に取り出される。従って、２つのデータストリー
ムは追加のデマルチプレクサ装置を用いる必要なしに極
めて簡単に分離することができる。

【００２４】図５はこのような拡張回路配置の一例を示
す。図中の参照番号２０１は論理装置１と同様に構成さ
れた論理装置を示し、その入力端子２０２、２０３及び
出力端子２０７は図１の論理装置の入力端子２、３、５
及び出力端子７に対応する。この論理装置２０１に記憶
装置２１２が接続され、この記憶装置は図１の記憶装置
１２に対応する構成を有するとともに、信号入力端子２
０８、クロック入力端子２１０及び回路配置の共通出力
端子２０６に接続された出力端子を有する。図５の回路
配置は図１に示す回路配置に対応し、更に他の論理装置
２１３、他の記憶装置２１４及び回路ブロック２１５を
含む。他の論理装置２１３は２つの入力端子２１６、２
１７を有し、これらの入力端子を経て供給される２進信
号を論理的に組合せることができる。論理装置２１３の
２進出力信号は出力端子２１８から出力され、記憶装置
２１４の信号入力端子２１９に供給され、記憶装置２１
４に記憶される。記憶装置２１４に記憶された２進信号
はその出力端子２２０から出力され、回路ブロック２１
５の入力端子２２１に供給される。記憶装置２１２のク
ロック入力端子２１０と同様に、他の記憶装置２１４の
クロック入力端子２２２もクロックリード１３に接続す
る。

【００２５】図５に示す回路配置の回路ブロック２１５
は他の論理装置を含むことができるが、他の記憶装置を
含むこともできる。このような他の装置を制御するため
に、この装置にもクロックリード１３に接続されたクロ
ック入力端子２２３を設ける。好適実施例では、回路ブ
ロック２１５は“コントローラエリアネットワーク”の
所謂“プロトコルコア”を含む。

【００２６】図５に示す回路配置では、回路ブロック２
１５から論理装置２０１の入力端子２０２、２０３にリ
ードを直接接続する。

【００２７】図６は図５の回路配置の変更例を示し、本
例では、図２に示す図１の変更例に従って、図１の記憶
装置１２に対応する全ての簡単な記憶装置が図２に示す
記憶装置１２０の形態の記憶装置と置き換えられてい
る。従って、図６では図５の記憶装置２１２が図２の記
憶装置１２０に対応する構成を有する記憶装置３１２と
置き換えられている。図６では、記憶装置３１２は信号
入力端子２０８及びクロック入力端子２１０の代わりに
信号入力端子３０８及びクロック入力端子３１０を有す
る。図６では図５の他の記憶装置２１４が同様に図２の
記憶装置１２０に対応する構成を有する他の記憶装置３
１４と置き換えられている。更に、回路ブロック２１５
内に存在する記憶装置も記憶装置１２０に対応する記憶
装置と置き換えられている。このように変更された回路
ブロックは図６では参照番号３１５で示されている。そ
の出力端子を論理装置２０１の入力端子２０２、２０３
に接続するとともに、その入力端子３２１を他の記憶装
置３１４の出力端子３２０に接続し、そのクロック入力
端子３２３をクロックリード１３に接続する。従って、
図５から図６へ切換えるためには、記憶装置を単一デー
タストリームの処理から２つのデータストリームの時間
インターリーブ処理へ切り換えるように置き換える必要
があるのみである。

【００２８】別々に供給されるデータストリームを他の
論理装置２１３の入力端子２１６、２１７に時間インタ
ーリーブ式に供給する場合には、図２の記憶装置１２０
のスイッチング段１２７に対応する構成を有する他のス
イッチング段３２４、３２５を入力端子２１６、２１７
の各々の前に配置する。他のスイッチング段３２４、３
２５の制御入力端子３２６、３２７もクロックリード１
３に接続する。クロック信号の論理状態が低論理状態の
とき、その第１スイッチング状態において、第１の他の
スイッチング段３２４が第１データストリームの第１の
２進信号用の入力端子３２８を他の論理装置２１３の第
１入力端子２１６に接続する。対応するスイッチング状
態において、第２の他のスイッチング段３２５が第１デ
ータストリームの第２の２進信号用の入力端子３３０を
他の論理装置２１３の第２入力端子２１７に接続する。
しかし、クロック信号がその高論理レベルのとき、他の
スイッチング段３２４、３２５は他の状態に切り換わ
り、この状態では第２データストリームの第１の２進信
号用の入力端子３２９を他の論理装置２１３の第１入力
端子２１６に接続するとともに、第２データストリーム
の第２の２進信号用の入力端子３３１を他の論理装置の
第２入力端子２１７に接続する。このようにして、デー
タ値の繰返し周波数がクロック信号の周波数に対応する
データストリームが時間インターリーブデータ値の形態
で他の論理装置２１３に供給される。これらのデータス
トリームは共通出力端子２０６に達するまでこの時間イ
ンターリーブ形態で回路配置により更に処理される。

【００２９】図６に示す回路配置の変形例では、記憶装
置３１２内に含まれ、共通出力端子２０６に接続された
スイッチング段の出力端子に加えて、この記憶装置内に
含まれる記憶セルの出力端子を追加の出力端子として取
り出すことができる。これは図６に破線で示され、記憶
セルの出力端子は参照番号３３２、３３３で示されてい
る。例えば、出力端子３３２は図２の記憶装置１２０内
の(第１)記憶セル９の出力端子１１に対応する第１デー
タストリーム用の記憶セルの出力端子に対応し、第２デ
ータストリーム用の出力端子３３３は図２の記憶装置１
２０内の他の記憶セル１２１の出力端子１２４に対応す
る記憶装置３１２内の設けられた第２記憶セルの出力端
子に対応する。従って、記憶装置３１２のこの変形例で
は、データストリームが分離されて出力される。従っ
て、共通出力端子２０６は論理装置２０１の入力端子２
０５への時間インターリーブ出力信号のレトロ結合用に
のみ使用され、全回路配置の２進出力信号の出力用には
使用されず、これが図６に破線の×で示されている。

【図面の簡単な説明】

【図１】論理装置と記憶装置を含む２進信号処理用回
路配置を示す。

【図２】記憶装置を本発明に従って構成した図１に示
す回路配置の変更例を示す。

【図３】図１の回路配置内のいくつかの信号の時間変
化を示す。

【図４】図２の回路配置内のいくつかの信号の時間変
化を示す。

【図５】図１の回路配置の拡張例を示す。

【図６】本発明に従って構成された記憶装置を具える
図５の回路配置の変更例を示す。

【符号の説明】

１論理装置１２０記憶装置９記憶セル１２１他の記憶セル１２７スイッチング段１３クロックリード２−５入力端子６共通出力端子

───────────────────────────────────────────────────── フロントページの続き (71)出願人 590000248 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ１, 5621 ＢＡＥｉｎｄｈｏｖｅｎ，ＴｈｅＮｅｔｈｅｒｌａｎｄｓ

Claims

【特許請求の範囲】

【請求項１】少なくとも１つの２進出力信号を出力す
る少なくとも１つの論理装置と、各論理装置に対し、前記少なくとも１つの２進出力信号
を周期的に逐次発生する状態遷移を示すクロック信号に
より規定される瞬時に記憶する少なくとも１つの記憶装
置とを含み、前記少なくとも１つの記憶装置が複数の記憶セルを含
み、各記憶セルがクロック信号の各サイクル内の関連す
る状態遷移の瞬時に２進信号の１つの瞬時値を記憶する
とともにその値をその出力端子から出力し、１つの記憶
装置内のこれらの記憶セルの出力端子がスイッチング段
を経て当該記憶装置の共通出力端子に接続され、該スイ
ッチング段が各記憶セルの出力端子を、クロック信号の
関連する状態遷移で開始しクロック信号の次の状態遷移
で終わる時間インターバルにおいて当該記憶装置の共通
出力端子に接続するよう構成されていることを特徴とす
る２進信号処理用回路配置。
【請求項２】前記少なくとも１つの記憶装置がＤ−フ
リップフロップとして構成された２つの記憶セルを含
み、それらのクロック入力端子に少なくともほぼ矩形波
信号の形態のクロック信号を供給することができ、前記
２つの記憶素子を構成するＤ−フリップフロップのうち
の第１のフリップフロップが記憶のためにクロック信号
の立上り縁で駆動され、第２のフリップフロップが立下
り縁で駆動され、前記スイッチング段がクロック信号の
状態遷移間のレベルに従って制御されることを特徴とす
る請求項１記載の回路配置。
【請求項３】クロック信号の連続するサイクルの対応
する状態遷移の瞬時における２進出力信号の瞬時値が１
つの個別のデータストリームと関連することを特徴とす
る請求項１又は２記載の回路配置。
【請求項４】請求項１−３の何れかに記載の回路配置
を含むことを特徴とするデータ電子処理装置。