JP2000236260A - 信号符号化回路及び信号符号化方法 - Google Patents
信号符号化回路及び信号符号化方法Info
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
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Abstract
(57)【要約】 (修正有)
【課題】異なる信号レートを有する信号を同じ信号経路
に切り替える従来からの手法の一つは、伝統的なマルチ
プレクサを用いて信号の信号ソースを信号経路に接続す
ることである。信号ソース間の信号レートの最大差がお
よそ100 MHzを超える場合は、この伝統的な手法では正
常に動作しない。 【解決手段】異なる信号線上の信号が異なる信号レート
を有する場合の複数の信号線上のディジタル信号を切り
替える回路で、その回路は制御器を含み、制御器は片方
のスイッチが安定したONになった後でないと他方のスイ
ッチがOFFにならないように防ぐ。こうすることによっ
て一つ以上のスイッチが受け取った対応するディジタル
信号を同時に一つの出力に供給することができるように
する。
に切り替える従来からの手法の一つは、伝統的なマルチ
プレクサを用いて信号の信号ソースを信号経路に接続す
ることである。信号ソース間の信号レートの最大差がお
よそ100 MHzを超える場合は、この伝統的な手法では正
常に動作しない。 【解決手段】異なる信号線上の信号が異なる信号レート
を有する場合の複数の信号線上のディジタル信号を切り
替える回路で、その回路は制御器を含み、制御器は片方
のスイッチが安定したONになった後でないと他方のスイ
ッチがOFFにならないように防ぐ。こうすることによっ
て一つ以上のスイッチが受け取った対応するディジタル
信号を同時に一つの出力に供給することができるように
する。
Description
【0001】
【発明の属する技術分野】本発明は異なる信号レートを
有するディジタル信号の生成及び切り替えを行なう信号
符号化回路及び信号符号化方法に関する。より具体的
は、本発明は高信号レートを有するディジタル信号を符
号化して符号化された信号を生成することに関し、さら
にそうした信号を低信号レートを有するアービトレーシ
ョン信号と同じ信号線に切り替えることに関する。
有するディジタル信号の生成及び切り替えを行なう信号
符号化回路及び信号符号化方法に関する。より具体的
は、本発明は高信号レートを有するディジタル信号を符
号化して符号化された信号を生成することに関し、さら
にそうした信号を低信号レートを有するアービトレーシ
ョン信号と同じ信号線に切り替えることに関する。
【0002】
【従来の技術】近年のエレクトロニクスで、様々な信号
タイプを生成する集積回路は普通である。集積回路は、
例えば、高信号レートで情報を伝えるデータ信号を生成
し、実質的に低信号レートを有すると共に他の装置を制
御するのに役立つアービトレーション信号を生成するこ
ともできる。実質的に異なる信号レートを有する信号が
同じ信号経路を活用する場合、信号レートの差が原因で
様々な問題が生じることがある。例えば、一般にグリッ
チ(glitch, 不調、以下同様)として知られる疑似信号
は信号レートの差が原因で信号経路上の出力信号に発生
する。
タイプを生成する集積回路は普通である。集積回路は、
例えば、高信号レートで情報を伝えるデータ信号を生成
し、実質的に低信号レートを有すると共に他の装置を制
御するのに役立つアービトレーション信号を生成するこ
ともできる。実質的に異なる信号レートを有する信号が
同じ信号経路を活用する場合、信号レートの差が原因で
様々な問題が生じることがある。例えば、一般にグリッ
チ(glitch, 不調、以下同様)として知られる疑似信号
は信号レートの差が原因で信号経路上の出力信号に発生
する。
【0003】とりわけ重要な一例は、IEEE規格1394に準
拠して様々な部品を相互接続するバスを用いたコンピュ
ータシステムにおいて発生する。この文脈において、高
信号レートを有する信号は、およそ100 MHzから300 MHz
の範囲の信号レートでデータを伝送するデータ信号を含
み、また受信装置がデータ信号との同期を維持するため
に用いる信号レートがデータ信号とほぼ同じストローブ
信号(strobe signal,ストロボ信号、以下同様)を含む
こともある。低信号レートを有する信号には、ほぼ50 M
Hzの信号レートを有するアービトレーション信号があ
る。そのようなアービトレーション信号はバスの動作や
バスに接続された装置の動作を制御できるようにIEEE規
格1394に指定されている。
拠して様々な部品を相互接続するバスを用いたコンピュ
ータシステムにおいて発生する。この文脈において、高
信号レートを有する信号は、およそ100 MHzから300 MHz
の範囲の信号レートでデータを伝送するデータ信号を含
み、また受信装置がデータ信号との同期を維持するため
に用いる信号レートがデータ信号とほぼ同じストローブ
信号(strobe signal,ストロボ信号、以下同様)を含む
こともある。低信号レートを有する信号には、ほぼ50 M
Hzの信号レートを有するアービトレーション信号があ
る。そのようなアービトレーション信号はバスの動作や
バスに接続された装置の動作を制御できるようにIEEE規
格1394に指定されている。
【0004】
【発明が解決しようとする課題】異なる信号レートを有
する信号を同じ信号経路に切り替える従来からの手法の
一つは、伝統的なマルチプレクサを用いて信号の信号ソ
ースを信号経路に接続することである。信号ソース間の
信号レートの最大差がおよそ100 MHzを超える場合は、
この伝統的な手法では正常に動作しない。信号レートの
差が原因でマルチプレクサが出力でグリッチを発生させ
るのが普通である。グリッチはデータ信号の一部と解釈
されるかもしれないが、その結果データエラーを発生さ
せることがある。マルチプレクサがアービトレーション
信号をバスに切り替えるときに生じるグリッチはアービ
トレーション信号の一部と解釈されるかもしれないが、
それが原因で受信装置に誤動作が生じることがある。グ
リッチは切り替わった信号の始まりに或いは始まり近く
に発生するので、信号タイプ間の遷移を示すIEEE規格13
94で必要とされる様々な信号のプレフィックスなどとい
った信号のプレフィックスと干渉してしまうことがあ
る。
する信号を同じ信号経路に切り替える従来からの手法の
一つは、伝統的なマルチプレクサを用いて信号の信号ソ
ースを信号経路に接続することである。信号ソース間の
信号レートの最大差がおよそ100 MHzを超える場合は、
この伝統的な手法では正常に動作しない。信号レートの
差が原因でマルチプレクサが出力でグリッチを発生させ
るのが普通である。グリッチはデータ信号の一部と解釈
されるかもしれないが、その結果データエラーを発生さ
せることがある。マルチプレクサがアービトレーション
信号をバスに切り替えるときに生じるグリッチはアービ
トレーション信号の一部と解釈されるかもしれないが、
それが原因で受信装置に誤動作が生じることがある。グ
リッチは切り替わった信号の始まりに或いは始まり近く
に発生するので、信号タイプ間の遷移を示すIEEE規格13
94で必要とされる様々な信号のプレフィックスなどとい
った信号のプレフィックスと干渉してしまうことがあ
る。
【0005】この分野での更なる問題は、IEEE規格1394
に規定されているストローブ信号を生成するための伝統
的な非メモリレス符号化回路及び方法によりデータ信号
やストローブ信号に生じる1サイクルの遅延である。よ
り具体的に、IEEE規格1394は再帰によってデータ信号を
符号化してストローブ信号を生成する伝統的なエンコー
ダを記述している。この伝統的なエンコーダでは、デー
タ信号が第1のXORゲートの入力の一つと第1のDフリッ
プフロップのD入力に供給される。第1Dフリップフロ
ップのQ出力から供給された遅延データ信号は第1のXO
Rゲートの他の入力にフィードバックされ、第1のXORゲ
ートの出力が第2のXORゲートの第1入力を駆動する。
第2のXORゲートの出力が第2DフリップフロップのD
入力を駆動する。第2DフリップフロップのQ出力はス
トローブ信号を供給する。 /Q出力は第2XORゲートの
第2出力にフィードバックされる反転されたストローブ
信号を供給する。 両Dフリップフロップは共に同じク
ロック信号によってクロッキングされる。
に規定されているストローブ信号を生成するための伝統
的な非メモリレス符号化回路及び方法によりデータ信号
やストローブ信号に生じる1サイクルの遅延である。よ
り具体的に、IEEE規格1394は再帰によってデータ信号を
符号化してストローブ信号を生成する伝統的なエンコー
ダを記述している。この伝統的なエンコーダでは、デー
タ信号が第1のXORゲートの入力の一つと第1のDフリッ
プフロップのD入力に供給される。第1Dフリップフロ
ップのQ出力から供給された遅延データ信号は第1のXO
Rゲートの他の入力にフィードバックされ、第1のXORゲ
ートの出力が第2のXORゲートの第1入力を駆動する。
第2のXORゲートの出力が第2DフリップフロップのD
入力を駆動する。第2DフリップフロップのQ出力はス
トローブ信号を供給する。 /Q出力は第2XORゲートの
第2出力にフィードバックされる反転されたストローブ
信号を供給する。 両Dフリップフロップは共に同じク
ロック信号によってクロッキングされる。
【0006】明らかに、この符号化はDフリップフロッ
プの動作のために再帰的である。符号化には2つのソー
スからのフィードバックが必要である。さらに、データ
信号はストローブ信号を生成するにあたり少なくとも1
クロックサイクル遅延していなければならないが、バス
に供給されるデータ信号は実際には遅延データ信号で、
それは少なくとも完全に1クロックサイクル遅れた元々
のデータ信号のコピーである。このレイテンシー(late
ncy, 待ち時間、以下同様)がさらに加わることによっ
てバスに接続された他の装置へのデータの伝送が遅くな
るので、非常に好ましくない。
プの動作のために再帰的である。符号化には2つのソー
スからのフィードバックが必要である。さらに、データ
信号はストローブ信号を生成するにあたり少なくとも1
クロックサイクル遅延していなければならないが、バス
に供給されるデータ信号は実際には遅延データ信号で、
それは少なくとも完全に1クロックサイクル遅れた元々
のデータ信号のコピーである。このレイテンシー(late
ncy, 待ち時間、以下同様)がさらに加わることによっ
てバスに接続された他の装置へのデータの伝送が遅くな
るので、非常に好ましくない。
【0007】従ってエレクトロニクスの技術分野におい
て実質的に異なる信号レートで信号を供給する信号ソー
スに信号経路を接続する改善された回路及び改善された
方法が常に必要とされている。そうした回路及び方法は
出力グリッチがスイッチング動作中生じないようにする
のが好ましい。そうした回路及び方法はIEEE規格1394に
準拠して実現され、200 MHzを超えるデータ信号及びス
トローブ信号の信号レートをサポートすることが非常に
好ましい。改善されたスイッチング回路は集積回路(I
C)チップ上の出力バッファを駆動するのに必要であ
る。そのように改善された回路は実現するにあたりICチ
ップ上の所要空間が最小限で済むのが好ましい。
て実質的に異なる信号レートで信号を供給する信号ソー
スに信号経路を接続する改善された回路及び改善された
方法が常に必要とされている。そうした回路及び方法は
出力グリッチがスイッチング動作中生じないようにする
のが好ましい。そうした回路及び方法はIEEE規格1394に
準拠して実現され、200 MHzを超えるデータ信号及びス
トローブ信号の信号レートをサポートすることが非常に
好ましい。改善されたスイッチング回路は集積回路(I
C)チップ上の出力バッファを駆動するのに必要であ
る。そのように改善された回路は実現するにあたりICチ
ップ上の所要空間が最小限で済むのが好ましい。
【0008】ディジタル信号を並列に符号化する改善さ
れたエンコーダ及び符号化の方法の対するニーズもあ
る。そのようなエンコーダ及び符号化の方法はIEEE規格
1394に準拠してストローブ信号を生成するように実現で
きるのが好ましい。データ信号及びストローブ信号のレ
イテンシーを最小限に抑えるために、再帰を用いずにそ
うしたストローブ信号を生成するのが好ましい。さら
に、エンコーダの実施例が少なくとも一つはレイテンシ
ーのペナルティを生じさせることなくIEEE規格1394に準
拠したストローブ信号を供給するのが非常に好ましい。
れたエンコーダ及び符号化の方法の対するニーズもあ
る。そのようなエンコーダ及び符号化の方法はIEEE規格
1394に準拠してストローブ信号を生成するように実現で
きるのが好ましい。データ信号及びストローブ信号のレ
イテンシーを最小限に抑えるために、再帰を用いずにそ
うしたストローブ信号を生成するのが好ましい。さら
に、エンコーダの実施例が少なくとも一つはレイテンシ
ーのペナルティを生じさせることなくIEEE規格1394に準
拠したストローブ信号を供給するのが非常に好ましい。
【0009】非再帰的論理によってディジタル信号の符
号化をサポートする改善された回路及び改善された方法
を開示する。改善された回路は集積回路(IC)チップ上
の最小限の空間を用いて実現することができ、伝統的に
再帰的論理又はステップでなければ実現できなかった信
号符号化を非再帰的手段によってサポートするので有益
である。改善された回路は多数のトランジスタや他の構
成要素素子を作る必要がなく、規格品のインバータを用
いて実現することができるので便利である。
号化をサポートする改善された回路及び改善された方法
を開示する。改善された回路は集積回路(IC)チップ上
の最小限の空間を用いて実現することができ、伝統的に
再帰的論理又はステップでなければ実現できなかった信
号符号化を非再帰的手段によってサポートするので有益
である。改善された回路は多数のトランジスタや他の構
成要素素子を作る必要がなく、規格品のインバータを用
いて実現することができるので便利である。
【0010】
【課題を解決するための手段】本発明の一つの態様によ
れば、再帰的符号化アルゴリズムによってディジタル信
号のビットを符号化する方法はディジタル信号を受け取
り、そのディジタル信号にプレフィックスを与えて中間
信号を生成し、その中間信号を組み合わせ的に符号化し
て符号化された信号を生成することからなり、その符号
化された信号は再帰的符号化アルゴリズムによりディジ
タル信号のビットを符号化したものを含む。
れば、再帰的符号化アルゴリズムによってディジタル信
号のビットを符号化する方法はディジタル信号を受け取
り、そのディジタル信号にプレフィックスを与えて中間
信号を生成し、その中間信号を組み合わせ的に符号化し
て符号化された信号を生成することからなり、その符号
化された信号は再帰的符号化アルゴリズムによりディジ
タル信号のビットを符号化したものを含む。
【0011】IEEE規格1394に準拠してデータ信号を符号
化するのに特に有益なそうした方法の実施例はデータパ
ケットのIEEE規格1394に準拠するビット列を含み、デー
タパケットの始まりの前に2値の値「1」の単一ビットを
付けてプレフィックス付きデータパケットを生成し、2
値の値「1」である第2ビットを供給し、組み合わせ論理
ブロックの入力にディジタル信号を供給し、組み合わせ
論理ブロックの出力からディジタル信号に対する出力信
号を受け取り、2値の値「1」の第2ビットの後に出力信
号を連結して符号化された信号をIEEE規格1394に準拠す
るストローブ信号として生成することを含む。
化するのに特に有益なそうした方法の実施例はデータパ
ケットのIEEE規格1394に準拠するビット列を含み、デー
タパケットの始まりの前に2値の値「1」の単一ビットを
付けてプレフィックス付きデータパケットを生成し、2
値の値「1」である第2ビットを供給し、組み合わせ論理
ブロックの入力にディジタル信号を供給し、組み合わせ
論理ブロックの出力からディジタル信号に対する出力信
号を受け取り、2値の値「1」の第2ビットの後に出力信
号を連結して符号化された信号をIEEE規格1394に準拠す
るストローブ信号として生成することを含む。
【0012】本発明のもう一つの態様によれば、データ
信号を符号化してIEEE規格1394に準拠するストローブ信
号を生成するエンコーダは複数の信号経路を含み、各信
号経路はデータ信号の1ビットを受け取る入力を有する
と共にストローブ信号に対応するビットを供給する出力
を有し、単一経路の中にはインバータを含むものがあ
る。
信号を符号化してIEEE規格1394に準拠するストローブ信
号を生成するエンコーダは複数の信号経路を含み、各信
号経路はデータ信号の1ビットを受け取る入力を有する
と共にストローブ信号に対応するビットを供給する出力
を有し、単一経路の中にはインバータを含むものがあ
る。
【0013】本発明の別の態様によれば、非メモリレス
符号化アルゴリズムによってディジタル信号を符号化し
て符号化された信号を供給するエンコーダは、プレフィ
ックスをディジタル信号に与える第1手段と、プレフィ
ックスを符号化して符号化された信号の第1部分を供給
する第2手段、及びディジタル信号の第2部分にメモリレ
ス符号化アルゴリズムを用いて符号化された信号の第2
部分を供給する第3手段を含む。
符号化アルゴリズムによってディジタル信号を符号化し
て符号化された信号を供給するエンコーダは、プレフィ
ックスをディジタル信号に与える第1手段と、プレフィ
ックスを符号化して符号化された信号の第1部分を供給
する第2手段、及びディジタル信号の第2部分にメモリレ
ス符号化アルゴリズムを用いて符号化された信号の第2
部分を供給する第3手段を含む。
【0014】本発明の別の態様によれば、再帰的符号化
アルゴリズムによってディジタル信号のビットを符号化
するエンコーダは、ディジタル信号にプレフィックスを
与えて中間信号を生成する初期設定ユニットと、中間信
号を受け取るように結合された入力を有すると共に再帰
的符号化アルゴリズムによりディジタル信号のビットを
符号化したものを含む符号化された信号を供給する出力
を有する組み合わせ論理ブロックを含む。
アルゴリズムによってディジタル信号のビットを符号化
するエンコーダは、ディジタル信号にプレフィックスを
与えて中間信号を生成する初期設定ユニットと、中間信
号を受け取るように結合された入力を有すると共に再帰
的符号化アルゴリズムによりディジタル信号のビットを
符号化したものを含む符号化された信号を供給する出力
を有する組み合わせ論理ブロックを含む。
【0015】改善されたディジタル信号符号化の回路及
び方法の様々なそしてまた別の実施例の様々な特徴は以
下に述べる説明並びに添付の図面を参考にすることによ
りさらにより一層理解できるであろう。図面では類似の
要素に類似の参照番号を付けている。以下の説明及び図
面の内容はあくまで例として記載しているのであって、
本願の範囲を限定すると解釈されてはならない。
び方法の様々なそしてまた別の実施例の様々な特徴は以
下に述べる説明並びに添付の図面を参考にすることによ
りさらにより一層理解できるであろう。図面では類似の
要素に類似の参照番号を付けている。以下の説明及び図
面の内容はあくまで例として記載しているのであって、
本願の範囲を限定すると解釈されてはならない。
【0016】
【発明の実施の形態】ディジタル信号を符号化する回路
及び方法の様々な実施例を開示する。ディジタル信号の
ビットを並列に符号化して符号化動作のレイテンシーを
短縮できるので有益である。信号経路にグリッチを発生
させることなく高信号レートを有する信号を低信号レー
トを有する別の信号と同じ信号経路に切り替える回路及
び方法も明らかにする。様々な信号間で信号レートに50
MHz以上の差がある場合でも、グリッチを防ぐことがで
きる。IEEE規格1394に準拠して、データ信号を符号化し
てストローブ信号を生成し、そうした信号をアービトレ
ーション信号と同じ信号経路に供給できる様々な回路及
び方法は非常に有益である。IEEE規格1394は参照するこ
とにより本書の一部をなすこととする。
及び方法の様々な実施例を開示する。ディジタル信号の
ビットを並列に符号化して符号化動作のレイテンシーを
短縮できるので有益である。信号経路にグリッチを発生
させることなく高信号レートを有する信号を低信号レー
トを有する別の信号と同じ信号経路に切り替える回路及
び方法も明らかにする。様々な信号間で信号レートに50
MHz以上の差がある場合でも、グリッチを防ぐことがで
きる。IEEE規格1394に準拠して、データ信号を符号化し
てストローブ信号を生成し、そうした信号をアービトレ
ーション信号と同じ信号経路に供給できる様々な回路及
び方法は非常に有益である。IEEE規格1394は参照するこ
とにより本書の一部をなすこととする。
【0017】図1に、再帰によってデータ信号を符号化
してストローブ信号を生成するIEEE規格1394に指定され
た伝統的なエンコーダ20の概略図を示す。伝統的なエン
コーダ20は第1及び第2のXORゲート22, 26を含み、第1及
び第2のDフリップフロップ24, 28を含む。 Dフリップ
フロップ24, 28はともに線CLKのクロック信号でクロッ
キングされる。入力データ信号(d0, d1, d2, ...,
dm)は線DATAで第1のXORゲート22の第1入力に、そして
第1Dフリップフロップ24のD入力に直列に供給され
る。ここで、指数mは整数で、各項dmはビットを表す。
クロックサイクルにつき入力データ信号の1ビットが供
給される。遅延出力データ信号(d'0=d0, d'1=d 1, ...,
d'm=dm)が第1Dフリップフロップ24のQ出力から線D
ATA'で供給される。遅延出力データ信号の各ビットdiは
対応する入力データ信号のビットdiの受け取り後1クロ
ックサイクルで生成されることに注目している。遅延出
力データ信号d'0, d'1, ..., d'mは第1 XORゲート22の
第2入力にフィードバックされ、第1 XORゲート22の出力
が第2 XORゲート26の第1入力を駆動する。第2 XORゲー
ト26の出力は第2Dフリップフロップ28のD入力を駆動
する。第2Dフリップフロップ28のQ出力は線STROBEで
ストローブ信号(s0, s1,s2, ..., sm)を供給する。第
2Dフリップフロップ28の/Q出力は反転されたストロー
ブ信号を供給し、それは第2 XORゲート26の第2入力にフ
ィードバックされる。
してストローブ信号を生成するIEEE規格1394に指定され
た伝統的なエンコーダ20の概略図を示す。伝統的なエン
コーダ20は第1及び第2のXORゲート22, 26を含み、第1及
び第2のDフリップフロップ24, 28を含む。 Dフリップ
フロップ24, 28はともに線CLKのクロック信号でクロッ
キングされる。入力データ信号(d0, d1, d2, ...,
dm)は線DATAで第1のXORゲート22の第1入力に、そして
第1Dフリップフロップ24のD入力に直列に供給され
る。ここで、指数mは整数で、各項dmはビットを表す。
クロックサイクルにつき入力データ信号の1ビットが供
給される。遅延出力データ信号(d'0=d0, d'1=d 1, ...,
d'm=dm)が第1Dフリップフロップ24のQ出力から線D
ATA'で供給される。遅延出力データ信号の各ビットdiは
対応する入力データ信号のビットdiの受け取り後1クロ
ックサイクルで生成されることに注目している。遅延出
力データ信号d'0, d'1, ..., d'mは第1 XORゲート22の
第2入力にフィードバックされ、第1 XORゲート22の出力
が第2 XORゲート26の第1入力を駆動する。第2 XORゲー
ト26の出力は第2Dフリップフロップ28のD入力を駆動
する。第2Dフリップフロップ28のQ出力は線STROBEで
ストローブ信号(s0, s1,s2, ..., sm)を供給する。第
2Dフリップフロップ28の/Q出力は反転されたストロー
ブ信号を供給し、それは第2 XORゲート26の第2入力にフ
ィードバックされる。
【0018】エンコーダ20によって提供される符号化は
次のように表すことができる。
次のように表すことができる。
【0019】 s0=d0 (方程式1) s1=(d1 XOR d0) XOR /s0 (方程式2) s2=(d2 XOR d1) XOR /s1 (方程式3) ... sm=(dm XOR dm-1) XOR /sm-1 (方程式4) ここで、指数mは整数。例えば、ストローブビットs1を
生成するには、入力Dからデータビットd1がそしてDフ
リップフロップ24のQ出力からデータビットd0がXORゲ
ート22に供給されてビット(d1 XOR d0)が生成される。
その生成されたビット(d1 XOR d0)と反転されたストロ
ーブビット/s0は次に第2 XORゲート26に送られてビット
(d1 XOR d0) XOR /s0が生成される。その生成されたビ
ット(d1 XOR d 0) XOR /s0は次に第2Dフリップフロップ
28のD入力に供給される。クロック線CLKの次のクロッ
クサイクル中その生成されたビット(d1 XOR d0 XOR /
s0)は第2Dフリップフロップ28のQ出力からストローブ
ビットs1として供給される。各ストローブビットsiは対
応する遅延出力データ信号のビットd'iとして同じサイ
クルで供給される。
生成するには、入力Dからデータビットd1がそしてDフ
リップフロップ24のQ出力からデータビットd0がXORゲ
ート22に供給されてビット(d1 XOR d0)が生成される。
その生成されたビット(d1 XOR d0)と反転されたストロ
ーブビット/s0は次に第2 XORゲート26に送られてビット
(d1 XOR d0) XOR /s0が生成される。その生成されたビ
ット(d1 XOR d 0) XOR /s0は次に第2Dフリップフロップ
28のD入力に供給される。クロック線CLKの次のクロッ
クサイクル中その生成されたビット(d1 XOR d0 XOR /
s0)は第2Dフリップフロップ28のQ出力からストローブ
ビットs1として供給される。各ストローブビットsiは対
応する遅延出力データ信号のビットd'iとして同じサイ
クルで供給される。
【0020】伝統的なエンコーダ20で提供される符号化
はDフリップフロップ24, 28からのフィードバックがあ
るために再帰的である。i > 0の場合、ストローブビッ
トsiは先行するストローブビットsi-1及び先行するデー
タビットdi-1に依存する。符号化は少なくとも一つのス
トローブビットが先行データビットに依存するので非メ
モリレスである。データ信号d0, d1, d2, ..., dmはス
トローブ信号s0, s1, s 2, ..., smを生成するのに1クロ
ックサイクル遅れていなければならない。第1Dフリッ
プフロップ24のQ出力から線DATA'に供給された遅延出
力データ信号d'0,d'1, ..., d'mは本質的に1クロック
サイクル遅れた線DATAの入力データ信号d0,d1, d2,
..., dmのコピーである。この遅延によって他の装置へ
のデータの伝送が遅くなるので、非常に好ましくない。
さらに、伝統的なエンコーダ20はデータ信号のビットを
並列に符号化することはできず、むしろ複数のゲートを
用いて、従って複数のゲート遅延によって、直列にビッ
トごとに符号化しなければならない。これらの問題があ
るために伝統的なエンコーダ20を用いる符号化プロセス
のスピードが制約される。
はDフリップフロップ24, 28からのフィードバックがあ
るために再帰的である。i > 0の場合、ストローブビッ
トsiは先行するストローブビットsi-1及び先行するデー
タビットdi-1に依存する。符号化は少なくとも一つのス
トローブビットが先行データビットに依存するので非メ
モリレスである。データ信号d0, d1, d2, ..., dmはス
トローブ信号s0, s1, s 2, ..., smを生成するのに1クロ
ックサイクル遅れていなければならない。第1Dフリッ
プフロップ24のQ出力から線DATA'に供給された遅延出
力データ信号d'0,d'1, ..., d'mは本質的に1クロック
サイクル遅れた線DATAの入力データ信号d0,d1, d2,
..., dmのコピーである。この遅延によって他の装置へ
のデータの伝送が遅くなるので、非常に好ましくない。
さらに、伝統的なエンコーダ20はデータ信号のビットを
並列に符号化することはできず、むしろ複数のゲートを
用いて、従って複数のゲート遅延によって、直列にビッ
トごとに符号化しなければならない。これらの問題があ
るために伝統的なエンコーダ20を用いる符号化プロセス
のスピードが制約される。
【0021】伝統的なエンコーダ20を他の装置と相互接
続するのは難しい。例えば、伝統的なエンコーダ20の出
力線DATA'とIEEE規格1394に準拠するアービトレーショ
ン信号の信号ソースが従来のようにして同じ信号経路に
接続されている場合、それらの信号レートに差があるた
めに信号経路でグリッチが発生することがある。従っ
て、データ信号を符号化してストローブ信号を生成し、
信号経路でグリッチを発生させることなくアービトレー
ション信号と同じ信号経路にそうした信号を供給できる
改善された回路及び方法が求められている。
続するのは難しい。例えば、伝統的なエンコーダ20の出
力線DATA'とIEEE規格1394に準拠するアービトレーショ
ン信号の信号ソースが従来のようにして同じ信号経路に
接続されている場合、それらの信号レートに差があるた
めに信号経路でグリッチが発生することがある。従っ
て、データ信号を符号化してストローブ信号を生成し、
信号経路でグリッチを発生させることなくアービトレー
ション信号と同じ信号経路にそうした信号を供給できる
改善された回路及び方法が求められている。
【0022】図2Aに、信号レートが実質的に異なる信号
の切り替えを行なう改善されたマルチプレクサ100の実
施例のブロック図を示す。改善されたマルチプレクサ10
0は第1スイッチ110、第2スイッチ120、制御器130、論理
ゲート140を含む。改善されたマルチプレクサ100の電源
電圧及び接地電圧は、例えば、それぞれ3ボルト、0ボル
ト。この改善されたマルチプレクサ100の実施例では、H
IGHの状態は電源電圧或いは実質的に電源電圧でアサー
トされ、LOWの状態は接地電圧或いは実質的に接地電圧
でアサートされる。この実施例のマルチプレクサ100はI
EEE規格1394に準拠して実現することができる。
の切り替えを行なう改善されたマルチプレクサ100の実
施例のブロック図を示す。改善されたマルチプレクサ10
0は第1スイッチ110、第2スイッチ120、制御器130、論理
ゲート140を含む。改善されたマルチプレクサ100の電源
電圧及び接地電圧は、例えば、それぞれ3ボルト、0ボル
ト。この改善されたマルチプレクサ100の実施例では、H
IGHの状態は電源電圧或いは実質的に電源電圧でアサー
トされ、LOWの状態は接地電圧或いは実質的に接地電圧
でアサートされる。この実施例のマルチプレクサ100はI
EEE規格1394に準拠して実現することができる。
【0023】電源電圧、接地電圧、HIGH状態、及びLOW
状態は、例えば、システム構成要素の許容差があるので
指定した値から変わることがあることに注目している。
さらに、改善されたマルチプレクサの別の実施例におい
て、電源電圧及び接地電圧に他の値を用いることができ
ることにも注目している。例えば、電源電圧は代わって
5ボルトで、HIGH状態は5ボルトもしくは0ボルトでアサ
ートされるようにしてもいい。
状態は、例えば、システム構成要素の許容差があるので
指定した値から変わることがあることに注目している。
さらに、改善されたマルチプレクサの別の実施例におい
て、電源電圧及び接地電圧に他の値を用いることができ
ることにも注目している。例えば、電源電圧は代わって
5ボルトで、HIGH状態は5ボルトもしくは0ボルトでアサ
ートされるようにしてもいい。
【0024】改善されたマルチプレクサ100の構成要素
は次のような属性を有するのが好ましい。第1スイッチ1
10は第1ディジタル信号を受け取る入力(A)と、第1スイ
ッチ110を制御する制御端子(N2)と、出力を有する。こ
の改善されたマルチプレクサ100の実施例では、第1スイ
ッチ110がその制御端子に対してHIGH状態をアサートす
ることによりONになり、その制御端子に対してLOW状態
をアサートすることによりOFFになる。第1スイッチがON
になると、第1スイッチ110の入力Aが出力と接続される
ので、第1ディジタル信号、すなわちその表現が出力に
供給される。第1スイッチ110がOFFになると、入力Aは本
質的に出力から切断される。これは、例えば、第1スイ
ッチ110がOFFになると出力からLOW状態をアサートし、
もしくはスイッチ110の出力からハイインピーダンスを
供給することにより実現することができる。実現方法に
係わらず、第1スイッチ110が安定したOFFの状態から安
定したONの状態に、或いはその反対に状態を変えるには
スイッチングタイムが必要である。第2スイッチ120は同
様に、別のディジタル信号を受け取る入力(B) と、第2
スイッチ120を制御する制御端子(N3)、及び出力を有す
る。第2スイッチ120は第1スイッチ110と同じ設計で同じ
属性を有するのが好ましく、また同じように制御される
のが好ましい。
は次のような属性を有するのが好ましい。第1スイッチ1
10は第1ディジタル信号を受け取る入力(A)と、第1スイ
ッチ110を制御する制御端子(N2)と、出力を有する。こ
の改善されたマルチプレクサ100の実施例では、第1スイ
ッチ110がその制御端子に対してHIGH状態をアサートす
ることによりONになり、その制御端子に対してLOW状態
をアサートすることによりOFFになる。第1スイッチがON
になると、第1スイッチ110の入力Aが出力と接続される
ので、第1ディジタル信号、すなわちその表現が出力に
供給される。第1スイッチ110がOFFになると、入力Aは本
質的に出力から切断される。これは、例えば、第1スイ
ッチ110がOFFになると出力からLOW状態をアサートし、
もしくはスイッチ110の出力からハイインピーダンスを
供給することにより実現することができる。実現方法に
係わらず、第1スイッチ110が安定したOFFの状態から安
定したONの状態に、或いはその反対に状態を変えるには
スイッチングタイムが必要である。第2スイッチ120は同
様に、別のディジタル信号を受け取る入力(B) と、第2
スイッチ120を制御する制御端子(N3)、及び出力を有す
る。第2スイッチ120は第1スイッチ110と同じ設計で同じ
属性を有するのが好ましく、また同じように制御される
のが好ましい。
【0025】制御器130は、制御信号を受け取る入力(S)
と、第1出力(O1)、及び第2出力(O2)を有する。各出力
O1, O2は制御信号の状態に応答する状態でアサートされ
た中間信号を供給する。より具体的に、制御信号がLOW
からHIGHに状態を変えると、出力O1から供給された中間
信号が状態をLOWからHIGHに変化させることによって応
答する。これは、例えば、1ナノ秒以下という非常に短
い時間間隔で行われるのが好ましい。別の出力O2から供
給された中間信号は第1スイッチ110を安定したONにする
のに要するスイッチング時間よりかすかに長い時間間隔
の間HIGH状態にとどまり、その後状態をLOWに変化させ
る。この改善されたマルチプレクサ100の実施例では、
この時間間隔は長さにして約2ナノ秒だが、別の時間間
隔を代わりに用いてもいい。制御信号がHIGHからLOWに
状態を変化させると、出力O2から供給された中間信号は
状態をLOWからHIGHに変化させることにより応答する。
これは、例えば、1ナノ秒以下といった非常に短い時間
間隔の中で行われるのが好ましい。別の出力O1によって
供給された中間信号は第2スイッチ120を安定したONにす
るのに要するスイッチング時間よりかすかに長い時間間
隔の間HIGH状態にとどまる。この改善されたマルチプレ
クサ100の実施例では、この時間間隔も約2ナノ秒だが、
別の時間間隔を代わって用いてもいい。制御信号が状態
を変えると、両中間信号が共にHIGH状態でアサートされ
る時間間隔がある。この時間間隔の後で制御信号が再び
状態を変化させるまで、中間信号の片方がLOW状態でア
サートされ、他方の中間信号はHIGH状態でアサートされ
る。
と、第1出力(O1)、及び第2出力(O2)を有する。各出力
O1, O2は制御信号の状態に応答する状態でアサートされ
た中間信号を供給する。より具体的に、制御信号がLOW
からHIGHに状態を変えると、出力O1から供給された中間
信号が状態をLOWからHIGHに変化させることによって応
答する。これは、例えば、1ナノ秒以下という非常に短
い時間間隔で行われるのが好ましい。別の出力O2から供
給された中間信号は第1スイッチ110を安定したONにする
のに要するスイッチング時間よりかすかに長い時間間隔
の間HIGH状態にとどまり、その後状態をLOWに変化させ
る。この改善されたマルチプレクサ100の実施例では、
この時間間隔は長さにして約2ナノ秒だが、別の時間間
隔を代わりに用いてもいい。制御信号がHIGHからLOWに
状態を変化させると、出力O2から供給された中間信号は
状態をLOWからHIGHに変化させることにより応答する。
これは、例えば、1ナノ秒以下といった非常に短い時間
間隔の中で行われるのが好ましい。別の出力O1によって
供給された中間信号は第2スイッチ120を安定したONにす
るのに要するスイッチング時間よりかすかに長い時間間
隔の間HIGH状態にとどまる。この改善されたマルチプレ
クサ100の実施例では、この時間間隔も約2ナノ秒だが、
別の時間間隔を代わって用いてもいい。制御信号が状態
を変えると、両中間信号が共にHIGH状態でアサートされ
る時間間隔がある。この時間間隔の後で制御信号が再び
状態を変化させるまで、中間信号の片方がLOW状態でア
サートされ、他方の中間信号はHIGH状態でアサートされ
る。
【0026】論理ゲート140は第1入力と、第2入力、及
び出力を有する。論理ゲート140の出力は改善されたマ
ルチプレクサ100のために出力信号を供給する。マルチ
プレクサがスイッチング動作を完了し安定状態に達した
後、この出力信号は論理ゲートの2入力の片方でアサー
トされた状態に応答する。しかしながら、マルチプレク
サ100のスイッチング動作中、しかも安定状態に達する
前に、論理ゲート140の出力信号、従ってマルチプレク
サ100の出力信号は論理ゲート140の入力のそれぞれでア
サートされた状態に応答する。
び出力を有する。論理ゲート140の出力は改善されたマ
ルチプレクサ100のために出力信号を供給する。マルチ
プレクサがスイッチング動作を完了し安定状態に達した
後、この出力信号は論理ゲートの2入力の片方でアサー
トされた状態に応答する。しかしながら、マルチプレク
サ100のスイッチング動作中、しかも安定状態に達する
前に、論理ゲート140の出力信号、従ってマルチプレク
サ100の出力信号は論理ゲート140の入力のそれぞれでア
サートされた状態に応答する。
【0027】スイッチ110, 120と、制御器130、及び論
理ゲート140は次のように相互接続される。制御器の第
1出力O1は第1スイッチ110の制御端子N2に結合され、制
御器130の第2出力は第2スイッチ120の制御端子N3に接続
される。スイッチ110, 120の入力はそれぞれ集積回路
(IC)チップのコアといった他の回路(図示せず)から
第1及び第2のディジタル信号を受け取る。各スイッチ11
0, 120の出力は論理ゲート140の入力のそれぞれ一つに
結合される。論理ゲート140の出力は改善されたマルチ
プレクサ100の出力から構成される。
理ゲート140は次のように相互接続される。制御器の第
1出力O1は第1スイッチ110の制御端子N2に結合され、制
御器130の第2出力は第2スイッチ120の制御端子N3に接続
される。スイッチ110, 120の入力はそれぞれ集積回路
(IC)チップのコアといった他の回路(図示せず)から
第1及び第2のディジタル信号を受け取る。各スイッチ11
0, 120の出力は論理ゲート140の入力のそれぞれ一つに
結合される。論理ゲート140の出力は改善されたマルチ
プレクサ100の出力から構成される。
【0028】この改善されたマルチプレクサ100の実施
例は次のように動作する。第1ディジタル信号は第1スイ
ッチ110の入力Aに供給され、第2ディジタル信号は第2ス
イッチ120の入力Bに供給され、制御信号は制御器130の
入力Sに供給される。状態をLOWからHIGHに変化させる制
御信号に応答して、制御器130の出力O1から供給された
中間信号が直ちに状態をLOWからHIGHに変化させる。こ
れが制御端子N2でHIGH状態をアサートし、それにより第
1スイッチ110をONにする。その結果、第1スイッチ110の
出力が第1ディジタル信号を論理ゲート140の第1入力に
供給する。制御器の動作により、制御器130の出力O2か
ら供給される中間信号は約2ナノ秒HIGH状態にとどま
る。この時間間隔の間、HIGH状態は第2スイッチ120の制
御端子N3でアサートされたままになる。これが第2スイ
ッチをONのままにする。その結果、第2スイッチの出力
が第2ディジタル信号を論理ゲート140の第2入力に供給
する。論理ゲート140はブール論理演算に従って第1及び
第2のディジタル信号を組み合わせて改善されたマルチ
プレクサ100の出力信号を生成する。この改善されたマ
ルチプレクサ100の機能は出力信号のグリッチを防ぐの
に非常に有益である。一旦この2ナノ秒の間隔が終了す
ると、制御器130の出力O2から供給された中間信号はHIG
HからLOWに状態を変える。これが制御端子N3でLOW状態
をアサートし、それにより第2スイッチ120をOFFにす
る。第2スイッチがOFFになると、その出力はLOW状態を
(もしくはハイインピーダンスを)アサートし、論理ゲ
ート140からの出力信号は論理ゲート140の第1入力で受
け取った第1ディジタル信号の状態によって決まる。
例は次のように動作する。第1ディジタル信号は第1スイ
ッチ110の入力Aに供給され、第2ディジタル信号は第2ス
イッチ120の入力Bに供給され、制御信号は制御器130の
入力Sに供給される。状態をLOWからHIGHに変化させる制
御信号に応答して、制御器130の出力O1から供給された
中間信号が直ちに状態をLOWからHIGHに変化させる。こ
れが制御端子N2でHIGH状態をアサートし、それにより第
1スイッチ110をONにする。その結果、第1スイッチ110の
出力が第1ディジタル信号を論理ゲート140の第1入力に
供給する。制御器の動作により、制御器130の出力O2か
ら供給される中間信号は約2ナノ秒HIGH状態にとどま
る。この時間間隔の間、HIGH状態は第2スイッチ120の制
御端子N3でアサートされたままになる。これが第2スイ
ッチをONのままにする。その結果、第2スイッチの出力
が第2ディジタル信号を論理ゲート140の第2入力に供給
する。論理ゲート140はブール論理演算に従って第1及び
第2のディジタル信号を組み合わせて改善されたマルチ
プレクサ100の出力信号を生成する。この改善されたマ
ルチプレクサ100の機能は出力信号のグリッチを防ぐの
に非常に有益である。一旦この2ナノ秒の間隔が終了す
ると、制御器130の出力O2から供給された中間信号はHIG
HからLOWに状態を変える。これが制御端子N3でLOW状態
をアサートし、それにより第2スイッチ120をOFFにす
る。第2スイッチがOFFになると、その出力はLOW状態を
(もしくはハイインピーダンスを)アサートし、論理ゲ
ート140からの出力信号は論理ゲート140の第1入力で受
け取った第1ディジタル信号の状態によって決まる。
【0029】改善されたマルチプレクサ100の動作は、
制御信号が状態をHIGHからLOWに変える時、上述した動
作に類似している。より具体的に、状態をLOWに変える
制御信号に応答して、制御器130の出力O2から供給され
た中間信号は直ちに状態をLOWからHIGHに変える。これ
が制御端子N3でHIGH状態をアサートし、それにより第2
スイッチ120をONにする。制御器130の動作により、制御
器130の出力O1から供給された中間信号は約2ナノ秒HIGH
状態にとどまる。この時間間隔の間、HIGH状態が第1ス
イッチ110の制御端子N2でアサートされたままになる。
これにより第1スイッチはONのままになる。従って、こ
の時間間隔の間に、論理ゲート140はブール論理演算に
従って第1及び第2のディジタル信号を組み合わせて改善
されたマルチプレクサ100の出力信号を生成する。この
改善されたマルチプレクサ100の機能は出力信号のグリ
ッチを防ぐのに非常に有益である。一旦この約2ナノ秒
の間隔が終わると、制御器130の出力O1から供給された
中間信号は状態をHIGHからLOWに変える。これが制御端
子N2でLOW状態をアサートし、それにより第1スイッチ1
10をOFFにする。第1スイッチがOFFになると、その出力
がLOW状態を(もしくはハイインピーダンスを)アサー
トし、論理ゲート140からの出力信号は論理ゲート140の
第2出力で受け取った第2ディジタル信号の状態によって
決まる。
制御信号が状態をHIGHからLOWに変える時、上述した動
作に類似している。より具体的に、状態をLOWに変える
制御信号に応答して、制御器130の出力O2から供給され
た中間信号は直ちに状態をLOWからHIGHに変える。これ
が制御端子N3でHIGH状態をアサートし、それにより第2
スイッチ120をONにする。制御器130の動作により、制御
器130の出力O1から供給された中間信号は約2ナノ秒HIGH
状態にとどまる。この時間間隔の間、HIGH状態が第1ス
イッチ110の制御端子N2でアサートされたままになる。
これにより第1スイッチはONのままになる。従って、こ
の時間間隔の間に、論理ゲート140はブール論理演算に
従って第1及び第2のディジタル信号を組み合わせて改善
されたマルチプレクサ100の出力信号を生成する。この
改善されたマルチプレクサ100の機能は出力信号のグリ
ッチを防ぐのに非常に有益である。一旦この約2ナノ秒
の間隔が終わると、制御器130の出力O1から供給された
中間信号は状態をHIGHからLOWに変える。これが制御端
子N2でLOW状態をアサートし、それにより第1スイッチ1
10をOFFにする。第1スイッチがOFFになると、その出力
がLOW状態を(もしくはハイインピーダンスを)アサー
トし、論理ゲート140からの出力信号は論理ゲート140の
第2出力で受け取った第2ディジタル信号の状態によって
決まる。
【0030】図2Bに、伝統的な論理ゲートから実質的に
作られた改善されたマルチプレクサ200の別の実施例の
ブロック図を示す。改善されたマルチプレクサは、第1
スイッチ110と、第2スイッチ120、制御器130、及び改善
されたマルチプレクサ100と同じ入出力を有する論理ゲ
ート140を含み、改善されたマルチプレクサ100と実質的
に同じように相互接続されている。この改善されたマル
チプレクサ200の実施例において、各スイッチ110, 120
はANDゲートからなり、論理ゲート140はORゲートからな
り、制御器130は以下に述べる特定の構造を有する。改
善されたマルチプレクサ200の電源電圧は3ボルトで、接
地電圧0ボルトでいい。HIGH状態は電源電圧或いは実質
的に電源電圧でアサートされ、LOW状態は接地電圧或い
は実質的に接地電圧でアサートされる。他の電源電圧、
接地電圧レベルを用いても構わない。電源電圧、接地電
圧、HIGH状態、LOW状態は改善されたマルチプレクサ100
で指定された値とは異なっていても構わない。
作られた改善されたマルチプレクサ200の別の実施例の
ブロック図を示す。改善されたマルチプレクサは、第1
スイッチ110と、第2スイッチ120、制御器130、及び改善
されたマルチプレクサ100と同じ入出力を有する論理ゲ
ート140を含み、改善されたマルチプレクサ100と実質的
に同じように相互接続されている。この改善されたマル
チプレクサ200の実施例において、各スイッチ110, 120
はANDゲートからなり、論理ゲート140はORゲートからな
り、制御器130は以下に述べる特定の構造を有する。改
善されたマルチプレクサ200の電源電圧は3ボルトで、接
地電圧0ボルトでいい。HIGH状態は電源電圧或いは実質
的に電源電圧でアサートされ、LOW状態は接地電圧或い
は実質的に接地電圧でアサートされる。他の電源電圧、
接地電圧レベルを用いても構わない。電源電圧、接地電
圧、HIGH状態、LOW状態は改善されたマルチプレクサ100
で指定された値とは異なっていても構わない。
【0031】制御端子N2に対してLOW状態をアサートす
ることによって第1スイッチ110はOFFにされる。LOW状態
になると、他の入力でアサートされた状態に係わらず第
1スイッチ110の出力がLOW状態をアサートする。第1スイ
ッチは制御端子N2に対してHIGH状態をアサートすること
によってONになる。HIGH状態になると、第1スイッチ110
の出力がその他の出力に対してアサートされた状態をア
サートする。第2スイッチ120は同様に動作する。
ることによって第1スイッチ110はOFFにされる。LOW状態
になると、他の入力でアサートされた状態に係わらず第
1スイッチ110の出力がLOW状態をアサートする。第1スイ
ッチは制御端子N2に対してHIGH状態をアサートすること
によってONになる。HIGH状態になると、第1スイッチ110
の出力がその他の出力に対してアサートされた状態をア
サートする。第2スイッチ120は同様に動作する。
【0032】論理ゲート140はこの改善されたマルチプ
レクサ200の実施例ではORゲートから構成される。まさ
にスイッチの一つだけがONの時は、ORゲートの入力の一
つがOFFになっているスイッチによってアサートされたL
OW信号を受け取り、 ORゲートの他の入力はONになって
いるスイッチから供給されたディジタル信号を受け取
る。 ORゲートは従ってこのディジタル信号、或いはそ
の表現を、改善されたマルチプレクサ200の出力信号と
して供給する。しかしながら、スイッチ110, 120が共に
ONの時、 ORゲートから供給された出力信号はマルチプ
レクサ200の入力A及びBで受け取られた2つのディジタル
信号の論理ORである。
レクサ200の実施例ではORゲートから構成される。まさ
にスイッチの一つだけがONの時は、ORゲートの入力の一
つがOFFになっているスイッチによってアサートされたL
OW信号を受け取り、 ORゲートの他の入力はONになって
いるスイッチから供給されたディジタル信号を受け取
る。 ORゲートは従ってこのディジタル信号、或いはそ
の表現を、改善されたマルチプレクサ200の出力信号と
して供給する。しかしながら、スイッチ110, 120が共に
ONの時、 ORゲートから供給された出力信号はマルチプ
レクサ200の入力A及びBで受け取られた2つのディジタル
信号の論理ORである。
【0033】この改善されたマルチプレクサ200の実施
例では、制御器130は遅延素子132と、ORゲート134、及
びNANDゲート136から構成される。遅延素子132は制御信
号を受け取る入力Sと、約2ナノ秒遅れた制御信号のコピ
ーを遅延信号として供給する出力を有する。遅延素子13
2の入力SはORゲート134の第1入力並びにNANDゲート136
の第1入力に結合され、遅延素子132の出力はORゲート13
4の第2入力並びにNANDゲート136の第2入力に結合され
る。従って、制御信号が状態をLOWからHIGHに変える
と、 ORゲート134の第1入力はこのHIGH状態を受け取
り、 ORゲート134の出力は直ちにHIGH状態をアサートす
る。しかしながら、制御信号がHIGH状態に変化した後約
2ナノ秒間、遅延信号はLOW状態でアサートされ続ける。
このLOW状態はNANDゲート136の第2入力で受け取られ、
そのためにNANDゲート136の出力がHIGH状態をアサート
する。約2ナノ秒後に、制御信号及び遅延信号は共にHIG
H状態でアサートされる。これによりNANDゲート136の出
力がLOW状態をアサートする。
例では、制御器130は遅延素子132と、ORゲート134、及
びNANDゲート136から構成される。遅延素子132は制御信
号を受け取る入力Sと、約2ナノ秒遅れた制御信号のコピ
ーを遅延信号として供給する出力を有する。遅延素子13
2の入力SはORゲート134の第1入力並びにNANDゲート136
の第1入力に結合され、遅延素子132の出力はORゲート13
4の第2入力並びにNANDゲート136の第2入力に結合され
る。従って、制御信号が状態をLOWからHIGHに変える
と、 ORゲート134の第1入力はこのHIGH状態を受け取
り、 ORゲート134の出力は直ちにHIGH状態をアサートす
る。しかしながら、制御信号がHIGH状態に変化した後約
2ナノ秒間、遅延信号はLOW状態でアサートされ続ける。
このLOW状態はNANDゲート136の第2入力で受け取られ、
そのためにNANDゲート136の出力がHIGH状態をアサート
する。約2ナノ秒後に、制御信号及び遅延信号は共にHIG
H状態でアサートされる。これによりNANDゲート136の出
力がLOW状態をアサートする。
【0034】制御信号が状態をHIGH からLOWに変える
と、NANDゲート136の第1入力はこのLOW状態を受け取
り、NANDゲート136の出力は従って直ちにHIGH状態をア
サートする。しかしながら、約2ナノ秒の間、遅延信号
はHIGH状態でアサートされることになる。このHIGH状態
がORゲートの第2入力で受け取られ、それによりORゲー
ト134の出力がHIGH状態をアサートする。約2ナノ秒後
に、制御信号及び遅延信号は共にLOW状態でアサートさ
れることになる。これによりORゲート134の出力がLOW状
態をアサートする。この遅延素子132の実施例は制御信
号の状態に係わりなく実質的に同じ遅延持続期間を供給
する。
と、NANDゲート136の第1入力はこのLOW状態を受け取
り、NANDゲート136の出力は従って直ちにHIGH状態をア
サートする。しかしながら、約2ナノ秒の間、遅延信号
はHIGH状態でアサートされることになる。このHIGH状態
がORゲートの第2入力で受け取られ、それによりORゲー
ト134の出力がHIGH状態をアサートする。約2ナノ秒後
に、制御信号及び遅延信号は共にLOW状態でアサートさ
れることになる。これによりORゲート134の出力がLOW状
態をアサートする。この遅延素子132の実施例は制御信
号の状態に係わりなく実質的に同じ遅延持続期間を供給
する。
【0035】さて、図3に、改善されたマルチプレクサ3
00のまた別の実施例のブロック図を示す。改善されたマ
ルチプレクサ300は第1スイッチ110と、第2スイッチ12
0、制御器130、及び改善されたマルチプレクサ100, 200
と同じ入出力を有する論理ゲート140を有し、改善され
たマルチプレクサ100, 200と実質的に同じように相互接
続される。制御器130は改善されたマルチプレクサ200と
同じ設計になっている。改善されたマルチプレクサ300
の他の構成要素は下記の通り改善されたマルチプレクサ
100, 200の対応する構成要素とは異なる。
00のまた別の実施例のブロック図を示す。改善されたマ
ルチプレクサ300は第1スイッチ110と、第2スイッチ12
0、制御器130、及び改善されたマルチプレクサ100, 200
と同じ入出力を有する論理ゲート140を有し、改善され
たマルチプレクサ100, 200と実質的に同じように相互接
続される。制御器130は改善されたマルチプレクサ200と
同じ設計になっている。改善されたマルチプレクサ300
の他の構成要素は下記の通り改善されたマルチプレクサ
100, 200の対応する構成要素とは異なる。
【0036】改善されたマルチプレクサ300の第1スイッ
チ110は伝送ゲート114とインバータ112から構成され
る。伝送ゲート114は入力Aと、制御端子N2, /N2、及び
第1スイッチ110の出力を含む。インバータ112は伝送ゲ
ートの制御端子N2と/N2の間に直列結合される。第1伝送
ゲート110は制御端子N2に対してHIGH状態をアサートす
ることによってONになり、制御端子N2に対してLOW状態
をアサートすることによってOFFになる。第2スイッチ12
0は第1スイッチ110と同じ設計で、第1スイッチ110と同
じように動作する。より具体的に、第2スイッチ120は伝
送ゲート124及びインバータ122から構成され、インバー
タ122は伝送ゲート124の制御端子N3と/N3の間に直列結
合される。伝送ゲート124は入力B及び第2スイッチ120の
出力を含み、制御端子N3に対してHIGH状態をアサートす
ることによりONになり、制御端子N3に対してLOW状態を
アサートすることによりOFFになる。
チ110は伝送ゲート114とインバータ112から構成され
る。伝送ゲート114は入力Aと、制御端子N2, /N2、及び
第1スイッチ110の出力を含む。インバータ112は伝送ゲ
ートの制御端子N2と/N2の間に直列結合される。第1伝送
ゲート110は制御端子N2に対してHIGH状態をアサートす
ることによってONになり、制御端子N2に対してLOW状態
をアサートすることによってOFFになる。第2スイッチ12
0は第1スイッチ110と同じ設計で、第1スイッチ110と同
じように動作する。より具体的に、第2スイッチ120は伝
送ゲート124及びインバータ122から構成され、インバー
タ122は伝送ゲート124の制御端子N3と/N3の間に直列結
合される。伝送ゲート124は入力B及び第2スイッチ120の
出力を含み、制御端子N3に対してHIGH状態をアサートす
ることによりONになり、制御端子N3に対してLOW状態を
アサートすることによりOFFになる。
【0037】論理ゲート140はORゲート142と、2個のパ
ッシブプルダウン144, 146から構成され、パッシブプル
ダウンはそれぞれ一方の端がORゲート142の入力にそし
てもう一方の端が接地(Vss)に結合される。ORゲート1
42は伝統的な設計になっており、2値の値「1」はHIGH状
態を表し、2値の値「0」はLOW状態を表す。論理ゲート1
40は論理OR演算も提供するが、LOW状態を供給するかも
しくはハイインピーダンス条件をアサートするかのいず
れかによってその入力に対して2値の値「0」をアサート
することができる。例えば、ハイインピーダンスが論理
ゲート140の第1入力に対してアサートされると、パッシ
ブプルダウン144はORゲート142の入力で電圧を実質的に
LOW状態に引き下げ、それによりハイインピーダンスが2
値の値「0」を表せるようになる。
ッシブプルダウン144, 146から構成され、パッシブプル
ダウンはそれぞれ一方の端がORゲート142の入力にそし
てもう一方の端が接地(Vss)に結合される。ORゲート1
42は伝統的な設計になっており、2値の値「1」はHIGH状
態を表し、2値の値「0」はLOW状態を表す。論理ゲート1
40は論理OR演算も提供するが、LOW状態を供給するかも
しくはハイインピーダンス条件をアサートするかのいず
れかによってその入力に対して2値の値「0」をアサート
することができる。例えば、ハイインピーダンスが論理
ゲート140の第1入力に対してアサートされると、パッシ
ブプルダウン144はORゲート142の入力で電圧を実質的に
LOW状態に引き下げ、それによりハイインピーダンスが2
値の値「0」を表せるようになる。
【0038】この改善されたマルチプレクサ300の動作
はスイッチ110, 120のON状態では改善されたマルチプレ
クサ200のそれと実質的に全く同じである。例えば、第1
スイッチ110はONになると、入力Aで受け取ったディジタ
ル信号を論理ゲート142の第1入力に供給する。このディ
ジタル信号はHIGH状態とLOW状態を有し、LOW状態は
「0」を表す。しかしながら、第1スイッチ110がOFFにな
ると、その出力は論理ゲート140の第1入力に対してハイ
インピーダンスをアサートする。パッシブプルダウン14
4が次にORゲート142の第1入力で電圧レベルを実質的に
接地電圧Vssに引き下げるので、ORゲート142のこの入力
に対してLOW状態すなわち論理「0」をアサートする。第
2スイッチはOFF状態の間同様に動作する。
はスイッチ110, 120のON状態では改善されたマルチプレ
クサ200のそれと実質的に全く同じである。例えば、第1
スイッチ110はONになると、入力Aで受け取ったディジタ
ル信号を論理ゲート142の第1入力に供給する。このディ
ジタル信号はHIGH状態とLOW状態を有し、LOW状態は
「0」を表す。しかしながら、第1スイッチ110がOFFにな
ると、その出力は論理ゲート140の第1入力に対してハイ
インピーダンスをアサートする。パッシブプルダウン14
4が次にORゲート142の第1入力で電圧レベルを実質的に
接地電圧Vssに引き下げるので、ORゲート142のこの入力
に対してLOW状態すなわち論理「0」をアサートする。第
2スイッチはOFF状態の間同様に動作する。
【0039】もしくは、例えば、第1スイッチの出力を
第2スイッチ120の出力に結合することによって、改善さ
れたマルチプレクサ300から論理ゲート140を省略するこ
とができる。結合された出力によって変更されたマルチ
プレクサ300用の出力が形成される。マルチプレクサを
このように変更すると、確実に変更後のマルチプレクサ
300の入力A及びBは共にスイッチング動作中同じ信号電
圧が供給されて変更したマルチプレクサ300の出力で信
号のコンテンションが発生しないようにすることが重要
である。入力A, Bが変更したマルチプレクサの出力をコ
ントロールしようとして張り合うので、変更したマルチ
プレクサのスイッチング動作中の入力A,Bでの信号電圧
の実質的なずれが入力A、Bの間に過剰な電流の流れを生
むことがある。
第2スイッチ120の出力に結合することによって、改善さ
れたマルチプレクサ300から論理ゲート140を省略するこ
とができる。結合された出力によって変更されたマルチ
プレクサ300用の出力が形成される。マルチプレクサを
このように変更すると、確実に変更後のマルチプレクサ
300の入力A及びBは共にスイッチング動作中同じ信号電
圧が供給されて変更したマルチプレクサ300の出力で信
号のコンテンションが発生しないようにすることが重要
である。入力A, Bが変更したマルチプレクサの出力をコ
ントロールしようとして張り合うので、変更したマルチ
プレクサのスイッチング動作中の入力A,Bでの信号電圧
の実質的なずれが入力A、Bの間に過剰な電流の流れを生
むことがある。
【0040】改善されたマルチプレクサ100, 200, 300
は、第1ディジタル信号及び第2ディジタル信号が実質的
に異なる信号レートを有する時にとりわけ有益である。
例えば、第1ディジタル信号はIEEE規格1394に準拠した
高い信号レートを有するデータ信号で、第2ディジタル
信号はIEEE規格1394に準拠した低い信号レートを有する
アービトレーション信号であろう。伝統的なマルチプレ
クサでは、例えば、低い信号レートを有する信号がアサ
ートできるようにセットアップされているとマルチプレ
クサの出力が一時的にフロートするので、そうした信号
レートの差は出力信号のグリッチを発生させる原因にな
る。
は、第1ディジタル信号及び第2ディジタル信号が実質的
に異なる信号レートを有する時にとりわけ有益である。
例えば、第1ディジタル信号はIEEE規格1394に準拠した
高い信号レートを有するデータ信号で、第2ディジタル
信号はIEEE規格1394に準拠した低い信号レートを有する
アービトレーション信号であろう。伝統的なマルチプレ
クサでは、例えば、低い信号レートを有する信号がアサ
ートできるようにセットアップされているとマルチプレ
クサの出力が一時的にフロートするので、そうした信号
レートの差は出力信号のグリッチを発生させる原因にな
る。
【0041】図4に示すのは、そうしたグリッチを防ぐ
ために改善されたマルチプレクサ200によって実行され
る方法の実施例を示すフローチャートである。図5に示
すのは、この方法により動作する時の改善されたマルチ
プレクサ200のタイミング図である。タイミング図は時
間tに対する様々な点A, B, S, N1, N2, N3及びOUTでの
信号値を示す。時間t0で、第1ディジタル信号が入力Bに
供給される第2ディジタル信号の初期状態と同じ状態401
で入力Aに供給される。この初期状態は図ではHIGH状態
だが、代わってLOW状態のこともある。グリッチを防ぐ
ために、いずれのディジタル信号もマルチプレクサ200
のスイッチング動作中にHIGH又はLOW状態とは実質的に
異なる中間の状態或いは値でアサートされてはならな
い。
ために改善されたマルチプレクサ200によって実行され
る方法の実施例を示すフローチャートである。図5に示
すのは、この方法により動作する時の改善されたマルチ
プレクサ200のタイミング図である。タイミング図は時
間tに対する様々な点A, B, S, N1, N2, N3及びOUTでの
信号値を示す。時間t0で、第1ディジタル信号が入力Bに
供給される第2ディジタル信号の初期状態と同じ状態401
で入力Aに供給される。この初期状態は図ではHIGH状態
だが、代わってLOW状態のこともある。グリッチを防ぐ
ために、いずれのディジタル信号もマルチプレクサ200
のスイッチング動作中にHIGH又はLOW状態とは実質的に
異なる中間の状態或いは値でアサートされてはならな
い。
【0042】時間t1で、制御端子Sに供給された制御信
号は状態をHIGHからLOWに変える。その直後に時間t
2で、制御器130のORゲート134が第1スイッチ110の制御
端子N2でHIGH状態をアサートし、それにより第1スイッ
チ110をONにする403。時間t1で遅延素子132の入力に対
してLOW状態への制御信号の状態の変化がアサートされ
る。それに応答して、遅延素子は時間t3になるまでおよ
そ2ナノ秒待ち405、その後遅延信号の状態をLOWに変え
る。このLOW状態は第2スイッチの制御端子N3でアサート
され、それにより時間t4で第2スイッチをOFFにする40
7。t1とt4の時間間隔の間に、論理ゲート140の両入力は
従ってHIGH状態を受け取り、その結果、マルチプレクサ
200の出力OUTはt1とt4の間の全時間間隔に出力信号をHI
GH状態で供給するので、改善されたマルチプレクサ200
のスイッチング動作中出力信号のグリッチを防ぐことが
できる。
号は状態をHIGHからLOWに変える。その直後に時間t
2で、制御器130のORゲート134が第1スイッチ110の制御
端子N2でHIGH状態をアサートし、それにより第1スイッ
チ110をONにする403。時間t1で遅延素子132の入力に対
してLOW状態への制御信号の状態の変化がアサートされ
る。それに応答して、遅延素子は時間t3になるまでおよ
そ2ナノ秒待ち405、その後遅延信号の状態をLOWに変え
る。このLOW状態は第2スイッチの制御端子N3でアサート
され、それにより時間t4で第2スイッチをOFFにする40
7。t1とt4の時間間隔の間に、論理ゲート140の両入力は
従ってHIGH状態を受け取り、その結果、マルチプレクサ
200の出力OUTはt1とt4の間の全時間間隔に出力信号をHI
GH状態で供給するので、改善されたマルチプレクサ200
のスイッチング動作中出力信号のグリッチを防ぐことが
できる。
【0043】第1ディジタル信号にスイッチバックする
には、類似のプロセスを行なう。具体的に、時間t5より
前に、両入力A及びBが同じ状態でアサートされる。時間
t5で、制御信号は状態をHIGHに変え、それにより時間t6
で第1スイッチ110をONにする。遅延素子132は制御信号
の状態変化からおよそ2ナノ秒待ち、その後時間t7で遅
延信号の状態をHIGHに変える。それに応答して時間t
8で、第2スイッチ120がOFFになる。
には、類似のプロセスを行なう。具体的に、時間t5より
前に、両入力A及びBが同じ状態でアサートされる。時間
t5で、制御信号は状態をHIGHに変え、それにより時間t6
で第1スイッチ110をONにする。遅延素子132は制御信号
の状態変化からおよそ2ナノ秒待ち、その後時間t7で遅
延信号の状態をHIGHに変える。それに応答して時間t
8で、第2スイッチ120がOFFになる。
【0044】スイッチ110, 120を制御する他の条件を用
いるなど、改善されたマルチプレクサ100, 200, 300に
様々な変更を加えることが考えられる。改善されたマル
チプレクサ100の別の実施例では、制御端子N2に対して0
ボルトのLOW状態をアサートすることによって第1スイッ
チをONにし、制御端子N2に対して5ボルトのHIGH状態を
アサートすることによってOFFにし、また、制御端子N3
に対して3ボルトのHIGH状態をアサートすることによっ
て第2スイッチをONにし、制御端子N3に対して0ボルトの
LOW状態をアサートすることによってOFFにする。もしく
は、制御端子N2,N3に対して適正レベルをアサートする
ことにより一つ以上のスイッチ110, 120を制御すること
もできる。改善されたマルチプレクサ200のまた別の実
施例では、遅延素子をさらにもう一つ付加することによ
り制御器130を変更する。
いるなど、改善されたマルチプレクサ100, 200, 300に
様々な変更を加えることが考えられる。改善されたマル
チプレクサ100の別の実施例では、制御端子N2に対して0
ボルトのLOW状態をアサートすることによって第1スイッ
チをONにし、制御端子N2に対して5ボルトのHIGH状態を
アサートすることによってOFFにし、また、制御端子N3
に対して3ボルトのHIGH状態をアサートすることによっ
て第2スイッチをONにし、制御端子N3に対して0ボルトの
LOW状態をアサートすることによってOFFにする。もしく
は、制御端子N2,N3に対して適正レベルをアサートする
ことにより一つ以上のスイッチ110, 120を制御すること
もできる。改善されたマルチプレクサ200のまた別の実
施例では、遅延素子をさらにもう一つ付加することによ
り制御器130を変更する。
【0045】様々な変更は特に制御器130に対して加え
ることができる。さらに遅延素子をもう一つ図2、3の制
御器130に含めるようにする。それは、例えば、遅延素
子132の出力をORゲート134の第2入力に結合し、NANDゲ
ート136の第2入力ではなく追加した遅延素子の入力に結
合し、そしてその追加した遅延素子の出力をNANDゲート
136の第2入力に結合することによって実現できる。例え
ば、遅延素子132の出力をORゲート134の第2入力ではな
くNANDゲート136の第2入力に結合し、追加した遅延素子
の入力を遅延素子132の入力に結合し、そして追加した
遅延素子の出力をORゲート134の第2入力に結合すること
によって、遅延素子132と並列に遅延素子をさらにもう
一つ制御器130に含めることができる。制御器130のこれ
ら代替え実施例はいずれもNANDゲート136とは異なるOR
ゲート134の遅延存続期間を提供できるので有益であ
る。従って、各スイッチ110, 120がOFFになるのを精確
に他のスイッチ120, 110が安定したONになるのにかかる
時間間隔だけ遅らせるのに用いることができるので有益
である。
ることができる。さらに遅延素子をもう一つ図2、3の制
御器130に含めるようにする。それは、例えば、遅延素
子132の出力をORゲート134の第2入力に結合し、NANDゲ
ート136の第2入力ではなく追加した遅延素子の入力に結
合し、そしてその追加した遅延素子の出力をNANDゲート
136の第2入力に結合することによって実現できる。例え
ば、遅延素子132の出力をORゲート134の第2入力ではな
くNANDゲート136の第2入力に結合し、追加した遅延素子
の入力を遅延素子132の入力に結合し、そして追加した
遅延素子の出力をORゲート134の第2入力に結合すること
によって、遅延素子132と並列に遅延素子をさらにもう
一つ制御器130に含めることができる。制御器130のこれ
ら代替え実施例はいずれもNANDゲート136とは異なるOR
ゲート134の遅延存続期間を提供できるので有益であ
る。従って、各スイッチ110, 120がOFFになるのを精確
に他のスイッチ120, 110が安定したONになるのにかかる
時間間隔だけ遅らせるのに用いることができるので有益
である。
【0046】改善されたマルチプレクサ100, 200, 300
は集積回路(IC)チップ上に作ることができ、ICチップ
内の信号をICチップ外の回路に供給することができるの
で非常に有益であり、IEEE規格1394に準拠してそうした
使い方をすることができる。一つの実施例において、改
善されたマルチプレクサはICチップの出力バッファの一
部をなす。この実施例では、改善されたマルチプレクサ
の両入力A, Bと制御端子SはICチップの駆動ブロックに
結合される。駆動ブロックは入力AにIEEE規格1394に準
拠した200メガハーツを超えることのある信号レートを
有するデータ信号を供給する。駆動ブロックは入力BにI
EEE規格1394に準拠した典型的に約50メガハーツの信号
レートを有するアービトレーション信号を供給する。駆
動ブロックは、その制御端子Sに適正状態の制御信号を
供給し、改善されたマルチプレクサのスイッチング動作
中に実質的に同等の電圧でデータ信号とアービトレーシ
ョン信号を供給することによって、改善されたマルチプ
レクサを制御する。
は集積回路(IC)チップ上に作ることができ、ICチップ
内の信号をICチップ外の回路に供給することができるの
で非常に有益であり、IEEE規格1394に準拠してそうした
使い方をすることができる。一つの実施例において、改
善されたマルチプレクサはICチップの出力バッファの一
部をなす。この実施例では、改善されたマルチプレクサ
の両入力A, Bと制御端子SはICチップの駆動ブロックに
結合される。駆動ブロックは入力AにIEEE規格1394に準
拠した200メガハーツを超えることのある信号レートを
有するデータ信号を供給する。駆動ブロックは入力BにI
EEE規格1394に準拠した典型的に約50メガハーツの信号
レートを有するアービトレーション信号を供給する。駆
動ブロックは、その制御端子Sに適正状態の制御信号を
供給し、改善されたマルチプレクサのスイッチング動作
中に実質的に同等の電圧でデータ信号とアービトレーシ
ョン信号を供給することによって、改善されたマルチプ
レクサを制御する。
【0047】改善されたマルチプレクサは同様にIEEE規
格1394に準拠するストローブ信号及びアービトレーショ
ン信号を共にICチップ外の回路に供給するのに用いるこ
ともできる。エンコーダ20など伝統的なエンコーダを用
いてIEEE規格1394に準拠するストローブ信号を生成する
ことができる。しかしながら、エンコーダ20は望ましく
ない遅延時間をストローブ信号にもたらす再帰的符号化
アルゴリズムを用いてストローブ信号を生成する。この
遅延時間ではデータ信号が少なくとも1クロックサイク
ルの間バッファに入れられなければならない。従ってこ
の遅延時間のために少なくとも1クロックサイクルのレ
イテンシーがデータ信号とストローブ信号の両方に生じ
ることになる。さらに、エンコーダ20はスイッチング動
作中に実質的に同じ値でストローブ信号及びアービトレ
ーション信号を共に供給する手段を備えていない。従っ
てIEEE規格1394に準拠して動作する改善されたエンコー
ダが非常に望ましい。
格1394に準拠するストローブ信号及びアービトレーショ
ン信号を共にICチップ外の回路に供給するのに用いるこ
ともできる。エンコーダ20など伝統的なエンコーダを用
いてIEEE規格1394に準拠するストローブ信号を生成する
ことができる。しかしながら、エンコーダ20は望ましく
ない遅延時間をストローブ信号にもたらす再帰的符号化
アルゴリズムを用いてストローブ信号を生成する。この
遅延時間ではデータ信号が少なくとも1クロックサイク
ルの間バッファに入れられなければならない。従ってこ
の遅延時間のために少なくとも1クロックサイクルのレ
イテンシーがデータ信号とストローブ信号の両方に生じ
ることになる。さらに、エンコーダ20はスイッチング動
作中に実質的に同じ値でストローブ信号及びアービトレ
ーション信号を共に供給する手段を備えていない。従っ
てIEEE規格1394に準拠して動作する改善されたエンコー
ダが非常に望ましい。
【0048】図6に示すのは、再帰的符号化アルゴリズ
ムによるが実質的に再帰的論理を用いずに実行するため
の改善されたエンコーダ600の実施例を示すブロック図
である。このように実行される再帰的符号化アルゴリズ
ムはIEEE規格1394に準拠するデータ信号を符号化してこ
の規格に準拠するストローブ信号を生成できるようにこ
の規格に指定された複数の符号化アルゴリズムから選択
されるのが好ましい。
ムによるが実質的に再帰的論理を用いずに実行するため
の改善されたエンコーダ600の実施例を示すブロック図
である。このように実行される再帰的符号化アルゴリズ
ムはIEEE規格1394に準拠するデータ信号を符号化してこ
の規格に準拠するストローブ信号を生成できるようにこ
の規格に指定された複数の符号化アルゴリズムから選択
されるのが好ましい。
【0049】この改善されたエンコーダ600の実施例は
初期設定ユニット610と符号化ユニット630から構成され
る。初期設定ユニット610は8ビット幅の入力Pと9ビット
幅の出力Iを含む。初期設定ユニット610は入力Pで受け
取られた信号に1ビット幅のプレフィックスを供給して
出力Iから中間信号を生成する。符号化ユニット630は入
力Dと出力Sを含み、これらは共に9ビット幅である。符
号化ユニットは再帰的論理を用いず、組み合わせ的に中
間信号を符号化する。符号化ユニット630の入力Dは初期
設定ユニット610の出力Iに結合される。
初期設定ユニット610と符号化ユニット630から構成され
る。初期設定ユニット610は8ビット幅の入力Pと9ビット
幅の出力Iを含む。初期設定ユニット610は入力Pで受け
取られた信号に1ビット幅のプレフィックスを供給して
出力Iから中間信号を生成する。符号化ユニット630は入
力Dと出力Sを含み、これらは共に9ビット幅である。符
号化ユニットは再帰的論理を用いず、組み合わせ的に中
間信号を符号化する。符号化ユニット630の入力Dは初期
設定ユニット610の出力Iに結合される。
【0050】図7に、改善されたエンコーダ600によって
実行されるディジタル信号のビットを符号化する改善さ
れた方法の実施例のフローチャートを示す。この方法は
データ信号を初期設定ユニット610の入力Pで一度に8ビ
ットを並列に受信することにより始まる701。初期設定
ユニット610は1ビットのプレフィックスをディジタル信
号に供給して中間信号を生成する。中間信号はプレフィ
ックスとその後に続くディジタル信号から構成される。
中間信号は出力Iを介して符号化ユニット630の入力Dに
並列に供給される703。符号化ユニット630は中間信号を
実質的に組み合わせ的に符号化して符号化された信号を
生成し、それは再帰的符号化アルゴリズムによるディジ
タル信号ビットの符号化を含む。これは1ビットのプレ
フィックスを符号化し、組み合わせ論理を用いて中間信
号の次の8ビットを並列に符号化することにより達成さ
れる705のが好ましい。
実行されるディジタル信号のビットを符号化する改善さ
れた方法の実施例のフローチャートを示す。この方法は
データ信号を初期設定ユニット610の入力Pで一度に8ビ
ットを並列に受信することにより始まる701。初期設定
ユニット610は1ビットのプレフィックスをディジタル信
号に供給して中間信号を生成する。中間信号はプレフィ
ックスとその後に続くディジタル信号から構成される。
中間信号は出力Iを介して符号化ユニット630の入力Dに
並列に供給される703。符号化ユニット630は中間信号を
実質的に組み合わせ的に符号化して符号化された信号を
生成し、それは再帰的符号化アルゴリズムによるディジ
タル信号ビットの符号化を含む。これは1ビットのプレ
フィックスを符号化し、組み合わせ論理を用いて中間信
号の次の8ビットを並列に符号化することにより達成さ
れる705のが好ましい。
【0051】8ビット目以降のディジタル信号のビット
は様々なやり方で符号化することができる。例えば、デ
ィジタル信号の8ビット幅の連続ブロックをブロックご
とに上述のようにプレフィックスを付けて上述のように
符号化された中間信号を生成することができる。しかし
ながら、そうした8ビット幅の連続ブロックの符号化さ
れたプレフィックスは無視されるのが好ましい。代わっ
て、ディジタル信号の最初の8ビット幅部分のみにプレ
フィックスを付け、ディジタル信号の他の部分には付け
ないように初期設定ユニット610を設計することができ
る。
は様々なやり方で符号化することができる。例えば、デ
ィジタル信号の8ビット幅の連続ブロックをブロックご
とに上述のようにプレフィックスを付けて上述のように
符号化された中間信号を生成することができる。しかし
ながら、そうした8ビット幅の連続ブロックの符号化さ
れたプレフィックスは無視されるのが好ましい。代わっ
て、ディジタル信号の最初の8ビット幅部分のみにプレ
フィックスを付け、ディジタル信号の他の部分には付け
ないように初期設定ユニット610を設計することができ
る。
【0052】図8及び10に、図6に示すように直列結合さ
れると、改善されたエンコーダ600の好適な実施例をな
す初期設定ユニット610及び符号化ユニット630の好適な
実施例を示す。この好適なエンコーダ600の実施例はIEE
E規格1394に準拠してデータ・ストローブ符号化を実行
できるように特別に作られている。この改善されたエン
コーダ600の実施例によって実行される符号化プロセス
は従来のエンコーダ20によって実現される伝統的なデー
タ・ストローブ符号化プロセスと比べ計算量が減るので
有益である。これによりデータ信号の並列符号化が可能
になり、IEEE規格1394に準拠してデータ信号を符号化す
るのに要する時間が大きく短縮される。
れると、改善されたエンコーダ600の好適な実施例をな
す初期設定ユニット610及び符号化ユニット630の好適な
実施例を示す。この好適なエンコーダ600の実施例はIEE
E規格1394に準拠してデータ・ストローブ符号化を実行
できるように特別に作られている。この改善されたエン
コーダ600の実施例によって実行される符号化プロセス
は従来のエンコーダ20によって実現される伝統的なデー
タ・ストローブ符号化プロセスと比べ計算量が減るので
有益である。これによりデータ信号の並列符号化が可能
になり、IEEE規格1394に準拠してデータ信号を符号化す
るのに要する時間が大きく短縮される。
【0053】従来のエンコーダ20と比べ計算量を次のよ
うにして減らすことができる。IEEE規格1394に指定され
た伝統的なエンコーダ20は次のようなプロセスによりス
トローブ信号を生成する。
うにして減らすことができる。IEEE規格1394に指定され
た伝統的なエンコーダ20は次のようなプロセスによりス
トローブ信号を生成する。
【0054】 s0=d0 (方程式1) s1=(d1 XOR d0) XOR /s0 (方程式2) s2=(d2 XOR d1) XOR /s1 (方程式3) ... sm=(dm XOR dm-1) XOR /sm-1 (方程式4) 方程式1, 2, 3, 4において、各シンボルXORはXORゲート
の動作を表す。各方程式におけるシンボルsiとdiはそれ
ぞれの1クロックサイクルごとのDフリップフロップ24,
28の出力を表す。例えば、方程式3で、シンボルs1とd1
はストローブビット及びデータビットを表し、ストロー
ブ及びデータビットs0とd0が出力されたクロックサイク
ル直後のクロックサイクルで出力される。データビット
d0と反転されたストローブビット/s0は共に方程式2にお
けるフィードバックとなる。伝統的なエンコーダ20で実
現された符号化プロセスは再帰的でデータ信号及びスト
ローブ信号にレイテンシーをもたらす。
の動作を表す。各方程式におけるシンボルsiとdiはそれ
ぞれの1クロックサイクルごとのDフリップフロップ24,
28の出力を表す。例えば、方程式3で、シンボルs1とd1
はストローブビット及びデータビットを表し、ストロー
ブ及びデータビットs0とd0が出力されたクロックサイク
ル直後のクロックサイクルで出力される。データビット
d0と反転されたストローブビット/s0は共に方程式2にお
けるフィードバックとなる。伝統的なエンコーダ20で実
現された符号化プロセスは再帰的でデータ信号及びスト
ローブ信号にレイテンシーをもたらす。
【0055】改善されたエンコーダ600では、この更な
るレイテンシーを回避することができる。レイテンシー
をどのように回避できるかを理解するために、i < 1と
して各ストローブビットsiのそのすぐ前の先行ストロー
ブビットsi-1への依存性を変更した関係において書き直
す。そこでは先行ストローブビットsi-2を用いてストロ
ーブビットsiの依存性を表す。例えば、ストローブビッ
トs2のストローブビットs1への依存性を書き替えて変更
した関係を得る。 s2=d2 XOR d1 XOR /s1=d2 XOR d1 XOR /(d1 XOR d0 XOR /s0)=d2 XOR d0 XOR s0 (方程式5) i > 2として、ストローブビットsiの、連続的にもっと
離れた先行ストローブビットsi-3, si-4, ..., s0への
依存性を得て変更した関係を得ることができる。
るレイテンシーを回避することができる。レイテンシー
をどのように回避できるかを理解するために、i < 1と
して各ストローブビットsiのそのすぐ前の先行ストロー
ブビットsi-1への依存性を変更した関係において書き直
す。そこでは先行ストローブビットsi-2を用いてストロ
ーブビットsiの依存性を表す。例えば、ストローブビッ
トs2のストローブビットs1への依存性を書き替えて変更
した関係を得る。 s2=d2 XOR d1 XOR /s1=d2 XOR d1 XOR /(d1 XOR d0 XOR /s0)=d2 XOR d0 XOR s0 (方程式5) i > 2として、ストローブビットsiの、連続的にもっと
離れた先行ストローブビットsi-3, si-4, ..., s0への
依存性を得て変更した関係を得ることができる。
【0056】 s0=d0 (方程式6) s1=d1 XOR d0 XOR /s0 (方程式7) s2=d2 XOR d0 XOR s0 (方程式5) s3=d3 XOR d0 XOR /s0 (方程式8) ... s2i=d2i XOR d0 XOR s0 (方程式9) s2i+1=d2i+1 XOR d0 XOR /s0 (方程式10) 方程式6, 7, 8, 9, 10におけるこれらの関係の計算量を
減らすために、データビットd-1とストローブビットs-1
を追加する。追加したストローブビットs-1は追加した
データビットd-1に依存し、s-1 = /d-1で表すことがで
きる。IEEE規格1394に準拠するために、追加したストロ
ーブビットs-1は2値の値「0」に設定され、追加したデ
ータビットd-1は2値の値「1」に設定される。
減らすために、データビットd-1とストローブビットs-1
を追加する。追加したストローブビットs-1は追加した
データビットd-1に依存し、s-1 = /d-1で表すことがで
きる。IEEE規格1394に準拠するために、追加したストロ
ーブビットs-1は2値の値「0」に設定され、追加したデ
ータビットd-1は2値の値「1」に設定される。
【0057】追加データビットd-1及び追加ストローブ
ビットs-1は伝統的なエンコーダ20の符号化プロセスを
経てデータビットd0及びストローブビットs0の値が決定
される。これを関係s0 = d0 XOR d-1 XOR /s-1によって
表すことができる。この関係の2番目の部分(d-1 XOR /s
-1)の値は(d-1 XOR /s-1) = 1 XOR /0 = 1 XOR 1 = 0。
従って、s0 = d0 XOR (d-1 XOR /s-1) = d0 XOR 0 =
d0。この等式から、d0 XORs0 = d0そしてd0 XOR /s0 =
/d0であることが分かる。これらの関係を方程式5,7, 8,
9, 10に代入することにより、IEEE規格1394の符号化プ
ロセスを次式で表すことができる。
ビットs-1は伝統的なエンコーダ20の符号化プロセスを
経てデータビットd0及びストローブビットs0の値が決定
される。これを関係s0 = d0 XOR d-1 XOR /s-1によって
表すことができる。この関係の2番目の部分(d-1 XOR /s
-1)の値は(d-1 XOR /s-1) = 1 XOR /0 = 1 XOR 1 = 0。
従って、s0 = d0 XOR (d-1 XOR /s-1) = d0 XOR 0 =
d0。この等式から、d0 XORs0 = d0そしてd0 XOR /s0 =
/d0であることが分かる。これらの関係を方程式5,7, 8,
9, 10に代入することにより、IEEE規格1394の符号化プ
ロセスを次式で表すことができる。
【0058】 d-1=1 (方程式11) s-1=0 (方程式12) s0=d0 (方程式13) s1=/d1 (方程式14) s2=d2 (方程式15) . . . s2i =d2i (方程式16) s2i +1=/d2i +1 (方程式17) 方程式11, 12, 13, 14, 15, 16, 17で表したストローブ
符号化プロセスは、各ストローブビットsjがすべて現在
のデータビットdjを用いて表現されるので、メモリレス
方式で実行することができる。各ストローブビットsjは
先行するどのストローブビットsk(ここで、k < j)に
も依存することなしに表現されるので、このプロセスを
再帰を用いずに実行することができる。この好適な改善
されたエンコーダ600の実施例に基づく初期設定ユニッ
ト610及び符号化ユニット630の構造及び動作を次に図8,
9, 10, 11を参照しながら説明する。
符号化プロセスは、各ストローブビットsjがすべて現在
のデータビットdjを用いて表現されるので、メモリレス
方式で実行することができる。各ストローブビットsjは
先行するどのストローブビットsk(ここで、k < j)に
も依存することなしに表現されるので、このプロセスを
再帰を用いずに実行することができる。この好適な改善
されたエンコーダ600の実施例に基づく初期設定ユニッ
ト610及び符号化ユニット630の構造及び動作を次に図8,
9, 10, 11を参照しながら説明する。
【0059】図8に、改善されたエンコーダ600に組み込
むのに適した初期設定ユニット610の好適な実施例のブ
ロック図を示す。この初期設定ユニット610の実施例はI
EEE規格1394対応のデータパケットに準拠するビット列
からなるデータパケットとしてディジタル信号を受け取
るように設計されている。この初期設定ユニット610の
実施例はプレフィックスジェネレータ612とシフトレジ
スタ614を含む。プレフィックスジェネレータ612は8ビ
ット幅ブロックのデータパケットを並列に受け取れるよ
うに8ビット幅の入力を有し、プレフィックスをディジ
タル信号に供給できるように1ビット幅の出力を有す
る。シフトレジスタ614は9ビット幅の入力(SR-1, SR0,
SR1, ..., SR7)と、9ビット幅の出力(I-1, I0, I1,
...I7)を有する。シフトレジスタ614の入力SR-1はプ
レフィックスジェネレータ612の出力からプレフィック
スを受け取るように結合される。シフトレジスタ614の
入力SR0, SR 1, ...SR7は8ビット幅ブロックのデータパ
ケットを並列に受け取るように結合される。シフトレジ
スタ614の出力I-1, I0, I1, ...I7は中間信号を並列に
供給する。
むのに適した初期設定ユニット610の好適な実施例のブ
ロック図を示す。この初期設定ユニット610の実施例はI
EEE規格1394対応のデータパケットに準拠するビット列
からなるデータパケットとしてディジタル信号を受け取
るように設計されている。この初期設定ユニット610の
実施例はプレフィックスジェネレータ612とシフトレジ
スタ614を含む。プレフィックスジェネレータ612は8ビ
ット幅ブロックのデータパケットを並列に受け取れるよ
うに8ビット幅の入力を有し、プレフィックスをディジ
タル信号に供給できるように1ビット幅の出力を有す
る。シフトレジスタ614は9ビット幅の入力(SR-1, SR0,
SR1, ..., SR7)と、9ビット幅の出力(I-1, I0, I1,
...I7)を有する。シフトレジスタ614の入力SR-1はプ
レフィックスジェネレータ612の出力からプレフィック
スを受け取るように結合される。シフトレジスタ614の
入力SR0, SR 1, ...SR7は8ビット幅ブロックのデータパ
ケットを並列に受け取るように結合される。シフトレジ
スタ614の出力I-1, I0, I1, ...I7は中間信号を並列に
供給する。
【0060】図9は、図8に示した初期設定ユニット610
を動作させる方法を示すフローチャートである。プレフ
ィックスジェネレータ612の入力とシフトレジスタ614の
入力SR0, SR1, ...SR7で、データパケットの最初の8ビ
ット(d0, d1, ...d7)を並列に受け取る901ことにより
動作が始まる。プレフィックスジェネレータ612は次に
実質的に再帰を用いずにデータパケットのビットを符号
化できるようにデータパケット用プレフィックスを生成
する903。例えば、プレフィックスはIEEE規格1394に準
拠してデータストローブ符号化を実現するように2値の
値「1」の単一ビットから構成することができる。プレ
フィックスジェネレータ612はシフトレジスタ614の第1
ビットにプレフィックスを供給し905、それによりデー
タパケットの始まりにプレフィックスを付ける。シフト
レジスタ614の出力Iは次に中間信号をビット列(i-1, i
0, i1, i2, ...im)で供給し、ビットi-1は2値の値
「1」のプレフィックスに等しく、mは整数で、ビット
i0, i1, i2, ...i7はデータパケットの最初の8ビット
d0, d1, ..., d7にそれぞれ等しい。データパケットの
最初の8ビットd0, d1, ..., d7がこのように処理された
後、データパケットの残りのビットd8...dm(m > 7)は
8ビット幅ブロックd0+8 x n, d1+8 x n, ...d7+8 x n(nは整
数)で処理され、処理された値i0+8 x n, i1+8 x n, ...i
7+8 x nは初期設定ユニット610の出力IのビットI0, I1,
...I7から供給される。
を動作させる方法を示すフローチャートである。プレフ
ィックスジェネレータ612の入力とシフトレジスタ614の
入力SR0, SR1, ...SR7で、データパケットの最初の8ビ
ット(d0, d1, ...d7)を並列に受け取る901ことにより
動作が始まる。プレフィックスジェネレータ612は次に
実質的に再帰を用いずにデータパケットのビットを符号
化できるようにデータパケット用プレフィックスを生成
する903。例えば、プレフィックスはIEEE規格1394に準
拠してデータストローブ符号化を実現するように2値の
値「1」の単一ビットから構成することができる。プレ
フィックスジェネレータ612はシフトレジスタ614の第1
ビットにプレフィックスを供給し905、それによりデー
タパケットの始まりにプレフィックスを付ける。シフト
レジスタ614の出力Iは次に中間信号をビット列(i-1, i
0, i1, i2, ...im)で供給し、ビットi-1は2値の値
「1」のプレフィックスに等しく、mは整数で、ビット
i0, i1, i2, ...i7はデータパケットの最初の8ビット
d0, d1, ..., d7にそれぞれ等しい。データパケットの
最初の8ビットd0, d1, ..., d7がこのように処理された
後、データパケットの残りのビットd8...dm(m > 7)は
8ビット幅ブロックd0+8 x n, d1+8 x n, ...d7+8 x n(nは整
数)で処理され、処理された値i0+8 x n, i1+8 x n, ...i
7+8 x nは初期設定ユニット610の出力IのビットI0, I1,
...I7から供給される。
【0061】図10に、改善されたマルチプレクサ600に
組み込むのに適した符号化ユニット630の実施例の概略
図を示す。この符号化ユニット630の実施例はプレフィ
ックスエンコーダ639と組み合わせ論理ブロック641を含
む。プレフィックスエンコーダ639は入力D-1と出力S-1
を有するインバータから構成される。プレフィックスエ
ンコーダ639は中間信号のビットi-1を符号化する。組み
合わせ論理ブロック641は8つの信号経路631, 632, 633,
634, 635, 636, 637, 638から構成され、その一部632,
634, 636, 638はそれぞれインバータを含む。各信号経
路は入力(Dj)と出力(Sj)を有し、指数jは集合{0, 1, 2,
3, 4, 5, 6, 7}から選択された対応する整数である。
信号経路は並列に構成される。各信号経路は中間信号の
対応するビット(モデュロ8)を符号化する。例えば、
信号経路631は中間信号のビットi0, i8, ..., i1+8 x nを
符号化し、同様に、信号経路636は中間信号のビットi5,
i1 3, ..., i5+8 x nを符号化する。より具体的に、イン
バータ632, 634, 636, 638を含む信号経路は他の信号経
路631, 633, 635, 637と段違いになるように配列され
る。段違い構成のため、インバータを含む信号経路632,
634, 636, 638は奇数指数2m+1を有するビットi2m+1を
反転することによってそれらのビットを符号化するのに
対し、インバータを含まない信号経路631, 633, 635, 6
37は偶数指数2mを有するビットi2mを符号化するが反転
させない。
組み込むのに適した符号化ユニット630の実施例の概略
図を示す。この符号化ユニット630の実施例はプレフィ
ックスエンコーダ639と組み合わせ論理ブロック641を含
む。プレフィックスエンコーダ639は入力D-1と出力S-1
を有するインバータから構成される。プレフィックスエ
ンコーダ639は中間信号のビットi-1を符号化する。組み
合わせ論理ブロック641は8つの信号経路631, 632, 633,
634, 635, 636, 637, 638から構成され、その一部632,
634, 636, 638はそれぞれインバータを含む。各信号経
路は入力(Dj)と出力(Sj)を有し、指数jは集合{0, 1, 2,
3, 4, 5, 6, 7}から選択された対応する整数である。
信号経路は並列に構成される。各信号経路は中間信号の
対応するビット(モデュロ8)を符号化する。例えば、
信号経路631は中間信号のビットi0, i8, ..., i1+8 x nを
符号化し、同様に、信号経路636は中間信号のビットi5,
i1 3, ..., i5+8 x nを符号化する。より具体的に、イン
バータ632, 634, 636, 638を含む信号経路は他の信号経
路631, 633, 635, 637と段違いになるように配列され
る。段違い構成のため、インバータを含む信号経路632,
634, 636, 638は奇数指数2m+1を有するビットi2m+1を
反転することによってそれらのビットを符号化するのに
対し、インバータを含まない信号経路631, 633, 635, 6
37は偶数指数2mを有するビットi2mを符号化するが反転
させない。
【0062】図11は、図10に示した符号化ユニット630
を動作させる方法を示すフローチャートである。入力D
-1, D0, D1, ..., D7で中間信号の最初の9ビットi-1, i
0, i1, ..., i7をそれぞれ並列に受け取ることにより動
作が始まる。これらのビットi -1, i0, i1, ..., i7は一
つ置きに反転させることによって符号化される1103。す
なわち、ビットi-1は反転されてs-1 = /i-1により符号
化された信号(s)の第1ビット(s-1)が生成される。ビッ
トi0は反転されずs0 = i0により符号化された信号sの2
番目のビット(s0)が生成される。ビットi1は反転されて
s1 = /i1により符号化された信号sの第1ビット(s1)が生
成されるといった具合になる。これらの符号化は並列に
実行され、符号化された信号sの最初の9ビットs-1 = /i
-1, s0 = i 0, s1 = /i1, s2 = i2, s3 = /i3, s4 = i4,
s5 = /i5, s6 = i6, s7 = /i7が符号化ユニット630の
出力S-1, S0, ..., S7からそれぞれ出力される1105。
を動作させる方法を示すフローチャートである。入力D
-1, D0, D1, ..., D7で中間信号の最初の9ビットi-1, i
0, i1, ..., i7をそれぞれ並列に受け取ることにより動
作が始まる。これらのビットi -1, i0, i1, ..., i7は一
つ置きに反転させることによって符号化される1103。す
なわち、ビットi-1は反転されてs-1 = /i-1により符号
化された信号(s)の第1ビット(s-1)が生成される。ビッ
トi0は反転されずs0 = i0により符号化された信号sの2
番目のビット(s0)が生成される。ビットi1は反転されて
s1 = /i1により符号化された信号sの第1ビット(s1)が生
成されるといった具合になる。これらの符号化は並列に
実行され、符号化された信号sの最初の9ビットs-1 = /i
-1, s0 = i 0, s1 = /i1, s2 = i2, s3 = /i3, s4 = i4,
s5 = /i5, s6 = i6, s7 = /i7が符号化ユニット630の
出力S-1, S0, ..., S7からそれぞれ出力される1105。
【0063】中間信号の残りのビットim(すなわち、m
> 7)は符号化された8ビットブロックで、入力D-1と出
力S-1はそうしたブロックには用いられない。従って、
整数nウ 0の場合、s0+8 x n = i0+8 x n, s1+8 x n = /i1+8 x n,
s2+8 x n = i2+8 x n, s3+8 x n =/i3+8 x n, s4+8 x n =
i4+8 x n, s5+8 x n = /i5+8 x n, s6+8 x n = i6+8 x n, s7+8 x n
= /i 7+8 x n。IEEE規格1394に準拠するデータ・ストロー
ブ符号化は、プレフィックスが2値の値「1」を有し、ス
トローブ信号の第1ビットs-1が2値の値「0」を有してい
なければならないことに注目している。従って、そうし
たデータ・ストローブ符号化の場合、符号化ユニット63
0は、出力信号が組み合わせ論理ブロック641から供給さ
れた後単一ビットd-1の2値の値「1」を連結してIEEE規格1
394に準拠するストローブ信号sを生成する。
> 7)は符号化された8ビットブロックで、入力D-1と出
力S-1はそうしたブロックには用いられない。従って、
整数nウ 0の場合、s0+8 x n = i0+8 x n, s1+8 x n = /i1+8 x n,
s2+8 x n = i2+8 x n, s3+8 x n =/i3+8 x n, s4+8 x n =
i4+8 x n, s5+8 x n = /i5+8 x n, s6+8 x n = i6+8 x n, s7+8 x n
= /i 7+8 x n。IEEE規格1394に準拠するデータ・ストロー
ブ符号化は、プレフィックスが2値の値「1」を有し、ス
トローブ信号の第1ビットs-1が2値の値「0」を有してい
なければならないことに注目している。従って、そうし
たデータ・ストローブ符号化の場合、符号化ユニット63
0は、出力信号が組み合わせ論理ブロック641から供給さ
れた後単一ビットd-1の2値の値「1」を連結してIEEE規格1
394に準拠するストローブ信号sを生成する。
【0064】組み合わせ論理ブロック641は中間信号の
第1ビットi-1に続く部分のメモリレス符号化を実現する
ことに注目している。この符号化ユニット630の実施例
は、中間信号の第1ビットi-1に続くその部分i0, i1,
i2, i3, i4, i5, i6, i7, ...,i2m, i2m+1のメモリレス
符号化s0 = i0, s1 = /i1, s2 = i2, s3 = /i3, s4 =
i4, s5 = /i5, s6 = i6, s7 = /i7, ..., s2m = i2m, s
2m+1 = /i2m+1を実現する。この符号化エンコーダ630は
中間信号全体i-1, i0, i1, i2, i3, i4, i5, i6, i
7 ... i2m, i2m+1のメモリレス符号化s-1 = /i-1, s0 =
i0, s1 = /i1, s2 =i2, s3 = /i3, s4 = i4, s5 = /
i5, s6 = i6, s7 = /i7 ..., s2m = i2m, s2m+ 1 = /2m
+1を実現し、中間信号全体はデータ・ストローブ符号化
用としてIEEE規格1394に記述されている従来からの再帰
的エンコーダ(すなわち、XORゲートとDフリップフロ
ップをそれぞれ2つずつ有する)で実現される非メモリ
レス及び再帰的符号化と同等であることに注目してい
る。さらに、プレフィックスエンコーダ639及び組み合
わせ論理ブロック641は共に(そして符号化ユニット630
全体として)一対一で動作する。中間信号の各ビットim
は別々に符号化されてその符号化された信号の対応する
単一ビットsmになる。
第1ビットi-1に続く部分のメモリレス符号化を実現する
ことに注目している。この符号化ユニット630の実施例
は、中間信号の第1ビットi-1に続くその部分i0, i1,
i2, i3, i4, i5, i6, i7, ...,i2m, i2m+1のメモリレス
符号化s0 = i0, s1 = /i1, s2 = i2, s3 = /i3, s4 =
i4, s5 = /i5, s6 = i6, s7 = /i7, ..., s2m = i2m, s
2m+1 = /i2m+1を実現する。この符号化エンコーダ630は
中間信号全体i-1, i0, i1, i2, i3, i4, i5, i6, i
7 ... i2m, i2m+1のメモリレス符号化s-1 = /i-1, s0 =
i0, s1 = /i1, s2 =i2, s3 = /i3, s4 = i4, s5 = /
i5, s6 = i6, s7 = /i7 ..., s2m = i2m, s2m+ 1 = /2m
+1を実現し、中間信号全体はデータ・ストローブ符号化
用としてIEEE規格1394に記述されている従来からの再帰
的エンコーダ(すなわち、XORゲートとDフリップフロ
ップをそれぞれ2つずつ有する)で実現される非メモリ
レス及び再帰的符号化と同等であることに注目してい
る。さらに、プレフィックスエンコーダ639及び組み合
わせ論理ブロック641は共に(そして符号化ユニット630
全体として)一対一で動作する。中間信号の各ビットim
は別々に符号化されてその符号化された信号の対応する
単一ビットsmになる。
【0065】図12に示すのは、 IEEE規格1394に準拠し
て中間信号を並列に符号化し符号化された信号をストロ
ーブ信号として直列に供給する符号化ユニット630の別
の実施例の概略図である。この符号化ユニット630の実
施例は図10に示したものを以下に説明するように変更し
たプレフィックスエンコーダ639と組み合わせ論理ブロ
ック641を含み、さらに複数のマルチプレクサ642, 644,
646, 648, 652, 654,656とシフトレジスタ660を含む。
て中間信号を並列に符号化し符号化された信号をストロ
ーブ信号として直列に供給する符号化ユニット630の別
の実施例の概略図である。この符号化ユニット630の実
施例は図10に示したものを以下に説明するように変更し
たプレフィックスエンコーダ639と組み合わせ論理ブロ
ック641を含み、さらに複数のマルチプレクサ642, 644,
646, 648, 652, 654,656とシフトレジスタ660を含む。
【0066】この符号化ユニット630の実施例におい
て、プレフィックスエンコーダ639はインバータ671の出
力を伝送ゲート672の入力に結合することによって形成
された3ステートインバータから構成される。伝送ゲー
ト672の出力はプレフィックスエンコーダ639の出力とし
ての働きをする。伝送ゲート672の制御端子CD-1, /CD-1
は第2インバータ673により直列に結合され、制御端子CD
-1に対してHIGH状態(LOW状態)をアサートすることに
より伝送ゲート672をON(OFF)にすることができる。制
御端子CD-1がHIGH状態でアサートされると、プレフィッ
クスエンコーダ639は入力D-1で受け取ったビットを反転
させ、その反転したビットを伝送ゲート672の出力から
供給する。制御端子CD-1をLOW状態でアサートすること
により、伝送ゲート672はOFFになり、それが伝送ゲート
672の出力をフロートさせるので、プレフィックスエン
コーダ639の3ステートモードを実現することができる。
て、プレフィックスエンコーダ639はインバータ671の出
力を伝送ゲート672の入力に結合することによって形成
された3ステートインバータから構成される。伝送ゲー
ト672の出力はプレフィックスエンコーダ639の出力とし
ての働きをする。伝送ゲート672の制御端子CD-1, /CD-1
は第2インバータ673により直列に結合され、制御端子CD
-1に対してHIGH状態(LOW状態)をアサートすることに
より伝送ゲート672をON(OFF)にすることができる。制
御端子CD-1がHIGH状態でアサートされると、プレフィッ
クスエンコーダ639は入力D-1で受け取ったビットを反転
させ、その反転したビットを伝送ゲート672の出力から
供給する。制御端子CD-1をLOW状態でアサートすること
により、伝送ゲート672はOFFになり、それが伝送ゲート
672の出力をフロートさせるので、プレフィックスエン
コーダ639の3ステートモードを実現することができる。
【0067】この符号化ユニット630の実施例における
組み合わせ論理ブロック641は図10と同じ設計である。
符号化ユニット630のこの実施例に含まれる複数の導電
線BD0,BD1, BD2, BD3, BD4, BD5, BD6, BD7は図を明確
にするために組み合わせ論理ブロック641の上に描いて
ある。最後に、シフトレジスタ660は8ビット並列入力
と、単一ビット入力、クロック端子(G_CLK)、制御端子
(CT-1)、及び直列出力(Strobe_Out)を有する。制御端子
(CT-1)をLOW状態でアサートすることにより信号をシフ
トレジスタ660の8ビット並列入力を介して受け取れるよ
うになり、それに対して制御端子(CT-1)をHIGH状態でア
サートすることによりシフトレジスタ660の単一ビット
入力を介して信号を受け取れるようになる。
組み合わせ論理ブロック641は図10と同じ設計である。
符号化ユニット630のこの実施例に含まれる複数の導電
線BD0,BD1, BD2, BD3, BD4, BD5, BD6, BD7は図を明確
にするために組み合わせ論理ブロック641の上に描いて
ある。最後に、シフトレジスタ660は8ビット並列入力
と、単一ビット入力、クロック端子(G_CLK)、制御端子
(CT-1)、及び直列出力(Strobe_Out)を有する。制御端子
(CT-1)をLOW状態でアサートすることにより信号をシフ
トレジスタ660の8ビット並列入力を介して受け取れるよ
うになり、それに対して制御端子(CT-1)をHIGH状態でア
サートすることによりシフトレジスタ660の単一ビット
入力を介して信号を受け取れるようになる。
【0068】組み合わせ論理ブロック641の出力はマル
チプレクサ642, 644, 646, 648, 652, 654, 656の第1入
力(0)に並列結合される。導電線BD0, BD1, BD2, BD3, B
D4, BD5, BD6, BD7はマルチプレクサ642, 644, 646, 64
8, 652, 654, 656の第2入力(1)に結合される。マルチプ
レクサ642, 644, 646, 648, 652, 654, 656の制御端子
は第1入力(0)及び第2入力(1)のマルチプレクサ642, 64
4, 646, 648, 652, 654,656の出力に対する接続切り替
えを行なう共通制御端子(BYPASS)を形成するように結合
される。マルチプレクサ642, 644, 646, 648, 652, 65
4, 656の出力はシフトレジスタ660の8ビット並列入力に
並列結合される。プレフィックスエンコーダ639の出力
はシフトレジスタ660の単一ビット入力に結合される。
チプレクサ642, 644, 646, 648, 652, 654, 656の第1入
力(0)に並列結合される。導電線BD0, BD1, BD2, BD3, B
D4, BD5, BD6, BD7はマルチプレクサ642, 644, 646, 64
8, 652, 654, 656の第2入力(1)に結合される。マルチプ
レクサ642, 644, 646, 648, 652, 654, 656の制御端子
は第1入力(0)及び第2入力(1)のマルチプレクサ642, 64
4, 646, 648, 652, 654,656の出力に対する接続切り替
えを行なう共通制御端子(BYPASS)を形成するように結合
される。マルチプレクサ642, 644, 646, 648, 652, 65
4, 656の出力はシフトレジスタ660の8ビット並列入力に
並列結合される。プレフィックスエンコーダ639の出力
はシフトレジスタ660の単一ビット入力に結合される。
【0069】図13に示すのは、図12に示した符号化ユニ
ット630の実施例によって実行されるディジタル信号を
符号化する改善された方法の別の実施例のフローチャー
トである。この方法はマルチプレクサ642, 644, 646, 6
48, 652, 654, 656の制御端子BYPASSでバイパス信号を
受け取る1301ことによって始まる。もしバイパス信号が
LOW状態でアサートされれば1303、符号化ユニット630の
符号化モードが起動する。中間信号の第1ビットi-1を符
号化するために、シフトレジスタ660の制御端子(CT-1)
がHIGH状態でアサートされる。これによりシフトレジス
タ660の単一ビット入力が起動し、シフトレジスタ660の
並列入力が活動停止する。中間信号の第1ビットi-1がプ
レフィックスエンコーダ639の入力で受け取られ、イン
バータ671で符号化された後伝送ゲート672の入力に供給
される。プレフィックスエンコーダ639の制御端子CD-1
がHIGH状態でアサートされ、それにより伝送ゲート672
をONにして、符号化されたビット/i-1をシフトレジスタ
660に供給する。次に制御端子CD-1がLOW状態でアサート
されて伝送ゲート672をOFFにし、シフトレジスタ660はG
_CLKを必要十分な回数クロッキングして符号化されたビ
ット/i-1をストローブ信号の第1ビットとして直列入力S
trobe_Outを介して送り出す。
ット630の実施例によって実行されるディジタル信号を
符号化する改善された方法の別の実施例のフローチャー
トである。この方法はマルチプレクサ642, 644, 646, 6
48, 652, 654, 656の制御端子BYPASSでバイパス信号を
受け取る1301ことによって始まる。もしバイパス信号が
LOW状態でアサートされれば1303、符号化ユニット630の
符号化モードが起動する。中間信号の第1ビットi-1を符
号化するために、シフトレジスタ660の制御端子(CT-1)
がHIGH状態でアサートされる。これによりシフトレジス
タ660の単一ビット入力が起動し、シフトレジスタ660の
並列入力が活動停止する。中間信号の第1ビットi-1がプ
レフィックスエンコーダ639の入力で受け取られ、イン
バータ671で符号化された後伝送ゲート672の入力に供給
される。プレフィックスエンコーダ639の制御端子CD-1
がHIGH状態でアサートされ、それにより伝送ゲート672
をONにして、符号化されたビット/i-1をシフトレジスタ
660に供給する。次に制御端子CD-1がLOW状態でアサート
されて伝送ゲート672をOFFにし、シフトレジスタ660はG
_CLKを必要十分な回数クロッキングして符号化されたビ
ット/i-1をストローブ信号の第1ビットとして直列入力S
trobe_Outを介して送り出す。
【0070】シフトレジスタ660の制御端子CT-1が次にL
OW状態でアサートされ、中間信号の次の8ビットがマル
チプレクサ642, 644, 646, 648, 652, 654, 656の並列
入力(0)で並列に受け取られ1305、ビットi0, i1, i2, i
3, i4, i5, i6, i7を一つ置きに反転させることによっ
て組み合わせ論理ブロック641で符号化を行ない1307ス
トローブ信号の次の8ビットs0 = i0, s1 = /i1, s2 = i
2, s3 = /i3, s4 = i4,s5 = /i5, s6 = i6, s7 = /i7を
生成し、これらの生成されたビットs0, s1, s2,s3, s4,
s5, s6, s7が並列にシフトレジスタ660に供給される。
シフトレジスタ660は次に8回クロッキングしてこれらの
ビットs0, s1, s2, s3, s4, s5, s6, s7を出力Strobe_O
utを介して直列に送り出す。中間信号の8ビットの連続
ブロックは同じように並列入力(0)で受け取られ1305、
符号化され1307、その後シフトレジスタ660によって出
力Strobe_Outを介して1309ストローブ信号の8ビットの
連続ブロックとして直列に送り出される。
OW状態でアサートされ、中間信号の次の8ビットがマル
チプレクサ642, 644, 646, 648, 652, 654, 656の並列
入力(0)で並列に受け取られ1305、ビットi0, i1, i2, i
3, i4, i5, i6, i7を一つ置きに反転させることによっ
て組み合わせ論理ブロック641で符号化を行ない1307ス
トローブ信号の次の8ビットs0 = i0, s1 = /i1, s2 = i
2, s3 = /i3, s4 = i4,s5 = /i5, s6 = i6, s7 = /i7を
生成し、これらの生成されたビットs0, s1, s2,s3, s4,
s5, s6, s7が並列にシフトレジスタ660に供給される。
シフトレジスタ660は次に8回クロッキングしてこれらの
ビットs0, s1, s2, s3, s4, s5, s6, s7を出力Strobe_O
utを介して直列に送り出す。中間信号の8ビットの連続
ブロックは同じように並列入力(0)で受け取られ1305、
符号化され1307、その後シフトレジスタ660によって出
力Strobe_Outを介して1309ストローブ信号の8ビットの
連続ブロックとして直列に送り出される。
【0071】バイパス信号がHIGH状態でアサートされる
1303と、符号化ユニット630のBYPASSモードが起動す
る。バイパスモードになると、例えば、アービトレーシ
ョン信号の初期状態を表すバイパス信号を符号化ユニッ
ト630が受け取れるようになる。BYPASSモードが起動す
ると、バイパス信号がマルチプレクサ642, 644, 646, 6
48, 652, 654, 656の入力(1)で導電線BD0, BD1, BD2, B
D3, BD4, BD5, BD6, BD7を介して並列に受け取られ、そ
こから並列にシフトレジスタ660に供給された後、出力S
trobe_Outから直列に供給される。従って、この符号化
ユニット630の実施例では、バイパス信号がアービトレ
ーション信号の初期状態と一致していれば、BYPASSモー
ド期間にStrobe_Outから出力される信号もそうなる。
1303と、符号化ユニット630のBYPASSモードが起動す
る。バイパスモードになると、例えば、アービトレーシ
ョン信号の初期状態を表すバイパス信号を符号化ユニッ
ト630が受け取れるようになる。BYPASSモードが起動す
ると、バイパス信号がマルチプレクサ642, 644, 646, 6
48, 652, 654, 656の入力(1)で導電線BD0, BD1, BD2, B
D3, BD4, BD5, BD6, BD7を介して並列に受け取られ、そ
こから並列にシフトレジスタ660に供給された後、出力S
trobe_Outから直列に供給される。従って、この符号化
ユニット630の実施例では、バイパス信号がアービトレ
ーション信号の初期状態と一致していれば、BYPASSモー
ド期間にStrobe_Outから出力される信号もそうなる。
【0072】この符号化ユニット630の実施例は改善さ
れたマルチプレクサ100, 200, 300を駆動するのに非常
に有益である。例えば、スイッチング動作中、アービト
レーション信号を改善されたマルチプレクサ200の入力
の一つに供給し、出力Strobe_Outからのその一致する出
力信号を改善されたマルチプレクサ200の他の入力に供
給することができる。これにより、図5に関して先によ
り詳しく説明したように、改善されたマルチプレクサ20
0の出力でグリッチが生じないようにすることができ
る。
れたマルチプレクサ100, 200, 300を駆動するのに非常
に有益である。例えば、スイッチング動作中、アービト
レーション信号を改善されたマルチプレクサ200の入力
の一つに供給し、出力Strobe_Outからのその一致する出
力信号を改善されたマルチプレクサ200の他の入力に供
給することができる。これにより、図5に関して先によ
り詳しく説明したように、改善されたマルチプレクサ20
0の出力でグリッチが生じないようにすることができ
る。
【0073】図14に、改善されたエンコーダ1400の別の
実施例のブロック図を示す。この図14は、改善された
エンコーダと第2の改善されたエンコーダの両方にIEEE
規格1394に準拠するデータ信号を供給する更なる回路と
相互接続された改善された第1マルチプレクサを駆動す
る改善されたエンコーダの別の実施例を示すブロック図
で、これら両方のマルチプレクサはさらにIEEE1394に準
拠するアービトレーション信号の信号ソースによって駆
動される。改善されたエンコーダ1400は、タイミングジ
ェネレータ1410と、Dフリップフロップ1411、シフトレ
ジスタ1413、プレフィックス及びエンドビットユニット
1415、ゲーテッドクロック1416、マルチプレクサ1417,
201, 202、及び符号化ユニット630から構成される。図1
4は、改善されたエンコーダ1400に信号を供給する駆動
ブロック1419も示す。これらの信号にはIEEE規格1394に
準拠するデータ信号及びアービトレーション信号が含ま
れ、改善されたエンコーダ1400はデータ信号を符号化し
てIEEE規格1394に準拠するストローブ信号を生成し、デ
ータ、ストローブ、アービトレーションの各信号を他の
回路(図示せず)に供給する。好ましくは、改善された
エンコーダ1400をICチップ上に作り、 IEEE規格1394に
準拠してそうした信号をICチップ外にある回路に供給す
るようにすることである。
実施例のブロック図を示す。この図14は、改善された
エンコーダと第2の改善されたエンコーダの両方にIEEE
規格1394に準拠するデータ信号を供給する更なる回路と
相互接続された改善された第1マルチプレクサを駆動す
る改善されたエンコーダの別の実施例を示すブロック図
で、これら両方のマルチプレクサはさらにIEEE1394に準
拠するアービトレーション信号の信号ソースによって駆
動される。改善されたエンコーダ1400は、タイミングジ
ェネレータ1410と、Dフリップフロップ1411、シフトレ
ジスタ1413、プレフィックス及びエンドビットユニット
1415、ゲーテッドクロック1416、マルチプレクサ1417,
201, 202、及び符号化ユニット630から構成される。図1
4は、改善されたエンコーダ1400に信号を供給する駆動
ブロック1419も示す。これらの信号にはIEEE規格1394に
準拠するデータ信号及びアービトレーション信号が含ま
れ、改善されたエンコーダ1400はデータ信号を符号化し
てIEEE規格1394に準拠するストローブ信号を生成し、デ
ータ、ストローブ、アービトレーションの各信号を他の
回路(図示せず)に供給する。好ましくは、改善された
エンコーダ1400をICチップ上に作り、 IEEE規格1394に
準拠してそうした信号をICチップ外にある回路に供給す
るようにすることである。
【0074】符号化ユニット630は、シフトレジスタ660
が直列入力(SI)をさらに含む点とプレフィックスエンコ
ーダ639を省略できる点を除けば、実質的に図12に表示
した構造と同じである。タイミングジェネレータ1410は
入力C1, C2, C3と、クロック端子、及び複数の出力を有
する。シフトレジスタ1413は直列入力と、8ビット幅の
並列入力(P)、クロック端子、及び直列出力(Date_Out)
を有する。プレフィックス及びエンドビットユニット14
15はデータ信号及びストローブ信号用のプレフィックス
(d-1, s-1)をそれぞれ供給し、以下に説明する他のマッ
チングビットを供給する。ゲーテッドクロック1416は線
G_CLKでゲートをもつクロック信号を生成する。ゲーテ
ッドクロック1416を起動して約50 MHzでゲート付きクロ
ック信号を供給し、活動停止して線G_CLKでLOW状態をア
サートすることができる。マルチプレクサ1417は伝統的
な3入力1出力のマルチプレクサで、入力と出力は8ビッ
ト幅、そして出力に対する入力の接続を選択する制御端
子を含む。マルチプレクサ201, 202は各々図2Bに示すマ
ルチプレクサ200と同じ設計である。駆動ブロック1419
は改善されたエンコーダ1400にデータ信号及びアービト
レーション信号を供給する。駆動ブロック1419は改善さ
れたエンコーダ1400にクロック線CLKでクロック信号な
ど様々な制御信号も供給する。
が直列入力(SI)をさらに含む点とプレフィックスエンコ
ーダ639を省略できる点を除けば、実質的に図12に表示
した構造と同じである。タイミングジェネレータ1410は
入力C1, C2, C3と、クロック端子、及び複数の出力を有
する。シフトレジスタ1413は直列入力と、8ビット幅の
並列入力(P)、クロック端子、及び直列出力(Date_Out)
を有する。プレフィックス及びエンドビットユニット14
15はデータ信号及びストローブ信号用のプレフィックス
(d-1, s-1)をそれぞれ供給し、以下に説明する他のマッ
チングビットを供給する。ゲーテッドクロック1416は線
G_CLKでゲートをもつクロック信号を生成する。ゲーテ
ッドクロック1416を起動して約50 MHzでゲート付きクロ
ック信号を供給し、活動停止して線G_CLKでLOW状態をア
サートすることができる。マルチプレクサ1417は伝統的
な3入力1出力のマルチプレクサで、入力と出力は8ビッ
ト幅、そして出力に対する入力の接続を選択する制御端
子を含む。マルチプレクサ201, 202は各々図2Bに示すマ
ルチプレクサ200と同じ設計である。駆動ブロック1419
は改善されたエンコーダ1400にデータ信号及びアービト
レーション信号を供給する。駆動ブロック1419は改善さ
れたエンコーダ1400にクロック線CLKでクロック信号な
ど様々な制御信号も供給する。
【0075】駆動ブロック1419はマルチプレクサ1417の
入力に、マルチプレクサ201, 202の第2入力(1)に、タイ
ミングジェネレータ1410の入力C1, C2, C3に、そしてD
フリップフロップ1411のリセット端子に接続され、さら
にクロック線CLKを介してタイミングジェネレータ1410
とDフリップフロップ1411の両方のクロック端子に接続
される。タイミングジェネレータ1410はプレフィックス
及びエンドビットユニット1415に、ゲーテッドクロック
1416に、マルチプレクサ1417の制御端子に、そしてDフ
リップフロップ1411のD入力に接続される。プレフィッ
クス及びエンドビットユニット1415はシフトレジスタ14
13の直列入力に、符号化ユニット630のシフトレジスタ6
60の直列入力SIに、符号化ユニット630の入力D0, D1, D
3, D4,D5, D6, D7(集合的にD1-7と呼ぶ)に、そして符
号化ユニット630の導電線BD0,BD1, BD2, BD3, BD4, BD
5, BD6, BD7(集合的にBD1-7と呼ぶ)に接続される。ゲ
ーテッドクロック1416はゲート付きクロック線G_CLKを
介してシフトレジスタ1413のクロック端子に、そして符
号化ユニット630のシフトレジスタ660のクロック端子に
接続される。マルチプレクサ1417の出力はシフトレジス
タ1413の並列入力Pに、そして符号化ユニット630の入力
D0-7に接続される。シフトレジスタ1413の直列出力Data
_Outはマルチプレクサ202の入力(0)に接続され、符号化
ユニット630のシフトレジスタ660の直列出力Strobe_Out
はマルチプレクサ201の第1入力(0)に接続される。
入力に、マルチプレクサ201, 202の第2入力(1)に、タイ
ミングジェネレータ1410の入力C1, C2, C3に、そしてD
フリップフロップ1411のリセット端子に接続され、さら
にクロック線CLKを介してタイミングジェネレータ1410
とDフリップフロップ1411の両方のクロック端子に接続
される。タイミングジェネレータ1410はプレフィックス
及びエンドビットユニット1415に、ゲーテッドクロック
1416に、マルチプレクサ1417の制御端子に、そしてDフ
リップフロップ1411のD入力に接続される。プレフィッ
クス及びエンドビットユニット1415はシフトレジスタ14
13の直列入力に、符号化ユニット630のシフトレジスタ6
60の直列入力SIに、符号化ユニット630の入力D0, D1, D
3, D4,D5, D6, D7(集合的にD1-7と呼ぶ)に、そして符
号化ユニット630の導電線BD0,BD1, BD2, BD3, BD4, BD
5, BD6, BD7(集合的にBD1-7と呼ぶ)に接続される。ゲ
ーテッドクロック1416はゲート付きクロック線G_CLKを
介してシフトレジスタ1413のクロック端子に、そして符
号化ユニット630のシフトレジスタ660のクロック端子に
接続される。マルチプレクサ1417の出力はシフトレジス
タ1413の並列入力Pに、そして符号化ユニット630の入力
D0-7に接続される。シフトレジスタ1413の直列出力Data
_Outはマルチプレクサ202の入力(0)に接続され、符号化
ユニット630のシフトレジスタ660の直列出力Strobe_Out
はマルチプレクサ201の第1入力(0)に接続される。
【0076】例えば、アービトレーション信号がマルチ
プレクサ201, 202の出力Out_SA, Out_DAそれぞれから供
給されるアービトレーションモードで動作を開始するこ
とができる。データ信号及びストローブ信号が出力Out_
SA, Out_DAから供給されるデータモードになるようにす
るには、次の作業を行なう。駆動ユニット1419がマルチ
プレクサ1417に供給される3つのデータ信号から一つを
選択し、選択されたデータ信号を指定する選択信号をタ
イミングジェネレータ1410の入力C1に送る。タイミング
ジェネレータ1410は次に第2の選択信号をマルチプレク
サ1417の制御端子に送って選択されたデータ信号がずっ
とマルチプレクサ1417の出力まで接続されるようにす
る。駆動ユニット1419はデータモードを指定するモード
信号も入力C3に供給してタイミングジェネレータ1410に
命令を出してアービトレーションモードからデータモー
ドに変えるようにする。モード信号及びクロック信号に
応答して、タイミングジェネレータ1410はプレフィック
ス及びエンドビットユニット1415に命令を出してアービ
トレーション信号の終りの部分と一致するビット(マッ
チングビット)を符号化ユニット630の導電線BD0-7に供
給するようにする。アービトレーション信号の終りの部
分は駆動ブロック1419によって直列にマルチプレクサ20
1, 202の入力(1)に送られ、マルチプレクサ1417を介し
て並列にシフトレジスタ1413の並列入力Pにも送られ
る。駆動ユニット1419はさらにタイミングジェネレータ
1410に命令を送るタイミングジェネレータ1410の入力C2
に制御信号を送ってゲーテッドクロック1416を起動させ
る。
プレクサ201, 202の出力Out_SA, Out_DAそれぞれから供
給されるアービトレーションモードで動作を開始するこ
とができる。データ信号及びストローブ信号が出力Out_
SA, Out_DAから供給されるデータモードになるようにす
るには、次の作業を行なう。駆動ユニット1419がマルチ
プレクサ1417に供給される3つのデータ信号から一つを
選択し、選択されたデータ信号を指定する選択信号をタ
イミングジェネレータ1410の入力C1に送る。タイミング
ジェネレータ1410は次に第2の選択信号をマルチプレク
サ1417の制御端子に送って選択されたデータ信号がずっ
とマルチプレクサ1417の出力まで接続されるようにす
る。駆動ユニット1419はデータモードを指定するモード
信号も入力C3に供給してタイミングジェネレータ1410に
命令を出してアービトレーションモードからデータモー
ドに変えるようにする。モード信号及びクロック信号に
応答して、タイミングジェネレータ1410はプレフィック
ス及びエンドビットユニット1415に命令を出してアービ
トレーション信号の終りの部分と一致するビット(マッ
チングビット)を符号化ユニット630の導電線BD0-7に供
給するようにする。アービトレーション信号の終りの部
分は駆動ブロック1419によって直列にマルチプレクサ20
1, 202の入力(1)に送られ、マルチプレクサ1417を介し
て並列にシフトレジスタ1413の並列入力Pにも送られ
る。駆動ユニット1419はさらにタイミングジェネレータ
1410に命令を送るタイミングジェネレータ1410の入力C2
に制御信号を送ってゲーテッドクロック1416を起動させ
る。
【0077】一旦起動すると、ゲーテッドクロック1416
はシフトレジスタ1413及びシフトレジスタ660に対して
クロッキングし、それによりシフトレジスタ1413, 660
の直列入力Date_Out, Strobe_Outを介してマッチングビ
ットをマルチプレクサ202, 201の入力(0)に供給する。
タイミングジェネレータ1410はDフリップフロップ1411
の入力Dに対してLOW状態をアサートし、クロック信号の
次の立ち上がりエッジになると、Dフリップフロップ14
11がマルチプレクサ201, 202の制御端子に対して受け取
ったLOW状態をアサートし、それによりこれらのマルチ
プレクサ201, 202の入力(0)がそのそれぞれの出力Out_S
A, Out_DAに接続される。マッチングビットがアービト
レーション信号の終りの部分と一致するから、これらの
出力Out_SA, Out_DAでグリッチが発生するのを防ぐ。
はシフトレジスタ1413及びシフトレジスタ660に対して
クロッキングし、それによりシフトレジスタ1413, 660
の直列入力Date_Out, Strobe_Outを介してマッチングビ
ットをマルチプレクサ202, 201の入力(0)に供給する。
タイミングジェネレータ1410はDフリップフロップ1411
の入力Dに対してLOW状態をアサートし、クロック信号の
次の立ち上がりエッジになると、Dフリップフロップ14
11がマルチプレクサ201, 202の制御端子に対して受け取
ったLOW状態をアサートし、それによりこれらのマルチ
プレクサ201, 202の入力(0)がそのそれぞれの出力Out_S
A, Out_DAに接続される。マッチングビットがアービト
レーション信号の終りの部分と一致するから、これらの
出力Out_SA, Out_DAでグリッチが発生するのを防ぐ。
【0078】タイミングジェネレータ1410は、プレフィ
ックス及びエンドビットユニット1415に対しても命令を
出してストローブ信号の第1ビットs-1を符号化ユニット
630のシフトレジスタ660の直列入力SIに供給し、データ
信号のデータパケット部分の第1ビットd-1をシフトレジ
スタ1413の直列入力に供給するようにする。線G_CLKで
のゲート付きクロック信号によるクロッキングに応答し
て、ビットs-1はシフトレジスタ660の出力Strobe_Outに
よってマルチプレクサ201の入力(0)に供給され、ビット
d-1はシフトレジスタ1413の出力Data_Outによってマル
チプレクサ202の入力(0)に供給される。タイミングレジ
スタ1410はさらにプレフィックス及びエンドビットユニ
ット1415に命令を出してバイパス信号をLOW状態でアサ
ートするようにする。これにより符号化ユニット630の
入力D0-7がデータ信号を受け取るようになる。符号化ユ
ニット630は受け取ったデータ信号を再帰を用いずに符
号化してストローブ信号s0, s1, ..., smの第2部分を生
成する。その第2部分はストローブ信号s-1の第1ビット
の後にシフトレジスタ660の出力Strobe_Outから直列に
マルチプレクサ201の入力(0)に供給される。ゲート付き
クロック信号によってストローブ信号がシフトレジスタ
1413を介して直列に送り出される。ゲート付きクロック
信号はシフトレジスタ1413を介してデータ信号も送り出
す。
ックス及びエンドビットユニット1415に対しても命令を
出してストローブ信号の第1ビットs-1を符号化ユニット
630のシフトレジスタ660の直列入力SIに供給し、データ
信号のデータパケット部分の第1ビットd-1をシフトレジ
スタ1413の直列入力に供給するようにする。線G_CLKで
のゲート付きクロック信号によるクロッキングに応答し
て、ビットs-1はシフトレジスタ660の出力Strobe_Outに
よってマルチプレクサ201の入力(0)に供給され、ビット
d-1はシフトレジスタ1413の出力Data_Outによってマル
チプレクサ202の入力(0)に供給される。タイミングレジ
スタ1410はさらにプレフィックス及びエンドビットユニ
ット1415に命令を出してバイパス信号をLOW状態でアサ
ートするようにする。これにより符号化ユニット630の
入力D0-7がデータ信号を受け取るようになる。符号化ユ
ニット630は受け取ったデータ信号を再帰を用いずに符
号化してストローブ信号s0, s1, ..., smの第2部分を生
成する。その第2部分はストローブ信号s-1の第1ビット
の後にシフトレジスタ660の出力Strobe_Outから直列に
マルチプレクサ201の入力(0)に供給される。ゲート付き
クロック信号によってストローブ信号がシフトレジスタ
1413を介して直列に送り出される。ゲート付きクロック
信号はシフトレジスタ1413を介してデータ信号も送り出
す。
【0079】改善されたエンコーダ1400は同様にアービ
トレーションモードに切り替えて戻すことができる。ア
ービトレーションモードにスイッチバックすると、アー
ビトレーション信号はマルチプレクサ1417を介してシフ
トレジスタ1413に、プレフィックス及びエンドビットユ
ニット1415を介して符号化ユニット630に、そしてマル
チプレクサ201, 202を介して入力(1)に供給される、マ
ッチングビットはアービトレーション信号の最初の部分
と一致する。マルチプレクサ201, 202の制御端子に供給
される信号といった様々な信号の状態を反転させること
ができる。
トレーションモードに切り替えて戻すことができる。ア
ービトレーションモードにスイッチバックすると、アー
ビトレーション信号はマルチプレクサ1417を介してシフ
トレジスタ1413に、プレフィックス及びエンドビットユ
ニット1415を介して符号化ユニット630に、そしてマル
チプレクサ201, 202を介して入力(1)に供給される、マ
ッチングビットはアービトレーション信号の最初の部分
と一致する。マルチプレクサ201, 202の制御端子に供給
される信号といった様々な信号の状態を反転させること
ができる。
【図1】データ信号を符号化してストローブ信号を生成
するためのIEEE規格1394に指定された伝統的なエンコー
ダの概略図。
するためのIEEE規格1394に指定された伝統的なエンコー
ダの概略図。
【図2】A 実質的に異なる信号レートを有する信号を
切り替えるための改善されたマルチプレクサの実施例を
示すブロック図。 B ANDゲートから作られた一対のスイッチと、ORゲート
並びにNANDゲートに直列に結合された遅延素子を含むそ
のスイッチを制御するための制御器、及びそのスイッチ
から出力された信号を組み合わせるための論理ゲートか
ら構成される改善されたマルチプレクサの別の実施例を
示すブロック図。
切り替えるための改善されたマルチプレクサの実施例を
示すブロック図。 B ANDゲートから作られた一対のスイッチと、ORゲート
並びにNANDゲートに直列に結合された遅延素子を含むそ
のスイッチを制御するための制御器、及びそのスイッチ
から出力された信号を組み合わせるための論理ゲートか
ら構成される改善されたマルチプレクサの別の実施例を
示すブロック図。
【図3】伝送ゲートから作られた一対のスイッチと、 O
Rゲート並びにNANDゲートに直列に結合された遅延素子
を含むそのスイッチを制御するための制御器、及びORゲ
ート及び一対のパッシブダウンを含むそのスイッチから
出力された信号を組み合わせるための論理ゲートから構
成される改善されたマルチプレクサのまた別の実施例の
ブロック図。
Rゲート並びにNANDゲートに直列に結合された遅延素子
を含むそのスイッチを制御するための制御器、及びORゲ
ート及び一対のパッシブダウンを含むそのスイッチから
出力された信号を組み合わせるための論理ゲートから構
成される改善されたマルチプレクサのまた別の実施例の
ブロック図。
【図4】スイッチング動作中のグリッチの発生を防止す
るのに有効なマルチプレクサを切り替えるための改善さ
れた方法の実施例を示すフローチャート。
るのに有効なマルチプレクサを切り替えるための改善さ
れた方法の実施例を示すフローチャート。
【図5】図2Bに示した改善されたマルチプレクサの実施
例の動作に必要な様々な信号の相対的タイミングを示す
タイミング図。
例の動作に必要な様々な信号の相対的タイミングを示す
タイミング図。
【図6】受け取ったディジタル信号に初期設定ユニット
でプレフィックスを付けることによって再帰的符号化ア
ルゴリズムを実行し、符号化ユニットで組み合わせ的に
中間信号を符号化して符号化された信号を生成するため
の改善されたエンコーダの実施例を示すブロック図。
でプレフィックスを付けることによって再帰的符号化ア
ルゴリズムを実行し、符号化ユニットで組み合わせ的に
中間信号を符号化して符号化された信号を生成するため
の改善されたエンコーダの実施例を示すブロック図。
【図7】再帰的符号化アルゴリズムによりディジタル信
号を符号化するための改善された方法の実施例を示すフ
ローチャート。
号を符号化するための改善された方法の実施例を示すフ
ローチャート。
【図8】改善されたエンコーダに含むのに適した初期設
定ユニットの実施例を示すブロック図。
定ユニットの実施例を示すブロック図。
【図9】図8に示した初期設定ユニットを動作させる方
法を示すフローチャート。
法を示すフローチャート。
【図10】様々な符号化動作を並列に実行できるように
プレフィックスエンコーダと組み合わせ論理ブロックを
含み、改善されたエンコーダの様々な実施例に含むのに
適した改善された符号化ユニットの実施例を示す概略
図。
プレフィックスエンコーダと組み合わせ論理ブロックを
含み、改善されたエンコーダの様々な実施例に含むのに
適した改善された符号化ユニットの実施例を示す概略
図。
【図11】図10に示した符号化ユニットを動作させる方
法を示すフローチャート。
法を示すフローチャート。
【図12】ディジタル信号を符号化したものを並列にシ
フトレジスタに供給する改善された符号化ユニットの実
施例を示す概略図で、シフトレジスタはそのディジタル
信号の符号化されたもの及び別の信号を直列に別の装置
に供給する。
フトレジスタに供給する改善された符号化ユニットの実
施例を示す概略図で、シフトレジスタはそのディジタル
信号の符号化されたもの及び別の信号を直列に別の装置
に供給する。
【図13】図12に示した符号化ユニットによって実行で
きるディジタル信号符号化の改善された方法の実施例を
示すフローチャート。
きるディジタル信号符号化の改善された方法の実施例を
示すフローチャート。
【図14】改善されたエンコーダと第2の改善されたエ
ンコーダの両方にIEEE規格1394に準拠するデータ信号を
供給する更なる回路と相互接続された改善された第1マ
ルチプレクサを駆動する改善されたエンコーダの別の実
施例を示すブロック図で、これら両方のマルチプレクサ
はさらにIEEE1394に準拠するアービトレーション信号の
信号ソースによって駆動される。
ンコーダの両方にIEEE規格1394に準拠するデータ信号を
供給する更なる回路と相互接続された改善された第1マ
ルチプレクサを駆動する改善されたエンコーダの別の実
施例を示すブロック図で、これら両方のマルチプレクサ
はさらにIEEE1394に準拠するアービトレーション信号の
信号ソースによって駆動される。
Claims (27)
- 【請求項1】 再帰的符号化アルゴリズムによりディジ
タル信号のビットを符号化するための信号符号化方法で
あって、 ディジタル信号を受け取るステップと、 そのディジタル信号にプレフィックスを与えて中間信号
を生成し、その中間信号を組み合わせ的に符号化して符
号化された信号を生成するステップと、を備え、 その符号化された信号は、再帰的符号化アルゴリズムに
より符号化された前記ディジタル信号のビットの符号化
されたものを含むことを特徴とする信号符号化方法。 - 【請求項2】 前記再帰的符号化アルゴリズムは、IEEE
規格1394のデータ・ストローブ符号化に準拠することを
特徴とする請求項1に記載の信号符号化方法。 - 【請求項3】 ストローブ信号を生成できるように、IE
EE規格1394に指定された複数の符号化アルゴリズムから
前記再帰的符号化アルゴリズムを選択するステップを、
さらに有することを特徴とする請求項1に記載の信号符
号化方法。 - 【請求項4】 前記プレフィックスは一つのビットであ
り、前記中間信号を組み合わせ的に符号化することは、
先ず前記プレフィックスを符号化し、その後ディジタル
信号を符号化することを特徴とする請求項1に記載の信
号符号化方法。 - 【請求項5】 前記ディジタル信号を受け取るステップ
は、データパケットを受け取ることからなり、そのデー
タパケットはデータパケットに関するIEEE規格1394要件
に準拠するビット列を含んでおり、 前記ディジタル信号に前記プレフィックスを与えて前記
中間信号を生成するステップは、前記データパケットの
始まりの前に2値の値「1」の単一ビットを付けてプレフ
ィックス付きデータパケットを生成するステップからな
り、 前記中間信号を組み合わせ的に符号化するステップは、 2値の値「1」の単一ビットを供給し、 組み合わせ論理ブロックの入力に前記ディジタル信号を
供給し、 その組み合わせ論理ブロックの出力から前記ディジタル
信号に対する出力信号を受け取り、 2値の値「1」の単一ビットの後に、前記出力信号を連結
させて符号化された信号をIEEE規格1394に準拠する前記
ストローブ信号として生成してなるステップからなる、
ことを特徴とする請求項1に記載の信号符号化方法。 - 【請求項6】 前記再帰的符号化アルゴリズムにより、
前記ディジタル信号を符号化したものは、組み合わせ論
理ブロックの出力信号であることを特徴とする請求項5
に記載の信号符号化方法。 - 【請求項7】 データ信号を符号化してIEEE規格1394に
準拠するストローブ信号を生成するための信号符号化回
路であって、その信号符号化回路は複数の信号経路を含
んでおり、その各信号経路は前記データ信号の1ビット
を受け取るための入力を有すると共に、対応する前記ス
トローブ信号のビットを供給するための出力を有するも
のであり、また単一経路のいくつかはインバータを含む
ことを特徴とする信号符号化回路。 - 【請求項8】 いくつかの前記単一経路は、受け取った
それぞれのビットを反転させて対応するビットを供給す
るものであることを特徴とする請求項7に記載の信号符
号化回路。 - 【請求項9】 前記単一経路の一つは、値「1」を有す
る受け取ったビットに対して値「1」を有する対応する
ビットを供給するものであることを特徴とする請求項7
に記載の信号符号化回路。 - 【請求項10】 前記単一経路の一つは、値「0」を有
する受け取ったビットに対して値「1」を有する対応す
るビットを供給するものであることを特徴とする請求項
7に記載の信号符号化回路。 - 【請求項11】 非メモリレス符号化アルゴリズムによ
りディジタル信号を符号化して、符号化された信号を供
給するための信号符号化回路であって、 ディジタル信号にプレフィックスを与えるための第1手
段と、 前記プレフィックスを符号化して符号化された信号の第
1部分を供給するための第2手段と、 前記ディジタル信号の第2部分にメモリレス符号化アル
ゴリズムを用いて符号化された信号の第2部分を供給す
るための第3手段と、を有することを特徴とする信号符
号化回路。 - 【請求項12】 前記ディジタル信号の1ビットを受け
取るための入力を有すると共に、前記符号化された信号
の1ビットを供給するための出力を有する組み合わせ論
理ブロックを、さらに有することを特徴とする請求項11
に記載の信号符号化回路。 - 【請求項13】 前記第2手段は、前記ディジタル信号
における前記第1部分の各ビットを一対一で符号化して
符号化された信号における対応する第1部分のビットを
供給するものであることを特徴とする請求項11に記載の
信号符号化回路。 - 【請求項14】 前記第3手段は、前記ディジタル信号
における前記第2部分の各ビットを一対一で符号化して
符号化された信号における対応する第2部分のビットを
供給するものであることを特徴とする請求項11に記載の
信号符号化回路。 - 【請求項15】 前記第2手段は、前記ディジタル信号
における前記第1部分の各ビットを一対一で符号化して
符号化された信号における対応する第1部分のビットを
供給するものであり、前記第3手段は、前記ディジタル
信号における前記第2部分の各ビットを一対一で符号化
して符号化された信号における対応する第2部分のビッ
トを供給するものであることを特徴とする請求項11に記
載の信号符号化回路。 - 【請求項16】 再帰的符号化アルゴリズムによりディ
ジタル信号のビットを符号化するための信号符号化回路
であって、 前記ディジタル信号にプレフィックスを与えて中間信号
を生成するための初期設定ユニットと、 前記中間信号を受け取るように結合された入力と、を有
すると共に、前記再帰的符号化アルゴリズムにより前記
ディジタル信号のビットを符号化したものを含む符号化
された信号を供給するための出力を有する組み合わせ論
理ブロックとを有することを特徴とする信号符号化回
路。 - 【請求項17】 前記組み合わせ論理ブロックは、複数
の並列信号経路からなり、各信号経路は前記中間信号の
1ビットを受け取るための入力を有すると共に、符号化
された信号の1ビットを供給するための出力を有してい
ることを特徴とする請求項16に記載の信号符号化回路。 - 【請求項18】 前記信号経路のいくつかは、インバー
タを備えていることを特徴とする請求項17に記載の信号
符号化回路。 - 【請求項19】 前記信号経路の少なくとも半分が、イ
ンバータを備えていることを特徴とする請求項17に記載
の信号符号化回路。 - 【請求項20】 前記信号経路の半分が、インバータを
備えていることを特徴とする請求項17に記載の信号符号
化回路。 - 【請求項21】 前記組み合わせ論理ブロックは、 第1の複数の信号経路からなり、各々は前記中間信号の1
ビットを受け取るための入力を有すると共に、その受け
取ったビットを符号化された信号の1ビットとして供給
するための出力を有しており、 第2の複数の信号経路からなり、各々は前記中間信号の1
ビットを受け取るための入力を有すると共に、受け取っ
たビットを反転したものを符号化された信号の各ビット
として供給するための出力を有している、ことを特徴と
する請求項16に記載の信号符号化回路。 - 【請求項22】 前記第1の複数の信号経路は、前記第2
の複数の信号経路との段違い配列されていることを特徴
とする請求項21に記載の信号符号化回路。 - 【請求項23】 前記中間信号は、シーケンシャル順序
に配列された複数のビットからなり、そのシーケンシャ
ル順序は、連続整数部分集合によって表されており、前
記第1の複数の信号経路は、偶数整数によって表された
シーケンシャル順序を有する各ビットを符号化するもの
であることを特徴とする請求項21に記載の信号符号化回
路。 - 【請求項24】 符号化された信号を受け取る第1入力
及び第2信号を受け取る第2入力と、共に切り替え可能に
結合された出力とを有するスイッチング回路をさらに備
えることを特徴とする請求項16に記載の信号符号化回
路。 - 【請求項25】 符号化された信号と、アービトレーシ
ョン信号、及び制御信号を受け取るように結合された、
それぞれの入力を有すると共に、前記制御信号が第1状
態にある間は前記符号化された信号に対応するが、前記
制御信号が第1状態から第2状態に遷移する間は前記アー
ビトレーション信号を表す第4信号を供給するための出
力を有する制御器と、 前記アービトレーション信号を受け取るように結合され
た第1入力と、第4信号を受け取るように結合された第2
入力と、前記制御信号を受け取るように結合された制御
端子と、及び前記アービトレーション信号を表す出力信
号及び前記第4信号を前記制御信号の遷移期間に供給す
るための出力とを有するマルチプレクサと、をさらに備
えることを特徴とする請求項16に記載の信号符号化回
路。 - 【請求項26】 前記第4信号は前記制御信号が前記第1
状態にある間は前記符号化された信号と実質的に同一で
あることを特徴とする請求項25に記載の信号符号化回
路。 - 【請求項27】 前記第4信号は前記制御信号が前記第2
状態から前記第1状態に遷移する間は前記符号化された
信号と実質的に同一であることを特徴とする請求項25に
記載の信号符号化回路。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11232098P | 1998-12-14 | 1998-12-14 | |
US60/112320 | 1999-04-06 | ||
US09/287,499 US6252526B1 (en) | 1998-12-14 | 1999-04-06 | Circuit and method for fast parallel data strobe encoding |
US09/287499 | 1999-04-06 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000236260A true JP2000236260A (ja) | 2000-08-29 |
Family
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11355138A Withdrawn JP2000236260A (ja) | 1998-12-14 | 1999-12-14 | 信号符号化回路及び信号符号化方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6252526B1 (ja) |
JP (1) | JP2000236260A (ja) |
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