JP2000236253A - Ａ／ｄ変換器のオフセット補正装置 - Google Patents
Ａ／ｄ変換器のオフセット補正装置Info
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- JP2000236253A JP2000236253A JP11037027A JP3702799A JP2000236253A JP 2000236253 A JP2000236253 A JP 2000236253A JP 11037027 A JP11037027 A JP 11037027A JP 3702799 A JP3702799 A JP 3702799A JP 2000236253 A JP2000236253 A JP 2000236253A
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Abstract
(57)【要約】
【課題】 交流入力信号をＡ／Ｄ変換するＡ／Ｄ変換器
のオフセットを補正する場合に、入力零の期間を不要に
して、オフセットの変動に常に追従するＡ／Ｄ変換器の
オフセット補正装置を提供する。 【解決手段】 アナログの交流入力信号をデジタル信号
に変換する多ビット量子化方式のＡ／Ｄ変換器１のオフ
セット補正装置であって、前記交流入力信号の１周期を
検出する周期検出手段２と、前記Ａ／Ｄ変換器の出力を
前記周期検出手段によって検出される前記交流入力信号
の１周期に亘って累積する累積手段３と、該累積手段の
累積値を前記Ａ／Ｄ変換部の出力から減算する減算手段
４とを有している。
のオフセットを補正する場合に、入力零の期間を不要に
して、オフセットの変動に常に追従するＡ／Ｄ変換器の
オフセット補正装置を提供する。 【解決手段】 アナログの交流入力信号をデジタル信号
に変換する多ビット量子化方式のＡ／Ｄ変換器１のオフ
セット補正装置であって、前記交流入力信号の１周期を
検出する周期検出手段２と、前記Ａ／Ｄ変換器の出力を
前記周期検出手段によって検出される前記交流入力信号
の１周期に亘って累積する累積手段３と、該累積手段の
累積値を前記Ａ／Ｄ変換部の出力から減算する減算手段
４とを有している。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログ入力電圧
が零のときに発生するＡ／Ｄ変換器のオフセット誤差を
補正するオフセット補正装置の改良に関するものであ
る。
が零のときに発生するＡ／Ｄ変換器のオフセット誤差を
補正するオフセット補正装置の改良に関するものであ
る。
【０００２】
【従来の技術】アナログ入力信号をデジタル信号に変換
して出力するＡ／Ｄ変換器では、それに使用されるオペ
アンプのオフセットなどにより、アナログ入力電圧が零
のときにおいてもデジタル出力信号を生じるオフセット
誤差が存在する。すなわち、デジタル出力が零になり続
ける最大アナログ入力電圧と本来対応すべき零入力電圧
との差またはズレをオフセット誤差と呼んでおり、従来
から用いられている多ビット量子化方式のＡ／Ｄ変換器
におけるオフセットを補正する方法の一例を図９に示
す。
して出力するＡ／Ｄ変換器では、それに使用されるオペ
アンプのオフセットなどにより、アナログ入力電圧が零
のときにおいてもデジタル出力信号を生じるオフセット
誤差が存在する。すなわち、デジタル出力が零になり続
ける最大アナログ入力電圧と本来対応すべき零入力電圧
との差またはズレをオフセット誤差と呼んでおり、従来
から用いられている多ビット量子化方式のＡ／Ｄ変換器
におけるオフセットを補正する方法の一例を図９に示
す。
【０００３】図９において、切換スイッチＳＷをｂ，
ｂ’側に動作させてＡ／Ｄ変換器３１の入力を短絡して
０Ｖ入力とし、この時得られるＡ／Ｄ変換器３１のデジ
タル出力をオフセット保持回路３２によりオフセット値
として検出・保持し、通常の動作においては、切換スイ
ッチＳＷをａ，ａ’側に動作させておくことで、減算回
路３３において該オフセット値を標本化（サンプリン
グ）ごとに入力信号をＡ／Ｄ変換した値から減算するこ
とにより、オフセット誤差相当分を除去したＡ／Ｄ変換
結果を得ることができる。
ｂ’側に動作させてＡ／Ｄ変換器３１の入力を短絡して
０Ｖ入力とし、この時得られるＡ／Ｄ変換器３１のデジ
タル出力をオフセット保持回路３２によりオフセット値
として検出・保持し、通常の動作においては、切換スイ
ッチＳＷをａ，ａ’側に動作させておくことで、減算回
路３３において該オフセット値を標本化（サンプリン
グ）ごとに入力信号をＡ／Ｄ変換した値から減算するこ
とにより、オフセット誤差相当分を除去したＡ／Ｄ変換
結果を得ることができる。
【０００４】また、図１０は、一般的なΔΣ変調方式の
Ａ／Ｄ変換器の構成を示す図である。本方式はΔΣ変調
回路３４およびデジタルフィルタ３５から構成され、積
分回路３６の出力を零とするように１ビットＤ／Ａ変換
回路３７により減算器３８へフィードバックをかけ、積
分回路３６の出力値に対して比較回路３９による２値
（Ｈ，Ｌ）の値が１ビットＡ／Ｄ変換結果としての出力
となる。この出力には量子化雑音を多く含むため、後段
に設けるデジタルフィルタ３５により雑音を減衰させる
構成とされる。
Ａ／Ｄ変換器の構成を示す図である。本方式はΔΣ変調
回路３４およびデジタルフィルタ３５から構成され、積
分回路３６の出力を零とするように１ビットＤ／Ａ変換
回路３７により減算器３８へフィードバックをかけ、積
分回路３６の出力値に対して比較回路３９による２値
（Ｈ，Ｌ）の値が１ビットＡ／Ｄ変換結果としての出力
となる。この出力には量子化雑音を多く含むため、後段
に設けるデジタルフィルタ３５により雑音を減衰させる
構成とされる。
【０００５】ΔΣ変調方式のＡ／Ｄ変換器の場合も、同
様のオフセット補正方法が従来から適用されており、図
１１に示すように、装置の後段に多ビット処理のオフセ
ット補正回路４０を付加することにより、同様の原理に
よるオフセット補正を行っている。
様のオフセット補正方法が従来から適用されており、図
１１に示すように、装置の後段に多ビット処理のオフセ
ット補正回路４０を付加することにより、同様の原理に
よるオフセット補正を行っている。
【０００６】
【発明が解決しようとする課題】従来のオフセット補正
方法による場合は、各標本化（サンプリング）ごとにオ
フセット補正分を加減算する必要があり、処理工程が増
加する分だけＡ／Ｄ変換器全体としての消費電力が増加
するほか、Ａ／Ｄ変換器が高分解能となるに伴って処理
を必要とする補正演算桁数が必然的に多くなり、それだ
け補正演算手段が大規模なものとなる。
方法による場合は、各標本化（サンプリング）ごとにオ
フセット補正分を加減算する必要があり、処理工程が増
加する分だけＡ／Ｄ変換器全体としての消費電力が増加
するほか、Ａ／Ｄ変換器が高分解能となるに伴って処理
を必要とする補正演算桁数が必然的に多くなり、それだ
け補正演算手段が大規模なものとなる。
【０００７】また、オフセット誤差を検出するためにＡ
／Ｄ変換器の入力を短絡する必要があることから、温度
や経年変化によるオフセットのドリフト（変動）に絶え
ず忠実に追従してオフセット補正を行うためには、時々
入力信号のＡ／Ｄ変換を止める定期的なオフセット値の
検出処理動作を必要とする。
／Ｄ変換器の入力を短絡する必要があることから、温度
や経年変化によるオフセットのドリフト（変動）に絶え
ず忠実に追従してオフセット補正を行うためには、時々
入力信号のＡ／Ｄ変換を止める定期的なオフセット値の
検出処理動作を必要とする。
【０００８】このようなことは、図９の多ビット量子化
方式のＡ／Ｄ変換器の場合におけるのみならず、図１０
のΔΣ変調方式（１ビット量子化方式）のＡ／Ｄ変換器
の場合においても同様であり、補正演算手段が大規模な
ものとなる。 （発明の目的）本発明の第１の目的は、交流入力信号を
Ａ／Ｄ変換するＡ／Ｄ変換器のオフセットを補正する場
合に、入力零の期間を不要にして、オフセットの変動に
常に追従することができるＡ／Ｄ変換器のオフセット補
正装置を提供することである。
方式のＡ／Ｄ変換器の場合におけるのみならず、図１０
のΔΣ変調方式（１ビット量子化方式）のＡ／Ｄ変換器
の場合においても同様であり、補正演算手段が大規模な
ものとなる。 （発明の目的）本発明の第１の目的は、交流入力信号を
Ａ／Ｄ変換するＡ／Ｄ変換器のオフセットを補正する場
合に、入力零の期間を不要にして、オフセットの変動に
常に追従することができるＡ／Ｄ変換器のオフセット補
正装置を提供することである。
【０００９】本発明の第２の目的は、ΔΣ変調方式の１
ビットＡ／Ｄ変換器のオフセットを補正する場合に、１
ビットずつオフセットを補正することによって、回路規
模を縮小し、低消費電力化を図ることができるＡ／Ｄ変
換器のオフセット補正装置を提供することである。
ビットＡ／Ｄ変換器のオフセットを補正する場合に、１
ビットずつオフセットを補正することによって、回路規
模を縮小し、低消費電力化を図ることができるＡ／Ｄ変
換器のオフセット補正装置を提供することである。
【００１０】
【課題を解決するための手段】上記第１の目的を達成す
るために、請求項１記載の本発明は、アナログの交流入
力信号をデジタル信号に変換する多ビット量子化方式の
Ａ／Ｄ変換器のオフセット補正装置であって、前記交流
入力信号の１周期を検出する周期検出手段と、前記Ａ／
Ｄ変換器の出力を前記周期検出手段によって検出される
前記交流入力信号の１周期に亘って累積する累積手段
と、該累積手段の累積値を前記Ａ／Ｄ変換部の出力から
減算する減算手段とを有することを特徴とするものであ
る。
るために、請求項１記載の本発明は、アナログの交流入
力信号をデジタル信号に変換する多ビット量子化方式の
Ａ／Ｄ変換器のオフセット補正装置であって、前記交流
入力信号の１周期を検出する周期検出手段と、前記Ａ／
Ｄ変換器の出力を前記周期検出手段によって検出される
前記交流入力信号の１周期に亘って累積する累積手段
と、該累積手段の累積値を前記Ａ／Ｄ変換部の出力から
減算する減算手段とを有することを特徴とするものであ
る。
【００１１】また、上記第１及び第２の目的を達成する
ために、請求項３記載の本発明は、アナログの交流入力
信号をデジタル信号に変換するΔΣ変調方式の１ビット
Ａ／Ｄ変換器のオフセット補正装置であって、前記交流
入力信号の１周期を検出する周期検出手段と、前記１ビ
ットＡ／Ｄ変換器の出力を前記周期検出手段によって検
出される前記交流入力信号の１周期に亘って累積する累
積手段と、前記周期検出手段によって検出された交流入
力信号の１周期を前記累積手段の累積値にて除算するこ
とによって求められる補正間隔毎に、前記Ａ／Ｄ変換器
の出力から１ビットを減算する１ビット減算手段とを有
することを特徴とするものである。
ために、請求項３記載の本発明は、アナログの交流入力
信号をデジタル信号に変換するΔΣ変調方式の１ビット
Ａ／Ｄ変換器のオフセット補正装置であって、前記交流
入力信号の１周期を検出する周期検出手段と、前記１ビ
ットＡ／Ｄ変換器の出力を前記周期検出手段によって検
出される前記交流入力信号の１周期に亘って累積する累
積手段と、前記周期検出手段によって検出された交流入
力信号の１周期を前記累積手段の累積値にて除算するこ
とによって求められる補正間隔毎に、前記Ａ／Ｄ変換器
の出力から１ビットを減算する１ビット減算手段とを有
することを特徴とするものである。
【００１２】さらに、上記第２の目的を達成するため
に、請求項４記載の本発明は、アナログ入力信号をデジ
タル信号に変換するΔΣ変調方式の１ビットＡ／Ｄ変換
器のオフセット補正装置であって、前記１ビットＡ／Ｄ
変換器の入力を零にするスイッチ手段と、該スイッチ手
段により入力が零とされる間の前記１ビットＡ／Ｄ変換
器の出力を累積する累積手段と、前記スイッチ手段によ
り入力が零とされる時間を計時する累積時間算出手段
と、該累積時間算出手段によって算出された累積時間を
前記累積手段の累積値にて除算することによって求めら
れる補正間隔毎に前記Ａ／Ｄ変換器の出力から１ビット
を減算する１ビット減算手段とを有することを特徴とす
るものである。
に、請求項４記載の本発明は、アナログ入力信号をデジ
タル信号に変換するΔΣ変調方式の１ビットＡ／Ｄ変換
器のオフセット補正装置であって、前記１ビットＡ／Ｄ
変換器の入力を零にするスイッチ手段と、該スイッチ手
段により入力が零とされる間の前記１ビットＡ／Ｄ変換
器の出力を累積する累積手段と、前記スイッチ手段によ
り入力が零とされる時間を計時する累積時間算出手段
と、該累積時間算出手段によって算出された累積時間を
前記累積手段の累積値にて除算することによって求めら
れる補正間隔毎に前記Ａ／Ｄ変換器の出力から１ビット
を減算する１ビット減算手段とを有することを特徴とす
るものである。
【００１３】
【発明の実施の形態】図１は、本発明の実施の一形態で
ある、多ビット量子化方式のＡ／Ｄ変換器により交流信
号をＡ／Ｄ変換する場合の、Ａ／Ｄ変換器のオフセット
補正装置の構成を示す図である。
ある、多ビット量子化方式のＡ／Ｄ変換器により交流信
号をＡ／Ｄ変換する場合の、Ａ／Ｄ変換器のオフセット
補正装置の構成を示す図である。
【００１４】図１において、多ビット量子化方式のＡ／
Ｄ変換器１による交流入力信号（１周期の積分値が零と
なる周期性の信号）のデジタル信号への変換結果を、周
期検出回路２によって交流入力信号から検出した１周期
の間累積回路３において累積することにより、Ａ／Ｄ変
換器１において発生するオフセット値を得る。
Ｄ変換器１による交流入力信号（１周期の積分値が零と
なる周期性の信号）のデジタル信号への変換結果を、周
期検出回路２によって交流入力信号から検出した１周期
の間累積回路３において累積することにより、Ａ／Ｄ変
換器１において発生するオフセット値を得る。
【００１５】周期検出回路２による１周期終了毎の周期
検出信号により減算回路４の入力に設けたスイッチＳＷ
１をオンとして、減算回路４により交流入力信号のＡ／
Ｄ変換結果から１周期の間累積して得たＡ／Ｄ変換器１
のオフセット値を減算する。なお、同時に周期検出信号
により累積回路３をリセットする。以上の動作は交流入
力信号の１周期毎に繰り返される。
検出信号により減算回路４の入力に設けたスイッチＳＷ
１をオンとして、減算回路４により交流入力信号のＡ／
Ｄ変換結果から１周期の間累積して得たＡ／Ｄ変換器１
のオフセット値を減算する。なお、同時に周期検出信号
により累積回路３をリセットする。以上の動作は交流入
力信号の１周期毎に繰り返される。
【００１６】このように、交流入力信号のデジタル変換
値を１周期の間累積することにより、交流入力信号１周
期の時間に対するオフセット誤差を検出し、これにより
該期間のオフセットとしてＡ／Ｄ変換結果を補正するこ
とができ、この補正行程を常時継続することで、オフセ
ット変動に常時追従した補正が可能となる。
値を１周期の間累積することにより、交流入力信号１周
期の時間に対するオフセット誤差を検出し、これにより
該期間のオフセットとしてＡ／Ｄ変換結果を補正するこ
とができ、この補正行程を常時継続することで、オフセ
ット変動に常時追従した補正が可能となる。
【００１７】すなわち、交流入力信号のＡ／Ｄ変換時に
オフセット値を自動で検出し、かつ、そのためのＡ／Ｄ
変換器の入力の短絡が不要となる。また、オフセットを
１周期に１度減算して補正するだけで済み、標本化毎の
補正を不要としたことにより、装置全体の消費電力を大
幅に減少させることができる。本実施形態は、平均値を
測定する電圧計などのＡ／Ｄ変換結果を累積または加算
平均処理するなどの用途に好適である。
オフセット値を自動で検出し、かつ、そのためのＡ／Ｄ
変換器の入力の短絡が不要となる。また、オフセットを
１周期に１度減算して補正するだけで済み、標本化毎の
補正を不要としたことにより、装置全体の消費電力を大
幅に減少させることができる。本実施形態は、平均値を
測定する電圧計などのＡ／Ｄ変換結果を累積または加算
平均処理するなどの用途に好適である。
【００１８】図２は、図１により説明した本発明の実施
の一形態をさらに発展させた他の実施形態を示す図であ
る。
の一形態をさらに発展させた他の実施形態を示す図であ
る。
【００１９】図２のオフセット補正装置においては、オ
フセット誤差の検出方法は図１に示すオフセット補正装
置におけるものと同様であるが、累積回路３により検出
したオフセット値を除算回路５において１／Ｎ（Ｎ：整
数）倍とするとともに、周期検出回路２において検出し
た１周期間長を分周時限生成回路６において１／Ｎ倍
し、周期／Ｎの時限（タイミング）を生成する。
フセット誤差の検出方法は図１に示すオフセット補正装
置におけるものと同様であるが、累積回路３により検出
したオフセット値を除算回路５において１／Ｎ（Ｎ：整
数）倍とするとともに、周期検出回路２において検出し
た１周期間長を分周時限生成回路６において１／Ｎ倍
し、周期／Ｎの時限（タイミング）を生成する。
【００２０】そして、このタイミングによりスイッチＳ
Ｗ２をオンし、該タイミング毎に、減算回路４において
累積回路３において検出したオフセット値を１／Ｎ倍し
たオフセット値／Ｎを交流入力信号のＡ／Ｄ変換結果か
ら減算する。
Ｗ２をオンし、該タイミング毎に、減算回路４において
累積回路３において検出したオフセット値を１／Ｎ倍し
たオフセット値／Ｎを交流入力信号のＡ／Ｄ変換結果か
ら減算する。
【００２１】すなわち、本補正方法では、図１により説
明した各周期の終了時に一括して該周期のオフセット補
正を行う方法に対して、オフセット補正を１周期におい
てＮ回に分割して行うことにより、補正により生じるノ
イズ（急激なデジタル値の変化）の振幅を１／Ｎとする
とともに、該ノイズの周期も１／Ｎとなり、より高周波
帯域のノイズとなることから、一層歪みの少ない結果を
得ることができる。
明した各周期の終了時に一括して該周期のオフセット補
正を行う方法に対して、オフセット補正を１周期におい
てＮ回に分割して行うことにより、補正により生じるノ
イズ（急激なデジタル値の変化）の振幅を１／Ｎとする
とともに、該ノイズの周期も１／Ｎとなり、より高周波
帯域のノイズとなることから、一層歪みの少ない結果を
得ることができる。
【００２２】図３は、帯域外周波数減衰器を付加したオ
フセット補正装置付Ａ／Ｄ変換器を示す図である。
フセット補正装置付Ａ／Ｄ変換器を示す図である。
【００２３】図２により説明したオフセット補正装置付
Ａ／Ｄ変換器７により得られたデジタル出力信号を、帯
域外周波数減衰器（ローパスフィルタ）８を通過させる
ことにより、高周波ノイズを所望のレベルまで減衰さ
せ、オフセット補正装置付Ａ／Ｄ変換器７のオフセット
補正機能の一層の高精度化を図ることができる。
Ａ／Ｄ変換器７により得られたデジタル出力信号を、帯
域外周波数減衰器（ローパスフィルタ）８を通過させる
ことにより、高周波ノイズを所望のレベルまで減衰さ
せ、オフセット補正装置付Ａ／Ｄ変換器７のオフセット
補正機能の一層の高精度化を図ることができる。
【００２４】図４は、本発明の実施の別の形態である、
ΔΣ変調方式のＡ／Ｄ変換器におけるオフセット補正装
置の構成を示す図である。
ΔΣ変調方式のＡ／Ｄ変換器におけるオフセット補正装
置の構成を示す図である。
【００２５】図４において、ΔΣ変調回路（１ビットＡ
／Ｄ変換器）９の入力（交流入力に限らない）を切換ス
イッチＳＷ３をｂ，ｂ’側にすることにより零とし、こ
のときのΔΣ変調回路９の出力を累積回路１０において
切換スイッチＳＷ３のｂ，ｂ’側が閉じている任意の時
間Ａ（任意の標本化回数）累積する。具体的には、ΔΣ
変調回路９のハイレベル出力を＋１、ローレベル出力を
−１として累積回路１０にてカウントする場合、カウン
ト値の１／２を累積オフセット値Ｂとする。また、ハイ
レベル出力のみを１としてカウントする場合、オフセッ
トが零の場合の時間Ａでのハイレベル出力の基準カウン
ト値が予め分かっていれば、カウント値から基準カウン
ト値を差し引いた値の１／２を累積オフセット値Ｂとす
る。同時にこの時間Ａ（標本化回数）を累積時間算出回
路１１で計時する。このときの累積時間算出回路１１の
算出時間Ａに累積回路１０で累積された累積オフセット
値Ｂの比Ａ／Ｂを補正間隔算出回路１２において求める
ことにより、補正間隔を算出する。すなわち、図５の標
本化回数Ａ分の累積オフセット値Ｂを１標本化期間で補
正する説明図に示すように、たとえば、１ビットＡ／Ｄ
変換を行うΔΣ変調回路９の累積オフセット値Ｂが１ビ
ット出力のＨと同じレベルに達する標本化回数Ａが８で
あるとすれば、Ａ／Ｂ＝８となり、補正間隔が８標本化
回数であることが算出される。累積オフセット値Ｂが１
以上であってもＡ／Ｂを計算すれば、その値は累積オフ
セット値Ｂが１になる時の標本化回数、すなわち補正間
隔を意味する。
／Ｄ変換器）９の入力（交流入力に限らない）を切換ス
イッチＳＷ３をｂ，ｂ’側にすることにより零とし、こ
のときのΔΣ変調回路９の出力を累積回路１０において
切換スイッチＳＷ３のｂ，ｂ’側が閉じている任意の時
間Ａ（任意の標本化回数）累積する。具体的には、ΔΣ
変調回路９のハイレベル出力を＋１、ローレベル出力を
−１として累積回路１０にてカウントする場合、カウン
ト値の１／２を累積オフセット値Ｂとする。また、ハイ
レベル出力のみを１としてカウントする場合、オフセッ
トが零の場合の時間Ａでのハイレベル出力の基準カウン
ト値が予め分かっていれば、カウント値から基準カウン
ト値を差し引いた値の１／２を累積オフセット値Ｂとす
る。同時にこの時間Ａ（標本化回数）を累積時間算出回
路１１で計時する。このときの累積時間算出回路１１の
算出時間Ａに累積回路１０で累積された累積オフセット
値Ｂの比Ａ／Ｂを補正間隔算出回路１２において求める
ことにより、補正間隔を算出する。すなわち、図５の標
本化回数Ａ分の累積オフセット値Ｂを１標本化期間で補
正する説明図に示すように、たとえば、１ビットＡ／Ｄ
変換を行うΔΣ変調回路９の累積オフセット値Ｂが１ビ
ット出力のＨと同じレベルに達する標本化回数Ａが８で
あるとすれば、Ａ／Ｂ＝８となり、補正間隔が８標本化
回数であることが算出される。累積オフセット値Ｂが１
以上であってもＡ／Ｂを計算すれば、その値は累積オフ
セット値Ｂが１になる時の標本化回数、すなわち補正間
隔を意味する。
【００２６】切換スイッチＳＷ３をａ，ａ’側に戻し、
この補正間隔毎に１ビット減算回路１３においてΔΣ変
調回路９の出力に対して１ビットの補正（加減算または
反転による補正）を行うことにより、ΔΣ変調方式のＡ
／Ｄ変換器におけるオフセット補正が、小規模な回路構
成にて可能となる。
この補正間隔毎に１ビット減算回路１３においてΔΣ変
調回路９の出力に対して１ビットの補正（加減算または
反転による補正）を行うことにより、ΔΣ変調方式のＡ
／Ｄ変換器におけるオフセット補正が、小規模な回路構
成にて可能となる。
【００２７】なお、図４に示すΔΣ変調方式のＡ／Ｄ変
換器におけるオフセット補正装置の構成によれば、直流
成分を含む任意の入力信号の処理が可能である。
換器におけるオフセット補正装置の構成によれば、直流
成分を含む任意の入力信号の処理が可能である。
【００２８】図６は、オフセットを含むＡ／Ｄ変換結果
を補正することにより、オフセットを除去する様子を示
す図である。
を補正することにより、オフセットを除去する様子を示
す図である。
【００２９】図６（ａ）は、図４におけるΔΣ変調回路
（１ビットＡ／Ｄ変換回路）９の入力を短絡して零入力
とした場合の、オフセットを含む１ビットＡ／Ｄ変換出
力の一例を示す。オフセットがない理想的な場合におい
ては、図６（ｃ）に示すように、０Ｖ入力の場合のＡ／
Ｄ変換出力はＨとＬを頻繁に繰り返す結果を得る筈であ
るが、図６（ａ）にはＨ，Ｈの連続する同データの出力
が９標本化周期毎に一定周期で発生しており（，
）、この連続同データ出力がオフセット誤差によって
生じたものである。
（１ビットＡ／Ｄ変換回路）９の入力を短絡して零入力
とした場合の、オフセットを含む１ビットＡ／Ｄ変換出
力の一例を示す。オフセットがない理想的な場合におい
ては、図６（ｃ）に示すように、０Ｖ入力の場合のＡ／
Ｄ変換出力はＨとＬを頻繁に繰り返す結果を得る筈であ
るが、図６（ａ）にはＨ，Ｈの連続する同データの出力
が９標本化周期毎に一定周期で発生しており（，
）、この連続同データ出力がオフセット誤差によって
生じたものである。
【００３０】図６（ｂ）は、これに対して補正間隔を算
出し、この補正間隔毎に補正を行った結果である
（’，’）。これにより９×２＝１８標本化回数に
おけるＨとＬの数が等しくなり（図６（ｂ）ではＨ＝
９，Ｌ＝９）、オフセットを補正した結果が得られる。
出し、この補正間隔毎に補正を行った結果である
（’，’）。これにより９×２＝１８標本化回数に
おけるＨとＬの数が等しくなり（図６（ｂ）ではＨ＝
９，Ｌ＝９）、オフセットを補正した結果が得られる。
【００３１】図７に示すように、図４に示すオフセット
装置付Ａ／Ｄ変調器１４の後段には帯域外周波数減衰器
（ローパスフィルタ）１５を設けており、該帯域外周波
数減衰器１５に移動平均処理を用いた結果を図６（ｄ）
に示す。この処理結果は、オフセットを含まない場合の
出力と等しく、本オフセット補正方法がΔΣ変調方式の
Ａ／Ｄ変換器に有効であることを示している。また、帯
域外周波数減衰器１５を具備することにより、オフセッ
ト補正により発生した高周波成分のノイズを減衰させる
ことができ、装置の一層の高精度化を図ることができ
る。
装置付Ａ／Ｄ変調器１４の後段には帯域外周波数減衰器
（ローパスフィルタ）１５を設けており、該帯域外周波
数減衰器１５に移動平均処理を用いた結果を図６（ｄ）
に示す。この処理結果は、オフセットを含まない場合の
出力と等しく、本オフセット補正方法がΔΣ変調方式の
Ａ／Ｄ変換器に有効であることを示している。また、帯
域外周波数減衰器１５を具備することにより、オフセッ
ト補正により発生した高周波成分のノイズを減衰させる
ことができ、装置の一層の高精度化を図ることができ
る。
【００３２】図８は、ΔΣ変調方式のＡ／Ｄ変換器によ
り交流入力信号をＡ／Ｄ変換する場合のオフセット補正
装置の構成を示す図である。
り交流入力信号をＡ／Ｄ変換する場合のオフセット補正
装置の構成を示す図である。
【００３３】ΔΣ変調方式においても、交流入力信号の
１周期についてΔΣ変調回路１６の出力信号を累積回路
１７において累積することにより、交流入力信号１周期
Ａに対する累積オフセット値Ｂを検出し、補正間隔算出
回路１９によりＡ／Ｂの計算にて補正間隔を算出して、
この補正間隔毎に１ビット減算回路２０において１ビッ
ト補正を行う。
１周期についてΔΣ変調回路１６の出力信号を累積回路
１７において累積することにより、交流入力信号１周期
Ａに対する累積オフセット値Ｂを検出し、補正間隔算出
回路１９によりＡ／Ｂの計算にて補正間隔を算出して、
この補正間隔毎に１ビット減算回路２０において１ビッ
ト補正を行う。
【００３４】これにより、入力信号変換中にオフセット
を自動検出でき、また、そのための入力の短絡が不要と
なるとともに、本補正を常時継続することにより、オフ
セット変動に常に追従した補正が可能となる。なお、図
８の出力後段にも帯域外周波数減衰器を設けることが有
効である。
を自動検出でき、また、そのための入力の短絡が不要と
なるとともに、本補正を常時継続することにより、オフ
セット変動に常に追従した補正が可能となる。なお、図
８の出力後段にも帯域外周波数減衰器を設けることが有
効である。
【００３５】
【発明の効果】以上説明したように、請求項１記載の本
発明によれば、交流入力信号をＡ／Ｄ変換するＡ／Ｄ変
換器のオフセットを補正する場合に、入力零の期間を不
要にして、オフセットの変動に常に追従することができ
る。
発明によれば、交流入力信号をＡ／Ｄ変換するＡ／Ｄ変
換器のオフセットを補正する場合に、入力零の期間を不
要にして、オフセットの変動に常に追従することができ
る。
【００３６】また、請求項２記載の本発明によれば、補
正によって生じるノイズをＮ分割することでノイズの振
幅を１／Ｎに制限することができると共に、フィルタ処
理のし易い高周波帯域のノイズとすることができる。
正によって生じるノイズをＮ分割することでノイズの振
幅を１／Ｎに制限することができると共に、フィルタ処
理のし易い高周波帯域のノイズとすることができる。
【００３７】また、請求項３記載の本発明によれば、交
流入力信号をＡ／Ｄ変換するΔΣ変調方式の１ビットＡ
／Ｄ変換器のオフセットを補正する場合に、入力零の期
間を不要にして、オフセットの変動に常に追従すること
ができる。同時に、交流入力信号のＡ／Ｄ変換に限ら
ず、１ビットずつオフセットを補正することによって、
回路規模を縮小し、低消費電力化を図ることができる。
流入力信号をＡ／Ｄ変換するΔΣ変調方式の１ビットＡ
／Ｄ変換器のオフセットを補正する場合に、入力零の期
間を不要にして、オフセットの変動に常に追従すること
ができる。同時に、交流入力信号のＡ／Ｄ変換に限ら
ず、１ビットずつオフセットを補正することによって、
回路規模を縮小し、低消費電力化を図ることができる。
【００３８】また、請求項４記載の本発明によれば、Δ
Σ変調方式の１ビットＡ／Ｄ変換器のオフセットを補正
する場合に、１ビットずつオフセットを補正することに
よって、回路規模を縮小し、低消費電力化を図ることが
できる。
Σ変調方式の１ビットＡ／Ｄ変換器のオフセットを補正
する場合に、１ビットずつオフセットを補正することに
よって、回路規模を縮小し、低消費電力化を図ることが
できる。
【図１】本発明の実施の一形態である、多ビット量子化
方式のＡ／Ｄ変換器により交流信号をＡ／Ｄ変換する場
合の、Ａ／Ｄ変換器のオフセット補正装置の構成を示す
図である。
方式のＡ／Ｄ変換器により交流信号をＡ／Ｄ変換する場
合の、Ａ／Ｄ変換器のオフセット補正装置の構成を示す
図である。
【図２】本発明の実施の他の形態を示す図である。
【図３】帯域外周波数減衰器を付加したオフセット補正
装置付Ａ／Ｄ変換器を示す図である。
装置付Ａ／Ｄ変換器を示す図である。
【図４】本発明の実施の別の形態である、ΔΣ変調方式
のＡ／Ｄ変換器におけるオフセット補正装置の構成を示
す図である。
のＡ／Ｄ変換器におけるオフセット補正装置の構成を示
す図である。
【図５】標本化回数分の累積オフセット値を１標本化回
数で補正する説明図である。
数で補正する説明図である。
【図６】オフセットを含むＡ／Ｄ変換結果を補正するこ
とにより、オフセットを除去する様子を示す図である。
とにより、オフセットを除去する様子を示す図である。
【図７】帯域外周波数減衰器を付加したΔΣ変調方式
（１ビット量子化方式）のオフセット補正装置付Ａ／Ｄ
変換器を示す図である。
（１ビット量子化方式）のオフセット補正装置付Ａ／Ｄ
変換器を示す図である。
【図８】ΔΣ変調方式のＡ／Ｄ変換器により交流入力信
号をＡ／Ｄ変換する場合のオフセット補正装置の構成を
示す図である。
号をＡ／Ｄ変換する場合のオフセット補正装置の構成を
示す図である。
【図９】多ビット量子化方式のＡ／Ｄ変換器におけるオ
フセットを補正する方法の従来例を示す図である。
フセットを補正する方法の従来例を示す図である。
【図１０】一般的なΔΣ変調方式のＡ／Ｄ変換器の構成
を示す図である。
を示す図である。
【図１１】オフセット補正装置を具備したΔΣ変調方式
のＡ／Ｄ変換器の従来例を示す図である。
のＡ／Ｄ変換器の従来例を示す図である。
１ Ａ／Ｄ変換器 ２ 周期検出回路 ３ 累積回路 ４ 減算回路 ５ 除算回路 ６ 分周時限生成回路 ７ オフセット補正装置付Ａ／Ｄ変換器 ８ 帯域外周波数減衰器 ９ ΔΣ変調回路 １０ 累積回路 １１ 累積時間算出回路 １２ 補正間隔算出回路 １３ １ビット減算回路 １４ オフセット補正装置付Ａ／Ｄ変換器 １５ 帯域外周波数減衰器 １６ ΔΣ変調回路 １７ 累積回路 １８ 周期検出回路 １９ 補正間隔算出回路 ２０ １ビット減算回路 ＳＷ１，ＳＷ２ スイッチ ＳＷ３ 切換スイッチ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中山 悦郎 神奈川県横浜市緑区霧が丘６−１−１−４ −102 Ｆターム(参考） 5J022 AA00 BA03 BA06 BA10 CA07 CA08 CB06 CC03 5J064 AA01 AA04 AA05 BA03 BB04 BB07 BC06 BC08 BC09 BC12 BC19
Claims (4)
- 【請求項１】 アナログの交流入力信号をデジタル信号
に変換する多ビット量子化方式のＡ／Ｄ変換器のオフセ
ット補正装置であって、前記交流入力信号の１周期を検
出する周期検出手段と、前記Ａ／Ｄ変換器の出力を前記
周期検出手段によって検出される前記交流入力信号の１
周期に亘って累積する累積手段と、該累積手段の累積値
を前記Ａ／Ｄ変換部の出力から減算する減算手段とを有
することを特徴とするＡ／Ｄ変換器のオフセット補正装
置。 - 【請求項２】 前記周期検出手段により検出された前記
交流入力信号の１周期をＮ等分したタイミング毎に、前
記累積手段の累積値をＮ等分した値を前記減算手段によ
り前記Ａ／Ｄ変換器の出力から減算するようにした請求
項１記載のＡ／Ｄ変換器のオフセット補正装置。 - 【請求項３】 アナログの交流入力信号をデジタル信号
に変換するΔΣ変調方式の１ビットＡ／Ｄ変換器のオフ
セット補正装置であって、前記交流入力信号の１周期を
検出する周期検出手段と、前記１ビットＡ／Ｄ変換器の
出力を前記周期検出手段によって検出される前記交流入
力信号の１周期に亘って累積する累積手段と、前記周期
検出手段によって検出された交流入力信号の１周期を前
記累積手段の累積値にて除算することによって求められ
る補正間隔毎に、前記Ａ／Ｄ変換器の出力から１ビット
を減算する１ビット減算手段とを有することを特徴とす
るＡ／Ｄ変換器のオフセット補正装置。 - 【請求項４】 アナログ入力信号をデジタル信号に変換
するΔΣ変調方式の１ビットＡ／Ｄ変換器のオフセット
補正装置であって、前記１ビットＡ／Ｄ変換器の入力を
零にするスイッチ手段と、該スイッチ手段により入力が
零とされる間の前記１ビットＡ／Ｄ変換器の出力を累積
する累積手段と、前記スイッチ手段により入力が零とさ
れる時間を計時する累積時間算出手段と、該累積時間算
出手段によって算出された累積時間を前記累積手段の累
積値にて除算することによって求められる補正間隔毎に
前記Ａ／Ｄ変換器の出力から１ビットを減算する１ビッ
ト減算手段とを有することを特徴とするＡ／Ｄ変換器の
オフセット補正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03702799A JP3317677B2 (ja) | 1999-02-16 | 1999-02-16 | Ａ／ｄ変換器のオフセット補正装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03702799A JP3317677B2 (ja) | 1999-02-16 | 1999-02-16 | Ａ／ｄ変換器のオフセット補正装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000236253A true JP2000236253A (ja) | 2000-08-29 |
| JP3317677B2 JP3317677B2 (ja) | 2002-08-26 |
Family
ID=12486173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03702799A Expired - Fee Related JP3317677B2 (ja) | 1999-02-16 | 1999-02-16 | Ａ／ｄ変換器のオフセット補正装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3317677B2 (ja) |
-
1999
- 1999-02-16 JP JP03702799A patent/JP3317677B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3317677B2 (ja) | 2002-08-26 |
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