JP2000235794A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 データの出力端子が共通な複数の半導体素子
を内蔵する半導体装置を複数接続して行うテストで、い
ずれかの出力制御の制御端子が故障しても、データの衝
突による入出力バッファの破壊を防止する半導体装置を
提供する。 【解決手段】 デコーダ回路1は、端子から入力される
信号CEBが「L」レベルのとき、入力される複数のアドレス
信号に基づき、FLASHメモリチップFMの内部アドレス信
号を生成する。デコーダ回路2は、端子から入力される
信号CEBが「L」レベルのとき、入力される複数のアドレス
信号に基づき、SRAMチップSMの内部アドレス信号を生成
する。入出力バッファ制御回路3は、信号CEfBと、信号O
EBと、WEB信号とに基づき、FLASHメモリチップFMの入出
力バッファOIF0〜OIF15の出力状態を制御する。入出力
バッファ制御回路4は、信号CEsBと、信号OEBと、信号WE
Bとに基づき、SRAMチップSMの入出力バッファOIS0〜OIS
15の出力状態を制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に関し、
特にアドレス端子及びデータ端子が共通に配線された複
数のメモリのデータの同時出力の防止機能を有する半導
体装置に係わるものである。

【０００２】

【従来の技術】近年、電子機器の機能の高度化及び電子
機器の携帯化に伴い、半導体装置の実装基板上における
高密度な実装が要求されている。そのため、実装基板上
における半導体装置の実装の高密度化に伴い、半導体装
置の一つとして、パッケージに複数の半導体チップが固
定（マウント）された基板（図１５（ａ））の裏面にハ
ンダボールなどのバンプ電極１０６を図１５（ｂ）に示
す様に整列配置したＢＧＡ型半導体装置が用いられてい
る。図１５（ｂ）は、図１５（ａ）の半導体装置のＡ−
Ａ’における線視断面図である。

【０００３】図１５において、１０１はＳＲＡＭチップ
であり、上面側にＦＬＡＳＨメモリチップ１０２が設置
されている。この重ね合わせの上下関係は、チップサイ
ズが大きい方のチップが下部に来る様になっていればよ
い。このように重ね合わせることで、半導体装置１のサ
イズを大幅に削減できる。例えば、従来のＴＳＯＰ（Ｔ
ｈｉｎ-Ｓｍａｌｌ-Ｏｕｔ-ｌｉｎｅ-Ｐａｃｋａｇｅ）
のＳＲＡＭチップ及びＦＬＡＳＨメモリをそれぞれ１個
づつ使用した場合の３割の実装面積となる。

【０００４】また、ＳＲＡＭチップ１０１とＦＬＡＳＨ
メモリチップ１０２とは、重なり合う部分における互い
のボンディングパッド１０１Ａ、１０２Ａとの大半が同
一信号となるように設計されている。すなわち、ＳＲＡ
Ｍチップ１０１のボンディングパッド１０１ＡとＦＬＡ
ＳＨメモリチップ１０２のボンディングパッド１０２Ａ
とは、ピン配置及び配線の最適化のため、アドレス信号
やデータ信号を入出力するパッドはほぼ同位置になるよ
うに配置され、ＲＥＳＥＴ信号や、チップイネーブル
（ＣＥ）信号などの制御用信号にパッドは、それぞれ別
のパッドに接続できるよう配置している。

【０００５】１０３は金、銅またはアルミニウム等の導
体で形成されたボンディングワイヤであり、ボンディン
グパッド１０２Ａと基材１００表面のボンディングパッ
ド１００Ｂとを電気的に接続している。１０４は金、銅
またはアルミニウム等の導体で形成されたボンディング
ワイヤであり、ボンディングパッド１０１Ａと基材１０
０表面のボンディングパッド１００Ａとを電気的に接続
している。また、ボンディングパッド１００Ａとボンデ
ィングパッド１００Ｂとは、基材１００上の上面側に形
成された導体（銅、またはニッケルメッキ、錫メッキ、
金メッキのいずれかをメッキしたもの、または銅に前記
メッキを層状に組み合わせたもの等）の配線１０５を介
して接続されている。

【０００６】１０６は金属ボールであり、配線１０５と
電気的に接続され、図示しない実装基板上の配線と配線
１０５とを電気的に接続する。金属ボール１０６は、半
田、錫合金、金などの金属材質、または、炭素や導電性
フィルムなど電気的に接続ができる材質で構成される。
また、その形状は、球状に限定されるものではなく、半
球状、円柱状などでもよい。金属ボール１０６は、ハン
ダ，錫合金，金などの材質で構成される。１０７は封止
樹脂であり、ＳＲＡＭチップ１０１，ＦＬＡＳＨメモリ
チップ１０２，ボンディングワイヤ１０３及び各ボンデ
ィングパッドを湿気等から保護する。

【０００７】上述したＢＧＡ型半導体装置は、チップサ
イズの制限からバンプ電極１０６の配列数が限られ、複
数の半導体チップのアドレス信号及びデータ信号の端子
を共通化している。例えば、ＳＲＡＭ(Static Randum A
ccess Memory)チップ１０１とＦＬＡＳＨメモリチップ
１０２とが積層されたスタックＭＣＰの場合、図１６に
示すように、ＳＲＡＭチップ１０１及びＦＬＡＳＨメモ
リチップ１０２のデータ端子及びアドレス端子を共通の
ボンディングパッドへ接続している。

【０００８】すなわち、ＳＲＡＭチップ１０１及びＦＬ
ＡＳＨメモリチップ１０２からのデータ信号ＤＱ０〜デ
ータ信号ＤＱ１５は、各々共通にボンディングパッドＴ
ＤＱ０〜ボンディングパッドＴＤＱ１５に出力され、Ｓ
ＲＡＭ及びフラッシュメモリのアドレス信号Ａ０〜アド
レス信号Ａ２２は、各々共通にボンディングパッドＴＡ
０〜ボンディングパッドＴＡ２２から入力されている。
また、ＳＲＡＭチップ１０１及びＦＬＡＳＨメモリチッ
プ１０２それぞれのＯＥＢ（アウトプットイネーブルバ
ー）端子も共通にボンディングパッドＴＯＥＢに電気的
に接続されている。

【０００９】

【発明が解決しようとする課題】通常、半導体記憶装置
が出荷される前には、バーインテストが実施されてい
る。このバーインテストは、高温状態で半導体記憶装置
に高電圧を印加する加速試験であり、半導体記憶装置の
初期不良を除去するためのテストである。そして、半導
体記憶装置のバーインテスト時には、複数の半導体記憶
装置を同時に動作させ、テスト時間の短縮を行ってい
る。このとき、パッケージに１つの半導体素子しか封止
されていない場合、図１７に示すように半導体記憶装置
ＵＴＤ1〜半導体記憶装置ＵＴＤmを並列に接続して試験
を行う。

【００１０】ここで、半導体記憶装置ＵＴＤ1〜半導体
記憶装置ＵＴＤmの各ＣＥＢ端子は、端子Ｔ１０３に接
続され、「Ｌ」レベルに固定され、内部回路の動作が可
能な状態になっている。すなわち、ＡＤＲＳ端子（ボン
ディングパッドＴＡ０〜ボンディングパッドＴＡ２２）
から入力されるアドレス信号によりメモリの各アドレス
のアクセスが可能となっており、全メモリにセルに対し
て、順次または一斉にストレスが印加される。

【００１１】また、ＯＥＢ端子は、端子Ｔ１０４へ接続
され、「Ｈ」レベルへ固定されており、出力はハイイン
ピーダンス状態になっている。また、別のテストモード
において、各出力端子をテスタと接続することで、半導
体記憶装置の良否を判定することが出来る。

【００１２】ここで、ＯＥＢ端子が何らかの原因により
「Ｌ」レベルとなっても、半導体記憶装置ＵＴＤ1〜半
導体記憶装置ＵＴＤmの出力端子ＴＤ10〜出力端子ＴＤm
nがオープンになっているため、各半導体記憶装置ＵＴ
Ｄ1〜半導体記憶装置ＵＴＤmの各データ端子Ｄ0〜デー
タ端子Ｄn（データ端子ＴＤ10〜データ端子ＴＤ1n，…
…，データ端子ＴＤm0〜データ端子ＴＤmn）に対応する
入出力バッファは、破壊されることはない。

【００１３】しかしながら、スタックＭＣＰ型半導体記
憶装置では、従来技術に示したようにパッケージ内部で
データ端子及びアドレス端子が共通化されているため、
複数の半導体記憶装置に同時に制御信号を供給し、複数
の半導体記憶装置を並列に接続し、複数の半導体記憶装
置を同時に動作させて初期不良の半導体記憶装置の除去
を行うバーインテスト時などに以下のような問題を生じ
る。

【００１４】図１８に示すように、バーインテスト時に
同時に複数の半導体記憶装置ＵＴＤ1〜半導体記憶装置
ＵＴＤmを動作（読みだし）させる場合、全ての半導体
記憶装置のＯＥＢ端子を「Ｈ」レベルとし、かつ全ての
半導体記憶装置のＣＥｆＢ端子及びＣＥｓＢ端子を
「Ｌ」レベルとして、動作テストを行っている。また、
半導体記憶装置ＵＴＤ1〜半導体記憶装置ＵＴＤmの各々
のデータ端子ＴＤＤ1,0〜データ端子ＴＤＤ1,15，…
…，データ端子ＴＤＤm,0〜データ端子ＴＤＤm,15（各
々ボンディングパッドＴＤＱ０〜ボンディングパッドＴ
ＤＱ１５に対応）は、それぞれオープン状態となってい
る。

【００１５】このとき、共通化されたアドレス端子（ボ
ンディングパッド）ＴＡ０からアドレス端子ＴＡ２２
（図１５）へ、端子ＡＤＲＳを介して入力されるアドレ
ス信号が、ＳＲＡＭチップ１０１及びＦＬＡＳＨメモリ
チップ１０２へ供給される。そして、ＳＲＡＭチップ１
０１及びＦＬＡＳＨメモリチップ１０２は、内部のアド
レスデコーダにより指定されたメモリセルのデータの読
みだし操作を行う。

【００１６】しかし、半導体記憶装置ＵＴＤ1〜半導体
記憶装置ＵＴＤm内の各々のＳＲＡＭチップ１０１及び
ＦＬＡＳＨメモリチップ１０２は、ＯＥＢ端子が「Ｈ」
レベルであるため、データ端子ＴＤＤ1,0〜データ端子
ＴＤＤ1,15，……，データ端子ＴＤＤm,0〜データ端子
ＴＤＤm,15に対してデータの出力動作を行わない。この
ため、ＳＲＡＭチップ１０１及びＦＬＡＳＨメモリチッ
プ１０２のデータ出力信号が衝突せず、半導体記憶装置
の入出力バッファが破壊されることはない。

【００１７】ところが、このスタックＭＣＰは、複数の
半導体記憶装置のいずれか１つが故障し、ＯＥＢ端子と
接地端子との間のリークが増大したり、ＯＥＢ端子と接
地端子との間が短絡したりすると、この半導体記憶装置
のＯＥＢ端子が「Ｌ」レベルとなり、ＳＲＡＭチップ１
０１及びＦＬＡＳＨメモリチップ１０２各々からデータ
端子ＴＤＤ1,0〜データ端子ＴＤＤ1,15（データ端子Ｔ
ＤＤ2,0〜データ端子ＴＤＤ2,15，……，データ端子Ｔ
ＤＤm,0〜データ端子ＴＤＤm,15）へそれぞれデータ信
号ＤＱ０〜データ信号１５が出力される。そして、この
とき一方が「Ｈ」レベルのデータ出力信号を出力し、他
方が「Ｌ」レベルのデータ出力信号を出力した場合、過
大な電流が双方の入出力バッファに流れ、ＳＲＡＭチッ
プ１０１及びＦＬＡＳＨメモリチップ１０２の入出力バ
ッファが破壊される。

【００１８】そして、前記半導体記憶装置のＯＥＢ端子
が「Ｌ」レベルとなると同時に、この半導体記憶装置と
並列に接続されている他の半導体記憶装置のＯＥＢ端子
も「Ｌ」レベルとなり、これら他の半導体記憶装置内の
ＳＲＡＭチップ１０１及びＦＬＡＳＨメモリチップ１０
２は、上述した破壊された半導体記憶装置においてと同
様にそれぞれのデータ端子ＴＤＤ1,0〜データ端子ＴＤ
Ｄ1,15（データ端子ＴＤＤ2,0〜データ端子ＴＤＤ2,1
5，……，データ端子ＴＤＤm,0〜データ端子ＴＤＤm,1
5）へ各々データ信号ＤＱ０〜データ信号ＤＱ１５を出
力し、各々の入出力バッファを破壊する。

【００１９】このため、前述した従来のスタックＭＣＰ
型の半導体記憶装置には、バーインテスト時に並列に接
続されている複数の半導体記憶装置のいずれか１つ半導
体記憶装置のＯＥＢ端子が、破壊されて「Ｌ」レベルと
なった場合、全ての半導体記憶装置の入出力バッファが
破壊されてしまう問題がある。

【００２０】本発明はこのような背景の下になされたも
ので、データの出力端子が共通に用いられている複数の
チップを内蔵する半導体装置を複数接続して行うテスト
において、他のいずれかの半導体装置のデータを出力す
る入出力バッファの出力制御を行う制御信号端子が故障
しても、この故障により複数のデータの衝突により入出
力バッファが破壊されない半導体装置を提供する事にあ
る。

【００２１】

【課題を解決するための手段】請求項１記載の発明は、
半導体装置において、出力端子を共有する複数の半導体
素子が１つのパッケージ内に封止された半導体装置にお
いて、第一の半導体素子と、前記第一の半導体素子に設
けられた第一の出力バッファと共通の出力端子に接続さ
れる第二の出力バッファを有する第二の半導体素子と、
前記第一の半導体素子に供給される第一の制御信号に基
づき、前記第一の出力バッファの出力状態を制御する第
一の出力バッファ制御手段と、前記第二の半導体素子に
供給される第二の制御信号、及び前記第一の制御信号に
基づき、前記第二の出力バッファの出力状態を制御する
第二の出力バッファ制御手段とを具備することを特徴と
する。

【００２２】請求項２記載の発明は、請求項１記載の半
導体装置において、前記第二の出力バッファ制御手段
が、前記第一の制御信号が第一の出力バッファの出力を
有効としているとき、前記第二の制御信号が前記第二の
出力バッファを有効とする状態となった場合、この第二
の出力バッファの出力状態をハイインピーダンス状態と
することを特徴とする。

【００２３】請求項３記載の発明は、請求項１または請
求項２に記載の半導体装置において、前記第一の制御信
号が前記第一の半導体素子の動作をイネーブル状態とさ
せるか否かを制御する第一の素子選択信号と、前記第一
の出力バッファを有効とするか否かを制御する第一の素
子出力信号とで構成され、前記第二の制御信号が前記第
二の半導体素子の動作をイネーブル状態とさせるか否か
を制御する第二の素子選択信号と、前記第二の出力バッ
ファを有効とするか否かを制御する第二の素子出力信号
とで構成されていることを特徴とする。

【００２４】請求項４記載の発明は、請求項１ないし請
求項３のいずれかに記載の半導体装置において、前記第
一の入出力制御手段が、前記第一の素子選択信号により
第一の半導体素子がイネーブル状態とされているとき、
前記第一の素子出力信号により第一の出力バッファを有
効とするか否かを制御し、第二の半導体素子がイネーブ
ル状態されているとき、前記第二の素子出力信号及び前
記第一の素子選択信号により第二の出力バッファを有効
とするか否かを制御することを特徴とする。

【００２５】請求項５記載の発明は、半導体装置におい
て、出力端子を共有する複数の半導体素子が１つのパッ
ケージ内に封止された半導体装置において、第一の半導
体素子と、前記第一の半導体素子に設けられた第一の出
力バッファと共通の出力端子に接続される第二の出力バ
ッファを有する第二の半導体素子と、前記第一の半導体
素子に供給される第一の制御信号及び前記第二の半導体
素子に供給される第二の制御信号基づき、前記第一の出
力バッファの出力状態を制御する第一の出力バッファ制
御手段と、前記第一の制御信号及び前記第二の制御信号
に基づき、前記第二の出力バッファの出力状態を制御す
る第二の出力バッファ制御手段とを具備することを特徴
とする。

【００２６】請求項６記載の発明は、請求項５記載の半
導体装置において、前記第一の制御信号が第一の出力バ
ッファの出力を有効とする状態であるとき、前記第二の
制御信号が第二の出力バッファを有効とする状態となっ
た場合、及び前記第二の制御信号が第二の出力バッファ
の出力を有効とする状態であるとき、前記第一の制御信
号が第一の出力バッファを有効とする状態となった場
合、前記第一の出力バッファ制御手段が前記第一の出力
バッファをハイインピーダンス状態とし、前記第二の出
力バッファ制御手段が前記第二の出力バッファの出力状
態をハイインピーダンス状態とすることを特徴とする。

【００２７】請求項７記載の発明は、請求項５記載の半
導体装置において、第一の出力バッファ及び第二の出力
バッファが共にハイインピーダンス状態のとき、先に前
記第一の制御信号が第一の出力バッファの出力を有効と
する状態となった場合、前記第二の出力バッファ制御手
段が前記第二の制御信号が第二の出力バッファを有効と
する状態となっても第二の出力バッファをハイインピー
ダンス状態のままとし、逆に、先に前記第二の制御信号
が第二の出力バッファの出力を有効とする状態となった
場合、前記第一の出力バッファ制御手段が前記第一の制
御信号が第一の出力バッファを有効とする状態となって
も第一の出力バッファをハイインピーダンス状態のまま
とすることを特徴とする。

【００２８】請求項８記載の発明は、請求項７記載の半
導体装置において、前記第一の出力バッファと制御手段
前記第二の出力バッファ制御手段とが、前記第一の制御
信号及び前記第二の制御信号のどちらが先にそれぞれ第
一の出力バッファ及び第二の出力バッファを有効とする
状態となったかを記憶するラッチ回路を各々具備するこ
とを特徴とする。

【００２９】請求項９記載の発明は、請求項５ないし請
求項８のいずれかに記載の半導体装置において、前記第
一の制御信号が前記第一の半導体素子の動作をイネーブ
ル状態とさせるか否かを制御する第一の素子選択信号
と、第一の出力バッファを有効とするか否かを制御する
第一の素子出力信号とで構成され、前記第二の制御信号
が第二の半導体素子の動作をイネーブル状態とさせるか
否かを制御する第二の素子選択信号と、第二の出力バッ
ファを有効とするか否かを制御する第二の素子出力信号
とで構成されていることを特徴とする。

【００３０】請求項１０記載の発明は、請求項５ないし
請求項９のいずれかに記載の半導体装置において、前記
第一の入出力制御手段が、前記第一の素子選択信号によ
り第一の半導体素子がイネーブル状態とされていると
き、前記第一の素子出力信号及び前記第二の素子選択信
号により第一の出力バッファを有効とするか否かを制御
し、第二の半導体素子がイネーブル状態されていると
き、前記第二の素子出力信号及び前記第一の素子選択信
号により第一の出力バッファを有効とするか否かを制御
することを特徴とする。

【００３１】

【発明の実施の形態】以下、図面を参照して本発明の実
施形態について説明する。 ＜第一の実施形態＞図１は本発明の第一の実施形態によ
るスタックＭＣＰ型の半導体記憶装置（図６における半
導体記憶装置ＵＴ1〜半導体記憶装置ＵＴm）の構成を示
すブロック図である。この図において、１はＦＬＡＳＨ
メモリチップＦＭのデコーダ回路であり、端子から入力
されるチップイネーブル信号ＣＥｆＢが例えば「Ｌ」レ
ベルのとき、入力される複数のアドレス信号に基づき、
内部アドレス信号を生成する。

【００３２】すなわち、デコーダ回路１は、チップイネ
ーブル信号が「Ｌ」レベルのとき、アドレス端子ＡＤＲ
Ｓから入力される複数のアドレス信号に基づき、ＦＬＡ
ＳＨメモリチップＦＭにおける前記アドレス信号の指し
示すメモリセルを選択する内部アドレス信号を出力す
る。

【００３３】同様に、２はＳＲＡＭチップＳＭのデコー
ダ回路であり、端子から入力されるチップイネーブル信
号ＣＥｓＢ（ＣＳ1ｓＢ）が例えば「Ｌ」レベルのと
き、入力される複数のアドレス信号に基づき、内部アド
レス信号を生成する。

【００３４】すなわち、デコーダ回路２は、チップイネ
ーブル信号が「Ｌ」レベルのとき、アドレス端子ＡＤＲ
Ｓ（図１６のボンディングパッドＴＡ０〜ボンディング
パッドＴＡ２２に対応）から入力される複数のアドレス
信号（図１６のボンディングパッドＴＡ０〜ボンディン
グパッドＴＡ２２へ入力されるアドレス信号Ａ０〜アド
レス信号Ａ２２に対応）に基づき、ＳＲＡＭチップＳＭ
における前記アドレス信号ＡＤＲＳの指し示すメモリセ
ルを選択する内部アドレス信号を出力する。

【００３５】３はＦＬＡＳＨメモリチップＦＭの入出力
バッファ制御回路であり、入出力バッファＯＩＦ0〜入
出力バッファＯＩＦ15の出力状態を制御する。また、入
出力バッファ制御回路３は、端子から入力されるチップ
イネーブル信号ＣＥｆＢと、端子から入力されるアウト
プットイネーブル信号ＯＥＢと、ライトイネーブル信号
ＷＥＢに基づき、入出力バッファＯＩＦ0〜入出力バッ
ファＯＩＦ15への制御信号ＣＴＦ及び制御信号ＲＤＦを
生成し、入出力バッファＯＩＦ0〜入出力バッファＯＩ
Ｆ15の入出力の制御及びメモリセル部Ｆの制御を行う。

【００３６】すなわち、入出力バッファ制御回路３は、
例えば端子から入力されるチップイネーブル信号ＣＥｆ
Ｂと、端子から入力されるアウトプットイネーブル信号
ＯＥＢとが双方ともに「Ｌ」レベルであり、端子から入
力されるライトイネーブル信号ＷＥＢが「Ｈ」レベルで
あるとき、制御信号ＣＴＦ及び制御信号ＲＤＦによりメ
モリセル部Ｆにおいて内部アドレス信号で選択されたメ
モリセルに記憶されているデータ信号を入出力バッファ
ＯＩＦ0〜入出力バッファＯＩＦ15から出力させる。入
出力バッファＯＩＦ0〜入出力バッファＯＩＦ15は、各
々ボンディングパッドＴＤＱ0〜ボンディングパッドＴ
ＤＱ15に接続されている。

【００３７】また、入出力バッファ制御回路３は、例え
ば端子から入力されるチップイネーブル信号ＣＥｆＢが
「Ｌ」であるとき、「Ｌ」レベルの制御信号ＴＭＦをメ
モリセル部Ｆへ出力し、メモリセル部Ｆを活性化させ
る。さらに、入出力バッファ制御回路３は、端子から入
力されるチップイネーブル信号ＣＥｆＢと、端子から入
力されるアウトプットイネーブル信号ＯＥＢとが双方と
もに「Ｌ」レベルであり、端子から入力されるライトイ
ネーブル信号ＷＥＢが「Ｈ」レベルであるとき、メモリ
セル部Ｆをメモリセルに記憶されているデータの読み出
しモードとする。

【００３８】また、入出力バッファＯＩＦ0〜ＯＩＦ15
は、ＦＬＡＳＨメモリチップＦＭへ外部からのデータ信
号の入力も行う。このデータ信号の入力時において、入
出力バッファＯＩＦ0〜ＯＩＦ15は、外部から入力され
るデータ信号のレベル調整、及び波形整形等を行う。

【００３９】このとき、入出力バッファ制御回路３は、
例えば端子から入力されるチップイネーブル信号ＣＥｆ
Ｂと、端子から入力されるライトイネーブル信号ＷＥＢ
とが双方ともに「Ｌ」レベルであり、かつ、端子から入
力されるアウトプットイネーブル信号ＯＥＢが「Ｈ」レ
ベルであるとき、制御信号ＣＴＦ及び制御信号ＲＤＦに
よりメモリセル部Ｆにおいて内部アドレス信号で選択さ
れたメモリセルに記憶されているデータを入出力バッフ
ァＯＩＦ0〜入出力バッファＯＩＦ15から出力させる。

【００４０】４はＳＲＡＭチップＳＭの入出力バッファ
制御回路であり、入出力バッファＯＩＳ0〜入出力バッ
ファＯＩＳ15の出力状態を制御する。また、入出力バッ
ファ制御回路４は、端子から入力されるチップイネーブ
ル信号ＣＥｓＢと、端子から入力されるチップイネーブ
ル信号ＣＥｆＢと、端子から入力されるアウトプットイ
ネーブル信号ＯＥＢと、端子から入力されるライトイネ
ーブル信号ＷＥＢとに基づき、入出力バッファＯＩＳ0
〜入出力バッファＯＩＳ15への制御信号ＣＴＳ及び制御
信号ＲＤＳを生成し、入出力バッファＯＩＳ0〜入出力
バッファＯＩＳ15の入出力の制御を行う。

【００４１】すなわち、入出力バッファ制御回路４は、
例えば端子から入力されるチップイネーブル信号ＣＥｓ
Ｂと、端子から入力されるアウトプットイネーブル信号
ＯＥＢとが双方ともに「Ｌ」レベルであり、かつ端子か
ら入力されるチップイネーブル信号ＣＥｆＢと、ライト
イネーブル信号ＷＥＢが「Ｈ」レベルであるとき、制御
信号ＣＴＳ及び制御信号ＲＤＳにより、メモリセル部Ｓ
Ｓにおいて内部アドレス信号で選択されたメモリセルに
記憶されているデータを入出力バッファＯＩＦ0〜入出
力バッファＯＩＦ15から出力させる。入出力バッファＯ
ＩＳ0〜入出力バッファＯＩＳ15は、各々ボンディング
パッドＴＤＱ0〜ボンディングパッドＴＤＱ15に接続さ
れている。

【００４２】つまり、ＳＲＡＭチップＳＭの入出力バッ
ファ制御回路４は、ＦＬＡＳＨメモリチップＦＭが選択
されていないときのみ、すなわちチップイネーブル信号
ＣＥｆＢが「Ｈ」レベルのときに、入出力バッファＯＩ
Ｆ0〜入出力バッファＯＩＦ15から、アドレス信号ＡＤ
ＲＳの指し示す、ＳＲＡＭチップＳＭのメモリセル部Ｓ
Ｓに記憶されているデータの出力を許可することが可能
となる。

【００４３】また、入出力バッファ制御回路４は、例え
ば端子から入力されるチップイネーブル信号ＣＥｓＢが
「Ｌ」であるとき、「Ｌ」レベルの制御信号ＴＭＦをメ
モリセル部Ｆへ出力し、メモリセル部Ｆを活性化させ
る。さらに、入出力バッファ制御回路３は、端子から入
力されるチップイネーブル信号ＣＥｆＢと、端子から入
力されるアウトプットイネーブル信号ＯＥＢとが双方と
もに「Ｌ」レベルであり、端子から入力されるライトイ
ネーブル信号ＷＥＢが「Ｈ」レベルであるとき、メモリ
セル部Ｆをメモリセルに記憶されているデータの読み出
しモードとする。

【００４４】また、入出力バッファＯＩＳ0〜ＯＩＳ15
は、ＳＲＡＭチップＳＭへ外部からのデータ信号の入力
も行う。このデータ信号の入力時において、入出力バッ
ファＯＩＳ0〜ＯＩＳ15は、外部から入力されるデータ
信号のレベル調整、及び波形整形等を行う。

【００４５】このとき、入出力バッファ制御回路４は、
例えば端子から入力されるチップイネーブル信号ＣＥｓ
Ｂと、端子から入力されるライトイネーブル信号ＷＥＢ
とが双方ともに「Ｌ」レベルであり、かつ、端子から入
力されるアウトプットイネーブル信号ＯＥＢが「Ｈ」レ
ベルであるとき、制御信号ＣＴＳ及び制御信号ＲＤＳに
よりメモリセル部ＳＳにおいて内部アドレス信号で選択
されたメモリセルに記憶されているデータを入出力バッ
ファＯＩＳ0〜入出力バッファＯＩＳ15から出力させ
る。

【００４６】ここで、入出力バッファＯＩＦ0〜入出力
バッファＯＩＦ15の入出力端子からの出力配線と、入出
力バッファＯＩＳ0〜入出力バッファＯＩＳ15の入出力
端子からの出力配線とは、ボンディングパッドＴＤＱ0
〜ボンディングパッドＴＤＱ15（それぞれ図１８のデー
タ端子ＴＤＤ1,0〜データ端子ＴＤＤ1,15，……，デー
タ端子ＴＤＤm,0〜データ端子ＴＤＤm,15に対応）にお
いて接続されている。このため、入出力バッファＯＩＦ
0〜入出力バッファＯＩＦ15の入出力端子からの各々の
出力信号と、入出力バッファＯＩＳ0〜入出力バッファ
ＯＩＳ15の入出力端子からの各々の出力信号とは、ぞれ
ぞれ出力信号ＤＱ0〜出力信号ＤＱ15としてボンディン
グパッドＴＤＱ0〜ボンディングパッドＴＤＱ15へ出力
される。

【００４７】次に、図２を用いて図１の入出バッファＯ
ＩＦ0（入出力バッファＯＩＦ1〜入出力バッファＯＩＦ
15，入出力バッファＯＩＳ0〜入出力バッファＯＩＳ1
5）の一構成例の説明を行う。図２は、入出バッファＯ
ＩＦ0の一構成０を示すブロック図である。

【００４８】この図において、ＯＵＴは出力バッファ部
であり、入出力バッファ制御回路３（入出力バッファ制
御回路４）から入力される制御信号ＣＴＦ（入出力バッ
ファＯＩＳ0〜入出力バッファＯＩＳ15の場合、制御信
号ＣＴＳ）により、出力状態が制御される。

【００４９】出力バッファ部ＯＵＴにおいて、ナンド回
路ＮＡＮＤ１は、入力される制御信号ＣＴＦと、メモリ
セルから読み出されたデータＤＴＦとの値の否定的論理
積演算を行い、演算結果として信号ＳＰをｐチャンネル
トランジスタＴＰのゲートへ出力する。

【００５０】インバータＩＮＶ１は、入出力バッファ制
御回路３から入力される制御信号ＣＴＦの反転信号をノ
ア回路ＮＯＲ１へ出力する。ノア回路ＮＯＲ１は、イン
バータＩＮＶ１から入力される制御信号ＣＴＦの反転信
号と、メモリセルから読み出されたデータＤＴＦとの値
の否定的論理和演算を行い、演算結果として信号ＳＮを
ｎチャンネルトランジスタＴＮのゲートへ出力する。

【００５１】ｐチャンネルトランジスタＴＰは、ソース
が電源Ｖｄｄへ接続され、ドレインがｎチャンネルトラ
ンジスタＴＮのドレインと接続されている。また、ｐチ
ャンネルトランジスタＴＰは、入力される信号ＳＰによ
りＯＮ／ＯＦＦ制御される。

【００５２】ここで、ｐチャンネルトランジスタＴＰ
は、制御信号ＣＴＦが「Ｈ」レベルの場合、ナンド回路
ＮＡＮＤ１に入力されるデータＤＴＦの値によりＯＮ／
ＯＦＦされる。すなわち、ｐチャンネルトランジスタＴ
Ｐは、データＤＴＦが「Ｈ」レベルのとき、信号ＳＰが
「Ｌ」レベルでありＯＮ状態となり、データＤＴＦが
「Ｌ」レベルのとき、信号ＳＰが「Ｈ」レベルでありＯ
ＦＦ状態となる。

【００５３】一方、ｐチャンネルトランジスタＴＰは、
制御信号ＣＴＦが「Ｌ」レベルの場合、ナンド回路ＮＡ
ＮＤ１に入力されるデータＤＴＦの値にかかわらずＯＦ
Ｆ状態とされる。すなわち、ｐチャンネルトランジスタ
ＴＰは、データＤＴＦが「Ｈ」レベルのとき、及びデー
タＤＴＦが「Ｌ」レベルのときも、ナンド回路ＮＡＮＤ
１が「Ｌ」レベルの制御信号ＣＴＦでマスクされてお
り、信号ＳＰが「Ｈ」レベルでありＯＦＦ状態となる。

【００５４】ｎチャンネルトランジスタＴＮは、ソース
が接地され、ドレインがｐチャンネルトランジスタＴＰ
のドレインと接続されている。また、また、ｎチャンネ
ルトランジスタＴＮは、入力される信号ＳＮによりＯＮ
／ＯＦＦ制御される。

【００５５】ここで、ｎチャンネルトランジスタＴＮ
は、制御信号ＣＴＦが「Ｈ」レベルでインバータＩＮＶ
１から出力される反転信号が「Ｌ」レベルの場合、ノア
回路ＮＯＲ１に入力されるデータＤＴＦの値によりＯＮ
／ＯＦＦされる。すなわち、ｎチャンネルトランジスタ
ＴＮは、データＤＴＦが「Ｈ」レベルのとき、信号ＳＮ
が「Ｌ」レベルでありＯＦＦ状態となり、データＤＴＦ
が「Ｌ」レベルのとき、信号ＳＰが「Ｈ」レベルであり
ＯＮ状態となる。

【００５６】一方、ｎチャンネルトランジスタＴＮは、
制御信号ＣＴＦが「Ｌ」レベルでインバータＩＮＶ１か
ら出力される反転信号が「Ｈ」レベルの場合、ノア回路
ＮＯＲ１に入力されるデータＤＴＦの値にかかわらずＯ
ＦＦ状態とされる。すなわち、ｎチャンネルトランジス
タＴＮは、データＤＴＦが「Ｈ」レベルのとき、及びデ
ータＤＴＦが「Ｌ」レベルのときも、ノア回路ＮＯＲ１
が「Ｈ」レベルの制御信号ＣＴＦでマスクされており、
信号ＳＮが「Ｌ」レベルでありＯＦＦ状態となる。

【００５７】ＩＮは入力部であり、メモリセル部Ｆ（メ
モリセル部ＳＳ）のメモリセルに書き込むデータ信号Ｄ
Ｑ0（データ信号ＤＱ1〜データ信号ＤＱ15）を外部から
入力する。インバータＩＮＶ２は、外部から入力される
データ信号ＤＱ0の極性を反転し、この反転信号をバッ
ファＢＵＦ１に出力する。

【００５８】バッファＢＵＦ１は、インバータＩＮＶ２
から入力されるデータ信号ＤＱ0の反転信号を再度反転
し、データＤＴＦとして出力する。また、バッファＢＵ
Ｆ１は、トライステートバッファであり、制御信号ＲＤ
Ｆ（制御信号ＲＤＳ）が「Ｌ」レベルの場合、出力がハ
イインピーダンス状態となる。さらに、バッファＢＵＦ
１は、制御信号ＲＤＦが「Ｈ」レベルの場合、インバー
タとしての動作を行う。

【００５９】次に、図３を用いて、図１に示す入出力バ
ッファ制御回路３の一構成例を説明する。図３は、入出
力バッファ制御回路３の一構成例を示すブロック図であ
る。この図において、インバータＩＮＶ３は、入力され
るチップイネーブル信号ＣＥｆＢを反転し、反転結果の
反転信号をインバータＩＮＶ４へ出力する。インバータ
ＩＮＶ４は、チップイネーブル信号ＣＥｆＢの反転信号
を再度反転し、反転結果として制御信号ＴＭＦを出力す
る。

【００６０】ノア回路ＮＯＲ２は、入力されるアウトプ
ットイネーブル信号ＯＥＢと、インバータＩＮＶ４から
入力される制御信号ＴＭＦとの否定的論理和演算を行
い、演算結果を制御信号ＣＴＦとして出力する。すなわ
ち、ノア回路ＮＯＲ２は、入力されるアウトプットイネ
ーブル信号ＯＥＢ及び制御信号ＴＭＦの双方が「Ｌ」レ
ベルであるときのみ制御信号ＣＴＦを「Ｈ」レベルで出
力する。一方、ノア回路ＮＯＲ２は、入力されるアウト
プットイネーブル信号ＯＥＢ及び制御信号ＴＭＦのいず
れかが「Ｈ」レベルで入力されると、制御信号ＣＴＦを
「Ｌ」レベルで出力する。

【００６１】ノア回路ＮＯＲ３は、入力されるライトイ
ネーブル信号ＷＥＢと、インバータＩＮＶ４から入力さ
れる制御信号ＴＭＦと、ノア回路ＮＯＲ２から出力され
る制御信号ＣＴＦとの否定的論理和演算を行い、演算結
果を制御信号ＲＤＦとして出力する。すなわち、ノア回
路ＮＯＲ３は、入力されるアウトプットイネーブル信号
ＯＥＢ，制御信号ＴＭＦ及び制御信号ＣＴＦの全てが
「Ｌ」レベルであるときのみ制御信号ＲＤＦを「Ｈ」レ
ベルで出力する。

【００６２】一方、ノア回路ＮＯＲ３は、入力されるア
ウトプットイネーブル信号ＯＥＢ，制御信号ＴＭＦ及び
制御信号ＣＴＦのいずれかが「Ｈ」レベルで入力される
と、制御信号ＲＤＦを「Ｌ」レベルで出力する。このと
き、制御信号ＲＤＦは、アウトプットイネーブル信号Ｏ
ＥＢが「Ｈ」レベルであり、チップイネーブル信号ＣＥ
ｆＢ及びライトイネーブル信号ＷＥＢが「Ｌ」レベルで
あるときのみ「Ｈ」レベルで出力され、メモリセル部Ｆ
は書き込みモードとなる。

【００６３】次に、図４を用いて、図１に示す入出力バ
ッファ制御回路４の一構成例を説明する。図４は、入出
力バッファ制御回路４の一構成例を示すブロック図であ
る。この図において、インバータＩＮＶ５は、入力され
るチップイネーブル信号ＣＥｓＢを反転し、反転結果の
反転信号をインバータＩＮＶ６へ出力する。インバータ
ＩＮＶ６は、チップイネーブル信号ＣＥｓＢの反転信号
を再度反転し、反転結果として制御信号ＴＭＳを出力す
る。

【００６４】ノア回路ＮＯＲ４は、入力されるチップイ
ネーブル信号ＣＥｓＢと、チップイネーブル信号ＣＥｆ
Ｂとの否定的論理和演算を行い、演算結果を信号Ｃｆｓ
として出力する。すなわち、ノア回路ＮＯＲ４は、入力
されるチップイネーブル信号ＣＥｓＢ及びチップイネー
ブル信号ＣＥｆＢの双方が「Ｌ」レベルであるときのみ
信号Ｃｆｓを「Ｈ」レベルで出力する。一方、ノア回路
ＮＯＲ４は、入力されるチップイネーブル信号ＣＥｓＢ
及びチップイネーブル信号ＣＥｆＢのいずれかが「Ｈ」
レベルで入力されると、信号Ｃｆｓを「Ｌ」レベルで出
力する。

【００６５】ノア回路ＮＯＲ５は、入力されるアウトプ
ットイネーブル信号ＯＥＢと、ノア回路ＮＯＲ４から入
力される信号Ｃｆｓと、インバータＩＮＶ６から入力さ
れる制御信号ＴＭＳとの否定的論理和演算を行い、演算
結果を制御信号ＣＴＳとして出力する。すなわち、ノア
回路ＮＯＲ５は、入力されるアウトプットイネーブル信
号ＯＥＢ，信号Ｃｆｓ及び制御信号ＴＭＳの全てが
「Ｌ」レベルであるときのみ制御信号ＣＴＳを「Ｈ」レ
ベルで出力する。

【００６６】一方、ノア回路ＮＯＲ５は、入力されるア
ウトプットイネーブル信号ＯＥＢ，信号Ｃｆｓ及び制御
信号ＴＭＳのいずれかが「Ｈ」レベルで入力されると、
制御信号ＣＴＳを「Ｌ」レベルで出力する。従って、制
御信号ＣＴＳは、アウトプットイネーブル信号ＯＥＢ及
びチップイネーブル信号ＣＥｓＢが「Ｌ」レベルであっ
ても、チップイネーブル信号ＣＥｆＢが「Ｌ」である
と、信号Ｃｆｓが「Ｈ」レベルとなり、「Ｌ」レベルと
なる。

【００６７】よって、ＦＬＡＳＨメモリチップＦＭが選
択されている場合に、アウトプットイネーブル信号ＯＥ
Ｂ及びチップイネーブル信号ＣＥｓＢが「Ｌ」レベルと
なっても、ＳＲＡＭチップＳＭの入出力バッファＯＩＳ
０〜入出力バッファＯＩＳ１５は、出力状態とはならな
い。

【００６８】ノア回路ＮＯＲ６は、入力されるライトイ
ネーブル信号ＷＥＢと、インバータＩＮＶ６から入力さ
れる制御信号ＴＭＳと、ノア回路ＮＯＲ５から出力され
る制御信号ＣＴＳとの否定的論理和演算を行い、演算結
果を制御信号ＲＤＳとして出力する。すなわち、ノア回
路ＮＯＲ６は、入力されるライトイネーブル信号ＷＥ
Ｂ，制御信号ＴＭＳ及び制御信号ＣＴＳの全てが「Ｌ」
レベルであるときのみ制御信号ＲＤＳを「Ｈ」レベルで
出力する。

【００６９】一方、ノア回路ＮＯＲ６は、入力されるラ
イトイネーブル信号ＷＥＢ，制御信号ＴＭＳ及び制御信
号ＣＴＳのいずれかが「Ｈ」レベルで入力されると、制
御信号ＲＤＳを「Ｌ」レベルで出力する。従って、制御
信号ＲＤＳは、アウトプットイネーブル信号ＯＥＢが
「Ｈ」レベルであり、チップイネーブル信号ＣＥｓＢ及
びライトイネーブル信号ＷＥＢが「Ｌ」レベルであると
きのみ「Ｈ」レベルで出力され、メモリセル部Ｆは書き
込みモードとなる。

【００７０】また、図１６における端子と図１に示す端
子との対応関係、及び各端子の働きを以下に説明する。
ここで、本発明の第一の実施形態（及び後に説明する第
一の実施形態の変形例，第二の実施形態，第三の実施形
態）と従来例とは、以下に示す端子の位置関係が同一で
あり、内部の半導体素子の回路構成が異なっている。図
１６において、Ｂ２〜Ｂ７，Ｃ１〜Ｃ８，Ｅ１〜Ｅ８，
Ｆ１〜Ｆ３，Ｆ６〜Ｆ８，Ｇ１〜Ｇ３，Ｇ６〜Ｇ８、Ｈ
１〜Ｈ８，Ｉ１〜Ｉ８，Ｊ２〜Ｊ７は開口部である。

【００７１】すなわち、開口部Ｂ２〜Ｂ７，開口部Ｃ１
〜Ｃ８，開口部Ｅ１〜Ｅ８，開口部Ｆ１〜Ｆ３，開口部
Ｆ６〜Ｆ８，開口部Ｇ１〜Ｇ３，開口部Ｇ６〜Ｇ８、開
口部Ｈ１〜Ｈ８，開口部Ｉ１〜Ｉ８，開口部Ｊ２〜Ｊ７
に対応した下面には、それぞれ金属ボール１０６（図１
５（ｂ））が接続されている。

【００７２】また、ＴＡ０〜ＴＡ２２，ＴＤＱ０〜ＴＤ
Ｑ１５，ＴＶＳＳ，ＴＶｓｓ，ＴＳＡ，ＴＮＣ，ＴＶＣ
Ｃｆ，ＴＶＣＣｓ，ＣＩＯｆ，ＣＩＯｓ，ＴＲＹ／ＢＹ
Ｂ，ＴＲＥＳＥＴＢ，ＴＷＥＢ，ＴＵＢ，ＴＬＢ，ＴＣ
ＥｆＢ，ＴＣＥ１ｓＢ，ＴＣＥ２ｓ及びＴＯＥＢはボン
ディングパッドであり、例えば図１５（ａ）のボンディ
ングパッド１００Ａ及びボンディングパッド１００Ｂに
対応している。

【００７３】そして、開口部Ｂ２〜Ｂ７，開口部Ｃ１〜
Ｃ８，開口部Ｅ１〜Ｅ８，開口部Ｆ１〜Ｆ３，開口部Ｆ
６〜Ｆ８，開口部Ｇ１〜Ｇ３，開口部Ｇ６〜Ｇ８、開口
部Ｈ１〜Ｈ８，開口部Ｉ１〜Ｉ８，開口部Ｊ２〜Ｊ７に
対応した下面の金属ボール１０６は、おのおの配線１０
５を介して図１６に示すように、ボンディングパッドＴ
Ａ０〜ＴＡ２２，ボンディングパッドＴＤＱ０〜ＴＤＱ
１５，ボンディングパッドＴＶＳＳ，ボンディングパッ
ドＴＶｓｓ，ボンディングパッドＴＳＡ，ボンディング
パッドＴＮＣ，ボンディングパッドＴＶＣＣｆ，ボンデ
ィングパッドＴＶＣＣｓ，ボンディングパッドＣＩＯ
ｆ，ボンディングパッドＣＩＯｓ，ボンディングパッド
ＴＲＹ／ＢＹＢ，ボンディングパッドＴＲＥＳＥＴＢ，
ボンディングパッドＴＷＥＢ，ＴＵＢ，ボンディングパ
ッドＴＬＢ，ボンディングパッドＴＣＥｆＢ，ボンディ
ングパッドＴＣＥ１ｓＢ，ボンディングパッドＴＣＥ２
ｓ及びボンディングパッドＴＯＥＢに電気的に接続され
ている。ここで、上述したボンディングパッドの記号の
最後に「Ｂ」がついているものは、入力される信号が負
論理で入力されることを示している。

【００７４】また、ボンディングパッドＴＡ０〜ＴＡ２
２，ボンディングパッドＴＤＱ０〜ＴＤＱ１５，ボンデ
ィングパッドＴＶＳＳ，ボンディングパッドＴＶｓｓ，
ボンディングパッドＴＳＡ，ボンディングパッドＴＮ
Ｃ，ボンディングパッドＴＶＣＣｆ，ボンディングパッ
ドＴＶＣＣｓ，ボンディングパッドＣＩＯｆ，ボンディ
ングパッドＣＩＯｓ，ボンディングパッドＴＲＹ／ＢＹ
Ｂ，ボンディングパッドＴＲＥＳＥＴＢ，ボンディング
パッドＴＷＥＢ，ＴＵＢ，ボンディングパッドＴＬＢ，
ボンディングパッドＴＣＥｆＢ，ボンディングパッドＴ
ＣＥ１ｓＢ，ボンディングパッドＴＣＥ２ｓ及びボンデ
ィングパッドＴＯＥＢは、ボンディングパッド１００Ａ
及びボンディングパッド１００Ｂに相当し、例えばボン
ディングワイヤ１０３またはボンディングワイヤ１０４
を介して（図１５（ａ）参照）、ＳＲＡＭチップＳＭの
ボンディングパッド及びＦＬＡＳＨメモリチップＦＭの
ボンディングパッドと電気的に接続されている。

【００７５】さらに、上述した各ボンディングパッド
と、このボンディングパッドに配線１０５により電気的
に接続される金属ボール１０６に対応する各開口部は、
開口部と開口部との間に配線１０５が２本パターンニン
グ出来るように配置されている。

【００７６】そして、ボンディングパッドＴＡ０〜ＴＡ
２２は、それぞれＳＲＡＭチップＳＭのアドレス信号Ａ
０〜Ａ２２（アドレス信号ＡＤＲＳ）に対応したボンデ
ィングパッドに接続される。同様に、ボンディングパッ
ドＴＡ０〜ＴＡ２２は、それぞれＦＬＡＳＨメモリチッ
プＦＭのアドレス信号Ａ０〜Ａ２２に対応したボンディ
ングパッドに接続される。半導体記憶装置１に使用され
るメモリ容量により、使用されないボンディングパッド
が出てくるが、例えばアドレス信号Ａ０〜Ａ２２とする
と、メモリ容量は１２８Ｍビット（４Ｍビット×１６ビ
ット出力×２個）に対応出来る。

【００７７】また、ボンディングパッドＴＤＱ０〜ＴＤ
Ｑ１５は、それぞれＳＲＡＭチップＳＭのデータ信号Ｄ
Ｑ０〜ＤＱ１５に対応したボンディングパッドに接続さ
れる。同様に、ボンディングパッドＴＤＱ０〜ＴＤＱ１
５は、それぞれＦＬＡＳＨメモリチップＦＭのデータ信
号ＤＱ０〜ＤＱ１５に対応したボンディングパッドに接
続される。

【００７８】ＦＬＡＳＨメモリチップＦＭのデータ信号
は、データ信号ＤＱ０〜ＤＱ１５の１６ビット分ある
が、例えばボンディングパッドＴＣＩＯｆに対して
「Ｈ」レベルの信号を与えるとデータ信号ＤＱ０〜ＤＱ
１５の１６ビット出力となり、ボンディングパッドＴＣ
ＩＯｆに対して「Ｌ」レベルの信号を与えるとデータ信
号ＤＱ０〜ＤＱ７の８ビット出力となる。

【００７９】同様に、ＳＲＡＭチップＳＭのデータ信号
は、データ信号ＤＱ０〜ＤＱ１５の１６ビット分ある
が、例えばボンディングパッドＴＣＩＯｓに対して
「Ｈ」レベルの信号を与えるとデータ信号ＤＱ０〜ＤＱ
１５の１６ビット出力となり、ボンディングパッドＴＣ
ＩＯｓに対して「Ｌ」レベルの信号を与えるとデータ信
号ＤＱ０〜ＤＱ７の８ビット出力となる。

【００８０】ボンディングパッドＴＣＥｆＢには、ＦＬ
ＡＳＨメモリチップＦＭをイネーブルにするかディセー
ブルにするかの設定を行うチップイネーブル信号ＣＥｆ
Ｂが供給される。例えば、ボンディングパッドＴＣＥｆ
Ｂに「Ｌ」レベルのチップイネーブル信号ＣＥｆＢを与
えると、ＦＬＡＳＨメモリチップＦＭはイネーブルとな
る。一方、ボンディングパッドＴＣＥｆＢに「Ｈ」レベ
ルのチップイネーブル信号ＣＥｆＢを与えると、ＦＬＡ
ＳＨメモリチップＦＭはディセーブル（出力禁止状態）
となる。

【００８１】ボンディングパッドＴＣＥ１ｓＢには、Ｓ
ＲＡＭチップＳＭをイネーブルにするかディセーブルに
するかの設定を行うチップイネーブル信号ＣＥ１ｓＢが
供給される。例えば、ボンディングパッドＴＣＥ１ｓＢ
に「Ｌ」レベルのチップイネーブル信号ＣＥ１ｓＢを与
えると、ＳＲＡＭチップＳＭはイネーブルとなる。一
方、ボンディングパッドＴＣＥ１ｓＢに「Ｈ」レベルの
チップイネーブル信号ＣＥ１ｓＢを与えると、ＳＲＡＭ
チップＳＭはディセーブルとなる。

【００８２】ボンディングパッドＴＣＥ２ｓには、ＳＲ
ＡＭチップＳＭをイネーブルにするかディセーブルにす
るかの設定を行うチップイネーブル信号ＣＥ２ｓが供給
される。例えば、ボンディングパッドＴＣＥ２ｓに
「Ｈ」レベルのチップイネーブル信号ＣＥ２ｓを与える
と、ＳＲＡＭチップＳＭはイネーブルとなる。一方、ボ
ンディングパッドＴＣＥ２ｓに「Ｌ」レベルのチップイ
ネーブル信号ＣＥ２ｓを与えると、ＳＲＡＭチップＳＭ
はディセーブルとなる。

【００８３】ボンディングパッドＴＯＥＢには、ＦＬＡ
ＳＨメモリチップＦＭのデータ信号ＤＱ０〜ＤＱ１５の
出力をイネーブルにするかディセーブルにするかの設定
を行うアウトプットイネーブル信号ＯＥＢが供給され
る。例えば、ボンディングパッドＴＯＥＢに「Ｌ」レベ
ルのアウトプットイネーブル信号ＯＥＢを与えると、Ｆ
ＬＡＳＨメモリチップＦＭのデータ信号ＤＱ０〜ＤＱ１
５の出力はイネーブルとなる。一方、ボンディングパッ
ドＴＯＥＢに「Ｈ」レベルのアウトプットイネーブル信
号ＯＥＢを与えると、ＦＬＡＳＨメモリチップＦＭのデ
ータ信号ＤＱ０〜ＤＱ１５の出力はディセーブルとな
る。

【００８４】ボンディングパッドＴＷＥＢには、ＳＲＡ
ＭチップＳＭ及びＦＬＡＳＨメモリチップＦＭにデータ
を記憶させる時に「Ｌ」レベルとするライトイネーブル
信号ＷＥＢが供給される。ボンディングパッドＴＬＢＢ
及びボンディングパッドＴＵＢＢには、データ信号ＤＱ
０〜ＤＱ１５を、下位バイトのデータ信号ＤＱ０〜ＤＱ
７と上位バイトのデータ信号ＤＱ８〜ＤＱ１５とに分け
て使用するときのアドレッシングに対する補助信号であ
る信号ＬＢＢと信号ＵＢＢとが各々入力される。

【００８５】ボンディングパッドＴＶｓｓとボンディン
グパッドＴＶＳＳには、ＳＲＡＭチップＳＭ及びＦＬＡ
ＳＨメモリチップＦＭに対する電源ＶＳＳが供給され
る。ボンディングパッドＴＶＣＣｆには、ＦＬＡＳＨメ
モリチップＦＭに対する電源ＶＣＣが供給される。ボン
ディングパッドＴＶＣＣｓには、ＳＲＡＭチップＳＭに
対する電源ＶＣＣが供給される。

【００８６】ボンディングパッドＴＮＣには、ＳＲＡＭ
チップＳＭ及びＦＬＡＳＨメモリチップＦＭに対する特
殊な機能（書き込み禁止、テスト）の信号が入力される
ため、通常の場合には外部配線に接続されない。ボンデ
ィングパッドＴＲＥＳＥＴＢには、ＳＲＡＭチップＳＭ
及びＦＬＡＳＨメモリチップＦＭに対するリセット信号
が入力される。例えば、リセット信号を「Ｌ」レベルで
入力されると、ＳＲＡＭチップＳＭ及びＦＬＡＳＨメモ
リチップＦＭにリセットがかかり初期化される。

【００８７】ボンディングパッドＴＲＹ・ＲＹＢには、
ＦＬＡＳＨメモリチップＦＭから、ＦＬＡＳＨメモリチ
ップＦＭが自動アルゴリズム動作実行中か否かを検出す
るＲＹ・ＲＹＢ信号が出力される。すなわち、書き込み
または消去動作中、ＲＹ・ＲＹＢ信号は「０」で出力さ
れ、自動アルゴリズム動作待機中、ＲＹ・ＲＹＢ信号は
「１」で出力される。

【００８８】ボンディングパッドＴＳＡには、ＳＲＡＭ
チップＳＭのアドレス信号が入力される。ＳＲＡＭチッ
プＳＭの入出力が８ビット構成で使用される場合（制御
信号ＣＩＯｓにより制御）、アドレス信号として用いら
れる信号が入力される。一方、ＳＲＡＭチップＳＭのア
ドレス信号が入力される。ＳＲＡＭチップＳＭの入出力
が１６ビット構成で使用される場合、無効端子となる。

【００８９】次に、図１，図５及び図１８を参照し、上
述した第一の実施形態の動作例を説明する。図５は、図
１に示す半導体記憶装置ＵＴ1（半導体記憶装置ＵＴ2〜
半導体記憶装置ＵＴm）の動作を示すタイミングチャー
トである。例えば、図１８に示すように、半導体記憶装
置ＵＴ1〜半導体記憶装置ＵＴmのＶDD（電源）端子を端
子Ｔ１０に接続し、電源電圧を供給する。また、半導体
記憶装置ＵＴ1〜半導体記憶装置ＵＴmのＧＮＤ（接地）
端子を端子Ｔ１１へ接続して接地する。さらに、半導体
記憶装置ＵＴ1〜半導体記憶装置ＵＴmのＡＤＲＳ（アド
レス）端子（図１６のボンディングパッドＴＡ０〜ボン
ディングパッドＴＡ２２に対応する）が端子Ｔ１２に接
続され、外部からアドレス信号ＡＤＲＳが供給される。

【００９０】また、半導体記憶装置ＵＴ1〜半導体記憶
装置ＵＴmのＯＥＢ（アウトプットイネーブル）端子が
端子Ｔ１５に接続され、アウトプットイネーブル信号Ｏ
ＥＢが供給される。ここで、ＯＥＢ端子に「Ｈ」レベル
のアウトプットイネーブル信号ＯＥＢが入力されると、
半導体記憶装置ＵＴ1〜半導体記憶装置ＵＴmにおけるＦ
ＬＡＳＨメモリチップＦＭ及びＳＲＡＭチップＳＭは、
読みだし状態のとき、それぞれアドレス信号の指し示す
メモリセル部Ｆ、メモリセル部ＳＳからのデータを入出
力バッファＯＩＦ0〜入出力バッファＯＩＦ15、入出力
バッファＯＩＳ0〜入出力バッファＯＩＳ15より出力す
ることが不可能な状態となる。

【００９１】一方、ＯＥＢ端子に「Ｌ」レベルのアウト
プットイネーブル信号ＯＥＢが入力されると、半導体記
憶装置ＵＴ1〜半導体記憶装置ＵＴmにおけるＦＬＡＳＨ
メモリチップＦＭ及びＳＲＡＭチップＳＭは、読みだし
状態のとき、それぞれメモリセル部Ｆ、メモリセル部Ｓ
Ｓのアドレス信号の指し示すメモリセルに記憶されてい
るデータを入出力バッファＯＩＦ0〜入出力バッファＯ
ＩＦ15、入出力バッファＯＩＳ0〜入出力バッファＯＩ
Ｓ15より出力することが可能な状態となる。図示しない
ＷＥＢ（ライトイネーブル）端子からライトイネーブル
信号ＷＥＢが入力される。半導体記憶装置ＵＴ1（半導
体記憶装置ＵＴ2〜半導体記憶装置ＵＴm）において、チ
ップイネーブル信号ＣＥｆＢまたはチップイネーブル信
号ＣＥｓＢが「Ｌ」レベルのとき、イネーブル状態のチ
ップは、ライトイネーブル信号ＷＥＢが「Ｌ」レベルの
場合、書き込み可能となり、「Ｈ」レベルの場合、書き
込み不許可となる。

【００９２】次に、図５のタイミングチャートに従い、
図１の半導体記憶装置ＵＴ1（半導体記憶装置ＵＴ2〜半
導体記憶装置ＵＴm）の動作を説明する。時刻ｔ0におい
て、例えば、アウトプットイネーブル信号ＯＥＢが
「Ｈ」レベルであり、ライトイネーブル信号ＷＥＢが
「Ｌ」レベルであり、チップイネーブル信号ＣＥｆＢ及
びチップイネーブル信号ＣＥｓＢが「Ｈ」であり、制御
信号ＣＴＦ及び制御信号ＣＴＳが「Ｌ」レベルであると
する。このとき、ＦＬＡＳＨメモリチップＦＭ及びＳＲ
ＡＭチップＳＭは、共にディセーブル状態であるため、
データ信号ＤＱ０〜データ信号ＤＱ１５をハイインピー
ダンス状態としている。

【００９３】次に、時刻ｔaにおいて、図示しない外部
機器がアウトプットイネーブル信号ＯＥＢを「Ｈ」レベ
ルから「Ｌ」レベルに、ライトイネーブル信号ＷＥＢを
「Ｌ」レベルから「Ｈ」レベルに遷移させる。また、ア
ドレス信号ＡＤＲＳが図示しない外部機器から入力され
る。

【００９４】これにより、ＦＬＡＳＨメモリチップＦＭ
及びＳＲＡＭチップＳＭは、共にそれぞれメモリセルに
記憶されているデータの読み出しモードが指示される。
しかしながら、チップイネーブル信号ＣＥｆＢ及びチッ
プイネーブル信号ＣＥｓＢが「Ｈ」であるため、ＦＬＡ
ＳＨメモリチップＦＭ及びＳＲＡＭチップＳＭは、外部
機器により選択されておらず、読み出し動作がイネーブ
ル状態とならない。

【００９５】次に、時刻ｔ1において、図示しない外部
機器がチップイネーブル信号ＣＥｆＢを「Ｈ」レベルか
ら「Ｌ」レベルに遷移させる。これにより、ＦＬＡＳＨ
メモリチップＦＭは、図示しない外部機器により選択さ
れる。この結果、入出力バッファ制御回路３は、制御信
号ＣＴＦを「Ｌ」レベルから「Ｈ」レベルに遷移させ
る。このとき、入出力バッファ制御回路３は、制御信号
ＲＤＦを「Ｌ」レベルで、制御信号ＴＭＦを「Ｌ」レベ
ルで出力している。

【００９６】そして、ＦＬＡＳＨメモリチップＦＭは、
メモリセル部Ｆにおけるアドレス信号ＡＤＲＳが示すメ
モリセルからデータＤＴＦ0〜データＤＴＦ15を読み出
す。この結果、入出力バッファＯＩＦ0〜入出力バッフ
ァＯＩＦ15は、制御信号ＣＴＦが「Ｌ」レベルから
「Ｈ」レベルに遷移されたことにより、データＤＴＦ0
〜データＤＴＦ15をそれぞれデータ信号ＤＱ0〜データ
信号ＤＱ15として出力する。ここで、図５にはデータ信
号ＤＱ0の出力状態（ＤＦ１）のみ示されている。

【００９７】一方、図示しない外部機器がチップイネー
ブル信号ＣＥｓＢを「Ｈ」レベルのままとしている。こ
のため、ＳＲＡＭチップＳＭは、図示しない外部機器に
より選択されていない。この結果、入出力バッファ制御
回路４は、制御信号ＣＴＳを「Ｌ」レベルとして出力し
ている。これにより、入出力バッファＯＩＳ0〜入出力
バッファＯＩＳ15は、出力がハイインピーダンス状態と
なっている。このとき、入出力バッファ制御回路４は、
制御信号ＲＤＳを「Ｌ」レベルで、制御信号ＴＭＳを
「Ｌ」レベルで出力している。

【００９８】次に、時刻ｔ2において、図示しない外部
機器がチップイネーブル信号ＣＥｆＢを「Ｌ」レベルか
ら「Ｈ」レベルへ遷移させる。これにより、ＦＬＡＳＨ
メモリチップＦＭは、選択状態から非選択状態となる。
この結果、入出力バッファ制御回路３は、制御信号ＣＴ
Ｆを「Ｈ」レベルから「Ｌ」レベルに遷移させる。そし
て、入出力バッファＯＩＦ0〜入出力バッファＯＩＦ15
は、出力がハイインピーダンス状態となる。このとき、
入出力バッファ制御回路３は、制御信号ＲＤＦを「Ｌ」
レベルで、制御信号ＴＭＦを「Ｈ」レベルで出力してい
る。

【００９９】次に、時刻ｔ3において、図示しない外部
機器がチップイネーブル信号ＣＥｓＢを「Ｈ」レベルか
ら「Ｌ」レベルに遷移させる。これにより、ＳＲＡＭチ
ップＳＭは、図示しない外部機器により選択される。こ
の結果、入出力バッファ制御回路４は、制御信号ＣＴＳ
を「Ｌ」レベルから「Ｈ」レベルに遷移させる。このと
き、入出力バッファ制御回路４は、制御信号ＲＤＳを
「Ｌ」レベルで、制御信号ＴＭＳを「Ｌ」レベルで出力
している。

【０１００】そして、ＳＲＡＭチップＳＭは、メモリセ
ル部ＳＳにおけるアドレス信号ＡＤＲＳが示すメモリセ
ルからデータＤＴＳ0〜データＤＴＳ15を読み出す。こ
の結果、入出力バッファＯＩＳ0〜入出力バッファＯＩ
Ｓ15は、制御信号ＣＴＳが「Ｌ」レベルから「Ｈ」レベ
ルに遷移されたことにより、データＤＴＳ0〜データＤ
ＴＳ15をそれぞれデータ信号ＤＱ0〜データ信号ＤＱ15
として出力する。ここで、図５にはデータ信号ＤＱ0の
出力状態（ＤＳ１）のみ示されている。

【０１０１】一方、図示しない外部機器がチップイネー
ブル信号ＣＥｆＢを「Ｈ」レベルのままとしている。こ
のため、ＦＬＡＳＨメモリチップＦＭは、図示しない外
部機器により選択されていない。この結果、入出力バッ
ファ制御回路３は、制御信号ＣＴＦを「Ｌ」レベルとし
て出力している。これにより、入出力バッファＯＩＦ0
〜入出力バッファＯＩＦ15は、出力がハイインピーダン
ス状態となっている。このとき、入出力バッファ制御回
路３は、制御信号ＲＤＦを「Ｌ」レベルで、制御信号Ｔ
ＭＦを「Ｌ」レベルで出力している。

【０１０２】次に、時刻ｔ4において、図示しない外部
機器がチップイネーブル信号ＣＥｓＢを「Ｌ」レベルか
ら「Ｈ」レベルへ遷移させる。これにより、ＳＲＡＭチ
ップＳＭは、選択状態から非選択状態となる。この結
果、入出力バッファ制御回路４は、制御信号ＣＴＳを
「Ｈ」レベルから「Ｌ」レベルに遷移させる。そして、
入出力バッファＯＩＳ0〜入出力バッファＯＩＳ15は、
出力がハイインピーダンス状態となる。このとき、入出
力バッファ制御回路４は、制御信号ＲＤＳを「Ｌ」レベ
ルで、制御信号ＴＭＳを「Ｈ」レベルで出力している。

【０１０３】次に、時刻ｔ5において、図示しない外部
機器がチップイネーブル信号ＣＥｆＢを「Ｈ」レベルか
ら「Ｌ」レベルに遷移させる。これにより、ＦＬＡＳＨ
メモリチップＦＭは、図示しない外部機器により選択さ
れる。この結果、入出力バッファ制御回路３は、制御信
号ＣＴＦを「Ｌ」レベルから「Ｈ」レベルに遷移させ
る。このとき、入出力バッファ制御回路３は、制御信号
ＲＤＦを「Ｌ」レベルで、制御信号ＴＭＦを「Ｌ」レベ
ルで出力している。

【０１０４】そして、ＦＬＡＳＨメモリチップＦＭは、
メモリセル部Ｆにおけるアドレス信号ＡＤＲＳが示すメ
モリセルからデータＤＴＦ0〜データＤＴＦ15を読み出
す。この結果、入出力バッファＯＩＦ0〜入出力バッフ
ァＯＩＦ15は、制御信号ＣＴＦが「Ｌ」レベルから
「Ｈ」レベルに遷移されたことにより、データＤＴＦ0
〜データＤＴＦ15をそれぞれデータ信号ＤＱ0〜データ
信号ＤＱ15として出力する。ここで、図５にはデータ信
号ＤＱ0の出力状態（ＤＦ２）のみ示されている。

【０１０５】一方、図示しない外部機器がチップイネー
ブル信号ＣＥｓＢを「Ｈ」レベルのままとしている。こ
のため、ＳＲＡＭチップＳＭは、図示しない外部機器に
より選択されていない。この結果、入出力バッファ制御
回路４は、制御信号ＣＴＳを「Ｌ」レベルとして出力し
ている。これにより、入出力バッファＯＩＳ0〜入出力
バッファＯＩＳ15は、出力がハイインピーダンス状態と
なっている。このとき、入出力バッファ制御回路４は、
制御信号ＲＤＳを「Ｌ」レベルで、制御信号ＴＭＳを
「Ｌ」レベルで出力している。

【０１０６】次に、時刻ｔ6において、図示しない外部
機器がチップイネーブル信号ＣＥｓＢを「Ｈ」レベルか
ら「Ｌ」レベルに遷移させる。これにより、ＳＲＡＭチ
ップＳＭは、図示しない外部機器により選択される。し
かしながら、入出力バッファ制御回路４は、チップイネ
ーブル信号ＣＥｆＢが「Ｌ」レベルのため、信号Ｃｆｓ
が「Ｈ」レベルとなり、制御信号ＣＴＳが「Ｌ」レベル
のままとなる。このとき、入出力バッファ制御回路４
は、制御信号ＲＤＳを「Ｌ」レベルで、制御信号ＴＭＳ
を「Ｌ」レベルで出力している。

【０１０７】このため、ＳＲＡＭチップＳＭは、図示し
ない外部機器により選択状態となっているが、制御信号
ＣＴＳが「Ｌ」レベルのため、入出力バッファＯＩＳ0
〜入出力バッファＯＩＳ15の出力をハイインピーダンス
のままとする。したがって、ＦＬＡＳＨメモリチップＦ
Ｍ及びＳＲＡＭチップＳＭの出力信号は、入出力バッフ
ァＯＩＳ0〜入出力バッファＯＩＳ15の出力をハイイン
ピーダンスのため、アウトプットイネーブル信号ＯＥＢ
が「Ｌ」レベルとなっても衝突しない。

【０１０８】ここで、例えば、バーインテスト中に、図
１８に示す半導体記憶装置のうち、半導体記憶装置ＵＴ
1のアウトプットイネーブル信号の入力される端子が、
内部で接地された配線とショートする障害により「Ｌ」
レベルとなったとする。これにより、端子Ｔ１５に接続
されている配線が「Ｌ」レベルとなる。

【０１０９】しかしながら、上述した入出力バッファ制
御回路３及び入出力バッファ制御回路４により、半導体
記憶装置ＵＴ1〜半導体記憶装置ＵＴmの各々の入出力バ
ッファＯＩＦ0〜入出力バッファＯＩＦ15及び入出力バ
ッファＯＩＳ0〜入出力バッファＯＩＳ15は、データの
同時出力状態になった場合、入出力バッファＯＩＳ0〜
入出力バッファＯＩＳ15の出力がハイインピーダンス状
態となるため、データの衝突による破壊から保護され
る。

【０１１０】次に、時刻ｔ7において、図示しない外部
機器がチップイネーブル信号ＣＥｆＢを「Ｌ」レベルか
ら「Ｈ」レベルへ遷移させる。これにより、ＦＬＡＳＨ
メモリチップＦＭは、選択状態から非選択状態となる。
この結果、入出力バッファ制御回路３は、制御信号ＣＴ
Ｆを「Ｈ」レベルから「Ｌ」レベルに遷移させる。そし
て、入出力バッファＯＩＦ0〜入出力バッファＯＩＦ15
は、出力がハイインピーダンス状態となる。このとき、
入出力バッファ制御回路３は、制御信号ＲＤＦを「Ｌ」
レベルで、制御信号ＴＭＦを「Ｈ」レベルで出力してい
る。

【０１１１】これにより、チップイネーブル信号ＣＥｓ
Ｂが「Ｌ」レベルであり、ＳＲＡＭチップＳＭが図示し
ない外部機器により選択されているため、入出力バッフ
ァ制御回路４は、制御信号ＣＴＳを「Ｌ」レベルから
「Ｈ」レベルに遷移させる。このとき、入出力バッファ
制御回路４は、制御信号ＲＤＳを「Ｌ」レベルで、制御
信号ＴＭＳを「Ｌ」レベルで出力している。

【０１１２】そして、ＳＲＡＭチップＳＭは、メモリセ
ル部ＳＳにおけるアドレス信号ＡＤＲＳが示すメモリセ
ルからデータＤＴＳ0〜データＤＴＳ15を読み出す。こ
の結果、入出力バッファＯＩＳ0〜入出力バッファＯＩ
Ｓ15は、制御信号ＣＴＳが「Ｌ」レベルから「Ｈ」レベ
ルに遷移されたことにより、データＤＴＳ0〜データＤ
ＴＳ15をそれぞれデータ信号ＤＱ0〜データ信号ＤＱ15
として出力する。ここで、図５にはデータ信号ＤＱ0の
出力状態（ＤＳ２）のみ示されている。

【０１１３】一方、図示しない外部機器がチップイネー
ブル信号ＣＥｆＢを「Ｌ」レベルから「Ｈ」レベルへ遷
移した。このため、ＦＬＡＳＨメモリチップＦＭは、図
示しない外部機器により選択されていない。この結果、
入出力バッファ制御回路３は、制御信号ＣＴＦを「Ｌ」
レベルとして出力している。これにより、入出力バッフ
ァＯＩＦ0〜入出力バッファＯＩＦ15は、出力がハイイ
ンピーダンス状態となっている。このとき、入出力バッ
ファ制御回路３は、制御信号ＲＤＦを「Ｌ」レベルで、
制御信号ＴＭＦを「Ｌ」レベルで出力している。

【０１１４】次に、時刻ｔ8において、図示しない外部
機器がチップイネーブル信号ＣＥｓＢを「Ｌ」レベルか
ら「Ｈ」レベルへ遷移させる。これにより、ＳＲＡＭチ
ップＳＭは、選択状態から非選択状態となる。この結
果、入出力バッファ制御回路４は、制御信号ＣＴＳを
「Ｈ」レベルから「Ｌ」レベルに遷移させる。そして、
入出力バッファＯＩＳ0〜入出力バッファＯＩＳ15は、
出力がハイインピーダンス状態となる。このとき、入出
力バッファ制御回路４は、制御信号ＲＤＳを「Ｌ」レベ
ルで、制御信号ＴＭＳを「Ｈ」レベルで出力している。

【０１１５】次に、時刻ｔ9において、図示しない外部
機器がチップイネーブル信号ＣＥｓＢを「Ｈ」レベルか
ら「Ｌ」レベルに遷移させる。これにより、ＳＲＡＭチ
ップＳＭは、図示しない外部機器により選択される。こ
の結果、入出力バッファ制御回路４は、制御信号ＣＴＳ
を「Ｌ」レベルから「Ｈ」レベルに遷移させる。このと
き、入出力バッファ制御回路４は、制御信号ＲＤＳを
「Ｌ」レベルで、制御信号ＴＭＳを「Ｌ」レベルで出力
している。

【０１１６】そして、ＳＲＡＭチップＳＭは、メモリセ
ル部ＳＳにおけるアドレス信号ＡＤＲＳが示すメモリセ
ルからデータＤＴＳ0〜データＤＴＳ15を読み出す。こ
の結果、入出力バッファＯＩＳ0〜入出力バッファＯＩ
Ｓ15は、制御信号ＣＴＳが「Ｌ」レベルから「Ｈ」レベ
ルに遷移されたことにより、データＤＴＳ0〜データＤ
ＴＳ15をそれぞれデータ信号ＤＱ0〜データ信号ＤＱ15
として出力する。ここで、図５にはデータ信号ＤＱ0の
出力状態（ＤＳ３）のみ示されている。

【０１１７】一方、図示しない外部機器がチップイネー
ブル信号ＣＥｆＢを「Ｈ」レベルのままとしている。こ
のため、ＦＬＡＳＨメモリチップＦＭは、図示しない外
部機器により選択されていない。この結果、入出力バッ
ファ制御回路３は、制御信号ＣＴＦを「Ｌ」レベルとし
て出力している。これにより、入出力バッファＯＩＦ0
〜入出力バッファＯＩＦ15は、出力がハイインピーダン
ス状態となっている。このとき、入出力バッファ制御回
路３は、制御信号ＲＤＦを「Ｌ」レベルで、制御信号Ｔ
ＭＦを「Ｌ」レベルで出力している。

【０１１８】次に、時刻ｔ10において、図示しない外部
機器がチップイネーブル信号ＣＥｆＢを「Ｈ」レベルか
ら「Ｌ」レベルに遷移させる。これにより、ＦＬＡＳＨ
メモリチップＦＭは、図示しない外部機器により選択さ
れる。この結果、入出力バッファ制御回路３は、制御信
号ＣＴＦを「Ｌ」レベルから「Ｈ」レベルに遷移させ
る。このとき、入出力バッファ制御回路３は、制御信号
ＲＤＦを「Ｌ」レベルで、制御信号ＴＭＦを「Ｌ」レベ
ルで出力している。

【０１１９】同時に、入出力バッファ制御回路３が制御
信号ＣＴＦが「Ｌ」レベルから「Ｈ」レベルへ遷移した
ため、入出力バッファ制御回路４は、制御信号ＣＴＳを
「Ｈ」レベルから「Ｌ」レベルへ遷移させる。これによ
り、入出力バッファＯＩＳ0〜入出力バッファＯＩＳ15
の出力は、ハイインピーダンス状態となる。

【０１２０】また、ＦＬＡＳＨメモリチップＦＭは、メ
モリセル部Ｆにおけるアドレス信号ＡＤＲＳが示すメモ
リセルからデータＤＴＦ0〜データＤＴＦ15を読み出
す。この結果、入出力バッファＯＩＦ0〜入出力バッフ
ァＯＩＦ15は、制御信号ＣＴＦが「Ｌ」レベルから
「Ｈ」レベルに遷移されたことにより、データＤＴＦ0
〜データＤＴＦ15をそれぞれデータ信号ＤＱ0〜データ
信号ＤＱ15として出力する。ここで、図５にはデータ信
号ＤＱ0の出力状態（ＤＦ３）のみ示されている。

【０１２１】ここで、例えば、バーインテスト中に、図
１８に示す半導体記憶装置のうち、半導体記憶装置ＵＴ
1のアウトプットイネーブル信号の入力される端子が、
内部で接地された配線とショートする障害により「Ｌ」
レベルとなったとする。これにより、端子Ｔ１５に接続
されている配線が「Ｌ」レベルとなる。

【０１２２】しかしながら、上述した入出力バッファ制
御回路３及び入出力バッファ制御回路４により、半導体
記憶装置ＵＴ1〜半導体記憶装置ＵＴmの各々の入出力バ
ッファＯＩＦ0〜入出力バッファＯＩＦ15及び入出力バ
ッファＯＩＳ0〜入出力バッファＯＩＳ15は、データの
同時出力状態になった場合、入出力バッファＯＩＳ0〜
入出力バッファＯＩＳ15の出力がハイインピーダンス状
態となるため、データの衝突による破壊から保護され
る。

【０１２３】次に、時刻ｔ11において、図示しない外部
機器がチップイネーブル信号ＣＥｓＢを「Ｌ」レベルか
ら「Ｈ」レベルに遷移させる。これにより、ＳＲＡＭチ
ップＳＭは、図示しない外部機器により選択されない、
すなわち非選択状態となる。この結果、入出力バッファ
制御回路４は、制御信号ＣＴＳを「Ｌ」レベル，制御信
号ＲＤＳを「Ｌ」レベルで、制御信号ＴＭＳを「Ｌ」レ
ベルで出力している。

【０１２４】次に、時刻ｔ12において、図示しない外部
機器がチップイネーブル信号ＣＥｆＢを「Ｌ」レベルか
ら「Ｈ」レベルへ遷移させる。これにより、ＦＬＡＳＨ
メモリチップＦＭは、選択状態から非選択状態となる。
この結果、入出力バッファ制御回路３は、制御信号ＣＴ
Ｆを「Ｈ」レベルから「Ｌ」レベルに遷移させる。そし
て、入出力バッファＯＩＦ0〜入出力バッファＯＩＦ15
は、出力がハイインピーダンス状態となる。このとき、
入出力バッファ制御回路３は、制御信号ＲＤＦを「Ｌ」
レベルで、制御信号ＴＭＦを「Ｈ」レベルで出力してい
る。

【０１２５】なお、上述した第一の実施形態の変形例に
おいて、図６に示す半導体記憶装置（ＵＴＴ1〜ＵＴＴ
m）は、第一の実施形態と逆にＦＬＡＳＨメモリチップ
ＦＭＡの入出力バッファ制御回路３Ａにチップイネーブ
ル信号ＣＥｆＢ，チップイネーブル信号ＣＥｓＢ，アウ
トプットイネーブル信号ＯＥＢが入力される構成となっ
ている。また、ＳＲＡＭチップＳＭＡの入出力バッファ
制御回路４Ａは、チップイネーブル信号ＣＥｓＢとアウ
トプットイネーブル信号ＯＥＢとに基づき、入出力バッ
ファＯＩＳ0〜入出力バッファＯＩＳ15のイネーブル／
ディセーブルの制御を行う。

【０１２６】従って、この変形された半導体記憶装置
（ＵＴＴ1〜ＵＴＴm）は、アウトプットイネーブル信号
ＯＥＢ及びチップイネーブル信号ＣＥｆＢが「Ｌ」レベ
ルであっても、チップイネーブル信号ＣＥｓＢが「Ｌ」
レベルであり、ＳＲＡＭチップＳＭＡがイネーブル状態
のとき、ＦＬＡＳＨメモリチップＦＭＡの入出力バッフ
ァＯＩＦ0〜入出力バッファＯＩＦ15は、メモリセル部
Ｆに記憶されているデータを出力可能とする出力イネー
ブルの状態とはならず、ハイインピーダンス状態であ
る。

【０１２７】また、半導体記憶装置ＵＴＴ1〜半導体記
憶装置ＵＴＴmと半導体記憶装置ＵＴ1〜半導体記憶装置
ＵＴmとにおいて、同一の構成については図１と同一の
符号を付して、詳細な説明を省略する。半導体記憶装置
ＵＴＴ1〜半導体記憶装置ＵＴＴmと半導体記憶装置ＵＴ
1〜半導体記憶装置ＵＴmとの相違点は、入出力バッファ
制御回路３及び入出力バッファ制御回路４が各々入出力
バッファ制御回路３Ａ及び入出力バッファ制御回路４Ａ
に置き換わったことである。

【０１２８】図７を用いて、図６に示す入出力バッファ
３Ａの一構成例の説明を行う。図７は、入出力バッファ
制御回路３Ａの一構成例を示すブロック図である。この
図において、インバータＩＮＶ１０は、入力されるチッ
プイネーブル信号ＣＥｆＢを反転し、反転結果の反転信
号をインバータＩＮＶ１１へ出力する。インバータＩＮ
Ｖ１１は、チップイネーブル信号ＣＥｆＢの反転信号を
再度反転し、反転結果として制御信号ＴＭＦを出力す
る。

【０１２９】ノア回路ＮＯＲ１０は、入力されるチップ
イネーブル信号ＣＥｆＢと、チップイネーブル信号ＣＥ
ｓＢとの否定的論理和演算を行い、演算結果を信号Ｃｓ
ｆとして出力する。すなわち、ノア回路ＮＯＲ１０は、
入力されるチップイネーブル信号ＣＥｆＢ及びチップイ
ネーブル信号ＣＥｓＢの双方が「Ｌ」レベルであるとき
のみ信号Ｃｓｆを「Ｈ」レベルで出力する。一方、ノア
回路ＮＯＲ１０は、入力されるチップイネーブル信号Ｃ
ＥｓＢ及びチップイネーブル信号ＣＥｆＢのいずれかが
「Ｈ」レベルで入力されると、信号Ｃｓｆを「Ｌ」レベ
ルで出力する。

【０１３０】ノア回路ＮＯＲ１１は、入力されるアウト
プットイネーブル信号ＯＥＢと、ノア回路ＮＯＲ４から
入力される信号Ｃｆｓと、インバータＩＮＶ１１から入
力される制御信号ＴＭＦとの否定的論理和演算を行い、
演算結果を制御信号ＣＴＦとして出力する。すなわち、
ノア回路ＮＯＲ１１は、入力されるアウトプットイネー
ブル信号ＯＥＢ，信号Ｃｓｆ及び制御信号ＴＭＦの全て
が「Ｌ」レベルであるときのみ制御信号ＣＴＦを「Ｈ」
レベルで出力する。

【０１３１】一方、ノア回路ＮＯＲ１１は、入力される
アウトプットイネーブル信号ＯＥＢ，信号Ｃｓｆ及び制
御信号ＴＭＦのいずれかが「Ｈ」レベルで入力される
と、制御信号ＣＴＦを「Ｌ」レベルで出力する。従っ
て、制御信号ＣＴＦは、アウトプットイネーブル信号Ｏ
ＥＢ及びチップイネーブル信号ＣＥｆＢが「Ｌ」レベル
であっても、チップイネーブル信号ＣＥｓＢが「Ｌ」で
あると、信号Ｃｓｆが「Ｈ」レベルとなり、「Ｌ」レベ
ルとなる。

【０１３２】よって、ＳＲＡＭチップＳＭＡが選択され
ている場合に、アウトプットイネーブル信号ＯＥＢ及び
チップイネーブル信号ＣＥｆＢが「Ｌ」レベルとなって
も、ＦＬＡＳＨメモリチップＦＭＡの入出力バッファＯ
ＩＦ０〜入出力バッファＯＩＦ１５は、出力状態とはな
らない。

【０１３３】ノア回路ＮＯＲ１２は、入力されるライト
イネーブル信号ＷＥＢと、インバータＩＮＶ１１から入
力される制御信号ＴＭＦと、ノア回路ＮＯＲ１１から出
力される制御信号ＣＴＦとの否定的論理和演算を行い、
演算結果を制御信号ＲＤＦとして出力する。すなわち、
ノア回路ＮＯＲ１２は、入力されるライトイネーブル信
号ＷＥＢ，制御信号ＴＭＦ及び制御信号ＣＴＦの全てが
「Ｌ」レベルであるときのみ制御信号ＲＤＦを「Ｈ」レ
ベルで出力する。

【０１３４】一方、ノア回路ＮＯＲ１２は、入力される
ライトイネーブル信号ＷＥＢ，制御信号ＴＭＦ及び制御
信号ＣＴＦのいずれかが「Ｈ」レベルで入力されると、
制御信号ＲＤＦを「Ｌ」レベルで出力する。従って、制
御信号ＲＤＦは、アウトプットイネーブル信号ＯＥＢが
「Ｈ」レベルであり、チップイネーブル信号ＣＥｆＢ及
びライトイネーブル信号ＷＥＢが「Ｌ」レベルであると
きのみ「Ｈ」レベルで出力され、メモリセル部Ｆは書き
込みモードとなる。

【０１３５】次に、図８を用いて、図６に示す入出力バ
ッファ制御回路４Ａの一構成例を説明する。図８は、入
出力バッファ制御回路４Ａの一構成例を示すブロック図
である。この図において、インバータＩＮＶ１２は、入
力されるチップイネーブル信号ＣＥｓＢを反転し、反転
結果の反転信号をインバータＩＮＶ１３へ出力する。イ
ンバータＩＮＶ１３は、チップイネーブル信号ＣＥｓＢ
の反転信号を再度反転し、反転結果として制御信号ＴＭ
Ｓを出力する。

【０１３６】ノア回路ＮＯＲ１３は、入力されるアウト
プットイネーブル信号ＯＥＢと、インバータＩＮＶ１３
から入力される制御信号ＴＭＳとの否定的論理和演算を
行い、演算結果を制御信号ＣＴＳとして出力する。すな
わち、ノア回路ＮＯＲ１３は、入力されるアウトプット
イネーブル信号ＯＥＢ及び制御信号ＴＭＳの双方が
「Ｌ」レベルであるときのみ制御信号ＣＴＳを「Ｈ」レ
ベルで出力する。一方、ノア回路ＮＯＲ１３は、入力さ
れるアウトプットイネーブル信号ＯＥＢ及び制御信号Ｔ
ＭＳのいずれかが「Ｈ」レベルで入力されると、制御信
号ＣＴＳを「Ｌ」レベルで出力する。

【０１３７】ノア回路ＮＯＲ１４は、入力されるライト
イネーブル信号ＷＥＢと、インバータＩＮＶ１３から入
力される制御信号ＴＭＳと、ノア回路ＮＯＲ１３から出
力される制御信号ＣＴＳとの否定的論理和演算を行い、
演算結果を制御信号ＲＤＳとして出力する。すなわち、
ノア回路ＮＯＲ１４は、入力されるアウトプットイネー
ブル信号ＯＥＢ，制御信号ＴＭＳ及び制御信号ＣＴＳの
全てが「Ｌ」レベルであるときのみ制御信号ＲＤＳを
「Ｈ」レベルで出力する。

【０１３８】一方、ノア回路ＮＯＲ１４は、入力される
アウトプットイネーブル信号ＯＥＢ，制御信号ＴＭＳ及
び制御信号ＣＴＳのいずれかが「Ｈ」レベルで入力され
ると、制御信号ＲＤＳを「Ｌ」レベルで出力する。この
とき、制御信号ＲＤＳは、アウトプットイネーブル信号
ＯＥＢが「Ｈ」レベルであり、チップイネーブル信号Ｃ
ＥｓＢ及びライトイネーブル信号ＷＥＢが「Ｌ」レベル
であるときのみ「Ｈ」レベルで出力され、メモリセル部
ＳＳは書き込みモードとなる。

【０１３９】半導体記憶装置ＵＴＴ1〜半導体記憶装置
ＵＴＴmにおける各々のＦＬＡＳＨメモリチップＦＭ
Ａ，ＳＲＡＭチップＳＭＡ動作は、入出力バッファ３Ａ
が入出力バッファ４と同様であり、入出力バッファ４Ａ
が入出力バッファ３と同様であり、双方の入出力バッフ
ァの構成が各々逆になっている。この結果、図５に示し
たタイミングチャートにおける動作で半導体記憶装置Ｕ
Ｔ1〜半導体記憶装置ＵＴmにおけるＦＬＡＳＨメモリチ
ップＦＭ，ＳＲＡＭチップＳＭとの関係を逆にしたもの
であり、詳細な説明を省略する。

【０１４０】従って、上述した半導体記憶装置ＵＴ1〜
半導体記憶装置ＵＴm及び半導体記憶装置ＵＴＴ1〜半導
体記憶装置ＵＴＴmは、データの同時出力の状態となっ
た場合、必ず一方のチップイネーブル信号により、他方
の入出力バッファの出力がハイインピーダンス状態とな
るため、入出力バッファＯＩＦ0〜入出力バッファＯＩ
Ｆ15、及び入出力バッファＯＩＳ0〜入出力バッファＯ
ＩＳ15からデータが同時に出力されることがない。この
ため、本発明によれば、データ信号ＤＱ0〜データ信号
ＤＱ15の衝突による、入出力バッファＯＩＦ0〜入出力
バッファＯＩＦ15、及び入出力バッファＯＩＳ0〜入出
力バッファＯＩＳ15の破壊を防止できる。

【０１４１】また、上述した第一の実施形態及びこの変
形例の半導体記憶装置ＵＴ1〜半導体記憶装置ＵＴm及び
半導体記憶装置ＵＴＴ1〜半導体記憶装置ＵＴＴmは、半
導体素子としてメモリの場合を説明したが、出力端子を
共有する入出力バッファを有しているロジック回路の半
導体素子に対しても有効である。

【０１４２】さらに、上述した第一の実施形態及びこの
変形例による半導体記憶装置ＵＴ1〜半導体記憶装置Ｕ
Ｔm及び半導体記憶装置ＵＴＴ1〜半導体記憶装置ＵＴＴ
mを、共に、ＯＥＢ端子が共通化されている場合で説明
したが、ＯＥＢ端子がそれぞれの半導体素子毎に設けら
れている場合にも、一方の半導体素子のＯＥＢ端子が接
地状態となる故障になったとき、他方の半導体素子の入
出力バッファを出力イネーブル状態となることを防止
し、入出力バッファの破壊を防ぐことが出来る。このと
き、他方の半導体素子の出力状態を制御するために、一
方の半導体素子のＯＥＢ信号またはＣＥＢ信号のいずれ
かを入出力バッファ制御回路に入力させる。

【０１４３】また、さらに、上述した第一の実施形態及
びこの変形例による半導体記憶装置ＵＴ1〜半導体記憶
装置ＵＴm及び半導体記憶装置ＵＴＴ1〜半導体記憶装置
ＵＴＴmは、テストの場合を例に説明したが、本発明の
半導体記憶装置は、基板に実装した状態においても、他
の半導体素子から入出力バッファが同時に出力状態とな
る影響を受けた場合、入出力バッファの故障を防止でき
る。

【０１４４】さらに、また、上述した第一の実施形態及
びこの変形例による半導体記憶装置ＵＴ1〜半導体記憶
装置ＵＴm及びは、半導体素子の出力端子を出力端子Ｄ
Ｑ0〜出力端子ＤＱ15の１６本で説明したが、出力端子
は何本でも構わない。

【０１４５】＜第二の実施形態＞以上、本発明の一実施
形態を図面を参照して詳述してきたが、具体的な構成は
この実施形態に限られるものではなく、本発明の要旨を
逸脱しない範囲の設計変更等があっても本発明に含まれ
る。ここで、図９に示す第二の実施形態の構成におい
て、第一の実施形態と同様な構成には一実施形態と同一
の符号を付し、詳細な説明を省略する。

【０１４６】また、図１５及び図１６の構成は、第一の
実施形態と同一であり、内部の半導体素子の回路構成が
異なる。ここで、第一の実施形態半導体記憶装置ＵＴ1
〜半導体記憶装置ＵＴmと、図９に示す半導体記憶装置
ＵＴＡ1〜半導体記憶装置ＵＴＡmとの構成の違いは、Ｆ
ＬＡＳＨメモリチップＦＭがＦＬＡＳＨメモリチップＦ
ＭＡに変更された点である。また、第一の実施形態半導
体記憶装置ＵＴ1〜半導体記憶装置ＵＴmと、図９に示す
半導体記憶装置ＵＴＡ1〜半導体記憶装置ＵＴＡmとの他
の構成は同一である。

【０１４７】次に、図９，図１０及び図１８を参照し、
上述した第一の実施形態の動作例を説明する。図１０
は、図９に示す半導体記憶装置ＵＴＡ1（半導体記憶装
置ＵＴＡ2〜半導体記憶装置ＵＴＡm）の動作を示すタイ
ミングチャートである。例えば、図１８に示すように、
半導体記憶装置ＵＴＡ1〜半導体記憶装置ＵＴＡmのＶDD
（電源）端子を端子Ｔ１０に接続し、電源電圧を供給す
る。また、半導体記憶装置ＵＴ1〜半導体記憶装置ＵＴm
のＧＮＤ（接地）端子を端子Ｔ１１へ接続して接地す
る。さらに、半導体記憶装置ＵＴＡ1〜半導体記憶装置
ＵＴＡmのＡＤＲＳ（アドレス）端子が端子Ｔ１２に接
続され、外部からアドレス信号ＡＤＲＳが供給される。

【０１４８】また、半導体記憶装置ＵＴＡ1〜半導体記
憶装置ＵＴＡmのＯＥＢ（アウトプットイネーブル）端
子が端子Ｔ１５に接続され、アウトプットイネーブル信
号ＯＥＢが供給される。ここで、ＯＥＢ端子に「Ｈ」レ
ベルのアウトプットイネーブル信号ＯＥＢが入力される
と、半導体記憶装置ＵＴＡ1〜半導体記憶装置ＵＴＡmに
おけるＦＬＡＳＨメモリチップＦＭＡ及びＳＲＡＭチッ
プＳＭは、読みだし状態のとき、それぞれアドレス信号
の指し示すメモリセル部Ｆ、メモリセル部ＳＳからのデ
ータを入出力バッファＯＩＦ0〜入出力バッファＯＩＦ1
5、入出力バッファＯＩＳ0〜入出力バッファＯＩＳ15よ
り出力することが不可能な状態となる。

【０１４９】一方、ＯＥＢ端子に「Ｌ」レベルのアウト
プットイネーブル信号ＯＥＢが入力されると、半導体記
憶装置ＵＴＡ1〜半導体記憶装置ＵＴＡmにおけるＦＬＡ
ＳＨメモリチップＦＭＡ及びＳＲＡＭチップＳＭは、読
みだし状態のとき、それぞれメモリセル部Ｆ、メモリセ
ル部ＳＳのアドレス信号の指し示すメモリセルに記憶さ
れているデータを入出力バッファＯＩＦ0〜入出力バッ
ファＯＩＦ15、入出力バッファＯＩＳ0〜入出力バッフ
ァＯＩＳ15より出力することが可能な状態となる。

【０１５０】次に、図１０のタイミングチャートに従
い、図９の半導体記憶装置ＵＴＡ1（半導体記憶装置Ｕ
ＴＡ2〜半導体記憶装置ＵＴＡm）の動作を説明する。こ
こで、図１０において使用されている時刻ｔ1〜時刻ｔ1
2は、図５で使用されている時刻ｔ1〜時刻ｔ12と異なる
ものである。

【０１５１】時刻ｔ0において、例えば、アウトプット
イネーブル信号ＯＥＢが「Ｈ」レベルであり、ライトイ
ネーブル信号ＷＥＢが「Ｌ」レベルであり、チップイネ
ーブル信号ＣＥｆＢ及びチップイネーブル信号ＣＥｓＢ
が「Ｈ」であり、制御信号ＣＴＦ及び制御信号ＣＴＳが
「Ｌ」レベルであるとする。このとき、ＦＬＡＳＨメモ
リチップＦＭＡ及びＳＲＡＭチップＳＭは、共にディセ
ーブル状態であるため、データ信号ＤＱ０〜データ信号
ＤＱ１５をハイインピーダンス状態としている。

【０１５２】次に、時刻ｔaにおいて、図示しない外部
機器がアウトプットイネーブル信号ＯＥＢを「Ｈ」レベ
ルから「Ｌ」レベルに、ライトイネーブル信号ＷＥＢを
「Ｌ」レベルから「Ｈ」レベルに遷移させる。また、ア
ドレス信号ＡＤＲＳが図示しない外部機器から入力され
る。

【０１５３】これにより、ＦＬＡＳＨメモリチップＦＭ
及びＳＲＡＭチップＳＭは、共にそれぞれメモリセルに
記憶されているデータの読み出しモードが指示される。
しかしながら、チップイネーブル信号ＣＥｆＢ及びチッ
プイネーブル信号ＣＥｓＢが「Ｈ」であるため、ＦＬＡ
ＳＨメモリチップＦＭＡ及びＳＲＡＭチップＳＭは、外
部機器により選択されておらず、読み出し動作がイネー
ブル状態とならない。

【０１５４】次に、時刻ｔ1において、図示しない外部
機器がチップイネーブル信号ＣＥｆＢを「Ｈ」レベルか
ら「Ｌ」レベルに遷移させる。これにより、ＦＬＡＳＨ
メモリチップＦＭＡは、図示しない外部機器により選択
される。この結果、入出力バッファ制御回路３Ａは、チ
ップイネーブル信号ＣＥｓＢが「Ｈ」レベルであるた
め、制御信号ＣＴＦを「Ｌ」レベルから「Ｈ」レベルに
遷移させる。このとき、入出力バッファ制御回路３は、
制御信号ＲＤＦを「Ｌ」レベルで、制御信号ＴＭＦを
「Ｌ」レベルで出力している。

【０１５５】そして、ＦＬＡＳＨメモリチップＦＭＡ
は、メモリセル部Ｆにおけるアドレス信号ＡＤＲＳが示
すメモリセルからデータＤＴＦ0〜データＤＴＦ15を読
み出す。この結果、入出力バッファＯＩＦ0〜入出力バ
ッファＯＩＦ15は、制御信号ＣＴＦが「Ｌ」レベルから
「Ｈ」レベルに遷移されたことにより、データＤＴＦ0
〜データＤＴＦ15をそれぞれデータ信号ＤＱ0〜データ
信号ＤＱ15として出力する。ここで、図１０にはデータ
信号ＤＱ0の出力状態（ＤＦ１）のみ示されている。

【０１５６】一方、図示しない外部機器がチップイネー
ブル信号ＣＥｓＢを「Ｈ」レベルのままとしている。こ
のため、ＳＲＡＭチップＳＭは、図示しない外部機器に
より選択されていない。この結果、入出力バッファ制御
回路４は、制御信号ＣＴＳを「Ｌ」レベルとして出力し
ている。これにより、入出力バッファＯＩＳ0〜入出力
バッファＯＩＳ15は、出力がハイインピーダンス状態と
なっている。このとき、入出力バッファ制御回路４は、
制御信号ＲＤＳを「Ｌ」レベルで、制御信号ＴＭＳを
「Ｌ」レベルで出力している。

【０１５７】次に、時刻ｔ2において、図示しない外部
機器がチップイネーブル信号ＣＥｆＢを「Ｌ」レベルか
ら「Ｈ」レベルへ遷移させる。これにより、ＦＬＡＳＨ
メモリチップＦＭＡは、選択状態から非選択状態とな
る。この結果、入出力バッファ制御回路３Ａは、制御信
号ＣＴＦを「Ｈ」レベルから「Ｌ」レベルに遷移させ
る。そして、入出力バッファＯＩＦ0〜入出力バッファ
ＯＩＦ15は、出力がハイインピーダンス状態となる。こ
のとき、入出力バッファ制御回路３Ａは、制御信号ＲＤ
Ｆを「Ｌ」レベルで、制御信号ＴＭＦを「Ｈ」レベルで
出力している。

【０１５８】次に、時刻ｔ3において、図示しない外部
機器がチップイネーブル信号ＣＥｓＢを「Ｈ」レベルか
ら「Ｌ」レベルに遷移させる。これにより、ＳＲＡＭチ
ップＳＭは、図示しない外部機器により選択される。こ
の結果、入出力バッファ制御回路４は、チップイネーブ
ル信号ＣＥｆＢが「Ｈ」レベルであるため、制御信号Ｃ
ＴＳを「Ｌ」レベルから「Ｈ」レベルに遷移させる。こ
のとき、入出力バッファ制御回路４は、制御信号ＲＤＳ
を「Ｌ」レベルで、制御信号ＴＭＳを「Ｌ」レベルで出
力している。

【０１５９】そして、ＳＲＡＭチップＳＭは、メモリセ
ル部ＳＳにおけるアドレス信号ＡＤＲＳが示すメモリセ
ルからデータＤＴＳ0〜データＤＴＳ15を読み出す。こ
の結果、入出力バッファＯＩＳ0〜入出力バッファＯＩ
Ｓ15は、制御信号ＣＴＳが「Ｌ」レベルから「Ｈ」レベ
ルに遷移されたことにより、データＤＴＳ0〜データＤ
ＴＳ15をそれぞれデータ信号ＤＱ0〜データ信号ＤＱ15
として出力する。ここで、図５にはデータ信号ＤＱ0の
出力状態（ＤＳ１）のみ示されている。

【０１６０】一方、図示しない外部機器がチップイネー
ブル信号ＣＥｆＢを「Ｈ」レベルのままとしている。こ
のため、ＦＬＡＳＨメモリチップＦＭＡは、図示しない
外部機器により選択されていない。この結果、入出力バ
ッファ制御回路３Ａは、制御信号ＣＴＦを「Ｌ」レベル
として出力している。これにより、入出力バッファＯＩ
Ｆ0〜入出力バッファＯＩＦ15は、出力がハイインピー
ダンス状態となっている。このとき、入出力バッファ制
御回路３Ａは、制御信号ＲＤＦを「Ｌ」レベルで、制御
信号ＴＭＦを「Ｌ」レベルで出力している。

【０１６１】次に、時刻ｔ4において、図示しない外部
機器がチップイネーブル信号ＣＥｓＢを「Ｌ」レベルか
ら「Ｈ」レベルへ遷移させる。これにより、ＳＲＡＭチ
ップＳＭは、選択状態から非選択状態となる。この結
果、入出力バッファ制御回路４は、制御信号ＣＴＳを
「Ｈ」レベルから「Ｌ」レベルに遷移させる。そして、
入出力バッファＯＩＳ0〜入出力バッファＯＩＳ15は、
出力がハイインピーダンス状態となる。このとき、入出
力バッファ制御回路４は、制御信号ＲＤＳを「Ｌ」レベ
ルで、制御信号ＴＭＳを「Ｈ」レベルで出力している。

【０１６２】次に、時刻ｔ5において、図示しない外部
機器がチップイネーブル信号ＣＥｆＢを「Ｈ」レベルか
ら「Ｌ」レベルに遷移させる。これにより、ＦＬＡＳＨ
メモリチップＦＭＡは、図示しない外部機器により選択
される。この結果、入出力バッファ制御回路３Ａは、チ
ップイネーブル信号ＣＥｓＢが「Ｈ」レベルであるた
め、制御信号ＣＴＦを「Ｌ」レベルから「Ｈ」レベルに
遷移させる。このとき、入出力バッファ制御回路３Ａ
は、制御信号ＲＤＦを「Ｌ」レベルで、制御信号ＴＭＦ
を「Ｌ」レベルで出力している。

【０１６３】そして、ＦＬＡＳＨメモリチップＦＭＡ
は、メモリセル部Ｆにおけるアドレス信号ＡＤＲＳが示
すメモリセルからデータＤＴＦ0〜データＤＴＦ15を読
み出す。この結果、入出力バッファＯＩＦ0〜入出力バ
ッファＯＩＦ15は、制御信号ＣＴＦが「Ｌ」レベルから
「Ｈ」レベルに遷移されたことにより、データＤＴＦ0
〜データＤＴＦ15をそれぞれデータ信号ＤＱ0〜データ
信号ＤＱ15として出力する。ここで、図５にはデータ信
号ＤＱ0の出力状態（ＤＦ２）のみ示されている。

【０１６４】一方、図示しない外部機器がチップイネー
ブル信号ＣＥｓＢを「Ｈ」レベルのままとしている。こ
のため、ＳＲＡＭチップＳＭは、図示しない外部機器に
より選択されていない。この結果、入出力バッファ制御
回路４は、制御信号ＣＴＳを「Ｌ」レベルとして出力し
ている。これにより、入出力バッファＯＩＳ0〜入出力
バッファＯＩＳ15は、出力がハイインピーダンス状態と
なっている。このとき、入出力バッファ制御回路４は、
制御信号ＲＤＳを「Ｌ」レベルで、制御信号ＴＭＳを
「Ｌ」レベルで出力している。

【０１６５】次に、時刻ｔ6において、図示しない外部
機器がチップイネーブル信号ＣＥｓＢを「Ｈ」レベルか
ら「Ｌ」レベルに遷移させる。これにより、ＳＲＡＭチ
ップＳＭは、図示しない外部機器により選択される。し
かしながら、入出力バッファ制御回路４は、チップイネ
ーブル信号ＣＥｆＢが「Ｌ」レベルのため、信号Ｃｆｓ
が「Ｈ」レベルとなり、制御信号ＣＴＳが「Ｌ」レベル
のままとなる。このとき、入出力バッファ制御回路４
は、制御信号ＲＤＳを「Ｌ」レベルで、制御信号ＴＭＳ
を「Ｌ」レベルで出力している。

【０１６６】このため、ＳＲＡＭチップＳＭは、図示し
ない外部機器により選択状態となっているが、制御信号
ＣＴＳが「Ｌ」レベルのため、入出力バッファＯＩＳ0
〜入出力バッファＯＩＳ15の出力をハイインピーダンス
のままとする。また、チップイネーブル信号ＣＥｓＢが
「Ｌ」レベルに遷移されると、入出力バッファ制御回路
３Ａは、信号Ｃｓｆが「Ｌ」レベルから「Ｈ」レベルと
なるため、制御信号ＣＴＦを「Ｈ」レベルから「Ｌ」レ
ベルへ遷移させる。

【０１６７】これにより、ＦＬＡＳＨメモリチップＦＭ
Ａの入出力バッファＯＩＦ0〜入出力バッファＯＩＦ15
は、出力がハイインピーダンス状態となる。したがっ
て、ＦＬＡＳＨメモリチップＦＭ及びＳＲＡＭチップＳ
Ｍの出力信号は、入出力バッファＯＩＳ0〜入出力バッ
ファＯＩＳ15の出力をハイインピーダンスのため、アウ
トプットイネーブル信号ＯＥＢが「Ｌ」レベルとなって
もデータの衝突がない。

【０１６８】ここで、例えば、バーインテスト中に、図
１８に示す半導体記憶装置のうち、半導体記憶装置ＵＴ
Ａ1のアウトプットイネーブル信号の入力される端子
が、内部で接地された配線とショートする障害により
「Ｌ」レベルとなったとする。これにより、端子Ｔ１５
に接続されている配線が「Ｌ」レベルとなる。

【０１６９】しかしながら、上述した入出力バッファ制
御回路３Ａ及び入出力バッファ制御回路４により、半導
体記憶装置ＵＴＡ1〜半導体記憶装置ＵＴＡmの各々の入
出力バッファＯＩＦ0〜入出力バッファＯＩＦ15及び入
出力バッファＯＩＳ0〜入出力バッファＯＩＳ15は、デ
ータ同時出力状態になった場合、双方の出力状態がハイ
インピーダンス状態となるため、データの衝突による破
壊から保護される。

【０１７０】次に、時刻ｔ7において、図示しない外部
機器がチップイネーブル信号ＣＥｆＢを「Ｌ」レベルか
ら「Ｈ」レベルへ遷移させる。これにより、ＦＬＡＳＨ
メモリチップＦＭＡは、選択状態から非選択状態とな
る。この結果、入出力バッファ制御回路３Ａは、制御信
号ＣＴＦを「Ｈ」レベルから「Ｌ」レベルに遷移させ
る。そして、入出力バッファＯＩＦ0〜入出力バッファ
ＯＩＦ15は、出力がハイインピーダンス状態となる。こ
のとき、入出力バッファ制御回路３は、制御信号ＲＤＦ
を「Ｌ」レベルで、制御信号ＴＭＦを「Ｈ」レベルで出
力している。

【０１７１】これにより、チップイネーブル信号ＣＥｓ
Ｂが「Ｌ」レベルであり、ＳＲＡＭチップＳＭが図示し
ない外部機器により選択されているため、入出力バッフ
ァ制御回路４は、制御信号ＣＴＳを「Ｌ」レベルから
「Ｈ」レベルに遷移させる。このとき、入出力バッファ
制御回路４は、制御信号ＲＤＳを「Ｌ」レベルで、制御
信号ＴＭＳを「Ｌ」レベルで出力している。

【０１７２】そして、ＳＲＡＭチップＳＭは、メモリセ
ル部ＳＳにおけるアドレス信号ＡＤＲＳが示すメモリセ
ルからデータＤＴＳ0〜データＤＴＳ15を読み出す。こ
の結果、入出力バッファＯＩＳ0〜入出力バッファＯＩ
Ｓ15は、制御信号ＣＴＳが「Ｌ」レベルから「Ｈ」レベ
ルに遷移されたことにより、データＤＴＳ0〜データＤ
ＴＳ15をそれぞれデータ信号ＤＱ0〜データ信号ＤＱ15
として出力する。ここで、図５にはデータ信号ＤＱ0の
出力状態（ＤＳ２）のみ示されている。

【０１７３】一方、図示しない外部機器がチップイネー
ブル信号ＣＥｆＢを「Ｌ」レベルから「Ｈ」レベルへ遷
移した。このため、ＦＬＡＳＨメモリチップＦＭＡは、
図示しない外部機器により選択されていない。この結
果、入出力バッファ制御回路３Ａは、制御信号ＣＴＦを
「Ｌ」レベルとして出力している。これにより、入出力
バッファＯＩＦ0〜入出力バッファＯＩＦ15は、出力が
ハイインピーダンス状態となっている。このとき、入出
力バッファ制御回路３Ａは、制御信号ＲＤＦを「Ｌ」レ
ベルで、制御信号ＴＭＦを「Ｌ」レベルで出力してい
る。

【０１７４】次に、時刻ｔ8において、図示しない外部
機器がチップイネーブル信号ＣＥｓＢを「Ｌ」レベルか
ら「Ｈ」レベルへ遷移させる。これにより、ＳＲＡＭチ
ップＳＭは、選択状態から非選択状態となる。この結
果、入出力バッファ制御回路４は、制御信号ＣＴＳを
「Ｈ」レベルから「Ｌ」レベルに遷移させる。そして、
入出力バッファＯＩＳ0〜入出力バッファＯＩＳ15は、
出力がハイインピーダンス状態となる。このとき、入出
力バッファ制御回路４は、制御信号ＲＤＳを「Ｌ」レベ
ルで、制御信号ＴＭＳを「Ｈ」レベルで出力している。

【０１７５】次に、時刻ｔ9において、図示しない外部
機器がチップイネーブル信号ＣＥｓＢを「Ｈ」レベルか
ら「Ｌ」レベルに遷移させる。これにより、ＳＲＡＭチ
ップＳＭは、図示しない外部機器により選択される。こ
の結果、入出力バッファ制御回路４は、制御信号ＣＴＳ
を「Ｌ」レベルから「Ｈ」レベルに遷移させる。このと
き、入出力バッファ制御回路４は、制御信号ＲＤＳを
「Ｌ」レベルで、制御信号ＴＭＳを「Ｌ」レベルで出力
している。

【０１７６】そして、ＳＲＡＭチップＳＭは、メモリセ
ル部ＳＳにおけるアドレス信号ＡＤＲＳが示すメモリセ
ルからデータＤＴＳ0〜データＤＴＳ15を読み出す。こ
の結果、入出力バッファＯＩＳ0〜入出力バッファＯＩ
Ｓ15は、制御信号ＣＴＳが「Ｌ」レベルから「Ｈ」レベ
ルに遷移されたことにより、データＤＴＳ0〜データＤ
ＴＳ15をそれぞれデータ信号ＤＱ0〜データ信号ＤＱ15
として出力する。ここで、図５にはデータ信号ＤＱ0の
出力状態（ＤＳ３）のみ示されている。

【０１７７】一方、図示しない外部機器がチップイネー
ブル信号ＣＥｆＢを「Ｈ」レベルのままとしている。こ
のため、ＦＬＡＳＨメモリチップＦＭＡは、図示しない
外部機器により選択されていない。この結果、入出力バ
ッファ制御回路３Ａは、制御信号ＣＴＦを「Ｌ」レベル
として出力している。これにより、入出力バッファＯＩ
Ｆ0〜入出力バッファＯＩＦ15は、出力がハイインピー
ダンス状態となっている。このとき、入出力バッファ制
御回路３Ａは、制御信号ＲＤＦを「Ｌ」レベルで、制御
信号ＴＭＦを「Ｌ」レベルで出力している。

【０１７８】次に、時刻ｔ10において、図示しない外部
機器がチップイネーブル信号ＣＥｆＢを「Ｈ」レベルか
ら「Ｌ」レベルに遷移させる。これにより、ＦＬＡＳＨ
メモリチップＦＭＡは、図示しない外部機器により選択
される。この結果、入出力バッファ制御回路４は、チッ
プイネーブル信号ＣＥｆＢが「Ｌ」レベルとなり、信号
Ｃｆｓが「Ｈ」レベルとなるため、制御信号ＣＴＳを
「Ｈ」レベルから「Ｌ」レベルに遷移させる。

【０１７９】これにより、入出力バッファＯＩＳ0〜入
出力バッファＯＩＳ15の出力は、ハイインピーダンス状
態となる。このとき、入出力バッファ制御回路４は、制
御信号ＲＤＳを「Ｌ」レベルで、制御信号ＴＭＳを
「Ｌ」レベルで出力している。

【０１８０】同様に、入出力バッファ制御回路３Ａは、
チップイネーブル信号ＣＥｆＢが「Ｈ」レベルから
「Ｌ」レベルに遷移されたが、チップイネーブル信号Ｃ
ＥｆＢが「Ｌ」レベルのため、信号Ｃｓｆが「Ｈ」レベ
ルであり、制御信号ＣＴＦを「Ｌ」レベルで出力する。
これにより、入出力バッファＯＩＦ0〜入出力バッファ
ＯＩＦ15の出力は、ハイインピーダンス状態となる。

【０１８１】ここで、例えば、バーインテスト中に、図
１８に示す半導体記憶装置のうち、半導体記憶装置ＵＴ
1のアウトプットイネーブル信号の入力される端子が、
内部で接地された配線とショートする障害により「Ｌ」
レベルとなったとする。これにより、端子Ｔ１５に接続
されている配線が「Ｌ」レベルとなる。

【０１８２】しかしながら、上述した入出力バッファ制
御回路３Ａ及び入出力バッファ制御回路４により、半導
体記憶装置ＵＴＡ1〜半導体記憶装置ＵＴＡmの各々の入
出力バッファＯＩＦ0〜入出力バッファＯＩＦ15及び入
出力バッファＯＩＳ0〜入出力バッファＯＩＳ15は、デ
ータ同時出力状態になった場合、双方の出力状態がハイ
インピーダンス状態となるため、データの衝突による破
壊から保護される。

【０１８３】次に、時刻ｔ11において、図示しない外部
機器がチップイネーブル信号ＣＥｓＢを「Ｌ」レベルか
ら「Ｈ」レベルに遷移させる。これにより、ＳＲＡＭチ
ップＳＭは、図示しない外部機器により選択されない、
すなわち非選択状態となる。この結果、入出力バッファ
制御回路４は、制御信号ＣＴＳを「Ｌ」レベル，制御信
号ＲＤＳを「Ｌ」レベルで、制御信号ＴＭＳを「Ｌ」レ
ベルで出力している。

【０１８４】これにより、入出力バッファ制御回路３Ａ
は、チップイネーブル信号ＣＥｓＢが「Ｈ」レベルとな
ることにより、信号Ｃｓｆが「Ｌ」レベルとなり、制御
信号ＣＴＦを「Ｌ」レベルから「Ｈ」レベルへ遷移させ
る。このとき、入出力バッファ制御回路３Ａは、制御信
号ＲＤＦを「Ｌ」レベルで、制御信号ＴＭＦを「Ｌ」レ
ベルで出力している。

【０１８５】そして、ＦＬＡＳＨメモリチップＦＭＡ
は、メモリセル部Ｆにおけるアドレス信号ＡＤＲＳが示
すメモリセルからデータＤＴＦ0〜データＤＴＦ15を読
み出す。この結果、入出力バッファＯＩＦ0〜入出力バ
ッファＯＩＦ15は、制御信号ＣＴＦが「Ｌ」レベルから
「Ｈ」レベルに遷移されたことにより、データＤＴＦ0
〜データＤＴＦ15をそれぞれデータ信号ＤＱ0〜データ
信号ＤＱ15として出力する。ここで、図５にはデータ信
号ＤＱ0の出力状態（ＤＦ３）のみ示されている。

【０１８６】一方、図示しない外部機器がチップイネー
ブル信号ＣＥｓＢを「Ｈ」レベルのままとしている。こ
のため、ＳＲＡＭチップＳＭは、図示しない外部機器に
より選択されていない。この結果、入出力バッファ制御
回路４は、制御信号ＣＴＳを「Ｌ」レベルとして出力し
ている。これにより、入出力バッファＯＩＳ0〜入出力
バッファＯＩＳ15は、出力がハイインピーダンス状態と
なっている。このとき、入出力バッファ制御回路４は、
制御信号ＲＤＳを「Ｌ」レベルで、制御信号ＴＭＳを
「Ｌ」レベルで出力している。

【０１８７】次に、時刻ｔ12において、図示しない外部
機器がチップイネーブル信号ＣＥｆＢを「Ｌ」レベルか
ら「Ｈ」レベルへ遷移させる。これにより、ＦＬＡＳＨ
メモリチップＦＭは、選択状態から非選択状態となる。
この結果、入出力バッファ制御回路３は、制御信号ＣＴ
Ｆを「Ｈ」レベルから「Ｌ」レベルに遷移させる。そし
て、入出力バッファＯＩＦ0〜入出力バッファＯＩＦ15
は、出力がハイインピーダンス状態となる。このとき、
入出力バッファ制御回路３は、制御信号ＲＤＦを「Ｌ」
レベルで、制御信号ＴＭＦを「Ｈ」レベルで出力してい
る。

【０１８８】従って、半導体記憶装置ＵＴＡ1〜半導体
記憶装置ＵＴＡm内の入出力バッファＯＩＦ0〜入出力バ
ッファＯＩＦ15、及び入出力バッファＯＩＳ0〜入出力
バッファＯＩＳ15は、データが同時に出力される状態の
場合、双方ともに出力がハイインピーダンス状態とな
る。このため、第二の実施形態による半導体記憶装置Ｕ
ＴＡ1〜半導体記憶装置ＵＴＡmは、入出力バッファＯＩ
Ｆ0〜入出力バッファＯＩＦ15、及び入出力バッファＯ
ＩＳ0〜入出力バッファＯＩＳ15からの各々の出力信号
の衝突、すなわちデータ信号ＤＱ0〜データ信号ＤＱ15
の衝突による入出力バッファの破壊を防止できる。

【０１８９】また、上述した第二の実施形態による半導
体記憶装置ＵＴＡ1〜半導体記憶装置ＵＴＡmは、半導体
素子としてメモリの場合を説明したが、出力端子を共有
する入出力バッファを有しているロジック回路の半導体
素子に対しても有効である。

【０１９０】さらに、上述した第二の実施形態による半
導体記憶装置ＵＴＡ1〜半導体記憶装置ＵＴＡmを、共
に、ＯＥＢ端子が共通化されている場合で説明したが、
ＯＥＢ端子がそれぞれの半導体素子毎に設けられている
場合にも、一方の半導体素子のＯＥＢ端子が接地状態と
なる故障になったとき、双方の半導体素子の入出力バッ
ファを出力イネーブル状態となることを防止し、入出力
バッファの破壊を防ぐことが出来る。このとき、双方の
半導体素子の出力状態を制御するために、半導体素子の
ＯＥＢ信号またはＣＥＢ信号のいずれかを互いの入出力
バッファ制御回路に入力させる。

【０１９１】また、さらに、上述した第二の実施形態の
半導体記憶装置ＵＴＡ1〜半導体記憶装置ＵＴＡmは、テ
ストの場合を例に説明したが、本発明の半導体記憶装置
は、基板に実装した状態においても、他の半導体素子か
ら入出力バッファが同時に出力状態となる影響を受けた
場合、入出力バッファの故障を防止できる。

【０１９２】さらに、また、上述した第二の実施形態の
半導体記憶装置ＵＴＡ1〜半導体記憶装置ＵＴＡmは、半
導体素子の出力端子を出力端子ＤＱ0〜出力端子ＤＱ15
の１６本で説明したが、出力端子は何本でも構わない。

【０１９３】＜第三の実施形態＞以上、本発明の一実施
形態を図面を参照して詳述してきたが、具体的な構成は
この実施形態に限られるものではなく、本発明の要旨を
逸脱しない範囲の設計変更等があっても本発明に含まれ
る。ここで、図１１に示す第三の実施形態の構成におい
て、第一の実施形態と同様な構成には一実施形態と同一
の符号を付し、詳細な説明を省略する。

【０１９４】また、図１５及び図１６の構成は、第一の
実施形態と同一であり、内部の半導体素子の回路構成が
異なる。ここで、第一の実施形態の半導体記憶装置ＵＴ
1〜半導体記憶装置ＵＴmと、図１１に示す半導体記憶装
置ＵＴＢ1〜半導体記憶装置ＵＴＢmとの構成の違いは、
ＦＬＡＳＨメモリチップＦＭがＦＬＡＳＨメモリチップ
ＦＭＢに、ＳＲＡＭチップＳＭがＳＲＡＭチップＳＭＢ
へ変更された点である。また、第一の実施形態の半導体
記憶装置ＵＴ1〜半導体記憶装置ＵＴmと、図１１に示す
半導体記憶装置ＵＴＢ1〜半導体記憶装置ＵＴＢmとの他
の構成は同一である。

【０１９５】次に、図１２を用いて、図１１に示す入出
力バッファ制御回路３Ｂの一構成例を説明する。図１２
は、入出力バッファ制御回路３Ｂの一構成例を示すブロ
ック図である。この図において、インバータＩＮＶ２０
は、入力されるチップイネーブル信号ＣＥｆＢを反転
し、反転結果の反転信号をインバータＩＮＶ２１へ出力
する。インバータＩＮＶ２１は、チップイネーブル信号
ＣＥｆＢの反転信号を再度反転し、反転結果として制御
信号ＴＭＦを出力する。

【０１９６】ラッチＬＴ１は、端子Ｓに入力されるチッ
プイネーブル信号ＣＥｆＢが「Ｈ」レベルで、端子Ｒに
入力されるチップイネーブル信号ＣＥｓＢが「Ｌ」レベ
ルである場合、データがセットされて端子Ｑから「Ｈ」
レベルの信号Ｃｆが出力される。逆に、ラッチＬＴ１
は、端子Ｓに入力されるチップイネーブル信号ＣＥｆＢ
が「Ｌ」レベルで、端子Ｒに入力されるチップイネーブ
ル信号ＣＥｓＢが「Ｈ」レベルである場合、データがセ
ットされて端子Ｑから「Ｌ」レベルの信号Ｃｆが出力さ
れる。

【０１９７】また、ラッチＬＴ１は、端子Ｓに入力され
るチップイネーブル信号ＣＥｆＢが「Ｌ」レベルで、端
子Ｒに入力されるチップイネーブル信号ＣＥｓＢが
「Ｌ」レベルである場合、端子Ｑから出力される信号Ｃ
ｆのレベルは変化しない。さらに、ラッチＬＴ１は、端
子Ｒに入力される「Ｈ」レベルの信号が優先され、端子
Ｓに入力されるチップイネーブル信号ＣＥｆＢが「Ｈ」
レベルで、端子Ｒに入力されるチップイネーブル信号Ｃ
ＥｓＢが「Ｈ」レベルである場合、データがセットされ
て端子Ｑから「Ｌ」レベルの信号Ｃｆが出力される。

【０１９８】ノア回路ＮＯＲ２０は、入力されるアウト
プットイネーブル信号ＯＥＢと、ラッチＬＴ１から入力
される信号Ｃｆと、インバータＩＮＶ２１から入力され
る制御信号ＴＭＦとの否定的論理和演算を行い、演算結
果を制御信号ＣＴＦとして出力する。すなわち、ノア回
路ＮＯＲ２０は、入力されるアウトプットイネーブル信
号ＯＥＢ，信号Ｃｆ及び制御信号ＴＭＦの全てが「Ｌ」
レベルであるときのみ制御信号ＣＴＦを「Ｈ」レベルで
出力する。一方、ノア回路ＮＯＲ２０は、入力されるア
ウトプットイネーブル信号ＯＥＢ，信号Ｃｆ及び制御信
号ＴＭＦのいずれか一つでも「Ｈ」レベルで入力される
と、制御信号ＣＴＦを「Ｌ」レベルで出力する。

【０１９９】ノア回路ＮＯＲ２１は、入力されるライト
イネーブル信号ＷＥＢと、インバータＩＮＶ４から入力
される制御信号ＴＭＦと、ノア回路ＮＯＲ２０から出力
される制御信号ＣＴＦとの否定的論理和演算を行い、演
算結果を制御信号ＲＤＦとして出力する。すなわち、ノ
ア回路ＮＯＲ３は、入力されるアウトプットイネーブル
信号ＯＥＢ，制御信号ＴＭＦ及び制御信号ＣＴＦの全て
が「Ｌ」レベルであるときのみ制御信号ＲＤＦを「Ｈ」
レベルで出力する。

【０２００】一方、ノア回路ＮＯＲ２１は、入力される
アウトプットイネーブル信号ＯＥＢ，制御信号ＴＭＦ及
び制御信号ＣＴＦのいずれかが「Ｈ」レベルで入力され
ると、制御信号ＲＤＦを「Ｌ」レベルで出力する。この
とき、制御信号ＲＤＦは、アウトプットイネーブル信号
ＯＥＢが「Ｈ」レベルであり、チップイネーブル信号Ｃ
ＥｆＢ及びライトイネーブル信号ＷＥＢが「Ｌ」レベル
であるときのみ「Ｈ」レベルで出力され、メモリセル部
Ｆは書き込みモードとなる。

【０２０１】次に、図１３を用いて、図１１に示す入出
力バッファ制御回路４Ｂの一構成例を説明する。図１３
は、入出力バッファ制御回路４Ｂの一構成例を示すブロ
ック図である。この図において、インバータＩＮＶ２２
は、入力されるチップイネーブル信号ＣＥｓＢを反転
し、反転結果の反転信号をインバータＩＮＶ２３へ出力
する。インバータＩＮＶ２３は、チップイネーブル信号
ＣＥｓＢの反転信号を再度反転し、反転結果として制御
信号ＴＭＳを出力する。

【０２０２】ラッチＬＴ２は、端子Ｓに入力されるチッ
プイネーブル信号ＣＥｓＢが「Ｈ」レベルで、端子Ｒに
入力されるチップイネーブル信号ＣＥｆＢが「Ｌ」レベ
ルである場合、データがセットされて端子Ｑから「Ｈ」
レベルの信号Ｃｓが出力される。逆に、ラッチＬＴ２
は、端子Ｓに入力されるチップイネーブル信号ＣＥｓＢ
が「Ｌ」レベルで、端子Ｒに入力されるチップイネーブ
ル信号ＣＥｆＢが「Ｈ」レベルである場合、データがセ
ットされて端子Ｑから「Ｌ」レベルの信号Ｃｓが出力さ
れる。

【０２０３】また、ラッチＬＴ２は、端子Ｓに入力され
るチップイネーブル信号ＣＥｓＢが「Ｌ」レベルで、端
子Ｒに入力されるチップイネーブル信号ＣＥｆＢが
「Ｌ」レベルである場合、端子Ｑから出力される信号Ｃ
ｓのレベルは変化しない。さらに、ラッチＬＴ２は、端
子Ｒに入力される「Ｈ」レベルの信号が優先され、端子
Ｓに入力されるチップイネーブル信号ＣＥｓＢが「Ｈ」
レベルで、端子Ｒに入力されるチップイネーブル信号Ｃ
ＥｆＢが「Ｈ」レベルである場合、データがセットされ
て端子Ｑから「Ｌ」レベルの信号Ｃｓが出力される。

【０２０４】ノア回路ＮＯＲ２２は、入力されるアウト
プットイネーブル信号ＯＥＢと、ラッチＬＴ２から入力
される信号Ｃｓと、インバータＩＮＶ２３から入力され
る制御信号ＴＭＳとの否定的論理和演算を行い、演算結
果を制御信号ＣＴＳとして出力する。すなわち、ノア回
路ＮＯＲ２２は、入力されるアウトプットイネーブル信
号ＯＥＢ，信号Ｃｓ及び制御信号ＴＭＳの全てが「Ｌ」
レベルであるときのみ制御信号ＣＴＳを「Ｈ」レベルで
出力する。一方、ノア回路ＮＯＲ２２は、入力されるア
ウトプットイネーブル信号ＯＥＢ，信号Ｃｓ及び制御信
号ＴＭＳのいずれか一つでも「Ｈ」レベルで入力される
と、制御信号ＣＴＳを「Ｌ」レベルで出力する。

【０２０５】ノア回路ＮＯＲ２３は、入力されるライト
イネーブル信号ＷＥＢと、インバータＩＮＶ２３から入
力される制御信号ＴＭＳと、ノア回路ＮＯＲ２２から出
力される制御信号ＣＴＳとの否定的論理和演算を行い、
演算結果を制御信号ＲＤＳとして出力する。すなわち、
ノア回路ＮＯＲ２３は、入力されるアウトプットイネー
ブル信号ＯＥＢ，制御信号ＴＭＳ及び制御信号ＣＴＳの
全てが「Ｌ」レベルであるときのみ制御信号ＲＤＳを
「Ｈ」レベルで出力する。

【０２０６】一方、ノア回路ＮＯＲ２３は、入力される
アウトプットイネーブル信号ＯＥＢ，制御信号ＴＭＳ及
び制御信号ＣＴＳのいずれかが「Ｈ」レベルで入力され
ると、制御信号ＲＤＳを「Ｌ」レベルで出力する。この
とき、制御信号ＲＤＳは、アウトプットイネーブル信号
ＯＥＢが「Ｈ」レベルであり、チップイネーブル信号Ｃ
ＥｓＢ及びライトイネーブル信号ＷＥＢが「Ｌ」レベル
であるときのみ「Ｈ」レベルで出力され、メモリセル部
ＳＳは書き込みモードとなる。

【０２０７】次に、図１１，図１２，図１３，図１４及
び図１８を参照し、上述した第三の実施形態の動作例を
説明する。図１４は、図１１に示す半導体記憶装置ＵＴ
Ｂ1（半導体記憶装置ＵＴＢ2〜半導体記憶装置ＵＴＢ
m）の動作を示すタイミングチャートである。例えば、
図１８に示すように、半導体記憶装置ＵＴＢ1〜半導体
記憶装置ＵＴＢmのＶDD（電源）端子を端子Ｔ１０に接
続し、電源電圧を供給する。また、半導体記憶装置ＵＴ
1〜半導体記憶装置ＵＴmのＧＮＤ（接地）端子を端子Ｔ
１１へ接続して接地する。さらに、半導体記憶装置ＵＴ
1〜半導体記憶装置ＵＴmのＡＤＲＳ（アドレス）端子が
端子Ｔ１２に接続され、外部からアドレス信号ＡＤＲＳ
が供給される。

【０２０８】また、半導体記憶装置ＵＴＢ1〜半導体記
憶装置ＵＴＢmのＯＥＢ（アウトプットイネーブル）端
子が端子Ｔ１５に接続され、アウトプットイネーブル信
号ＯＥＢが供給される。ここで、ＯＥＢ端子に「Ｈ」レ
ベルのアウトプットイネーブル信号ＯＥＢが入力される
と、半導体記憶装置ＵＴＢ1〜半導体記憶装置ＵＴＢmに
おけるＦＬＡＳＨメモリチップＦＭＢ及びＳＲＡＭチッ
プＳＭＢは、読みだし状態のとき、それぞれアドレス信
号の指し示すメモリセル部Ｆ、メモリセル部ＳＳからの
データを入出力バッファＯＩＦ0〜入出力バッファＯＩ
Ｆ15、入出力バッファＯＩＳ0〜入出力バッファＯＩＳ1
5より出力することが不可能な状態となる。

【０２０９】一方、ＯＥＢ端子に「Ｌ」レベルのアウト
プットイネーブル信号ＯＥＢが入力されると、半導体記
憶装置ＵＴＢ1〜半導体記憶装置ＵＴＢmにおけるＦＬＡ
ＳＨメモリチップＦＭＢ及びＳＲＡＭチップＳＭＢは、
読みだし状態のとき、それぞれメモリセル部Ｆ、メモリ
セル部ＳＳのアドレス信号の指し示すメモリセルに記憶
されているデータを入出力バッファＯＩＦ0〜入出力バ
ッファＯＩＦ15、入出力バッファＯＩＳ0〜入出力バッ
ファＯＩＳ15より出力することが可能な状態となる。

【０２１０】次に、図５のタイミングチャートに従い、
図１の半導体記憶装置ＵＴＢ1（半導体記憶装置ＵＴＢ2
〜半導体記憶装置ＵＴＢm）の動作を説明する。ここ
で、図１４において使用されている時刻ｔ0から時刻ｔ1
2は、図５及び図１０で使用されている時刻ｔ0から時刻
ｔ12と異なるものである。

【０２１１】時刻ｔ0において、例えば、アウトプット
イネーブル信号ＯＥＢが「Ｈ」レベルであり、ライトイ
ネーブル信号ＷＥＢが「Ｌ」レベルであり、チップイネ
ーブル信号ＣＥｆＢ及びチップイネーブル信号ＣＥｓＢ
が「Ｈ」であり、制御信号ＣＴＦ及び制御信号ＣＴＳが
「Ｌ」レベルであるとする。このとき、ＦＬＡＳＨメモ
リチップＦＭＢ及びＳＲＡＭチップＳＭＢは、共にディ
セーブル状態であるため、データ信号ＤＱ０〜データ信
号ＤＱ１５をハイインピーダンス状態としている。

【０２１２】次に、時刻ｔaにおいて、図示しない外部
機器がアウトプットイネーブル信号ＯＥＢを「Ｈ」レベ
ルから「Ｌ」レベルに、ライトイネーブル信号ＷＥＢを
「Ｌ」レベルから「Ｈ」レベルに遷移させる。また、ア
ドレス信号ＡＤＲＳが図示しない外部機器から入力され
る。

【０２１３】これにより、ＦＬＡＳＨメモリチップＦＭ
Ｂ及びＳＲＡＭチップＳＭＢは、共にそれぞれメモリセ
ルに記憶されているデータの読み出しモードが指示され
る。しかしながら、チップイネーブル信号ＣＥｆＢ及び
チップイネーブル信号ＣＥｓＢが「Ｈ」であるため、Ｆ
ＬＡＳＨメモリチップＦＭＢ及びＳＲＡＭチップＳＭＢ
は、外部機器により選択されておらず、読み出し動作が
イネーブル状態とならない。

【０２１４】次に、時刻ｔ1において、図示しない外部
機器がチップイネーブル信号ＣＥｆＢを「Ｈ」レベルか
ら「Ｌ」レベルに遷移させる。これにより、ＦＬＡＳＨ
メモリチップＦＭＢは、図示しない外部機器により選択
される。この結果、ラッチＬＴ１の端子Ｓに入力される
チップイネーブル信号ＣＥｆＢが「Ｌ」レベルとなり、
端子Ｒに入力されるチップイネーブル信号ＣＥｓＢが
「Ｈ」レベルであるため、ラッチＬＴ１は信号Ｃｆを
「Ｌ」レベルで出力する。

【０２１５】これにより、入出力バッファ制御回路３Ｂ
は、入力されるアウトプットイネーブル信号ＯＥＢ，信
号Ｃｆ及び制御信号ＴＭＦが「Ｌ」レベルとなるため、
制御信号ＣＴＦを「Ｌ」レベルから「Ｈ」レベルに遷移
させる。また、このとき、入出力バッファ制御回路３Ｂ
は、制御信号ＲＤＦを「Ｌ」レベルで、制御信号ＴＭＦ
を「Ｌ」レベルで出力している。

【０２１６】そして、ＦＬＡＳＨメモリチップＦＭＢ
は、メモリセル部Ｆにおけるアドレス信号ＡＤＲＳが示
すメモリセルからデータＤＴＦ0〜データＤＴＦ15を読
み出す。この結果、入出力バッファＯＩＦ0〜入出力バ
ッファＯＩＦ15は、制御信号ＣＴＦが「Ｌ」レベルから
「Ｈ」レベルに遷移されたことにより、データＤＴＦ0
〜データＤＴＦ15をそれぞれデータ信号ＤＱ0〜データ
信号ＤＱ15として出力する。ここで、図１４にはデータ
信号ＤＱ0の出力状態（ＤＦ１）のみ示されている。

【０２１７】一方、図示しない外部機器がチップイネー
ブル信号ＣＥｓＢを「Ｈ」レベルのままとしている。こ
のため、ＳＲＡＭチップＳＭＢは、図示しない外部機器
により選択されていない。この結果、入出力バッファ制
御回路４Ｂは、制御信号ＣＴＳを「Ｌ」レベルとして出
力している。

【０２１８】ここで、ラッチＬＴ２は、端子Ｓに入力さ
れるチップイネーブル信号ＣＥｓＢが「Ｈ」レベルであ
り、端子Ｒに入力されるチップイネーブル信号ＣＥｆＢ
が「Ｌ」レベルであるため、信号Ｃｓを「Ｈ」レベルで
出力する。これにより、入出力バッファＯＩＳ0〜入出
力バッファＯＩＳ15は、出力がハイインピーダンス状態
となっている。このとき、入出力バッファ制御回路４
は、制御信号ＲＤＳを「Ｌ」レベルで、制御信号ＴＭＳ
を「Ｌ」レベルで出力している。

【０２１９】次に、時刻ｔ2において、図示しない外部
機器がチップイネーブル信号ＣＥｆＢを「Ｌ」レベルか
ら「Ｈ」レベルへ遷移させる。これにより、ＦＬＡＳＨ
メモリチップＦＭＢは、選択状態から非選択状態とな
る。この結果、ラッチＬＴ１の端子Ｓに入力されるチッ
プイネーブル信号ＣＥｆＢが「Ｈ」レベルとなり、端子
Ｒに入力されるチップイネーブル信号ＣＥｓＢが「Ｈ」
レベルであるため、ラッチＬＴ１は信号Ｃｆを「Ｌ」レ
ベルのままとする。

【０２２０】これにより、入出力バッファ制御回路３Ｂ
は、入力されるチップイネーブル信号ＣＥｆＢが「Ｈ」
レベルとなるため、制御信号ＣＴＦを「Ｈ」レベルから
「Ｌ」レベルに遷移させる。そして、入出力バッファＯ
ＩＦ0〜入出力バッファＯＩＦ15は、出力がハイインピ
ーダンス状態となる。このとき、入出力バッファ制御回
路３Ｂは、制御信号ＲＤＦを「Ｌ」レベルで、制御信号
ＴＭＦを「Ｈ」レベルで出力している。

【０２２１】次に、時刻ｔ3において、図示しない外部
機器がチップイネーブル信号ＣＥｓＢを「Ｈ」レベルか
ら「Ｌ」レベルに遷移させる。これにより、ＳＲＡＭチ
ップＳＭＢは、図示しない外部機器により選択される。
この結果、ラッチＬＴ２の端子Ｓに入力されるチップイ
ネーブル信号ＣＥｓＢが「Ｌ」レベルとなり、端子Ｒに
入力されるチップイネーブル信号ＣＥｆＢが「Ｈ」レベ
ルであるため、ラッチＬＴ２は信号Ｃｓを「Ｌ」レベル
で出力する。

【０２２２】これにより、入出力バッファ制御回路４Ｂ
は、入力されるアウトプットイネーブル信号ＯＥＢ，信
号Ｃｓ及び制御信号ＴＭＳが「Ｌ」レベルとなるため、
制御信号ＣＴＳを「Ｌ」レベルから「Ｈ」レベルに遷移
させる。このとき、入出力バッファ制御回路４Ｂは、制
御信号ＲＤＳを「Ｌ」レベルで、制御信号ＴＭＳを
「Ｌ」レベルで出力している。

【０２２３】そして、ＳＲＡＭチップＳＭＢは、メモリ
セル部ＳＳにおけるアドレス信号ＡＤＲＳが示すメモリ
セルからデータＤＴＳ0〜データＤＴＳ15を読み出す。
この結果、入出力バッファＯＩＳ0〜入出力バッファＯ
ＩＳ15は、制御信号ＣＴＳが「Ｌ」レベルから「Ｈ」レ
ベルに遷移されたことにより、データＤＴＳ0〜データ
ＤＴＳ15をそれぞれデータ信号ＤＱ0〜データ信号ＤＱ1
5として出力する。ここで、図１４にはデータ信号ＤＱ0
の出力状態（ＤＳ１）のみ示されている。

【０２２４】一方、図示しない外部機器がチップイネー
ブル信号ＣＥｆＢを「Ｈ」レベルのままとしている。こ
のため、ＦＬＡＳＨメモリチップＦＭＢは、図示しない
外部機器により選択されていない。この結果、入出力バ
ッファ制御回路３Ｂは、制御信号ＣＴＦを「Ｌ」レベル
として出力している。これにより、入出力バッファＯＩ
Ｆ0〜入出力バッファＯＩＦ15は、出力がハイインピー
ダンス状態となっている。このとき、入出力バッファ制
御回路３Ｂは、制御信号ＲＤＦを「Ｌ」レベルで、制御
信号ＴＭＦを「Ｌ」レベルで出力している。

【０２２５】次に、時刻ｔ4において、図示しない外部
機器がチップイネーブル信号ＣＥｓＢを「Ｌ」レベルか
ら「Ｈ」レベルへ遷移させる。これにより、ＳＲＡＭチ
ップＳＭＢは、選択状態から非選択状態となる。この結
果、ラッチＬＴ２の端子Ｓに入力されるチップイネーブ
ル信号ＣＥｓＢが「Ｈ」レベルとなり、端子Ｒに入力さ
れるチップイネーブル信号ＣＥｆＢが「Ｈ」レベルであ
るため、ラッチＬＴ２は信号Ｃｆを「Ｌ」レベルのまま
とする。

【０２２６】これにより、入出力バッファ制御回路４Ｂ
は、入力されるチップイネーブル信号ＣＥｓＢが「Ｈ」
レベルとなるため、制御信号ＣＴＳを「Ｈ」レベルから
「Ｌ」レベルに遷移させる。そして、入出力バッファＯ
ＩＳ0〜入出力バッファＯＩＳ15は、出力がハイインピ
ーダンス状態となる。このとき、入出力バッファ制御回
路４Ｂは、制御信号ＲＤＳを「Ｌ」レベルで、制御信号
ＴＭＳを「Ｈ」レベルで出力している。

【０２２７】次に、時刻ｔ5において、図示しない外部
機器がチップイネーブル信号ＣＥｆＢを「Ｈ」レベルか
ら「Ｌ」レベルに遷移させる。これにより、ＦＬＡＳＨ
メモリチップＦＭＢは、図示しない外部機器により選択
される。この結果、ラッチＬＴ１の端子Ｓに入力される
チップイネーブル信号ＣＥｆＢが「Ｌ」レベルとなり、
端子Ｒに入力されるチップイネーブル信号ＣＥｓＢが
「Ｈ」レベルであるため、ラッチＬＴ１は信号Ｃｆを
「Ｌ」レベルで出力する。

【０２２８】これにより、入出力バッファ制御回路３Ｂ
は、入力されるアウトプットイネーブル信号ＯＥＢ，信
号Ｃｆ及び制御信号ＴＭＦが「Ｌ」レベルとなるため、
制御信号ＣＴＦを「Ｌ」レベルから「Ｈ」レベルに遷移
させる。このとき、入出力バッファ制御回路３Ｂは、制
御信号ＲＤＦを「Ｌ」レベルで、制御信号ＴＭＦを
「Ｌ」レベルで出力している。

【０２２９】そして、ＦＬＡＳＨメモリチップＦＭＢ
は、メモリセル部Ｆにおけるアドレス信号ＡＤＲＳが示
すメモリセルからデータＤＴＦ0〜データＤＴＦ15を読
み出す。この結果、入出力バッファＯＩＦ0〜入出力バ
ッファＯＩＦ15は、制御信号ＣＴＦが「Ｌ」レベルから
「Ｈ」レベルに遷移されたことにより、データＤＴＦ0
〜データＤＴＦ15をそれぞれデータ信号ＤＱ0〜データ
信号ＤＱ15として出力する。ここで、図１４にはデータ
信号ＤＱ0の出力状態（ＤＦ２）のみ示されている。

【０２３０】一方、図示しない外部機器がチップイネー
ブル信号ＣＥｓＢを「Ｈ」レベルのままとしている。こ
のため、ＳＲＡＭチップＳＭＢは、図示しない外部機器
により選択されていない。この結果、入出力バッファ制
御回路４Ｂは、制御信号ＣＴＳを「Ｌ」レベルとして出
力している。これにより、入出力バッファＯＩＳ0〜入
出力バッファＯＩＳ15は、出力がハイインピーダンス状
態となっている。このとき、入出力バッファ制御回路４
Ｂは、制御信号ＲＤＳを「Ｌ」レベルで、制御信号ＴＭ
Ｓを「Ｌ」レベルで出力している。

【０２３１】次に、時刻ｔ6において、図示しない外部
機器がチップイネーブル信号ＣＥｓＢを「Ｈ」レベルか
ら「Ｌ」レベルに遷移させる。これにより、ＳＲＡＭチ
ップＳＭＢは、図示しない外部機器により選択される。
しかしながら、ラッチＬＴ２は、端子Ｓに入力されるチ
ップイネーブル信号ＣＥｓＢが「Ｌ」レベルとなるが、
端子Ｒに入力されるチップイネーブル信号ＣＥｆＢがす
でに「Ｌ」レベルであったため、端子Ｑから出力される
信号Ｃｓを「Ｈ」レベルで保持する。

【０２３２】これにより、入出力バッファ制御回路４Ｂ
は、チップイネーブル信号ＣＥｆＢ及びチップイネーブ
ル信号ＣＥｓＢが「Ｌ」レベルのため、信号Ｃｓが
「Ｈ」レベルで保持されるため、制御信号ＣＴＳを
「Ｌ」レベルのままで出力する。このとき、入出力バッ
ファ制御回路４Ｂは、制御信号ＲＤＳを「Ｌ」レベル
で、制御信号ＴＭＳを「Ｌ」レベルで出力している。

【０２３３】このため、ＳＲＡＭチップＳＭＢは、図示
しない外部機器により選択状態となっているが、制御信
号ＣＴＳが「Ｌ」レベルのため、入出力バッファＯＩＳ
0〜入出力バッファＯＩＳ15の出力をハイインピーダン
スのままとする。したがって、ＦＬＡＳＨメモリチップ
ＦＭＢ及びＳＲＡＭチップＳＭＢの出力信号は、入出力
バッファＯＩＳ0〜入出力バッファＯＩＳ15の出力をハ
イインピーダンスのため、アウトプットイネーブル信号
ＯＥＢが「Ｌ」レベルとなっても衝突しない。

【０２３４】ここで、例えば、バーインテスト中に、図
１８に示す半導体記憶装置のうち、半導体記憶装置ＵＴ
Ｂ1のアウトプットイネーブル信号の入力される端子
が、内部で接地された配線とショートする障害により
「Ｌ」レベルとなったとする。これにより、端子Ｔ１５
に接続されている配線が「Ｌ」レベルとなる。

【０２３５】しかしながら、上述した入出力バッファ制
御回路３Ｂ及び入出力バッファ制御回路４Ｂにより、半
導体記憶装置ＵＴＢ1〜半導体記憶装置ＵＴＢmの各々の
入出力バッファＯＩＦ0〜入出力バッファＯＩＦ15及び
入出力バッファＯＩＳ0〜入出力バッファＯＩＳ15は、
データの同時出力状態になった場合、入出力バッファＯ
ＩＳ0〜入出力バッファＯＩＳ15の出力がハイインピー
ダンス状態となるため、データの衝突による破壊から保
護される。

【０２３６】次に、時刻ｔ7において、図示しない外部
機器がチップイネーブル信号ＣＥｆＢを「Ｌ」レベルか
ら「Ｈ」レベルへ遷移させる。これにより、ＦＬＡＳＨ
メモリチップＦＭＢは、選択状態から非選択状態とな
る。この結果、ラッチＬＴ１の端子Ｓに入力されるチッ
プイネーブル信号ＣＥｆＢが「Ｈ」レベルとなり、端子
Ｒに入力されるチップイネーブル信号ＣＥｓＢが「Ｈ」
レベルであるため、ラッチＬＴ１は信号Ｃｆを「Ｌ」レ
ベルのままとする。

【０２３７】これにより、入出力バッファ制御回路３Ｂ
は、入力されるチップイネーブル信号ＣＥｆＢが「Ｈ」
レベルとなるため、制御信号ＣＴＦを「Ｈ」レベルから
「Ｌ」レベルに遷移させる。そして、入出力バッファＯ
ＩＦ0〜入出力バッファＯＩＦ15は、出力がハイインピ
ーダンス状態となる。このとき、入出力バッファ制御回
路３Ｂは、制御信号ＲＤＦを「Ｌ」レベルで、制御信号
ＴＭＦを「Ｈ」レベルで出力している。

【０２３８】そして、ＳＲＡＭチップＳＭＢが図示しな
い外部機器により選択されているため、ラッチＬＴ２
は、端子Ｓに入力されるチップイネーブル信号ＣＥｓＢ
が「Ｌ」レベルであり、端子Ｒに入力されるチップイネ
ーブル信号ＣＥｆＢが「Ｈ」レベルとなるためにリセッ
トされ、端子Ｑから出力される信号Ｃｓを「Ｈ」レベル
から「Ｌ」レベルへ遷移させる。

【０２３９】これにより、入出力バッファ制御回路４Ｂ
は、入力されるチップイネーブル信号ＣＥｓＢ，制御信
号ＴＭＳ及び信号Ｃｓが全て「Ｌ」レベルとなるため、
制御信号ＣＴＳを「Ｌ」レベルから「Ｈ」レベルに遷移
させる。このとき、入出力バッファ制御回路４Ｂは、制
御信号ＲＤＳを「Ｌ」レベルで、制御信号ＴＭＳを
「Ｌ」レベルで出力している。

【０２４０】そして、ＳＲＡＭチップＳＭＢは、メモリ
セル部ＳＳにおけるアドレス信号ＡＤＲＳが示すメモリ
セルからデータＤＴＳ0〜データＤＴＳ15を読み出す。
この結果、入出力バッファＯＩＳ0〜入出力バッファＯ
ＩＳ15は、制御信号ＣＴＳが「Ｌ」レベルから「Ｈ」レ
ベルに遷移されたことにより、データＤＴＳ0〜データ
ＤＴＳ15をそれぞれデータ信号ＤＱ0〜データ信号ＤＱ1
5として出力する。ここで、図１４にはデータ信号ＤＱ0
の出力状態（ＤＳ２）のみ示されている。

【０２４１】一方、図示しない外部機器がチップイネー
ブル信号ＣＥｆＢを「Ｌ」レベルから「Ｈ」レベルへ遷
移した。このため、ＦＬＡＳＨメモリチップＦＭＢは、
図示しない外部機器により選択されていない。この結
果、入出力バッファ制御回路３Ｂは、制御信号ＣＴＦを
「Ｌ」レベルとして出力している。これにより、入出力
バッファＯＩＦ0〜入出力バッファＯＩＦ15は、出力が
ハイインピーダンス状態となっている。このとき、入出
力バッファ制御回路３Ｂは、制御信号ＲＤＦを「Ｌ」レ
ベルで、制御信号ＴＭＦを「Ｌ」レベルで出力してい
る。

【０２４２】次に、時刻ｔ8において、図示しない外部
機器がチップイネーブル信号ＣＥｓＢを「Ｌ」レベルか
ら「Ｈ」レベルへ遷移させる。これにより、ＳＲＡＭチ
ップＳＭＢは、選択状態から非選択状態となる。この結
果、ラッチＬＴ２の端子Ｓに入力されるチップイネーブ
ル信号ＣＥｓＢが「Ｈ」レベルとなり、端子Ｒに入力さ
れるチップイネーブル信号ＣＥｆＢが「Ｈ」レベルであ
るため、ラッチＬＴ２は信号Ｃｆを「Ｌ」レベルのまま
とする。

【０２４３】これにより、入出力バッファ制御回路４Ｂ
は、入力されるチップイネーブル信号ＣＥｓＢが「Ｈ」
レベルとなるため、制御信号ＣＴＳを「Ｈ」レベルから
「Ｌ」レベルに遷移させる。そして、入出力バッファＯ
ＩＳ0〜入出力バッファＯＩＳ15は、出力がハイインピ
ーダンス状態となる。このとき、入出力バッファ制御回
路４Ｂは、制御信号ＲＤＳを「Ｌ」レベルで、制御信号
ＴＭＳを「Ｈ」レベルで出力している。

【０２４４】次に、時刻ｔ9において、図示しない外部
機器がチップイネーブル信号ＣＥｓＢを「Ｈ」レベルか
ら「Ｌ」レベルに遷移させる。これにより、ＳＲＡＭチ
ップＳＭＢは、図示しない外部機器により選択される。
この結果、ラッチＬＴ２の端子Ｓに入力されるチップイ
ネーブル信号ＣＥｓＢが「Ｌ」レベルとなり、端子Ｒに
入力されるチップイネーブル信号ＣＥｆＢが「Ｈ」レベ
ルであるため、ラッチＬＴ２は信号Ｃｓを「Ｌ」レベル
で出力する。

【０２４５】これにより、入出力バッファ制御回路４Ｂ
は、入力されるアウトプットイネーブル信号ＯＥＢ，信
号Ｃｓ及び制御信号ＴＭＳが「Ｌ」レベルとなるため、
制御信号ＣＴＳを「Ｌ」レベルから「Ｈ」レベルに遷移
させる。このとき、入出力バッファ制御回路４Ｂは、制
御信号ＲＤＳを「Ｌ」レベルで、制御信号ＴＭＳを
「Ｌ」レベルで出力している。

【０２４６】そして、ＳＲＡＭチップＳＭＢは、メモリ
セル部ＳＳにおけるアドレス信号ＡＤＲＳが示すメモリ
セルからデータＤＴＳ0〜データＤＴＳ15を読み出す。
この結果、入出力バッファＯＩＳ0〜入出力バッファＯ
ＩＳ15は、制御信号ＣＴＳが「Ｌ」レベルから「Ｈ」レ
ベルに遷移されたことにより、データＤＴＳ0〜データ
ＤＴＳ15をそれぞれデータ信号ＤＱ0〜データ信号ＤＱ1
5として出力する。ここで、図１４にはデータ信号ＤＱ0
の出力状態（ＤＳ３）のみ示されている。

【０２４７】一方、図示しない外部機器がチップイネー
ブル信号ＣＥｆＢを「Ｈ」レベルのままとしている。こ
のため、ＦＬＡＳＨメモリチップＦＭＢは、図示しない
外部機器により選択されていない。この結果、入出力バ
ッファ制御回路３Ｂは、制御信号ＣＴＦを「Ｌ」レベル
として出力している。これにより、入出力バッファＯＩ
Ｆ0〜入出力バッファＯＩＦ15は、出力がハイインピー
ダンス状態となっている。このとき、入出力バッファ制
御回路３Ｂは、制御信号ＲＤＦを「Ｌ」レベルで、制御
信号ＴＭＦを「Ｌ」レベルで出力している。

【０２４８】次に、時刻ｔ10において、図示しない外部
機器がチップイネーブル信号ＣＥｆＢを「Ｈ」レベルか
ら「Ｌ」レベルに遷移させる。これにより、ＦＬＡＳＨ
メモリチップＦＭＢは、図示しない外部機器により選択
される。しかしながら、ラッチＬＴ１は、端子Ｓに入力
されるチップイネーブル信号ＣＥｆＢが「Ｌ」レベルと
なるが、端子Ｒに入力されるチップイネーブル信号ＣＥ
ｓＢがすでに「Ｌ」レベルであったため、端子Ｑから出
力される信号Ｃｆを「Ｈ」レベルで保持する。

【０２４９】これにより、入出力バッファ制御回路３Ｂ
は、チップイネーブル信号ＣＥｆＢ及びチップイネーブ
ル信号ＣＥｓＢが「Ｌ」レベルのため、信号Ｃｆが
「Ｈ」レベルで保持されるため、制御信号ＣＴＦを
「Ｌ」レベルのままで出力する。このとき、入出力バッ
ファ制御回路３Ｂは、制御信号ＲＤＦを「Ｌ」レベル
で、制御信号ＴＭＦを「Ｌ」レベルで出力している。

【０２５０】このため、ＦＬＡＳＨメモリチップＦＭＢ
は、図示しない外部機器により選択状態となっている
が、制御信号ＣＴＦが「Ｌ」レベルのため、入出力バッ
ファＯＩＦ0〜入出力バッファＯＩＦ15の出力をハイイ
ンピーダンスのままとする。したがって、ＦＬＡＳＨメ
モリチップＦＭＢ及びＳＲＡＭチップＳＭＢの出力信号
は、入出力バッファＯＩＦ0〜入出力バッファＯＩＦ15
の出力がハイインピーダンスのため、アウトプットイネ
ーブル信号ＯＥＢが「Ｌ」レベルとなっても衝突しな
い。

【０２５１】ここで、例えば、バーインテスト中に、図
１８に示す半導体記憶装置のうち、半導体記憶装置ＵＴ
Ｂ1のアウトプットイネーブル信号の入力される端子
が、内部で接地された配線とショートする障害により
「Ｌ」レベルとなったとする。これにより、端子Ｔ１５
に接続されている配線が「Ｌ」レベルとなる。

【０２５２】しかしながら、上述した入出力バッファ制
御回路３Ｂ及び入出力バッファ制御回路４Ｂにより、半
導体記憶装置ＵＴＢ1〜半導体記憶装置ＵＴＢmの各々の
入出力バッファＯＩＦ0〜入出力バッファＯＩＦ15及び
入出力バッファＯＩＳ0〜入出力バッファＯＩＳ15は、
データの同時出力状態になった場合、入出力バッファＯ
ＩＦ0〜入出力バッファＯＩＦ15の出力がハイインピー
ダンス状態となるため、データの衝突による破壊から保
護される。

【０２５３】次に、時刻ｔ11において、図示しない外部
機器がチップイネーブル信号ＣＥｓＢを「Ｌ」レベルか
ら「Ｈ」レベルに遷移させる。これにより、ＳＲＡＭチ
ップＳＭＢは、図示しない外部機器により選択されな
い、すなわち非選択状態となる。この結果、ラッチＬＴ
２の端子Ｓに入力されるチップイネーブル信号ＣＥｓＢ
が「Ｈ」レベルとなり、端子Ｒに入力されるチップイネ
ーブル信号ＣＥｆＢが「Ｈ」レベルであるため、ラッチ
ＬＴ２は信号Ｃｓを「Ｌ」レベルのままとする。

【０２５４】これにより、入出力バッファ制御回路４Ｂ
は、入力されるチップイネーブル信号ＣＥｓＢが「Ｈ」
レベルとなるため、制御信号ＣＴＳを「Ｈ」レベルから
「Ｌ」レベルへ遷移させる。そして、入出力バッファＯ
ＩＳ0〜入出力バッファＯＩＳ15は、出力がハイインピ
ーダンス状態となる。このとき、入出力バッファ制御回
路４Ｂは、制御信号ＲＤＳを「Ｌ」レベルで、制御信号
ＴＭＳを「Ｌ」レベルで出力している。

【０２５５】そして、ＦＬＡＳＨメモリチップＦＭＢが
図示しない外部機器により選択されているため、ラッチ
ＬＴ１は、端子Ｓに入力されるチップイネーブル信号Ｃ
ＥｆＢが「Ｌ」レベルであり、端子Ｒに入力されるチッ
プイネーブル信号ＣＥｓＢが「Ｈ」レベルとなるために
リセットされ、端子Ｑから出力される信号Ｃｆを「Ｈ」
レベルから「Ｌ」レベルへ遷移させる。

【０２５６】これにより、入出力バッファ制御回路３Ｂ
は、入力されるチップイネーブル信号ＣＥｆＢ，制御信
号ＴＭＦ及び信号Ｃｆが全て「Ｌ」レベルとなるため、
制御信号ＣＴＦを「Ｌ」レベルから「Ｈ」レベルに遷移
させる。このとき、入出力バッファ制御回路３Ｂは、制
御信号ＲＤＦを「Ｌ」レベルで、制御信号ＴＭＦを
「Ｌ」レベルで出力している。

【０２５７】そして、ＦＬＡＳＨメモリチップＦＭＢ
は、メモリセル部Ｆにおけるアドレス信号ＡＤＲＳが示
すメモリセルからデータＤＴＦ0〜データＤＴＦ15を読
み出す。この結果、入出力バッファＯＩＦ0〜入出力バ
ッファＯＩＦ15は、制御信号ＣＴＦが「Ｌ」レベルから
「Ｈ」レベルに遷移されたことにより、データＤＴＦ0
〜データＤＴＦ15をそれぞれデータ信号ＤＱ0〜データ
信号ＤＱ15として出力する。ここで、図１４にはデータ
信号ＤＱ0の出力状態（ＤＦ３）のみ示されている。

【０２５８】一方、図示しない外部機器がチップイネー
ブル信号ＣＥｓＢを「Ｌ」レベルから「Ｈ」レベルへ遷
移した。このため、ＳＲＡＭチップＳＭＢは、図示しな
い外部機器により選択されていない。この結果、入出力
バッファ制御回路４Ｂは、制御信号ＣＴＳを「Ｌ」レベ
ルとして出力している。これにより、入出力バッファＯ
ＩＳ0〜入出力バッファＯＩＳ15は、出力がハイインピ
ーダンス状態となっている。このとき、入出力バッファ
制御回路４Ｂは、制御信号ＲＤＳを「Ｌ」レベルで、制
御信号ＴＭＳを「Ｌ」レベルで出力している。

【０２５９】次に、時刻ｔ12において、図示しない外部
機器がチップイネーブル信号ＣＥｆＢを「Ｌ」レベルか
ら「Ｈ」レベルへ遷移させる。これにより、ＦＬＡＳＨ
メモリチップＦＭＢは、選択状態から非選択状態とな
る。この結果、ラッチＬＴ１の端子Ｓに入力されるチッ
プイネーブル信号ＣＥｆＢが「Ｈ」レベルとなり、端子
Ｒに入力されるチップイネーブル信号ＣＥｓＢが「Ｈ」
レベルであるため、ラッチＬＴ１は信号Ｃｆを「Ｌ」レ
ベルのままとする。

【０２６０】これにより、入出力バッファ制御回路３Ｂ
は、入力されるチップイネーブル信号ＣＥｆＢが「Ｈ」
レベルとなるため、制御信号ＣＴＦを「Ｈ」レベルから
「Ｌ」レベルに遷移させる。そして、入出力バッファＯ
ＩＦ0〜入出力バッファＯＩＦ15は、出力がハイインピ
ーダンス状態となる。このとき、入出力バッファ制御回
路３Ｂは、制御信号ＲＤＦを「Ｌ」レベルで、制御信号
ＴＭＦを「Ｈ」レベルで出力している。

【０２６１】従って、半導体記憶装置ＵＴＢ1〜半導体
記憶装置ＵＴＢm内の入出力バッファＯＩＦ0〜入出力バ
ッファＯＩＦ15、及び入出力バッファＯＩＳ0〜入出力
バッファＯＩＳ15は、データが同時に出力される状態の
場合、先にチップイネーブル信号が「Ｌ」レベルとなっ
た方の出力状態がイネーブルとなる。そして、後からチ
ップイネーブル信号が「Ｌ」レベルとなった方の入出力
バッファの出力状態がハイインピーダンス状態となる。
このため、第三の実施形態による半導体記憶装置ＵＴＢ
1〜半導体記憶装置ＵＴＢmは、入出力バッファＯＩＦ0
〜入出力バッファＯＩＦ15、及び入出力バッファＯＩＳ
0〜入出力バッファＯＩＳ15からの各々の出力信号の衝
突、すなわちデータ信号ＤＱ0〜データ信号ＤＱ15の衝
突による入出力バッファの破壊を防止できる。

【０２６２】また、上述した第三の実施形態による半導
体記憶装置ＵＴＢ1〜半導体記憶装置ＵＴＢmは、半導体
素子としてメモリの場合を説明したが、出力端子を共有
する入出力バッファを有しているロジック回路の半導体
素子に対しても有効である。

【０２６３】さらに、上述した第三の実施形態による半
導体記憶装置ＵＴＢ1〜半導体記憶装置ＵＴＢmを、共
に、ＯＥＢ端子が共通化されている場合で説明したが、
ＯＥＢ端子がそれぞれの半導体素子毎に設けられている
場合にも、一方の半導体素子のＯＥＢ端子が接地状態と
なる故障になったとき、双方の半導体素子の入出力バッ
ファを出力イネーブル状態となることを防止し、入出力
バッファの破壊を防ぐことが出来る。このとき、双方の
半導体素子の出力状態を制御するために、半導体素子の
ＯＥＢ信号またはＣＥＢ信号のいずれかを互いの入出力
バッファ制御回路に入力させる。

【０２６４】また、さらに、上述した第三の実施形態の
半導体記憶装置ＵＴＢ1〜半導体記憶装置ＵＴＢmは、テ
ストの場合を例に説明したが、本発明の半導体記憶装置
は、基板に実装した状態においても、他の半導体素子か
ら入出力バッファが同時に出力状態となる影響を受けた
場合、入出力バッファの故障を防止できる。

【０２６５】さらに、また、上述した第三の実施形態の
半導体記憶装置ＵＴＢ1〜半導体記憶装置ＵＴＢmは、半
導体素子の出力端子を出力端子ＤＱ0〜出力端子ＤＱ15
の１６本で説明したが、出力端子は何本でも構わない。

【０２６６】

【発明の効果】請求項１記載の発明によれば、出力端子
を共有する複数の半導体素子が１つのパッケージ内に封
止された半導体装置において、第一の半導体素子と、前
記第一の半導体素子に設けられた第一の出力バッファと
共通の出力端子に接続される第二の出力バッファを有す
る第二の半導体素子と、前記第一の半導体素子に供給さ
れる第一の制御信号に基づき、前記第一の出力バッファ
の出力状態を制御する第一の出力バッファ制御手段と、
前記第二の半導体素子に供給される第二の制御信号、及
び前記第一の制御信号に基づき、前記第二の出力バッフ
ァの出力状態を制御する第二の出力バッファ制御手段と
を具備するため、前記第一の出力バッファの制御状態に
応じて、前記第二の出力バッファの制御をおこなうの
で、第一の出力バッファと第二の出力バッファとを同時
に出力が有効な状態とする事を防止し、出力端子におけ
る複数のデータの衝突を防ぎ、第一の出力バッファと第
二の出力バッファとがデータの衝突により破壊されるこ
とを防止する効果がある。

【０２６７】請求項２記載の発明によれば、前記第二の
出力バッファ制御手段が、前記第一の制御信号が前記第
一の出力バッファの出力を有効としているとき、前記第
二の制御信号が前記第二の出力バッファを有効とする状
態となった場合、この第二の出力バッファの出力状態を
ハイインピーダンス状態とするため、第一の出力バッフ
ァと第二の出力バッファとを同時に出力が有効な状態と
する事を防止し、出力端子における複数のデータの衝突
を防ぎ、第一の出力バッファと第二の出力バッファとが
データの衝突により破壊されることを防止する効果があ
る。

【０２６８】請求項３記載の発明によれば、前記第一の
制御信号が前記第一の半導体素子の動作をイネーブル状
態とさせるか否かを制御する第一の素子選択信号と、前
記第一の出力バッファを有効とするか否かを制御する第
一の素子出力信号とで構成され、前記第二の制御信号が
前記第二の半導体素子の動作をイネーブル状態とさせる
か否かを制御する第二の素子選択信号と、前記第二の出
力バッファを有効とするか否かを制御する第二の素子出
力信号とで構成されているため、第一の素子選択信号に
基づき第二の出力バッファ制御手段が第二の出力バッフ
ァの出力状態を制御するので、第一の出力バッファと第
二の出力バッファとを同時に出力状態とする事を防止
し、出力端子における複数のデータの衝突を防ぎ、第一
の出力バッファと第二の出力バッファとがデータの衝突
により破壊する事を防止する効果がある。

【０２６９】請求項４記載の発明によれば、前記第一の
入出力制御手段が、前記第一の素子選択信号により第一
の半導体素子がイネーブル状態とされているとき、前記
第一の素子出力信号により第一の出力バッファを有効と
するか否かを制御し、第二の半導体素子がイネーブル状
態されているとき、前記第二の素子出力信号及び前記第
一の素子選択信号により第二の出力バッファを有効とす
るか否かを制御するため、第一の素子選択信号に基づき
第二の出力バッファ制御手段が第二の出力バッファの出
力状態を制御するので、第一の出力バッファと第二の出
力バッファとを同時に出力状態とする事を防止し、出力
端子における複数のデータの衝突を防ぎ、第一の出力バ
ッファと第二の出力バッファとがデータの衝突により破
壊する事を防止する効果がある。

【０２７０】請求項５記載の発明によれば、出力端子を
共有する複数の半導体素子が１つのパッケージ内に封止
された半導体装置において、第一の半導体素子と、前記
第一の半導体素子に設けられた第一の出力バッファと共
通の出力端子に接続される第二の出力バッファを有する
第二の半導体素子と、前記第一の半導体素子に供給され
る第一の制御信号及び前記第二の半導体素子に供給され
る第二の制御信号基づき、前記第一の出力バッファの出
力状態を制御する第一の出力バッファ制御手段と、前記
第一の制御信号及び前記第二の制御信号に基づき、前記
第二の出力バッファの出力状態を制御する第二の出力バ
ッファ制御手段とを具備するため、前記第一の出力バッ
ファの制御状態に応じて、前記第二の出力バッファの制
御をおこない、または前記第二の出力バッファの制御状
態に応じて、前記第一の出力バッファの制御をおこなう
ので、第一の出力バッファと第二の出力バッファとを同
時に出力が有効な状態とされる事を防止し、出力端子に
おける複数のデータの衝突を防ぎ、第一の出力バッファ
と第二の出力バッファとがデータの衝突により破壊され
ることを防止する効果がある。

【０２７１】請求項６記載の発明によれば、前記第一の
制御信号が第一の出力バッファの出力を有効とする状態
であるとき、前記第二の制御信号が第二の出力バッファ
を有効とする状態となった場合、及び前記第二の制御信
号が第二の出力バッファの出力を有効とする状態である
とき、前記第一の制御信号が第一の出力バッファを有効
とする状態となった場合、前記第一の出力バッファ制御
手段が前記第一の出力バッファをハイインピーダンス状
態とし、前記第二の出力バッファ制御手段が前記第二の
出力バッファの出力状態をハイインピーダンス状態とす
るため、双方の出力バッファが有効状態となるとき、双
方の出力バッファをハイインピーダンス状態とするの
で、第一の出力バッファと第二の出力バッファとを同時
に出力が有効な状態とされる事を防止し、出力端子にお
ける複数のデータの衝突を防ぎ、第一の出力バッファと
第二の出力バッファとがデータの衝突により破壊される
ことを防止する効果がある。

【０２７２】請求項７記載の発明によれば、請求項５記
載の半導体装置において、第一の出力バッファ及び第二
の出力バッファが共にハイインピーダンス状態のとき、
先に前記第一の制御信号が第一の出力バッファの出力を
有効とする状態となった場合、前記第二の出力バッファ
制御手段が前記第二の制御信号が第二の出力バッファを
有効とする状態となっても第二の出力バッファをハイイ
ンピーダンス状態のままとし、逆に、先に前記第二の制
御信号が第二の出力バッファの出力を有効とする状態と
なった場合、前記第一の出力バッファ制御手段が前記第
一の制御信号が第一の出力バッファを有効とする状態と
なっても第一の出力バッファをハイインピーダンス状態
のままとするため、例えば先に第一の出力バッファが第
一の制御信号により有効とされると、その後に第一の制
御信号により第二の出力バッファを有効としようとして
も、第二の出力バッファがハイインピーダンス状態のた
め、第一の出力バッファと第二の出力バッファとを同時
に出力が有効な状態とされる事を防止し、出力端子にお
ける複数のデータの衝突を防ぎ、第一の出力バッファと
第二の出力バッファとがデータの衝突により破壊される
ことを防止する効果がある。

【０２７３】請求項８記載の発明によれば、請求項７記
載の半導体装置において、前記第一の出力バッファと制
御手段前記第二の出力バッファ制御手段とが、前記第一
の制御信号及び前記第二の制御信号のどちらが先にそれ
ぞれ第一の出力バッファ及び第二の出力バッファを有効
とする状態となったかを記憶するラッチ回路を各々具備
するため、例えば他方の第一の出力バッファが有効状態
となったことを、第二の出力バッファ制御手段内のラッ
チ回路が記憶しているので、第二の出力バッファを有効
とする第二の制御信号が入力されても、第二の出力バッ
ファが出力状態をハイインピーダンスのままとするた
め、第一の出力バッファと第二の出力バッファとを同時
に出力が有効な状態とされる事を防止し、出力端子にお
ける複数のデータの衝突を防ぎ、第一の出力バッファと
第二の出力バッファとがデータの衝突により破壊される
ことを防止する効果がある。

【０２７４】請求項９記載の発明によれば、前記第一の
制御信号が前記第一の半導体素子の動作をイネーブル状
態とさせるか否かを制御する第一の素子選択信号と、第
一の出力バッファを有効とするか否かを制御する第一の
素子出力信号とで構成され、前記第二の制御信号が第二
の半導体素子の動作をイネーブル状態とさせるか否かを
制御する第二の素子選択信号と、第二の出力バッファを
有効とするか否かを制御する第二の素子出力信号とで構
成されているため、第一の素子選択信号に基づき第二の
出力バッファ制御手段が第二の出力バッファの出力状態
を制御し、第二の素子選択信号に基づき第一の出力バッ
ファ制御手段が第一の出力バッファの出力状態を制御す
るので、第一の出力バッファと第二の出力バッファとを
同時に出力状態とする事を防止し、出力端子における複
数のデータの衝突を防ぎ、第一の出力バッファと第二の
出力バッファとがデータの衝突により破壊する事を防止
する効果がある

【０２７５】請求項１０記載の発明によれば、前記第一
の入出力制御手段が、前記第一の素子選択信号により第
一の半導体素子がイネーブル状態とされているとき、前
記第一の素子出力信号及び前記第二の素子選択信号によ
り第一の出力バッファを有効とするか否かを制御し、第
二の半導体素子がイネーブル状態されているとき、前記
第二の素子出力信号及び前記第一の素子選択信号により
第一の出力バッファを有効とするか否かを制御するた
め、第一の素子選択信号に基づき第二の出力バッファ制
御手段が第二の出力バッファの出力状態を制御し、第二
の素子選択信号に基づき第一の出力バッファ制御手段が
第一の出力バッファの出力状態を制御するので、第一の
出力バッファと第二の出力バッファとを同時に出力状態
とする事を防止し、出力端子における複数のデータの衝
突を防ぎ、第一の出力バッファと第二の出力バッファと
がデータの衝突により破壊する事を防止する効果があ
る。

【図面の簡単な説明】

【図１】 本発明の一実施形態による半導体記憶装置の
構成を示すブロック図である。

【図２】 図１に示す出力バッファＯＩＦ0（ＯＩＦ1〜
ＯＩＦ15，ＯＩＳ0〜ＯＩＳ15）の構成を示すブロック
図である。

【図３】 図１（図６，図９,図１１）に示す入出力バ
ッファ制御回路３の構成を示すブロック図である。

【図４】 図１に示す入出力バッファ制御回路４の構成
を示すブロック図である。

【図５】 本発明の第一の実施形態による半導体記憶装
置の動作を示すフローチャートである。

【図６】 本発明の第一の実施形態による半導体記憶装
置の変形例の構成を示すブロック図である。

【図７】 図６に示す入出力バッファ制御回路３Ａの構
成を示すブロック図である。

【図８】 図６に示す入出力バッファ制御回路４Ａの構
成を示すブロック図である。

【図９】 本発明の第二の実施形態による半導体記憶装
置の構成を示すブロック図である。

【図１０】 本発明の第二の実施形態による半導体記憶
装置の動作を示すフローチャートである。

【図１１】 本発明の第三の実施形態による半導体記憶
装置の構成を示すブロック図である。

【図１２】 図１１に示す入出力バッファ制御回路３Ｂ
の構成を示すブロック図である。

【図１３】 図１１に示す入出力バッファ制御回路４Ｂ
の構成を示すブロック図である。

【図１４】 本発明の第三の実施形態による半導体記憶
装置の動作を示すフローチャートである。

【図１５】 スタックＭＣＰ型半導体記憶装置の内部の
構造を示す概念図である。

【図１６】 金属ボール１０６と、ＳＲＡＭチップ１０
１（ＳＭ，ＳＭＡ，ＳＭＢ）のボンディングパッド及び
ＦＬＡＳＨメモリチップ１０２（ＦＭ，ＦＭＡ，ＦＭ
Ｂ）のボンディングパッドとの電気的な接続を示すパタ
ーン図である。

【図１７】 従来の半導体記憶装置のバーインテストに
おける接続を示す概念図である。

【図１８】 スタックＭＣＰ型半導体記憶装置のバーイ
ンテストにおける接続を示す概念図である。

【符号の説明】

１，２ アドレスデコーダ ３，４，３Ａ，４Ａ，３Ｂ，４Ｂ 入出力バッファ制御
回路 Ｆ，ＳＳ メモリセル部 ＦＭ，ＦＭＡ，ＦＭＢ ＦＬＡＳＨメモリチップ ＳＭ，ＳＭＡ，ＳＭＢ ＳＲＡＭチップ ＯＩＦ0，…，ＯＩＦ15 入出力バッファ ＯＩＳ0，…，ＯＩＳ15 入出力バッファ ＵＴ1，ＵＴ2，…，ＵＴm 半導体記憶装置 ＵＴＴ1，ＵＴＴ2，…，ＵＴＴm 半導体記憶装置 ＵＴＡ1，ＵＴＡ2，…，ＵＴＡm 半導体記憶装置 ＵＴＢ1，ＵＴＢ2，…，ＵＴＢm 半導体記憶装置

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B015 HH01 JJ18 JJ44 KB33 RR07 5B025 AA01 AA07 AD05 AD15 AE09 5L106 AA02 AA10 DD01 DD35 EE03 GG05

Claims (10)

【特許請求の範囲】
1. 【請求項１】 出力端子を共有する複数の半導体素子が
   １つのパッケージ内に封止された半導体装置において、 第一の半導体素子と、 前記第一の半導体素子に設けられた第一の出力バッファ
   と共通の出力端子に接続される第二の出力バッファを有
   する第二の半導体素子と、 前記第一の半導体素子に供給される第一の制御信号に基
   づき、前記第一の出力バッファの出力状態を制御する第
   一の出力バッファ制御手段と、 前記第二の半導体素子に供給される第二の制御信号、及
   び前記第一の制御信号に基づき、前記第二の出力バッフ
   ァの出力状態を制御する第二の出力バッファ制御手段と
   を具備することを特徴とする半導体装置。
2. 【請求項２】 前記第二の出力バッファ制御手段が、前
   記第一の制御信号が第一の出力バッファの出力を有効と
   しているとき、前記第二の制御信号が前記第二の出力バ
   ッファを有効とする状態となった場合、この第二の出力
   バッファの出力状態をハイインピーダンス状態とするこ
   とを特徴とする請求項１記載の半導体装置。
3. 【請求項３】 前記第一の制御信号が前記第一の半導体
   素子の動作をイネーブル状態とさせるか否かを制御する
   第一の素子選択信号と、前記第一の出力バッファを有効
   とするか否かを制御する第一の素子出力信号とで構成さ
   れ、前記第二の制御信号が前記第二の半導体素子の動作
   をイネーブル状態とさせるか否かを制御する第二の素子
   選択信号と、前記第二の出力バッファを有効とするか否
   かを制御する第二の素子出力信号とで構成されているこ
   とを特徴とする請求項１または請求項２に記載の半導体
   装置。
4. 【請求項４】 前記第一の入出力制御手段が、前記第一
   の素子選択信号により第一の半導体素子がイネーブル状
   態とされているとき、前記第一の素子出力信号により第
   一の出力バッファを有効とするか否かを制御し、第二の
   半導体素子がイネーブル状態されているとき、前記第二
   の素子出力信号及び前記第一の素子選択信号により第二
   の出力バッファを有効とするか否かを制御することを特
   徴とする請求項１ないし請求項３のいずれかに記載の半
   導体装置。
5. 【請求項５】 出力端子を共有する複数の半導体素子が
   １つのパッケージ内に封止された半導体装置において、 第一の半導体素子と、 前記第一の半導体素子に設けられた第一の出力バッファ
   と共通の出力端子に接続される第二の出力バッファを有
   する第二の半導体素子と、 前記第一の半導体素子に供給される第一の制御信号及び
   前記第二の半導体素子に供給される第二の制御信号基づ
   き、前記第一の出力バッファの出力状態を制御する第一
   の出力バッファ制御手段と、 前記第一の制御信号及び前記第二の制御信号に基づき、
   前記第二の出力バッファの出力状態を制御する第二の出
   力バッファ制御手段とを具備することを特徴とする半導
   体装置。
6. 【請求項６】 前記第一の制御信号が第一の出力バッフ
   ァの出力を有効とする状態であるとき、前記第二の制御
   信号が第二の出力バッファを有効とする状態となった場
   合、及び前記第二の制御信号が第二の出力バッファの出
   力を有効とする状態であるとき、前記第一の制御信号が
   第一の出力バッファを有効とする状態となった場合、前
   記第一の出力バッファ制御手段が前記第一の出力バッフ
   ァをハイインピーダンス状態とし、前記第二の出力バッ
   ファ制御手段が前記第二の出力バッファの出力状態をハ
   イインピーダンス状態とすることを特徴とする請求項５
   記載の半導体装置。
7. 【請求項７】 第一の出力バッファ及び第二の出力バッ
   ファが共にハイインピーダンス状態のとき、先に前記第
   一の制御信号が第一の出力バッファの出力を有効とする
   状態となった場合、前記第二の出力バッファ制御手段が
   前記第二の制御信号が第二の出力バッファを有効とする
   状態となっても第二の出力バッファをハイインピーダン
   ス状態のままとし、逆に、先に前記第二の制御信号が第
   二の出力バッファの出力を有効とする状態となった場
   合、前記第一の出力バッファ制御手段が前記第一の制御
   信号が第一の出力バッファを有効とする状態となっても
   第一の出力バッファをハイインピーダンス状態のままと
   することを特徴とする請求項５記載の半導体装置。
8. 【請求項８】 前記第一の出力バッファと制御手段前記
   第二の出力バッファ制御手段とが、前記第一の制御信号
   及び前記第二の制御信号のどちらが先にそれぞれ第一の
   出力バッファ及び第二の出力バッファを有効とする状態
   となったかを記憶するラッチ回路を各々具備することを
   特徴とする請求項７記載の半導体装置。
9. 【請求項９】 前記第一の制御信号が前記第一の半導体
   素子の動作をイネーブル状態とさせるか否かを制御する
   第一の素子選択信号と、第一の出力バッファを有効とす
   るか否かを制御する第一の素子出力信号とで構成され、
   前記第二の制御信号が第二の半導体素子の動作をイネー
   ブル状態とさせるか否かを制御する第二の素子選択信号
   と、第二の出力バッファを有効とするか否かを制御する
   第二の素子出力信号とで構成されていることを特徴とす
   る請求項５ないし請求項８のいずれかに記載の半導体装
   置。
10. 【請求項１０】 前記第一の入出力制御手段が、前記第
    一の素子選択信号により第一の半導体素子がイネーブル
    状態とされているとき、前記第一の素子出力信号及び前
    記第二の素子選択信号により第一の出力バッファを有効
    とするか否かを制御し、第二の半導体素子がイネーブル
    状態されているとき、前記第二の素子出力信号及び前記
    第一の素子選択信号により第一の出力バッファを有効と
    するか否かを制御することを特徴とする請求項５ないし
    請求項９のいずれかに記載の半導体装置。