JP2000223673A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 高信頼性と高集積化とを実現した昇圧電圧発
生回路を備えた半導体集積回路装置を提供する。 【解決手段】 ３倍昇圧のポンピング回路において、各
回路素子のうちゲート絶縁膜に電源電圧しかかからない
ＭＯＳＦＥＴ及びキャパシタは、それに必要な耐圧を持
つ薄いゲート絶縁膜とし、ゲート絶縁膜に２倍の電源電
圧がかかるものはそれに必要な耐圧を持つ厚いゲート絶
縁膜とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、例えば３倍昇圧電圧発生回路を内蔵したダ
イナミック型ＲＡＭ（ランダム・アクセス・メモリ）に
利用して有効な技術に関するものである。

【０００２】

【従来の技術】基板バックバイアス電圧及び昇圧電圧を
形成するポンピング回路を備えたダイナミック型ＲＡＭ
に関しては、例えば、特開平３−２１４６６９号公報が
ある。

【０００３】

【発明が解決しようとする課題】記憶キャパシタとアド
レス選択ＭＯＳＦＥＴからなるダイナミック型メモリセ
ルにビット線のハイレベルを書き込むとき、ワード線の
選択レベルを上記ビット線のハイレベルに対して、上記
アドレス選択ＭＯＳＦＥＴのしきい値電圧分だけ昇圧さ
れた高電圧とする必要がある。つまり、ワード線の選択
レベルは、上記ビット線のハイレベルを基準にして決め
られるものである。大記憶容量化による素子の微細化に
伴い、上記アドレス選択ＭＯＳＦＥＴのゲート酸化膜も
前世代のものに比べて薄膜化され、それに伴いゲート酸
化膜の電界強度が問題となる。

【０００４】例えば、外部端子から供給された電源電圧
ＶＤＤを３．３Ｖ程度に低くし、かつ、センスアンプの
動作電圧を２．２Ｖ程度に降圧する。これにより、上記
ワード線の選択レベルを約３．８Ｖのように低く抑える
ようにすることができる。この場合、理論的には２倍の
昇圧回路を用いても上記３．８Ｖ程度の昇圧電圧を得る
ことができるが、上記電源電圧ＶＤＤは比較的大きな変
動幅が許容されるものであり、電源電圧ＶＤＤが２．２
Ｖ付近まで低下した状態においも、比較的大きな駆動電
流を必要とするワード線選択動作に上記３．８Ｖのよう
な昇圧電圧ＶＰＰを安定的に確保するにはそれなりの電
流供給能力が必要であり、３倍の昇圧電圧を形成するポ
ンピング回路を用いるようにするとよい。

【０００５】しかしながら、このようなポンピング回路
内部においては電源電圧の３倍もの昇圧電圧を形成する
ものであり、昇圧回路を構成するＭＯＳＦＥＴ及びＭＯ
Ｓキャパシタのゲート絶縁膜の破壊を防止するためにゲ
ート絶縁膜を厚く形成することが必要となる。この結
果、ＭＯＳＦＥＴにおいてはオン状態での電流が小さく
なり、ＭＯＳキャパシタにおいては容量値が小さくな
る。したがって、ダブルブースト型のポンピング回路で
は、必要な電流供給能力及び容量値を得るために各素子
のサイズを大きく形成しなければならないという問題が
生じるものである。

【０００６】この発明の目的は、高信頼性と高集積化と
を実現した昇圧電圧発生回路を備えた半導体集積回路装
置を提供することにある。この発明の前記ならびにその
ほかの目的と新規な特徴は、本明細書の記述および添付
図面から明らかになるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、３倍昇圧のポンピング回路
において、各回路素子のうちゲート絶縁膜に電源電圧し
かかからないＭＯＳＦＥＴ及びキャパシタは、それに必
要な耐圧を持つ薄いゲート絶縁膜とし、ゲート絶縁膜に
２倍の電源電圧がかかるものはそれに必要な耐圧を持つ
厚いゲート絶縁膜とする。

【０００８】

【発明の実施の形態】図１には、この発明に係る昇圧電
圧回路に用いられる３倍昇圧動作を行うポンピング回路
の一実施例の回路図が示されている。同図においてＰチ
ャンネル型ＭＯＳＦＥＴは、ＭＯＳＦＥＴＱ１のように
ゲート電極部に〇印を付することによってＮチャンネル
型ＭＯＳＦＥＴと区別される。また、チャンネル部分を
太い線で示したものは厚いゲート絶縁膜であることを示
し、細い線で示したものは薄いゲート絶縁膜であること
を示している。

【０００９】発振パルスＯＳＣＴとＯＳＣＢとは互いに
逆相のパルスであり、この実施例のポンピング回路の概
略は、出力すべき昇圧電圧を形成する第１の昇圧回路
と、上記第１の昇圧回路を構成する各スイッチＭＯＳＦ
ＥＴのスイッチ制御信号を形成するための第２の昇圧回
路とが組み合わされて構成される。発振パルスＯＳＣＴ
は、インバータ回路ＩＶ１を通してＰチャンネル型ＭＯ
ＳＦＥＴＱ１とＮチャンネル型ＭＯＳＦＥＴＱ２からな
るＣＭＯＳインバータ回路の入力ノードＮ３に伝えられ
る。

【００１０】上記インバータ回路ＩＶ１の出力信号は、
インバータ回路ＩＶ２を介してＭＯＳキャパシタＣ１の
一方の電極（ノードＮ１）に供給される。このＭＯＳキ
ャパシタＣ１の他方の電極（ノードＮ２）と電源電圧Ｖ
ＤＤとの間には、プリチャージ用のＭＯＳＦＥＴＱ３が
設けられる。上記インバータ回路ＩＶ２、ＭＯＳキャパ
シタ及びＭＯＳＦＥＴＱ３からなる昇圧回路で形成され
た昇圧電圧（２ＶＤＤ）は、上記Ｐチャンネル型ＭＯＳ
ＦＥＴＱ１のソースに供給され、上記ＭＯＳＦＥＴＱ１
とＱ２からなるＣＭＯＳインバータ回路の動作電圧とさ
れる。上記ＭＯＳＦＥＴＱ１は、独立したＮ型ウェル領
域に形成され、かかるＮ型ウェル領域はソースと接続さ
れている。回路図では、ＭＯＳＦＥＴＱ１のソースとチ
ャンネル部分とが共通化されているように示されてい
る。

【００１１】上記ＭＯＳＦＥＴＱ１とＱ２からなるＣＭ
ＯＳインバータ回路の出力信号は、ＭＯＳキャパシタＣ
３の一方の電極（ノードＮ４）に供給される。このＭＯ
ＳキャパシタＣ４の他方の電極（ノードＮ５）と電源電
圧ＶＤＤとの間には、Ｐチャンネル型のプリチャージＭ
ＯＳＦＥＴＱ５が設けらる。また、上記ノードＮ５で形
成された３倍昇圧電圧３ＶＤＤを昇圧出力端子ＶＰＰに
伝えるはＰチャンネル型の出力スイッチＭＯＳＦＥＴＱ
１１が設けられる。

【００１２】発振パルスＯＳＣＴがロウレベルのとき、
インバータ回路ＩＶ１の出力信号がハイレベルに、イン
バータ回路ＩＶ２の出力信号がロウレベルとなり、ＭＯ
ＳキャパシタＣ１には、このときにオン状態にされるプ
リチャージＭＯＳＦＥＴＱ３を通してＶＤＤにプリチャ
ージされる。上記インバータ回路ＩＶ１の出力信号のハ
イレベルにより、Ｎチャンネル型ＭＯＳＦＥＴＱ２がオ
ン状態となってノードＮ４をロウレベルにしている。こ
のとき、Ｎチャンネル型のプリチャージＭＯＳＦＥＴＱ
５がオン状態となって、ＭＯＳキャパシタＣ３には電源
電圧ＶＤＤにプリチャージされる。

【００１３】発振パルスＯＳＣＴがロウレベルからハイ
レベルに変化すると、インバータ回路ＩＶ２の出力信号
（ノードＮ１）は、電源電圧ＶＤＤのようなハイレベル
となり、このときプリチャージＭＯＳＦＥＴＱ３がオフ
状態となり、ノードＮ２の電位は２ＶＤＤのような昇圧
電圧にされる。上記インバータ回路ＩＶ１の出力信号の
ロウレベルにより、Ｐチャンネル型ＭＯＳＦＥＴＱ１が
オン状態となり、ノードＮ２の昇圧電圧２ＶＤＤをノー
ドＮ４に伝える。この結果、ＭＯＳキャパシタＣ３の他
方の電極のノードＮ５の電位は、上記インバータ回路Ｉ
Ｖ２の出力電圧ＶＤＤと、ＭＯＳキャパシタＣ１に保持
された電圧ＶＤＤ及びＭＯＳキャパシタＣ３に保持され
た電圧ＶＤＤとが加算されて電源電圧ＶＤＤの３倍にさ
れた昇圧電圧３ＶＤＤが形成される。

【００１４】上記３倍昇圧時に同期してＰチャンネル型
ＭＯＳＦＥＴＱ１１がオン状態となり、上記昇圧電圧３
ＶＰＰを出力端子ＶＰＰに設けられる寄生容量に伝えら
れる。出力端子ＶＰＰには、図示しないワード線駆動回
路等の負荷回路の寄生容量、つまり、配線容量やワード
線駆動回路が形成されるＰチャンネル型ＭＯＳＦＥＴが
形成されるＮ型ウェル領域等のＰＮ接合容量等からなる
寄生容量が接続されるものであり、上記昇圧電圧ＶＰＰ
を保持している。ダイオード接続のＮチャンネル型ＭＯ
ＳＦＥＴＱ１２は、電源投入時に上記出力端子ＶＰＰに
接続される上記のような寄生容量を電源電圧ＶＤＤによ
りチャージアップさせる。

【００１５】上記プリチャージＭＯＳＦＥＴＱ３、Ｑ５
及び上記出力スイッチＭＯＳＦＥＴＱ１１のスイッチ制
御のために、発振パルスＯＳＣＢを入力とする昇圧電圧
発生回路が設けられる。つまり、ＭＯＳキャパシタＣ１
とＣ３をプリチャージするプリチャージＭＯＳＦＥＴＱ
３とＱ５のゲート電圧を電源電圧ＶＤＤのようなハイレ
ベルにすると、ノードＮ２とＮ５の電位はＶＤＤ−Ｖth
（ＭＯＳＦＥＴＱ３、Ｑ５のそれぞれのしきい値電圧）
のように低下してしまう。そこで、発振パルスＯＳＣＢ
をインバータ回路ＩＶ７及びＩＶ８を通してＭＯＳキャ
パシタＣ５に供給し、ダイオード形態のＭＯＳＦＥＴＱ
９によりプリチャージされた電圧を加算して、２ＶＤＤ
−Ｖthのような昇圧電圧を形成して上記ＭＯＳＦＥＴＱ
３とＱ５のゲートに供給する。

【００１６】上記キャパシタＣ１とＣ３に伝えられる上
記発振パルスＯＳＣＴと上記キャパシタＣ５に伝えられ
る上記発振パルスＯＳＣＢとは、互いに逆相の関係にあ
るので、上記ＭＯＳキャパシタＣ１とＣ３をプリチャー
ジするとき、つまり、プリチャージＭＯＳＦＥＴＱ３と
Ｑ５をオン状態にさせるときに、ＭＯＳキャパシタＣ５
により昇圧電圧を形成することができる。

【００１７】発振パルスＯＳＣＢを受けるインバータ回
路ＩＶ５とＩＶ６及びＭＯＳキャパシタＣ４と、Ｐチャ
ンネル型ＭＯＳＦＥＴＱ６とＮチャンネル型ＭＯＳＦＥ
ＴＱ７からなるＣＭＯＳインバータ回路と、ＭＯＳキャ
パシタＣ６とプリチャージＭＯＳＦＥＴＱ１０は、３倍
の昇圧電圧３ＶＤＤを形成する昇圧回路であり、上記出
力ＭＯＳＦＥＴＱ１１のゲートに供給される制御信号を
形成する。つまり、ノードＮ４をプリチャージすると
き、Ｐチャンネル型ＭＯＳＦＥＴＱ１１のゲート電圧を
昇圧電圧３ＶＤＤにしてＭＯＳＦＥＴＱ１１をオフ状態
にし、出力端子ＶＰＰ側から上記ノードＮ４側に電荷が
抜けてしまうのを防止する。

【００１８】これらの各回路は、発振パルスＯＳＣＢが
上記発振パルスＯＳＣＴに対して逆相であることを除い
て前記出力すべき３倍の昇圧電圧を形成する回路と同様
な回路から構成される。したがって、上記スイッチ制御
信号を形成する昇圧回路においても、プリチャージＭＯ
ＳＦＥＴＱ８及びＱ１０のスイッチ制御のための昇圧電
圧を必要とするものであり、上記発振パルスＯＳＣＴを
受けるインバータ回路ＩＶ３とＩＶ４、ＭＯＳキャパシ
タＣ２とダイオード形態のプリチャージＭＯＳＦＥＴＱ
４からなる昇圧回路が設けられる。

【００１９】上記ＭＯＳキャパシタＣ１ないしＣ６は、
特に制限されないが、Ｎ型ウェル内に形成されたＮチャ
ンネル型ＭＯＳＦＥＴ、つまり、ディプレッション型Ｍ
ＯＳＦＥＴであり、そのゲートと基板（ソース，ドレイ
ン）とのＭＯＳ容量で構成される。そして、これらのゲ
ート絶縁膜は、同図のように薄いゲート絶縁膜とされ
る。

【００２０】図２には、この発明に係る昇圧回路の動作
を説明するためのタイミング図が示されている。発振パ
ルスＯＳＣＴとＯＳＣＢとは、一方がハイレベルのとき
には他方がロウレベルなるような相補の関係、言い換え
るならば、互いに逆位の関係にある。発振パルスＯＳＣ
Ｔがロウレベルで、ＯＳＣＢがハイレベルのときには、
キャパシタＣ１に関連するノードＮ１はロウレベルに、
ノードＮ２はプリチャージＭＯＳＦＥＴＱ３のオン状態
により電源電圧ＶＤＤにされている。同様に、キャパシ
タＣ３に関連するノードＮ４はロウレベルに、ノードＮ
５はプリチャージＭＯＳＦＥＴＱ５のオン状態により電
源電圧ＶＤＤにされている。したがって、上記のような
プリチャージタイミングでは、キャパシタＣ１とＣ３に
は、上記電源電圧ＶＤＤに対応した電位差しか生じない
し、ＭＯＳＦＥＴＱ１のゲートとソースとは、同電位に
されている。

【００２１】発振パルスＯＳＣＴがハイレベルに、ＯＳ
ＣＢがロウレベルに変化すると、キャパシタＣ１に関連
するノードＮ１は、インバータ回路ＩＶ２のハイレベル
（ＶＤＤ）の出力信号が供給される。したがって、ノー
ドＮ２の電位は、上記ハイレベルの出力信号にキャパシ
タＣ１に保持された電圧ＶＤＤが加算された２ＶＤＤの
ような昇圧電圧にされる。しかしながら、キャパシタＣ
１の両電極間にの電位差はＶＤＤのままであり、ＭＯＳ
キャパシタのゲート絶縁膜には係る電圧ＶＤＤしか印加
されない。キャパシタＣ３に関連するノードＮ４は、イ
ンバータ回路ＩＶ１の出力信号のロウレベルによりオン
状態にされるＰチャンネル型ＭＯＳＦＥＴＱ１を通して
上記昇圧電圧２ＶＤＤが伝えられる。したがって、ノー
ドＮ５の電位は、上記昇圧電圧２ＶＤＤにキャパシタＣ
３に保持された電圧ＶＤＤが加算された３ＶＤＤのよう
な昇圧電圧にされる。しかしながら、キャパシタＣ１の
両電極間にの電位差はＶＤＤのままであり、ＭＯＳキャ
パシタのゲート絶縁膜には係る電圧ＶＤＤしか印加され
ない。

【００２２】上記昇圧出力タイミングでは、Ｐチャンネ
ル型ＭＯＳＦＥＴＱ１のゲートには、ノードＮ３のロウ
レベルが供給され、ゲートには昇圧電圧２ＶＤＤが印加
される。このときに、オフ状態にされるＮチャンネル型
ＭＯＳＦＥＴＱ２においてもゲートとドレインとの間に
は、やはり上記と同様に２ＶＤＤのような大きな電圧が
印加されている。そして、プリチャージＭＯＳＦＥＴＱ
５においては、上記昇圧タイミングでは、ノードＮ５の
電位が３ＶＤＤであるので、ゲートとの間で約２ＶＤＤ
のような高電圧が印加されている。出力ＭＯＳＦＥＴＱ
１１は、出力タイミングでは、ゲートにＭＯＳＦＥＴＱ
１０を通した電源電圧ＶＤＤが供給されているので、ゲ
ート絶縁膜には最大で約２ＶＤＤの電圧が印加される。

【００２３】上記昇圧電圧ＶＰＰを形成する第１の昇圧
回路を構成するプリチャージＭＯＳＦＥＴや出力ＭＯＳ
ＦＥＴのスイッチ制御信号を形成する第２の昇圧回路に
おいても、同じ回路構成の昇圧回路を用いており、それ
ぞれに印加される電圧も上記と同様である。

【００２４】実際の昇圧動作では、上記ノードＮ２，Ｎ
４及びＮ５の電位は、出力ＭＯＳＦＥＴＱ１１のオン状
態による出力容量（寄生容量）とのチャージシェアによ
り低下するものであり、前記のようにワード線の選択レ
ベルに対応して昇圧電圧ＶＰＰを３．８Ｖにする場合に
は、出力端子ＶＰＰの電位の平均値は３．８Ｖ程度であ
るので、上記発振パルスＯＳＣＴがハイレベルの全期間
に、上記電圧差の状態が維持されるというものではな
い。ただし、上記第２の昇圧回路においては、昇圧回路
の負荷がＭＯＳＦＥＴであるので、図２に示したような
電位差が各ＭＯＳＦＥＴやキャパシタのゲート絶縁膜に
印加されるものである。

【００２５】このように昇圧電圧発生回路を構成する各
素子において、それぞれに印加される電圧は、ＶＤＤと
２ＶＤＤの２種類に分けられる。それ故、各素子に印加
される電圧に対応し、ＶＤＤしか印加されないＭＯＳＦ
ＥＴ及びＭＯＳキャパシタは、ゲート絶縁膜を薄く形成
し、ＭＯＳＦＥＴにおいてはオン状態での動作電流を大
きくし、ＭＯＳキャパシタにおいては小さな専有面積で
大きな容量値を確保するものである。

【００２６】これに対して、上記２ＶＤＤのような大き
な電圧が印加される上記第１の昇圧回路のＭＯＳＦＥＴ
Ｑ１，Ｑ２及びＱ５、Ｑ１１とＱ１２や、第２の昇圧回
路のＭＯＳＦＥＴＱ６、Ｑ７及びＱ１０は、ゲート絶縁
膜が厚く形成されてゲート絶縁破壊を防止するようにさ
れる。これより、昇圧電圧発生回路においては、必要な
素子耐圧を確保しつつ、小さな素子サイズにより所望の
電流供給能力を持つようにすることができる。

【００２７】図３には、この発明に係る昇圧電圧発生回
路が搭載されたダイナミック型ＲＡＭの一実施例の全体
概略ブロック図が示されている。アドレス端子Ａｉから
時分割的に入力されたアドレス信号は、アドレスバッフ
ァ１０１に取り込まれる。アドレスバッファ１０１は、
Ｘアドレスバッファ（X ADDRESS BUFFER) とＹアドレス
バッファ（Y ADDRESS BUFFER) から構成され、時分割的
にアドレス端子Ａｉから入力されたそれぞれのアドレス
信号を取り込むようにする。

【００２８】上記Ｘアドレスバッファに取り込まれたＸ
アドレス信号は、Ｘラッチ（XLATCH) とプリデコーダ(P
RE-DEC) １０２に伝えられる。上記Ｙアドレスバッファ
に取り込まれたＹアドレス信号は、Ｙラッチ（YLATCH)
とプリデコーダ(PRE-DEC) １０３を介してＹデコーダ(Y
DEC)１０４に供給される。上記Ｙアドレスの一部の信号
は、ワード線選択回路１０５に含まれるマット制御回路
(MAT CONTROL) や、増幅回路（WA/MA)１１４、リードラ
イト制御回路(R/W CONTROL) １１０にも供給される。上
記ワード線選択回路１０５は、上記マット制御回路とＸ
デコーダ(XDEC)から構成される。メモリ部は、メモリマ
ット(MAT) １０６と、センスアンプ(SA)１０７から構成
される。

【００２９】上記メモリマット１０６は、ワード線とビ
ット線の交点にアドレス選択ＭＯＳＦＥＴと記憶キャパ
シタからなるダイナミック型メモリセルがマトリックス
配置されてなるものであり、例えば６４Ｍビットや２５
６Ｍビットのような大記憶容量を持つものでは、メモリ
部には多数のサブアレイに分けられる。ワード線選択回
路１０５に含まれるＸデコーダにより、多数のメモリマ
ットの中からアドレス信号により指定されたメモリマッ
トのワード線が選択され、Ｙデコーダ１０４によりアド
レス信号により上記指定されたメモリマットの中のビッ
ト線が選択される。

【００３０】読み出し動作のときには、リードライト制
御回路１１０により増幅回路１１４のメインアンプＭＡ
が動作して、上記メモリ部からの読み出し信号を増幅し
て、データ出力回路(DOUT BUFFER) １１１を通してデー
タ端子ＤＱから出力させる。書き込み動作のときには、
リードライト制御回路１１０により増幅回路１１４のラ
イトアンプＷＡが動作して、データ端子ＤＱから入力さ
れた書き込み信号がデータ入力回路(DIN BUFFER)と上記
ライトアンプＷＡを通して上記メモリ部の選択されたメ
モリセルに書き込まれる。クロックバッファ(CLOCK BU
F) １０８は、ロウアドレスストローブ信号／ＲＡＳ、
カラムアドレスストローブ信号／ＣＡＳ、ライトイネー
ブル信号／ＷＥ及び出力イネーブル信号／ＯＥを受け
て、クロックコントロール回路（CLOCK CONTROL)１０９
に伝えて内部動作に必要な各種制御信号を形成する。

【００３１】この実施例では、メモリ回路の動作電圧を
形成する内部電圧発生回路１１３が設けられる。この内
部電圧発生回路１１３には、昇圧回路ＶＰＰ−ＧＥＮ、
降圧回路ＶＤＬ−ＧＥＮ、ＶＰＥＲＩ−ＧＥＮ及び負電
圧発生回路ＶＢＢ−ＧＥＮが含まれる。上記降圧回路Ｖ
ＤＬ−ＧＥＮは、低消費電力や微細化されたＭＯＳＦＥ
Ｔのゲート耐圧保護のため等に、電源電圧ＶＤＤを降圧
した内部電圧ＶＤＬを形成する。この内部電圧ＶＤＬ
は、特に制限されないが、センスアンプ７の動作電圧と
して用いられる。降圧回路ＶＰＥＲＩ−ＧＥＮは、同様
に低消費電力や微細化されたＭＯＳＦＥＴのゲート耐圧
保護のため等に、電源電圧ＶＤＤを降圧した内部電圧Ｖ
ＰＥＲＩを形成する。この内部電圧ＶＰＥＲＩは、上記
外部端子との間での信号を授受する回路以外の周辺回路
の動作電圧に用いられる。

【００３２】メモリセルが接続されたワード線は、上記
ビット線のハイレベルに対応した内部降圧電圧ＶＤＬに
対して、アドレス選択ＭＯＳＦＥＴのしきい値電圧以上
に高くする必要がある。このような高電圧を形成するた
めに、チャージポンプ回路を利用した昇圧回路ＶＰＰ−
ＧＥＮが設けられる。上記昇圧回路ＶＰＰ−ＧＥＮは、
上記電源電圧ＶＤＤで動作する発振回路等で形成された
パルス信号を用いて、約３．８Ｖのような昇圧電圧を形
成する。

【００３３】上記昇圧回路ＶＰＰ−ＧＥＮは、前記図１
に示したような昇圧電圧発生回路と、形成された昇圧電
圧ＶＰＰをモニタして所望の電圧３．８Ｖに到達すると
発振パルスを停止し、ワード線の選択動作等により昇圧
電圧ＶＰＰが３．８Ｖ以下の電位に低下すると、発振パ
ルスを供給して上記昇圧動作を行わせるという制御回路
から構成される。

【００３４】上記メモリセルが形成される半導体領域又
は基板には、−１．０Ｖのような負電圧ＶＢＢが供給さ
れる。上記メモリセルを構成するアドレス選択ＭＯＳＦ
ＥＴは、センスアンプやアドレス選択回路等の周辺回路
のＭＯＳＦＥＴに比べてゲート絶縁膜が厚く形成される
こと及び上記のような負電圧ＶＢＢの供給によってしき
い値電圧が約１．６Ｖ程度に大きくされて、オフ状態の
ときのリーク電流を低減して記憶キャパシタの情報保持
時間を長くできるものである。

【００３５】図５には、この発明に係るダイナミック型
ＲＡＭのセンスアンプ部を中心にして、アドレス入力か
らデータ出力までの簡略化された一実施例の回路図が示
されている。同図においては、２つのサブアレイ１５に
上下から挟まれるようにされたセンスアンプ１６と前記
交差エリア１８に設けられる回路が例示的に示され、他
はブロック図として示されている。同図において、ＭＯ
ＳＦＥＴに付された回路記号は、前記図１のものと一部
重複しているが、それぞれは別個の回路機能を持つもの
であると理解されたい。

【００３６】ダイナミック型メモリセルは、上記１つの
サブアレイ１５に設けられたサブワード線ＳＷＬと、相
補ビット線ＢＬ，ＢＬＢのうちの一方のビット線ＢＬと
の間に設けられた１つが代表として例示的に示されてい
る。ダイナミック型メモリセルは、アドレス選択ＭＯＳ
ＦＥＴＱｍと記憶キャパシタＣｓから構成される。アド
レス選択ＭＯＳＦＥＴＱｍのゲートは、サブワード線Ｓ
ＷＬに接続され、このＭＯＳＦＥＴＱｍのドレインがビ
ット線ＢＬに接続され、ソースに記憶キャパシタＣｓが
接続される。記憶キャパシタＣｓの他方の電極は共通化
されてプレート電圧ＶＰＬＴが与えられる。上記ＭＯＳ
ＦＥＴＱｍの基板（チャンネル）には負のバックバイア
ス電圧ＶＢＢが印加される。特に制限されないが、上記
バックバイアス電圧ＶＢＢは、−１Ｖのような電圧に設
定される。上記サブワード線ＳＷＬの選択レベルは、上
記ビット線のハイレベルに対して上記アドレス選択ＭＯ
ＳＦＥＴＱｍのしきい値電圧分だけ高くされた高電圧Ｖ
ＰＰとされる。

【００３７】センスアンプを内部降圧電圧ＶＤＬで動作
させるようにした場合、センスアンプにより増幅されて
ビット線に与えられるハイレベルは、上記内部電圧ＶＤ
Ｌレベルにされる。したがって、上記ワード線の選択レ
ベルに対応した高電圧ＶＰＰはＶＤＬ＋Ｖth＋αにされ
る。センスアンプの左側に設けられたサブアレイの一対
の相補ビット線ＢＬとＢＬＢは、同図に示すように平行
に配置される。かかる相補ビット線ＢＬとＢＬＢは、シ
ェアードスイッチＭＯＳＦＥＴＱ１とＱ２によりセンス
アンプの単位回路の入出力ノードと接続される。

【００３８】センスアンプの単位回路は、ゲートとドレ
インとが交差接続されてラッチ形態にされたＮチャンネ
ル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型
の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８からなるＣ
ＭＯＳラッチ回路で構成される。Ｎチャンネル型ＭＯＳ
ＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮに接
続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソ
ースは、共通ソース線ＣＳＰに接続される。上記共通ソ
ース線ＣＳＮとＣＳＰには、それぞれパワースイッチＭ
ＯＳＦＥＴが接続される。特に制限されないが、Ｎチャ
ンネル型の増幅ＭＯＳＦＥＴＱ５とＱ６のソースが接続
された共通ソース線ＣＳＮには、上記クロスエリア１８
に設けられたＮチャンネル型のパワースイッチＭＯＳＦ
ＥＴＱ１４により接地電位に対応した動作電圧が与えら
れる。

【００３９】特に制限されないが、上記Ｐチャンネル型
の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共
通ソース線ＣＳＰには、上記クロスエリア１８に設けら
れたオーバードライブ用のＮチャンネル型のパワーＭＯ
ＳＦＥＴＱ１６と、上記内部電圧ＶＤＬを供給するＮチ
ャンネル型のパワーＭＯＳＦＥＴＱ１５が設けられる。
上記オーバードライブ用の電圧には、特に制限されない
が、外部端子から供給される電源電圧ＶＤＤが用いられ
る。あるいは、センスアンプ動作速度の電源電圧ＶＤＤ
依存性を軽減するために、ゲートにＶＰＰが印加され、
ドレインに電源電圧ＶＤＤが供給されたＮチャンネル型
ＭＯＳＦＥＴのソースから上記電圧を得るものとしてわ
ずかに降圧してもよい。

【００４０】上記Ｎチャンネル型のパワーＭＯＳＦＥＴ
Ｑ１６のゲートに供給されるセンスアンプオーバードラ
イブ用活性化信号ＳＡＰ１は、上記Ｎチャンネル型ＭＯ
ＳＦＥＴＱ１５のゲートに供給される活性化信号ＳＡＰ
２と同相の信号とされ、ＳＡＰ１とＳＡＰ２は時系列的
にハイレベルにされる。特に制限されないが、ＳＡＰ１
とＳＡＰ２のハイレベルは昇圧電圧ＶＰＰレベルの信号
とされる。つまり、昇圧電圧ＶＰＰは、約３．８Ｖであ
るので、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１５、１６
を十分にオン状態にさせることができる。ＭＯＳＦＥＴ
Ｑ１６がオフ状態（信号ＳＡＰ１がロウレベル）の後に
はＭＯＳＦＥＴＱ１５のオン状態（信号ＳＡＰ２がハイ
レベル）によりソース側から内部電圧ＶＤＬに対応した
電圧を出力させることができる。

【００４１】上記センスアンプの単位回路の入出力ノー
ドには、相補ビット線を短絡させるイコライズＭＯＳＦ
ＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧
ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０
からなるプリチャージ（イコライズ）回路が設けられ
る。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共
通にプリチャージ信号ＰＣＢが供給される。サブワード
ドライバ１７とセンスアンプ１６に挟まれたクロスエリ
ア１８には、ＩＯスイッチ回路ＩＯＳＷ（ローカルＩＯ
とメインＩＯを接続するスイッチＭＯＳＦＥＴＱ１９，
Ｑ２０）が置かれる。

【００４２】このクロスエリア１８には、図示した回路
以外にも、必要に応じて、センスアンプのコモンソース
線ＣＳＰとＣＳＮのハーフプリチャージ回路、ローカル
入出力線ＬＩＯのハーフプリチャージ回路、メイン入出
力線のＶＤＬプリチャージ回路、シェアード選択信号線
ＳＨＲとＳＨＬの分散ドライバ回路等も設けられる。

【００４３】センスアンプの単位回路は、シェアードス
イッチＭＯＳＦＥＴＱ３とＱ４を介して図下側のサブア
レイ１５の同様な相補ビット線ＢＬ，ＢＬＢに接続され
る。例えば、上側のサブアレイのサブワード線ＳＷＬが
選択されたときには、センスアンプの上側シェアードス
イッチＭＯＳＦＥＴＱ１とＱ２はオン状態に、下側シェ
アードスイッチＭＯＳＦＥＴＱ３とＱ４とがオフ状態に
される。スイッチＭＯＳＦＥＴＱ１２とＱ１３は、カラ
ム（Ｙ）スイッチ回路を構成するものであり、上記選択
信号ＹＳが選択レベル（ハイレベル）にされるとオン状
態となり、上記センスアンプの単位回路の入出力ノード
とローカル入出力線ＬＩＯ１とＬＩＯ１Ｂ、ＬＩＯ２，
ＬＩＯ２Ｂ等とを接続させる。

【００４４】これにより、センスアンプの入出力ノード
は、上記上側の相補ビット線ＢＬ，ＢＬＢに接続され
て、選択されたサブワード線ＳＷＬに接続されたメモリ
セルの微小信号を増幅し、上記カラムスイッチ回路（Ｑ
１２とＱ１３）を通してローカル入出力線ＬＩＯ１，Ｌ
ＩＯ１Ｂに伝える。上記ローカル入出力線ＬＩＯ１，Ｌ
ＩＯ１Ｂは、上記センスアンプ列に沿って、つまり、同
図では横方向に延長される。上記ローカル入出力線ＬＩ
Ｏ１，ＬＩＯ１Ｂは、クロスエリア１８に設けられたＮ
チャンネル型ＭＯＳＦＥＴＱ１９とＱ２０からなるＩＯ
スイッチ回路を介してメインアンプ６１の入力端子が接
続されるメイン入出力線ＭＩＯ，ＭＩＯＢに接続され
る。上記ＩＯスイッチ回路は、Ｘ系のアドレス信号を解
読して形成された選択信号よりスイッチ制御され、動作
速度の高速化のために後述するようにその選択レベル
は、特に制限されないが、昇圧電圧ＶＰＰのような高い
電圧が用いられる。なお、後述するように上記Ｎチャン
ネル型ＭＯＳＦＥＴＱ１９とＱ２０のそれぞれにＰチャ
ンネル型ＭＯＳＦＥＴを並列に接続したＣＭＯＳスイッ
チ構成としてもよい。

【００４５】上記のようにカラム選択信号ＹＳにより、
２対の相補ビット線を選択する構成では、図２の実施例
で２本の点線で示されたローカル入出力線ＬＩＯとメイ
ン入出力線ＭＩＯは、上記二対の入出力線に対応するも
のである。シンクロナスＤＲＡＭのバーストモードで
は、上記カラム選択信号ＹＳがカウンタ動作により切り
換えられ、上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂ
及びＬＩＯ２，ＬＩＯ２Ｂとサブアレイの二対ずつの相
補ビット線ＢＬ，ＢＬＢとの接続が順次に切り換えられ
る。

【００４６】アドレス信号Ａｉは、アドレスバッファ５
１に供給される。このアドレスバッファは、時分割的に
動作してＸアドレス信号とＹアドレス信号を取り込む。
Ｘアドレス信号は、プリデコーダ５２に供給され、メイ
ンローデコーダ１１とメインワードドライバ１２を介し
てメインワード線ＭＷＬの選択信号が形成される。上記
アドレスバッファ５１は、外部端子から供給されるアド
レス信号Ａｉを受けるものであるので、外部端子から供
給される電源電圧ＶＤＤにより動作させられ、上記プリ
デコーダ５２は、降圧電圧ＶＰＥＲＩにより動作させら
れ、上記メインワードドライバ１２は、昇圧電圧ＶＰＰ
により動作させられる。プリデコーダ５２の選択信号に
対応してメインワード線ＭＷＬの選択信号を形成する。
カラムデコーダ（ドライバ）５３は、上記アドレスバフ
ッァ５１の時分割的な動作によって供給されるＹアドレ
ス信号を受けて、このカラムデコーダ５３は、降圧電圧
ＶＰＥＲＩにより動作し、それに対応したカラムスイッ
チ選択信号ＹＳを形成する。

【００４７】上記メインアンプ６１は、降圧電圧ＶＰＥ
ＲＩにより動作させられ、外部端子から供給される電源
電圧ＶＤＤで動作させられる出力バッファ６２を通して
外部端子Ｄout から出力される。外部端子Ｄinから入力
される書き込み信号は、入力バッファ６３を通して取り
込まれ、同図においてメインアンプ６１に含まれる後述
するようなライトアンプを通して上記メイン入出力線Ｍ
ＩＯとＭＩＯＢに書き込み信号を供給する。上記出力バ
ッファの入力部には、レベルシフト回路とその出力信号
を上記クロック信号に対応したタイミング信号に同期さ
せて出力させるための論理部が設けられる。

【００４８】特に制限されないが、上記外部端子から供
給される電源電圧ＶＤＤは、第１の形態では３．３Ｖに
され、内部回路に供給される降圧電圧ＶＰＥＲＩは２．
５Ｖに設定され、上記センスアンプの動作電圧ＶＤＬは
２．２Ｖとされる。そして、ワード線の選択信号（昇圧
電圧）は、３．８Ｖにされる。ビット線のプリチャージ
電圧ＶＢＬＲは、ＶＤＬ／２に対応した1 ．１Ｖにさ
れ、プレート電圧ＶＰＬＴも１．１Ｖにされる。そし
て、基板電圧ＶＢＢは−１．０Ｖにされる。上記外部端
子から供給される電源電圧ＶＤＤは、第２の形態では
２．５Ｖ低電圧にされる。電源電圧ＶＤＤが周辺回路の
動作電圧ＶＰＥＲＩとしてそのまま用いられる。この構
成では、２．５Ｖのような電源電圧ＶＤＤで上記３．８
Ｖのような書圧電圧を形成するものであるので、本願に
係る昇圧電圧発生回路が有効に機能するものとなる。

【００４９】上記外部端子から供給される電源電圧ＶＤ
Ｄを、上記同様に３．３Ｖにし、内部回路に供給される
降圧電圧ＶＰＥＲＩは２．５Ｖに設定し、上記センスア
ンプの動作電圧ＶＤＬを１．８Ｖにして、ワード線の選
択信号（昇圧電圧）を、３．６Ｖにしてもよい。このと
き、ビット線のプリチャージ電圧ＶＢＬＲは、ＶＤＬ／
２に対応した０．９Ｖにされ、プレート電圧ＶＰＬＴも
０．９Ｖにされる。そして、基板電圧ＶＢＢは−１．０
Ｖにされる。上記外部端子から供給される電源電圧ＶＤ
Ｄは、第２の形態では２．５Ｖのような低電圧にし、内
部降圧電圧ＶＰＥＲＩを２Ｖまで低下させてもよい。

【００５０】上記アドレス選択ＭＯＳＦＥＴＱｍは、ゲ
ート絶縁膜が相対的に厚く形成されて前記のような基板
電圧ＶＢＢの印加によってしきい値電圧が大きくされ
る。これに対して、センスアンプやアドレスデコーダ回
路等のＭＯＳＦＥＴは、しきい値電圧を小さくして大き
な電流が流れるようにするためにゲート絶縁膜が薄く形
成される。したがって、図１の昇圧電圧発生回路におい
て、ゲート絶縁膜が厚くされたＭＯＳＦＥＴＱ１、Ｑ２
等は、アドレスＭＯＳＦＥＴＱｍと同じ製造プロセスに
より形成され、ゲート絶縁膜が薄く形成されるＭＯＳＦ
ＥＴＱ３等は、センスアンプを構成するＭＯＳＦＥＴと
同じ製造プロセスにより形成される。

【００５１】前記のようなサブワード線をサブワード線
駆動回路で駆動し、その実質的な動作電圧を昇圧電圧Ｖ
ＰＰとしてサブワード線の選択レベルを昇圧電圧ＶＰＰ
に対応した高レベルとしたり、シェアードスイッチＭＯ
ＳＦＥＴのスイッチ制御にも上記昇圧電圧を用いるこ
と、及びセンスアンプＳＡのオーバードライブ駆動の制
御のためにＶＰＰを用いる等の構成では、昇圧電圧ＶＰ
Ｐの負荷電流が比較的大きくなりポンピング回路では比
較的大きな電流供給能力を持つことが必要とされるが、
本願発明に係るポンピング回路では小さな素子サイズに
よりそれに十分応えることができる。

【００５２】昇圧電圧ＶＰＰを深い深さとされたウェル
領域ＤＷＥＬＬに供給し、かかるＤＷＥＬＬ内にＮチャ
ンネル型ＭＯＳＦＥＴを形成するＰ型ウェル領域を形成
するという三重ウェル構成において、かかるＤＷＥＬＬ
とＰ型基板との間に比較的大きな寄生容量が存在する。
それ故、ポンピング回路の出力側に設けられ、上記昇圧
電圧ＶＰＰを保持するキャパシタとして、上記ＤＷＥＬ
Ｌの寄生容量を活用することができ、ＶＰＰの安定化と
ポンピング回路の専有面積を小さく形成することができ
る。

【００５３】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） ３倍昇圧のポンピング回路において、各回路素
子のうちゲート絶縁膜に電源電圧しかかからないＭＯＳ
ＦＥＴ及びキャパシタは、それに必要な耐圧を持つ薄い
ゲート絶縁膜とし、ゲート絶縁膜に２倍の電源電圧がか
かるものはそれに必要な耐圧を持つ厚いゲート絶縁膜と
することにより、必要な素子耐圧を確保しつつ、小さな
素子サイズにより所望の電流供給能力を持つようにする
ことができるという効果が得られる。

【００５４】（２） 上記昇圧電圧発生回路として、周
期的な第１のパルス信号を受け、電源電圧で動作するよ
うにされた第１の駆動回路と、上記第１の駆動回路の出
力端子に一端が接続された第１のＭＯＳキャパシタと、
上記第１のＭＯＳキャパシタの他端と電源電圧との間に
設けられ、上記第１の駆動回路の出力信号がロウレベル
の期間に上記電源電圧から上記第１のキャパシタの他端
に向けて電流を流すようにされた第１のスイッチＭＯＳ
ＦＥＴと、上記周期的な第１のパルス信号の反転信号を
受け、上記第１のＭＯＳキャパシタの他端の電圧を動作
電圧とする第１のＣＭＯＳインバータ回路と、上記第１
のＣＭＯＳインバータ回路の出力端子に一端が接続され
た第２のＭＯＳキャパシタと、上記第２のＭＯＳキャパ
シタの他端と上記電源電圧との間に設けられ、上記第１
のＣＭＯＳインバータ回路の出力信号がロウレベルの期
間にオン状態にされて上記電源電圧により上記第２のＭ
ＯＳキャパシタをチャージアップさせる第２のスイッチ
ＭＯＳＦＥＴで昇圧電圧を生成し、上記第１と第２のス
イッチＭＯＳＦＥＴの制御信号を上記周期的なパルス信
号とは逆相にされた第２のパルス信号と上記同様な昇圧
回路で形成し、上記第１と第２のＣＭＯＳインバータ回
路を構成するＭＯＳＦＥＴと、上記第２と第４の及び第
５のスイッチＭＯＳＦＥＴは、電源電圧の２倍の電圧に
対応した耐圧を持つ厚いゲート絶縁膜とし、上記第１な
いし第４のキャパシタを含む上記各回路を構成するＭＯ
ＳＦＥＴを電源電圧に対応した耐圧を持つ薄いゲート絶
縁膜とすることにより、必要な素子耐圧を確保しつつ、
小さな素子サイズにより所望の電流供給能力を持つよう
にすることができるという効果が得られる。

【００５５】（３） 上記第２と第４のスイッチＭＯＳ
ＦＥＴのゲートに供給される制御信号は、上記周期的な
パルス信号とキャパシタとを用いて電源電圧に対して約
２倍に昇圧された制御電圧によりスイッチ制御すること
により、スイッチＭＯＳＦＥＴのしきい値電圧に影響さ
れないでプリチャージ電圧を大きくできるから、小さな
素子サイズにより所望の電流供給能力を持つようにする
ことができるとい効果が得られる。

【００５６】（４） 上記昇圧電圧発生回路で形成され
た昇圧電圧を、複数からなるダイナミック型メモリセル
のアドレス選択端子が接続されてなるワード線の選択レ
ベルに用いることにより、ダイナミック型ＲＡＭの高集
積化と高信頼性を実現することができるという効果が得
られる。

【００５７】（５） 上記ダイナミック型メモリセルを
構成するアドレス選択用ＭＯＳＦＥＴは上記厚いゲート
絶縁膜により構成し、上記ワード線及び相補ビット線の
選択信号を形成する周辺回路を構成するＭＯＳＦＥＴ
は、薄いゲート絶縁膜により構成することにより、ダイ
ナミック型ＲＡＭの製造プロセスを流用してそれに内蔵
される昇圧電圧発生回路のＭＯＳＦＥＴ及びＭＯＳキャ
パシタを形成することができるという効果が得られる。

【００５８】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、昇圧
出力電圧は２倍だが、内部に３倍昇圧電圧を発生する昇
圧回路でもよい。また、昇圧回路は、リーク電流を補う
程度の電流供給能力を持たない昇圧回路を別に設け、そ
れを定常的に動作させるようにするものであってもよ
い。昇圧回路の具体的構成は、出力すべき昇圧電圧を形
成するものと、その動作に必要な昇圧レベルの制御信号
を形成するものの組み合わせにより種々の実施形態を採
ることができる。

【００５９】この発明が適用されるダイナミック型ＲＡ
Ｍを構成するサブアレイの構成、または半導体チップに
搭載される複数のメモリアレイの配置は、その記憶容量
等に応じて種々の実施形態を採ることができる。また、
サブワードドライバの構成は、種々の実施形態を採るこ
とができる。入出力インターフェイスの部分は、クロッ
ク信号に同期して動作を行うようにされたシンクロナス
ダイナミック型ＲＡＭとしてもよい。この発明は、前記
ダイナミック型ＲＡＭの他に、外部端子から供給された
電源電圧に高くされた昇圧電圧を備えた半導体集積回路
装置に広く利用できるものである。

【００６０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、３倍昇圧のポンピング回路
において、各回路素子のうちゲート絶縁膜に電源電圧し
かかからないＭＯＳＦＥＴ及びキャパシタは、それに必
要な耐圧を持つ薄いゲート絶縁膜とし、ゲート絶縁膜に
２倍の電源電圧がかかるものはそれに必要な耐圧を持つ
厚いゲート絶縁膜とすることにより、必要な素子耐圧を
確保しつつ、小さな素子サイズにより所望の電流供給能
力を持つようにすることができる。

【図面の簡単な説明】

【図１】この発明に係る昇圧電圧発生回路の一実施例を
示す回路図である。

【図２】図１の昇圧電圧発生回路の動作を説明するため
のタイミング図である。

【図３】この発明に係るダイナミック型ＲＡＭの一実施
例を示す全体概略ブロック図である。

【図４】この発明に係るダイナミック型ＲＡＭのセンス
アンプ部を中心にして、アドレス入力からデータ出力ま
での簡略化された一実施例を示す回路図である。

【符号の説明】

Ｑ１〜Ｑ２０…ＭＯＳＦＥＴ、Ｃ１〜Ｃ６…ＭＯＳキャ
パシタ、ＩＶ１〜ＩＶ７…ＣＭＯＳインバータ回路、１
０１…アドレスバッファ、１０２…Ｘラッチプリデコー
ダ、１０３…Ｙラッチとプリデコーダ、１０４…Ｙデコ
ーダ、１０５…ワード線選択回路、１０６…メモリマッ
ト、１０７…センスアンプ、１０８…クロックバッフ
ァ、１０９…クロックコントロール回路、１１０…リー
ドライト制御回路、１１１…データ出力回路、１１２…
データ入力回路、１１３…内部電圧発生回路、１１４…
増幅回路、ＤＲＡＭ…メモリチップ、１１…メインロウ
デコーダ領域、１２…メインワードドライバ領域、１３
…カラムデコーダ領域、１４…周辺回路、ポンディング
パッド領域、１５…メセリセルアレイ（サブアレイ）、
１６…センスアンプ領域、１７…サブワードドライバ領
域、１８…交差領域（クロスエリア）、５１…アドレス
バッファ、５２…プリデコーダ、５３…デコーダ、６１
…メインアンプ、６２…出力バッファ、６３…入力バッ
ファ、ＳＢＡＲＹ…サブアレイ、ＳＷＤ…サブワードド
ライバ、ＳＡ…センスアンプ、ＩＯＳＷ…ＩＯスイッチ
回路、ＭＡ…メインアンプ、ＷＤ…ライトドライバ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山崎 英治 東京都小平市上水本町５丁目22番１号 日 立超エル・エス・アイ・システムズ内 (72)発明者 鈴木 津幸 東京都小平市上水本町５丁目22番１号 日 立超エル・エス・アイ・システムズ内 (72)発明者 田中 均 東京都小平市上水本町５丁目22番１号 日 立超エル・エス・アイ・システムズ内 Ｆターム(参考） 5B024 AA07 BA27 CA27 5F083 AD00 LA07 LA09 LA16 ZA07

Claims (5)

【特許請求の範囲】
1. 【請求項１】 動作電圧レベルに対応された周期的なパ
   ルス信号と第１のＭＯＳキャパシタを用いて上記動作電
   圧の２倍の昇圧電圧を形成する第１の昇圧回路と、 上記第１のキャパシタにより形成された上記２倍の昇圧
   電圧と上記動作電圧レベルにチャージアップされた第２
   のＭＯＳキャパシタの電圧とを加算して上記動作電圧の
   ３倍の昇圧電圧を形成する第２の昇圧回路とからなる昇
   圧電圧発生回路を備え、 上記昇圧電圧発生回路は、 そのゲート絶縁膜に上記動作電圧に対応した電位差が印
   加されるＭＯＳＦＥＴはかかる電圧に対応した耐圧を持
   つ薄いゲート絶縁膜で構成され、 そのゲート絶縁膜に上記２倍の動作電圧に対応した電位
   差が印加されるＭＯＳＦＥＴはかかる電圧に対応した耐
   圧を持つ厚いゲート絶縁膜で構成されてなることを特徴
   とする半導体集積回路装置。
2. 【請求項２】 請求項１において、 上記昇圧電圧発生回路は、 上記周期的な第１のパルス信号を受け、電源電圧で動作
   するようにされた第１の駆動回路と、 上記第１の駆動回路の出力端子に一端が接続された第１
   のＭＯＳキャパシタと、 上記第１のＭＯＳキャパシタの他端と電源電圧との間に
   設けられ、上記第１の駆動回路の出力信号がロウレベル
   の期間に上記電源電圧から上記第１のキャパシタの他端
   に向けて電流を流すようにされた第１のスイッチＭＯＳ
   ＦＥＴと、 上記第１のパルス信号を受け、上記第１のＭＯＳキャパ
   シタの他端の電圧を動作電圧とする第１のＣＭＯＳイン
   バータ回路と、 上記第１のＣＭＯＳインバータ回路の出力端子に一端が
   接続された第２のＭＯＳキャパシタと、 上記第２のＭＯＳキャパシタの他端と上記電源電圧との
   間に設けられ、上記第１のＣＭＯＳインバータ回路の出
   力信号がロウレベルの期間にオン状態にされて上記電源
   電圧により上記第２のＭＯＳキャパシタをチャージアッ
   プさせる第２のスイッチＭＯＳＦＥＴと、 上記周期的なパルス信号とは逆相にされた第２のパルス
   信号を受け、電源電圧で動作するようにされた第２の駆
   動回路と、 上記第２の駆動回路の出力端子に一端が接続された第３
   のＭＯＳキャパシタと、 上記第３のＭＯＳキャパシタの他端と電源電圧との間に
   設けられ、上記第２の駆動回路の出力信号がロウレベル
   の期間に上記電源電圧から上記第３のキャパシタの他端
   に向けて電流を流すようにされた第３のスイッチＭＯＳ
   ＦＥＴと、 上記第２のパルスを受け、上記第３のＭＯＳキャパシタ
   の他端の電圧を動作電圧とする第２のＣＭＯＳインバー
   タ回路と、 上記第２のＣＭＯＳインバータ回路の出力端子に一端が
   接続された第４のＭＯＳキャパシタと、 上記第２のＭＯＳキャパシタの他端と上記電源電圧との
   間に設けられ、上記第２のＣＭＯＳインバータ回路の出
   力信号がロウレベルの期間にオン状態にされて上記電源
   電圧により上記第２のＭＯＳキャパシタをチャージアッ
   プさせる第４のスイッチＭＯＳＦＥＴを含み、 上記第２のキャパシタにより形成された３倍の昇圧電圧
   を、上記第４のキャパシタで形成された３倍の昇圧電圧
   でオフ状態にされる第５のスイッチＭＯＳＦＥＴを介し
   て出力させるものであり、 上記第１と第２のＣＭＯＳインバータ回路を構成するＭ
   ＯＳＦＥＴと、上記第２と第４の及び第５のスイッチＭ
   ＯＳＦＥＴは、電源電圧の２倍の電圧に対応した耐圧を
   持つ厚いゲート絶縁膜により構成され、 上記第１ないし第４のキャパシタを含む上記各回路を構
   成するＭＯＳＦＥＴは、電源電圧に対応した耐圧を持つ
   薄いゲート絶縁膜により構成されてなることを特徴とす
   る半導体集積回路装置。
3. 【請求項３】 請求項２において、 上記第２と第４のスイッチＭＯＳＦＥＴのゲートに供給
   される制御信号は、上記周期的なパルス信号とキャパシ
   タとを用いて電源電圧に対して２倍に昇圧された制御電
   圧によりスイッチ制御されることを特徴とする半導体集
   積回路装置。
4. 【請求項４】 請求項３において、 上記半導体集積回路装置は更に、 複数からなるダイナミック型メモリセルのアドレス選択
   端子が接続されてなるワード線と、 上記複数のワード線とそれと直交するように配置され、
   上記ダイナミック型メモリセルの入出力端子がその一方
   に接続された複数の相補ビット線対を備えてたダイナミ
   ック型ＲＡＭを含み、 上記ワード線は、上記昇圧電圧を用いて形成された選択
   レベルにされるものであることを特徴とする半導体集積
   回路装置。
5. 【請求項５】 請求項４において、 上記ダイナミック型メモリセルを構成するアドレス選択
   用ＭＯＳＦＥＴは上記厚いゲート絶縁膜により構成され
   るものであり、 上記ワード線及び相補ビット線の選択信号を形成する周
   辺回路を構成するＭＯＳＦＥＴは、薄いゲート絶縁膜に
   より構成されるものであることを特徴とする半導体集積
   回路装置。