JP2000198240A - 印刷装置及びその制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 カラーレーザプリンタなどのデータ量の多い
印刷データを高速で処理可能な印刷装置を提供する。 【解決手段】 印刷データを受信する処理および印刷デ
ータを中間コードに変換して出力する処理までを制御す
る第１のＣＰＵ１１と、中間コードから描画データを生
成する処理、色変換する処理および２値化する処理を制
御する第２のＣＰＵ３１を設ける。プリンタにおけるデ
ータ処理は段階的に進んでいくので、中間コードなどの
いずれかの段階のデータで複数のＣＰＵの間で処理を引
き継ぐことにより、ＣＰＵ間の通信機能を設けたり、協
調制御用のＯＳを開発することなく、２つのＣＰＵによ
り並行処理が可能であり、処理速度を高めることができ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、カラー画像を印刷
可能な印刷装置およびその制御方法に関するものであ
る。

【０００２】

【従来の技術】近年、ドキュメントのほとんどはパーソ
ナルコンピュータなど情報処理装置により処理され、プ
リンタを用いて出力されている。したがって、大量の書
類を高速で印刷するためにプリンタの印刷速度を向上す
ることが常に要求されている。また、パーソナルコンピ
ュータにおいてカラー画像の処理が容易に行われるよう
になっており、カラー表示を含んだ文書量が増大してい
る。

【０００３】

【発明が解決しようとする課題】このため、カラー印刷
ができる様々な種類のプリンタが開発され、一般的に使
用されるようになっている。そして、カラープリンタに
対しても印刷速度を向上する要求が常にある。その一方
で、高速なカラープリンタを低コストで供給可能にする
要求も常にある。

【０００４】印刷速度の速いカラープリンタとして、ペ
ージ印刷できるカラーレーザープリンタが知られてお
り、近年、プリント用のエンジン（印刷機構）の速度は
大幅に向上している。しかしながら、パーソナルコンピ
ュータで処理されるカラー画像の解像度も大幅に向上さ
れており、パーソナルコンピュータから印刷するために
送信されるカラー画像のデータ量は膨大となっている。
さらに、パーソナルコンピュータからプリンタに送信さ
れる言語は様々であり、プリンタは膨大なデータをそれ
ぞれの言語に従って処理する必要がある。また、プリン
タから出力されるカラープリントの品質は常に高いもの
が求められており、誤差分配などのカラー印刷用に特有
の処理が必要となっている。

【０００５】したがって、パーソナルコンピュータから
印刷データを受信した後、印刷機構で印刷可能な２値化
されたデータに変換するまでの処理過程が複雑になって
おり、従来にもましてこの処理を短縮することがカラー
プリンタの高速化のために重要な課題となっている。

【０００６】

【課題を解決するための手段】このため、本発明におい
ては、少なくとも２つのＣＰＵにより、印刷データを受
信してから２値化されたデータを印刷機構の出力するま
での処理を並列処理し、カラープリンタをさらに高速化
するようにしている。

【０００７】デジタルデータの処理速度を向上するに
は、ＣＰＵを高速なもの変えるか、あるいは、色変換な
どの処理に特化したハードウェアを開発し採用すること
が一般的である。高速のＣＰＵを採用すれば、ＣＰＵの
処理時間は短縮できるが、クリティカルパスとなるであ
ろうデータ転送などの時間は短縮できない。したがっ
て、高価なＣＰＵを採用しても画像処理の時間をそれほ
ど短縮できるものではない。色変換処理専用にフルカス
タマイズされたハードウェアを採用すれば、その処理自
体の速度は向上でき、全ての処理をカスタマイズされた
ハードウェアで行えば、さらに処理速度を向上できる。
しかしながら、やはりデータ転送などのクリティカルパ
スが生ずるので、それ自体を短縮することは難しい。ま
た、専用ハードウェアを開発するためはコストと時間が
かかる。さらに、専用ハードウェアを採用することによ
り汎用性がなくなるので、将来のバージョンアップ、あ
るいは処理内容の変更・追加などにも対処できなくな
る。

【０００８】マルチプロセッサを用いた並行処理もデジ
タルデータの処理速度を向上する一般的な方法として知
られている。しかしながら、協調制御のためにプロセッ
サ相互間の通信機能を設けたり、マルチプロセッサ用の
ＯＳを開発する必要があるなど、ソフトウェアおよびハ
ードウェアの開発に時間とコストがかかるので、プリン
タといった周辺機器には採用されていない。

【０００９】これに対し、本願の発明者らは、プリンタ
における印刷データの処理が、中間コードへ変換する処
理、中間コードをＲＧＢ（赤、緑および青）各色の描画
データへ変換する処理、描画データをＣＭＹＫ（シア
ン、マゼンダ、黄色および黒色）の印刷するための色デ
ータに変換する処理、および、色変換されたデータを印
刷機構に送るために２値化する処理と段階的に進み、さ
らに、各々の段階で変換データがバッファに書き込まれ
ることに着目した。そして、いずれかの段階のデータで
その後の処理を異なるＣＰＵが引き継ぐことにより、複
数のＣＰＵで印刷データの処理を並列処理できるように
している。

【００１０】すなわち、本発明の第１の観点に従う印刷
装置は、印刷データを受信する処理、その印刷データか
ら中間段階のデータを作成する処理、および、この中間
段階のデータを出力する処理を制御する第１のＣＰＵを
備えた第１の制御区画と、中間段階のデータを印刷機構
に出力可能な２値化データに変換する処理を制御する第
２のＣＰＵを備えた第２の制御区画とを有する。

【００１１】また、本発明の第２の観点に従う印刷装置
の制御方法は、印刷データを受信する処理、その印刷デ
ータから中間段階のデータを作成する処理、及びこの中
間段階のデータを出力する処理を第１のＣＰＵで制御す
る第１の制御工程と、中間段階のデータを印刷機構に出
力可能な２値化データに変換する処理を第２のＣＰＵで
制御する第２の制御工程とを有する。

【００１２】本発明の印刷装置およびその制御方法で
は、第１のＣＰＵは、たとえば、中間コードに変換する
までの処理の制御を行い、中間コードに変換された中間
段階のデータを１ページなどの作業単位で出力する。第
２のＣＰＵは、１ページ分の中間段階のデータが出力さ
れると、それに続く処理から２値化データに変換して印
刷機構に送信するまでの処理を制御する。したがって、
中間段階のデータの受け渡しだけで２つのＣＰＵを協調
制御することが可能である。このため、ＣＰＵ相互間の
通信機能、あるいはマルチプロセッサを協調制御するた
めのＯＳなどを開発することなく、複数のＣＰＵを用い
た並列処理を行い処理速度の速い印刷装置を提供でき
る。また、複数のＣＰＵを採用して高速化を図ることに
より、ＣＰＵ単独の速度をそれほど高速にする必要がな
くなる。したがって、低コストで速度の速い印刷装置が
実現できる。また、ＣＰＵ方式を採用できるので、専用
ハードウェアに比較し、汎用性が高く、将来のバージョ
ンアップなどにも容易に対応できる。

【００１３】さらに、第１および第２のＣＰＵによる並
行処理により高速化を図ると同時に、第１および第２の
制御区画をほぼ独立したアーキテクチャで構成すること
により、クリティカルパスを短くしたり、クリティカル
パスが発生するのを抑制できる。すなわち、第１および
第２の制御区画には、第１および第２のＲＡＭ、第１お
よび第２のＲＯＭを設け、さらに、第１の制御区画で
は、第１のＣＰＵ、第１のＲＡＭおよび第１のＲＯＭを
第１のバスまたは第１のＡＳＩＣで接続し、第２の制御
区画では、第２のＣＰＵ、第２のＲＡＭおよび第２のＲ
ＯＭを第２のバスまたは第２のＡＳＩＣで接続すること
が望ましい。これにより、バスあるいはＡＳＩＣが他の
制御区画のＣＰＵあるいは他の制御区画の処理によって
占有されるのを防止できるので、個々の制御区画でクリ
ティカルパスが発生しないように、あるいはクリティカ
ルパスが最短になるように最適なプログラミングが行え
る。また、第１の制御区画と第２の制御区画をデータ交
換用のバスで接続することにより、中間段階のデータの
受け渡しは可能である。

【００１４】もちろん、描画データ、色変換データなど
の各変換処理を制御する第３さらには第４のＣＰＵを設
けることも可能である。しかしながら、ＣＰＵに付随す
るハードウェアも増加するので、３つ以上のＣＰＵを採
用することは現状では印刷装置が大型で非常に高価なも
のになってしまう。さらに、本発明の印刷装置あるいは
制御方法においては、中間段階のデータとして、中間コ
ードに変換されたデータを採用すると、第１の制御区画
はモノクロあるいはカラーに共用の制御区画として設計
でき、また、第２の制御区画はカラー専用の制御区画と
して設計することができる。したがって、第１の制御区
画はモノクロ用のレーザにも共用することができる。ま
た、第２の制御区画はビットイメージで送信された画像
データを印刷するスリーク・プリンタ（ダムプリンタ）
にも共用できる。

【００１５】中間コードを中間段階のデータとすること
により、上述したように第１および第２の制御区画の処
理範囲が明確になるので汎用性の高いシステムとなる。
また、中間コード以降が１ページ分などの作業単位で第
２の制御区画により連続処理され印刷機構から出力され
るので、メモリなどのハードウェアの利用効率も高く高
速出力が可能となる。しかしながら、作業単位（１ペー
ジ）のデータを描画データ、色変換データおよび２値化
データに変換する処理を第２の制御区画で一連で行うた
めに、印刷機構の処理速度が速いとその印刷速度に処理
速度が追いつかず、第２のＣＰＵにより制御がクリティ
カルパスになってしまいオーバランが生ずる可能性があ
る。

【００１６】したがって、そのような場合は、中間段階
のデータは、中間コードがさらにＲＧＢ各色に変換され
た描画データ、あるいは、描画データがさらにＣＭＹＫ
各色に色変換した後のデータにすることが望ましい。こ
のような中間段階のデータ種別の変更は、第１および第
２の制御区画に含まれる変換用のハードウェアを変更す
ることで対処することも可能であり、あるいは、ハード
ウェアは変えずに、第１または第２のＣＰＵにより制御
する範囲をソフトウェアで変更するようにしても良い。

【００１７】本発明の第３の観点に従う印刷装置は、印
刷機構と、それぞれＣＰＵを有して相互にデータを交換
可能な第１及び第２の制御区画を備える。そして、印刷
データの受信で始まり２値化データを前記印刷機構へ送
ることで終わる一連の複数段階から構成される印刷のた
めの制御処理を、その２つの制御区画が段階別に分担し
て実行する。

【００１８】本発明の第４の観点に従う印刷装置の制御
方法は、印刷データの受信で始まり２値化データを前記
印刷機構へ送ることで終わる一連の複数段階から構成さ
れる印刷のための制御処理のうち、一部の所定の段階を
第１のＣＰＵをもつ第１の制御区画が実行する制御工程
と、残りの所定の段階を第２のＣＰＵをもつ第２の制御
区画が実行する制御工程とを有する。

【００１９】一つの好適な実施形態では、第１の制御区
画に設けられたＲＯＭに、第１と第２のＣＰＵ双方のた
めの制御プログラムを格納しておき、そして、電源投入
時に、そのＲＯＭから第２の制御区画内のＲＡＭに第２
のＣＰＵ用の制御プログラムをロードして、第２のＣＰ
ＵがそのＲＡＭにロードされた制御プログラムに従って
動作できるようにする。これにより、プログラムＲＯＭ
が節約でき、制御区画の基板サイズも小さくできる。

【００２０】好適な実施形態では、第１の制御区画に
は、第１のＣＰＵの他に第１のＲＡＭと第１のＡＳＩＣ
が搭載され、第２の制御区画には、第２のＣＰＵだけで
なく第２のＲＡＭと第２のＡＳＩＣが搭載される。そし
て、第１及び第２のＣＰＵの各々が、第１のＲＡＭと第
１のＡＳＩＣと第２のＲＡＭと第２のＡＳＩＣにアクセ
ス可能である。そのため、第１の制御区画と第２の制御
区画にどの段階の処理を分担させ、その制御をどのＣＰ
Ｕが行うかといった仕事の割り当てに関して大きい自由
度が得られ、結果として、印刷装置の仕様や印刷ジョブ
の性質に応じた最適な仕事割り当てが設定できる。

【００２１】仕事割り当ての典型例は、第１の制御区画
が、印刷データを受信する段階と、印刷データから中間
段階のデータを作成する段階とを分担し、第２の制御区
画が、中間段階のデータから２値化データを作成する段
階と、２値化データを印刷エンジンへ送る段階とを分担
するというものである。

【００２２】好適な実施形態では、第１の制御区画で
は、第１のＡＳＩＣが印刷データの受信を行い、第１の
ＣＰＵが、受信した印刷データを言語解釈して中間コー
ドを作成する。第２の制御区画では、第２のＣＰＵが、
中間コードから中間コードと同じ表色系（例えばＲＧ
Ｂ）のビットマップデータたる描画データを描画し、第
２のＡＳＩＣが、その描画データを色変換して印刷機構
と同じ表色系（例えばＹＭＣＫ）のビットマップデータ
たる色変換データを作成し、その色変換データを２値化
して２値化データを作成する。この一連の制御処理にお
いて、印刷データ、中間コード及び描画データはそれぞ
れ、第１のＲＡＭか又は第２のＲＡＭに一時的に蓄積さ
れるようになっているが、それらのデータを第１のＲＡ
Ｍに書き込んだり読み出したりする動作は第１のＡＳＩ
ＣがＤＭＡにより行い、また、それらのデータを第２の
ＲＡＭに書き込んだり読み出したりする動作は第２のＡ
ＳＩＣがＤＭＡにより行い、それにより、ＣＰＵの負担
を軽減している。

【００２３】

【発明の実施の形態】以下に図面を参照して本発明の実
施の形態を説明する。図１に、本発明にかかるプリンタ
１の概略構成をブロック図を用いて示してある。本例の
プリンタ１は、カラーレーザプリンタであり、マルチカ
ラー印刷を行う印刷機構２と、この印刷機構２に２値化
されたデータを供給する制御部３とを備えている。制御
部３は、パーソナルコンピュータなどから印刷データφ
ｐを受信すると共に、その印刷データφｐを幾つかのス
テップを経て印刷機構２で印刷可能な２値化データφｏ
に変換して出力する。

【００２４】本例の印刷部３は、２つの制御区画５およ
び６に別れている。第１の制御区画５は、印刷データφ
ｐを受信する処理と、さらに中間コードφｍに変換して
出力する処理を行う。第２の制御区画６は、中間コード
φｍを描画データφｃに変換する処理と、描画データφ
ｃを色変換して変換データφｔにする処理と、さらに、
変換データφｔを２値化して２値化データφｏを出力す
る処理を行うことができる。

【００２５】第１の制御区画５は、ＤＭＡコントローラ
としての機能を備えた第１のＡＳＩＣ１０を中心に構成
されており、この第１のＡＳＩＣ１０にＣＰＵバス１２
により第１のＣＰＵ１１が接続されている。第１のＡＳ
ＩＣ１０は、さらに、ＲＡＭバス１３によりＳＤＲＡＭ
１４が接続され、ＲＯＭバス１６によりＲＯＭ１７が接
続されている。ＲＡＭバス１３には、増設用のＲＡＭを
接続するスロット１５が設けられており、また、ＲＯＭ
バス１６にはバッファ１８を介して増設用のプログラム
カードを接続するスロット１９が設けられている。第１
のＡＳＩＣ１０には、また、外部バス２０を介して入出
力モジュール２１、高速シリアルインタフェース用のＩ
ＥＥＥ１３９４モジュール２２、ネットワークインタフ
ェースのイーサネットモジュール２３が接続されてい
る。

【００２６】入出力モジュール２１には、さらに、オプ
ションカード用のバスＴＹＰＥＢ、セントロニクスなど
のパラレルインタフェースＰＩＦ、ＲＳ−２３２Ｃなど
のシリアルインタフェースＳＩＦ、エンジンインタフェ
ースＥＩＦ、パネルインタフェースＰＡＮＥＬ、さらに
ＵＳＢ、ＩＤＥ用のインタフェース、不揮発性ＲＯＭの
インタフェースＥＥＰＲＯＭなどが設けられている。ま
た、第１のＡＳＩＣ１０は、後述する第２の制御区画６
の中心となるＡＳＩＣ３０とデータ交換用のバス２５を
介して接続されている。

【００２７】したがって、第１の制御区画５では、これ
らの外部インタフェースを介してパーソナルコンピュー
タなどから印刷データを受信し、ＳＤＲＡＭ１４などの
作業用のメモリに収納することができる。さらに、第１
のＡＳＩＣ１０は、圧縮する機能（ＣＭＰ）および伸長
する機能（ＤＣＭＰ）も備えているので、圧縮された状
態で受信した印刷データを伸長してＳＤＲＡＭ１４に展
開することも可能である。それぞれのモジュール２１、
２２または２３で受信された印刷データφｐは、ＡＳＩ
Ｃ１０のＤＭＡ機能によりＳＤＲＡＭ１４に転送され、
さらに、圧縮されている場合はＤＭＡと同時に、あるい
は別のタイミングで伸長される。第１のＣＰＵ１１によ
り、これらの印刷データφｐの受信および伸長処理が制
御される。

【００２８】ＣＰＵ１１は、さらに、ＳＤＲＡＭ１４に
ロードされた印刷データφｐの記述言語を判断し、ＲＯ
Ｍ１７に収納された言語処理プログラムにしたがって印
刷データφｐを解釈し、本プリンタ１で処理可能な中間
コードφｍを生成する。そして、生成した中間コードφ
ｍをデータ交換用のバス２５を介して第２の制御区画６
に供給し、第２の制御区画６のＤＲＡＭ３２に書き込
む。中間コードφｍのデータ量が多い場合は、ＡＳＩＣ
１０の圧縮機能ＣＭＰを用いて圧縮して第２の制御区画
に供給する。

【００２９】第２の制御区画６は、主にカラー処理を行
う制御区画であり、描画用のハードウェアであるＩＭＡ
３５を備えた第２のＡＳＩＣ３０を中心に構成されてい
る。第２のＡＳＩＣ３０は、さらに、圧縮および伸長用
にデザインされたハードウェア機能ＤＣＭＰ３６、色変
換用にデザインされたハードウェア機能ＣＣＮＶ３７、
および２値化用にデザインされたハードウェア機能ＣＰ
ＧＩＸ３８を備えている。また、第２のＡＳＩＣ３０に
は、これらのハードウェア機能を制御するための第２の
ＣＰＵ３１がＣＰＵバス４１により接続されている。さ
らに、第２のＡＳＩＣ３０には、ＣＰＵ３１のプログラ
ムを記憶したＲＯＭ３３がＲＯＭバス４３により接続さ
れ、作業領域となるＤＲＡＭ３２がＲＡＭバス４２によ
り接続されている。また、第２のＡＳＩＣ３０には、第
１のＡＳＩＣ１０とデータを交換するためのバス２５が
接続されており、２値化されたデータφｏを印刷機構２
に出力するためのバス７も接続されている。

【００３０】第２の制御区画６は、第１の制御区画５に
よりＤＲＡＭ３２に対し１ページ分の中間コードφｍが
書き込まれると、その中間コードφｍで記述された１ペ
ージ分のデータを印刷機構２で印刷可能な２値化された
データφｏに変換して出力するまでの処理を連続して行
う。まず、ＤＲＡＭ３２に書き込まれた中間コードφｍ
を伸長機能ＤＣＭＰ３６によって解凍しながらＣＰＵ３
１およびＩＭＡ３５の機能を用いてＲＧＢ各色８ビット
の描画データφｃに変換する。この描画データφｃは再
び圧縮された状態でＤＲＡＭ３２に書き込まれる。

【００３１】描画データφｃは、その後、再びロードさ
れ、伸長された後に色変換用のハードウェア機能ＣＣＮ
Ｖ３７に供給され、ＲＧＢ各色８ビットのデータから、
ＣＭＹＫ各色８ビットの色変換データφｔに変換され
る。この色変換データφｔは、さらに、２値化用のハー
ドウェア機能ＣＰＧＩＸ３８に供給され、２値化データ
φｏに変換された後に印刷機構２に出力される。そし
て、印刷機構２によりカラー画像がページ毎に出力され
る。

【００３２】図２に、以上の過程をフローチャートによ
り示してある。まず、第１の制御区画５では、ステップ
５１で印刷データφｐを受信しＳＤＲＡＭ１４に蓄積す
る。１つのジョブを受信した後、あるいは受信途中の適
当なタイミングで、ステップ５２において、印刷データ
φｐをＳＤＲＡＭ１４からロードし、伸長した後に中間
コードφｍに変換し、さらに圧縮してＳＤＲＡＭ１４に
蓄積する。適当な作業単位、例えば１ページ分の中間コ
ードφｍが生成されると、ステップ５３でＡＳＩＣ１０
のＤＭＡ機能を用いてデータ交換用のバス２５を介して
第２の制御区画６のＡＳＩＣ３０に供給し、ＡＳＩＣ３
０を介してＤＲＡＭ３２に蓄積する。これらの各ステッ
プ５１、５２および５３が第１のＣＰＵ１１の制御の下
で行われ、ステップ５３の処理が終了すると、次の１ペ
ージ分の印刷データφｐの処理が開始される。

【００３３】第２の制御区画６では、ＤＲＡＭ３２に適
当な作業単位の中間コードφｍが出力されると、カラー
印刷のための処理を行う。本例では、ページプリンタで
あるので、通常は１ページが単位となり、その単位の中
間コードφｍが蓄積された段階で処理が開始される。ま
ず、ステップ５４でＤＲＡＭ３２に蓄積された中間コー
ドφｍがロードされ、解凍された後に、ＲＧＢ各色の描
画データφｃに変換される。そして、ステップ５５でＤ
ＲＡＭ３２に再び圧縮されて出力される。この描画デー
タφｃは、ステップ５６で再びロードされて伸長され、
ＣＭＹＫの各色のデータφｔに色変換される。そして、
ステップ５７で２値化用のハードウェア機能ＣＰＧＩＸ
３８に出力され、ステップ５８で２値化処理が行われ
る。２値化されたデータφｏはステップ５９で印刷機構
２に出力されカラー印刷が行われる。これらの各ステッ
プ５４ないし５９は、第２のＣＰＵ３１の制御の下で行
われる。

【００３４】このように、本例のプリンタ１では、印刷
データφｐを受信して中間コードφｍで出力するまでの
処理（ステップ５１から５３）が第１の制御区画５にお
いて第１のＣＰＵ１１の制御の下で繰り返される。ま
た、中間コードφｍから２値化データφｏに変換して出
力するまでの処理（ステップ５４から５９）が第２の制
御区画６において第２のＣＰＵ３１の制御の下で繰り返
される。したがって、ステップ５１から５３までの処理
と、ステップ５４から５９までの処理が並列に処理され
るので、制御部３のスループットを大幅に向上できる。
このため、印刷速度の速いプリンタ１を提供することが
できる。

【００３５】また、本例の制御システムを採用すること
により、印刷データを処理する上でクリティカルパスと
なりやすい第２の制御区画６の処理時間から第１の制御
区画５における処理を除くことが可能となる。第２の制
御区画６における処理時間を短縮することにより、その
処理時間が印刷機構２の印刷速度と略同等あるいは短な
れば、印刷機構２が１ページ分の印刷が終了した段階で
次のページの印刷が開始できる。したがって、印刷機構
２が１枚毎に停止することなく、カラープリントを連続
して出力可能なカラーページプリンタが提供可能とな
る。

【００３６】さらに、第１の制御区画５においては、カ
ラー化の処理が第２の制御区画６で独立して行われるの
で、割り込みなどの特殊な処理を行って印刷処理を中断
しなくても印刷途中にパーソナルコンピュータとの通信
処理を随時行うことができる。カラーページプリンタ
は、モノクロのプリンタと比較するとコストが高く設置
面積も広くなるので、ＬＡＮなどを介して共有化される
ことが多く、通信処理のために割かれる時間も多くな
る。本例のプリンタ１は、通信処理のための割り込み処
理が少なくなるので、割り込み及び復帰のためのレジス
タ待避などの余分な処理時間も節約することができ、印
刷速度も速く、通信したときの応答速度も速いプリンタ
を提供できる。

【００３７】また、本例のプリンタ１の制御部３では、
第１の制御区画５から中間コードφｍに変換されたデー
タを第２の制御区画６を提供することにより第１および
第２の制御区画の制御を協調させている。中間コードφ
ｍ、描画データφｃ、色変換データφｔさらに２値化デ
ータφｏと段階的にデータ変換されているプロセスはプ
リンタに特有のものであり、各段階のデータが同時に参
照されるようなことはない。したがって、いずれかの段
階のデータで制御区画を移行することにより、制御区画
の密接な協調制御は不要である。

【００３８】したがって、本例のプリンタの制御部３で
は、従来のマルチプロセッサーを用いた制御システムの
ように、ＣＰＵ間の通信機能を設けたり、並列処理用の
ＯＳを新たに開発する必要はなく、適当なタイミングで
中間コードφｍを引き継ぐことにより２つの制御区画、
２つのＣＰＵ１１および３１による並行処理が実現され
ている。このため、ハードウェアあるいはソフトウェア
の開発に費用あるいは時間をそれほど費やすことなくマ
ルチプロセッサーによる並行処理が実現でき、高速処理
可能なプリンタを低コストで提供することができる。

【００３９】さらに、本例のプリンタ１の制御部３は、
第１の制御区画５と第２の制御区画６がそれぞれ第１の
ＡＳＩＣ１０あるいは第２のＡＳＩＣ３０を中心とした
ほぼ独立したアーキテクチャで構成されている。このた
め、それぞれのＣＰＵ１１あるいは３１が命令をフェッ
チするタイミングを調整したり、ＲＡＭにアクセスする
タイミングを調整したり、さらには、ＤＭＡのためにバ
ス開放するタイミングを第１および第２の制御区画間で
調整するプロセスがほとんどいらない。単に、中間コー
ドφｍが第１の制御区画５から第２の制御区画６に転送
するタイミングをいずれかの制御区画５または６の側で
制御するだけで良い。

【００４０】したがって、印刷データφｐを受信してか
ら中間コードφｍに変換するまでの処理と、中間コード
φｍから２値化データφｏを出力するまでの処理を略完
全に独立して実行することができる。このため、それぞ
れの制御手順を最適化でき、各々の制御区画５および６
の処理時間を短縮することができる。したがって、印刷
装置１のトータルの処理時間を更に短縮できる。

【００４１】このように、第１および第２の制御区画５
および６に独立したアーキテクチャを採用していると、
処理速度を向上できると共に、他のプリンタに対する汎
用性も向上する。例えば、本例の第１の制御区画５は、
第１のＡＳＩＣ１０にモノクロ用の印刷データを圧縮お
よび伸長する機能を備えている。したがって、モノクロ
のレーザプリンタにおいては、本例の第１の制御区画５
を搭載した基板を装着することによりモノクロ用の印刷
データをパーソナルコンピュータから受信し、それを言
語処理した後に印刷することができる。一方、第２の制
御区画６は、圧縮伸長に加え、描画、色変換、さらに２
値化を行うカラープリントに必要な機能を備えている。
したがって、第２の制御区画６を搭載した基板を装着す
ることにより、言語処理の不要なビットマップ化された
データを受信してカラー印刷を行うスリックプリンタあ
るいはダムプリンタを提供できる。

【００４２】さらに、このような２つのＣＰＵ１１およ
び３１を用いて高速化することにより、数１００ＭＨｚ
などの非常に高速で高価なＣＰＵを採用したプリンタと
比較し低コストで高速化できる。また、ハードウェア化
を進めて高速化したプリンタよりもフレキシブルで汎用
性の高い制御システムが実現できることは先に説明した
通りである。本例のプリンタ１では、ＲＯＭを変えたり
増設することによりプリンタ言語のバージョンアップに
も柔軟に対応でき、またメモリカードを増設することに
より多階調あるいは高解像度のカラー画像の処理にも柔
軟に対応できる。

【００４３】また、本例の制御部３は、２つのＣＰＵ１
１および３１のプログラムを変更することにより、第１
のＣＰＵ１１および第２のＣＰＵ３１で制御する範囲を
変更することも可能である。たとえば、処理する印刷デ
ータφｐの解像度が高いためにデータ量が多く、さら
に、印刷機構２の印刷速度が速いプリンタにおいては、
中間コードを描画データφｃに変換し、色変換し、さら
に２値化する処理を第２のＣＰＵ３１で制御するとその
処理時間が、印刷機構２のページ当たりの印刷時間より
も長くなり、第２のＣＰＵ３１で制御する一連の処理が
クリティカルパスになる可能性がある。そのような場合
は、印刷機構２が１ページ印刷するたびに停止したり、
あるいはオーバーランを起こしてページの途中でデータ
が抜けた印刷が行われてしまう可能性がある。したがっ
て、第２のＣＰＵ３１で制御する処理を減らすことによ
りクリティカルパスが印刷機構２の印刷時間となるよう
にすることが望ましい。

【００４４】図３に、第１および第２のＣＰＵ１１およ
び３１で制御される処理範囲を変更した例をフローチャ
ートを用いて示してある。上述したように、プリンタで
は、中間コードφｍ、描画データφｃ、色変換したデー
タφｔと処理が進むので、いずれかの段階のデータを第
１のＣＰＵ１１から第２のＣＰＵ３１に引き渡すことに
より２つのＣＰＵで並列処理できる。このため、図３に
示した例では、描画データφｃに変換し出力する処理ま
でを第１のＣＰＵ１１で制御し、作業単位である１ペー
ジ分の描画データφｃを第２の制御区画６のＤＲＡＭ３
２に出力した段階で、第２のＣＰＵ３１にその後のデー
タの処理を引き継ぎ、第２のＣＰＵ３１による処理時間
を短縮するようにしている。

【００４５】図３に示した各々のステップは図２に示し
たものと同様であるが、第１の制御区画５では、まずス
テップ５１において、印刷データφｐを受信しＳＤＲＡ
Ｍ１４に蓄積する。ステップ５２において、印刷データ
φｐをＳＤＲＡＭ１４からロードし、伸長した後に中間
コードφｍに変換する。中間コードφｍをステップ５３
で、ＳＤＲＡＭ１４または第２の制御区画のＤＲＡＭ３
２に蓄積する。さらにステップ５４で第２の制御区画の
ＡＳＩＣ３０に設けられた描画用のハードウェアＩＭＡ
３５を用いて中間コードφｍを描画データφｃに変換
し、ＳＤＲＡＭ１４に蓄積する。そして、適当な作業単
位、例えば１ページ分の描画データφｃが生成される
と、ステップ５５でＡＳＩＣ１０のＤＭＡ機能を用いて
データ交換用のバス２５を介して第２の制御区画６のＤ
ＲＡＭ３２に蓄積する。第１のＣＰＵ１１は、これらの
処理を繰り返して行う。

【００４６】第２のＣＰＵ３１にデータの処理が引き継
がれると、描画データφｃをステップ５６で再びロード
し伸長してＣＭＹＫの各色のデータφｔに色変換する。
このデータφｔをステップ５７で２値化用のハードウェ
ア機能ＣＰＧＩＸ３８に出力し、ステップ５８で２値化
処理した後にそのデータφｏをステップ５９で印刷機構
２に出力してカラー印刷を行う。この制御方法では、第
２のＣＰＵ３１で繰り返し連続的に制御されるのはステ
ップ５６からステップ５９の処理であり、第２のＣＰＵ
３１の負荷を軽減できる。したがって、第２のＣＰＵ３
１における制御がクリティカルパスとなるのを防止で
き、印刷機構２により継続的にページ単位の印刷ができ
る。

【００４７】また、オーバーランによる印刷品質の劣化
も防止できる。もちろん、第２のＣＰＵ３１の負荷をさ
らに軽減することも可能であり、第１のＣＰＵ１１が色
変換後のデータφｔを出力する処理（ステップ５７）ま
での処理を制御し、第２のＣＰＵ３１で２値化する処理
以降を制御するようにしても良い。そして、このように
第１および第２のＣＰＵ１１および３１で制御する範囲
を変更することが各ＣＰＵのプログラムを変更するだけ
で行える。

【００４８】しかしながら、上記の例では、描画データ
φｃに変換するためのハードウェア機能３５あるいは色
変換するハードウェア機能３７は第２の制御区画６にあ
るものを用いている。このため、データ交換用のバス２
５のトラフィックが増加する。したがって、ＤＲＡＭな
どのメモリやハードウェア機能の利用効率が低下する可
能性がある。しかしながら、データ処理のクリティカル
パスを短縮できるので、トータルの処理時間を短縮でき
る可能性がある。もちろん、描画用のハードウェア機能
３５、あるいは色変換用のハードウェア機能３７を第１
の制御区画５に移動したり、あるいは、第１の制御区画
５にも設けておくことも可能である。しかしながら、こ
のようにハードウェアを変更すると、各々の制御区画５
および６の汎用性が低くなったり、また、過剰設備とな
りコストおよびサイズが過大になる。したがって、上述
したように、各々のＣＰＵ１１および３１のソフトウェ
アを変更することにより対処することが望ましい。

【００４９】さらに、現在、ハードウェア機能で処理を
行っている描画、色変換あるいは２値化処理もソフトウ
ェアで行うことも可能であり、このような場合は、それ
ぞれの機能も含めてソフトウェアで最適に割り振ること
ができるであろう。このような場合でも、各段階におけ
る変換後の中間段階のデータ（中間コードφｍ、描画デ
ータφｃあるいは色変換データφｔ）でＣＰＵを切り換
えることにより、２つのＣＰＵ１１および３１を極めて
簡単に協調制御することができ、並列処理を行って処理
速度を高めることができる。

【００５０】また、上記では、各制御区画が、ＲＡＭバ
スおよびＣＰＵバスがそれぞれ接続可能なＡＳＩＣ１０
および３０を中心に構成されている例で説明している
が、ＣＰＵバスにＲＡＭおよびＲＯＭを接続する構成で
あっても良いことはもちろんである。しかしながら、Ｒ
ＡＭおよびＲＯＭなどがＣＰＵバスに接続された構成で
は、ＣＰＵがバス開放するタイミングとデータ転送する
タイミングのマッチングを取るなど、制御手順に制限が
生じる可能性があるので、処理速度は若干低下すること
になるであろう。

【００５１】なお、上記では第１および第２の２つのＣ
ＰＵを設置した制御部３を例に説明しているが、各々の
制御区画をマルチＣＰＵで構成したり、第１および第２
の制御区画を複数も受けて並行処理を行うなど、さらに
多くのＣＰＵを用いた構成ももちろん可能である。

【００５２】図４は、本発明の別の実施形態にかかるプ
リンタの回路構成を示すブロック図である。

【００５３】図４に示すように、プリンタ１０１は、第
１の制御区画１０３と第２の制御区画１０５と印刷機構
１０７を有する。第１制御区画１０３と第２制御区画１
０５は、図示のように互いに対称的な構成を有してい
る。

【００５４】すなわち、第１制御区画１０３は、第１Ｃ
ＰＵ１１１、第１ＡＳＩＣ１１３、第１ＤＲＡＭ１１５
及び第１ＲＯＭ１１７を有する。第１ＡＳＩＣ１１３
は、ホスト装置１０９などに対するデータ入出力を行う
入出力ＡＳＩＣ１２１と、メモリ１１５、１１７のアク
セスやＣＰＵ１１１のバスの制御などを行うメモリＡＳ
ＩＣ１２３とから構成される。第１ＲＯＭ１１７には、
第１ＣＰＵ１１１用のプログラムが格納されている。

【００５５】第２制御区画１０５は、第２ＣＰＵ１３
１、第２ＡＳＩＣ１３３、第２ＤＲＡＭ１３５及び第２
ＲＯＭ１３７を有する。第２ＡＳＩＣ１３３は、メモリ
１３５、１３７のアクセスやＣＰＵ１２１のバスの制御
などを行うメモリＡＳＩＣ１４１と、色変換や２値化や
階調補正やエッジスムージングなどの画像処理を行ない
それらの画像処理で得られた最終的ナＹＭＣＫ２値化デ
ータを印刷機構１０７へ供給する画像処理ＡＳＩＣ１４
３から構成される。第２ＲＯＭ１３７には、第２ＣＰＵ
１３１用のプログラムが格納されている。

【００５６】第１制御区画１０３の第１ＣＰＵ１１１
は、第１制御区画内１０３内のリソース（第１ＡＳＩＣ
１１３、第１ＤＲＡＭ１１５）だけでなく、第２御区画
内１０５内のリソース（第２ＡＳＩＣ１２３、第２ＤＲ
ＡＭ１３５）にもアクセスすることができる。同様に、
第２制御区画１０５の第２ＣＰＵ１３１は、第２御区画
内１０５内のリソース（第２ＡＳＩＣ１２３、第２ＤＲ
ＡＭ１３５）だけでなく、第１制御区画内１０３内のリ
ソース（第１ＡＳＩＣ１１３、第１ＤＲＡＭ１１５）に
もアクセスすることができる。

【００５７】なお、第１ＣＰＵ１１１がＤＲＡＭコント
ローラを持つ場合には、第１メモリＡＳＩＣ１２３に第
１ＤＲＡＭ１１５を接続する代わりに（又は、それと共
に）、点線で示すように第１ＣＰＵ１１１に第１ＤＲＡ
Ｍ１５１を接続することもできる。第２ＣＰＵ１３１が
ＤＲＡＭコントローラを持つ場合には、第２メモリＡＳ
ＩＣ１３３に第２ＤＲＡＭ１３５を接続する代わりに
（又は、それと共に）、点線で示すように第１２ＰＵ１
３１に第２ＤＲＡＭ１５３を接続することもできる。

【００５８】図５は、図４に示したプリンタに若干の変
形を加えた構成をもつプリンタのブロック図である。

【００５９】図４に示したプリンタ１０１では、各制御
区画１０３、１０５に、各ＣＰＵ１１１、１３１用の制
御プログラムを格納したＲＯＭ１１７、１３７が個別に
用意されている。しかし、実際のＲＯＭチップがもつ容
量の割には、制御プログラムのデータ量は小さいので、
ＲＯＭ１１７、１３７内には使っていない無駄な記憶領
域がかなり多くある。また、特に２つの制御区画１０
３、１０５を別の回路基板とし、両基板をコネクタなど
で接続する構成を採用する場合、許容される基板サイズ
に起因して搭載可能なデバイス数がより少なく制限され
る場合がある。

【００６０】そこで、図５に示した構成では、第１のＣ
ＰＵ２１１用の制御プログラムと第２のＣＰＵ２３１用
の制御プログラムの双方が、第１の制御区画２０３内の
ＲＯＭ２１７に纏めて格納されている。故に、第２の制
御区画２０５内にはプログラムＲＯＭは無く、第２の制
御区画２０５の基板サイズが削減される。第２制御区画
２０５内のメモリＡＳＩＣ２４１にはＳＲＡＭ２７１が
内蔵されている。プリンタ２０１の電源投入時に、ＲＯ
Ｍ２１７内の第２ＣＰＵ２３１用の制御プログラムがＳ
ＲＡＭ２７１にロードされ、第２ＣＰＵ２３１はＳＡＭ
２７１内の制御プログラムに従って動作する。

【００６１】なお、第１ＣＰＵ２１１がＤＲＡＭコント
ローラを持つ場合には、第１メモリＡＳＩＣ２２３に第
１ＤＲＡＭ２１５を接続する代わりに（又は、それと共
に）、点線で示すように第１ＣＰＵ２１１に第１ＤＲＡ
Ｍ２５１を接続することもできる。第２ＣＰＵ２３１が
ＤＲＡＭコントローラを持つ場合には、第２メモリＡＳ
ＩＣ２３３に第２ＤＲＡＭ２３５を接続する代わりに
（又は、それと共に）、点線で示すように第２ＣＰＵ１
３１に第２ＤＲＡＭ２５３を接続することもできる。

【００６２】図６及び図７は、図４及び図５に示したプ
リンタの電源投入時の動作開始タイミングをそれぞれ示
している。

【００６３】図４に示したプリンタ１０１では、電源投
入時、リセット回路１１９がリセット信号１６１を第１
ＣＰＵ１１１、第１ＡＳＩＣ１１３、第２ＣＰＵ１３１
及び第２ＡＳＩＣ１３３に加えてそれらリセット状態と
し、一定時間後にリセット信号１６１を解除する。図６
のタイミングチャートに示すように、リセット解除と同
時に、第１ＣＰＵ１１１、第１ＡＳＩＣ１１３、第２Ｃ
ＰＵ１３１及び第２ＡＳＩＣ１３３が一斉に有効にな
り、第１制御区画１０３と第２制御区画１０５は同時に
動作を開始する。

【００６４】一方、図５のプリンタ２０１では、電源投
入時、第１リセット回路２１９がリセット信号２６１を
第１ＣＰＵ１１１、第１ＡＳＩＣ１１３及び第２ＡＳＩ
Ｃ１３３に加え、また、第２ＡＳＩＣ２６３に内蔵され
た第２リセット回路２６３がリセット信号２６５を第２
ＣＰＵ２３１に加える。そして、一定時間後に第１リセ
ット回路２１９がリセット信号２６１を解除する。図７
のタイミングチャートに示すように、このリセット解除
と同時に第１ＣＰＵ１１１と第１ＡＳＩＣ１１３が有効
となり、第１制御区画２０３は動作を開始するが、第２
制御区画２０５では、第２ＡＳＩＣ２３３は有効だが、
第２ＣＰＵ２３１はまだリセット状態中であるため、第
２制御区画２０５全体としてはまだ待機状態である。そ
して、この待機状態のときに、第２メモリＡＳＩＣ内の
ＳＲＡＭ２７１にＲＯＭ２１７内の第２ＣＰＵ用プログ
ラムをロードする。ロード完了後、第１ＣＰＵ２１１か
らの信号２６７で第２リセット回路２６３のリセット信
号２６５を解除し、それにより、第２ＣＰＵ２３１が有
効となって第２制御区画２０５の動作が開始する。

【００６５】図４又は図５に示したプリンタにおいて、
ホスト装置からの印刷データ受信から印刷機構への２値
化データ送出までの制御処理を第１と第２の制御区画に
対しどのように割り当てるかという点について、多くの
バリエーションが存在する。どの割り当て方が最適であ
るかは、第１ＣＰＵ１１１と第２ＣＰＵ２１１の性能の
違いや、印刷ジョブの性質などによっても異なる。図８
及び図９は、第１と第２の制御区画への仕事の割り当て
の代表的な例を示している。図８は、印刷データの受信
からＲＧＢラスタデータ作成までの制御動作を示し、図
９は、ＲＧＢラスタデータに色変換及び２値化を行って
ＹＭＣＫ２値化データを作成して印刷機構へ送るまでの
制御動作を示している。

【００６６】図８に示すように、ホスト装置３０１から
の印刷データを、第１制御区画３００内の入出力ＡＳＩ
Ｃ３０３が受信し（４０１）、受信した印刷データを第
１メモリＡＳＩＣ３０７がＤＭＡ（４０３）により、第
１ＤＲＡＭ３０９に書き込む。このとき、第１ＣＰＵ３
０５が、第１メモリＡＳＩＣ３０７が行うＤＭＡ（４０
３）を制御する（４０７）。第１ＤＲＡＭ４０５に格納
された印刷データ４０５は、例えばＰＤＬ（ページ記述
言語）で記述されている。次に、第１ＣＰＵ３０５が、
第１ＤＲＡＭ３０９からＰＤＬ印刷データ４０５を読み
込み、これを解釈して（４０９）、中間段階のデータ
（典型的には中間コード）を作成し、この中間コード４
１１を第１ＤＲＡＭ３０９に書き込む。

【００６７】次に、第１制御区画３０２の第２メモリＡ
ＳＩＣ３１３が、ＤＭＡ（４１３）により、第１ＤＲＡ
Ｍ３０９内の中間コード４１１を第２ＤＲＡＭ３１５に
コピー（又は転送）する。このときのＤＭＡ（４１３）
は、第２ＣＰＵ３１１が制御する（４１７）。次に、第
２ＣＰＵ３１１が、第２ＤＲＡＭ３１５ｋら中間コード
４１５を読み込み、これに基づき完全なビットマップイ
メージデータを描画し（４１７）、そのビットマップイ
メージデータ（描画データ）４１９を第２ＤＲＡＭ３１
５に書き込む。次に、第３メモリＡＳＩＣ３１３が、第
２ＤＲＡＭ３１５内の描画データ４１９を、ＤＭＡ（４
２１）により、第１ＤＲＡＭ３０９に転送する。このＤ
ＡＭ（４２１）は、第２ＣＰＵ３１１が制御する（４２
５）。

【００６８】続いて、色変換や２値化などの画像処理が
図９に示す手順で行われる。第２メモリＡＳＩＣ３１３
がＤＭＡ（４２５）により、第１ＤＲＡＭ３０９内の描
画データ（通常は、ＲＧＢのビットマップイメージデー
タである）４２３を画像処理ＡＳＩＣ３１７へ送る。画
像処理ＡＳＩＣ３１７は、そのＲＧＢ描画データに色変
換や階調補正などの処理（４２７）を行って、ＹＭＣＫ
の描画データ（色変換データ）に変換する。そのＹＭＣ
Ｋ色変換データを、第２メモリＡＳＩＣ３１３がＤＭＡ
（４２９）により、第１ＤＲＡＭ３０９に書き込む。次
に、第２メモリＡＳＩＣ３１３がＤＭＡ（４３３）によ
り、第１ＤＲＡＭ３０９内のＹＭＣＫ色変換データ４３
１を画像処理ＡＳＩＣ３１７へ送る。画像処理ＡＳＩＣ
３１７は、そのＹＭＣＫ色変換データに２値化の処理
（４３５）を行って（必要に応じてエッジスムージング
処理も行って）、ＹＭＣＫ２値化データに変換し、この
ＹＭＣＫ２値化データを印刷機構３１９に送る。上記の
過程で第２メモリＡＳＩＣ３１３が行うＤＭＡ（４２
５、４２９、４３３）は、第１ＣＰＵ３０５が制御す
る。

【００６９】図８及び図９に示した制御手順は一例であ
り、別の手順を採用することもできる。例えば、図９に
示した手順において、第２ＣＰＵが充分に高い性能をも
つならば、点線４４１に示すように第２ＣＰＵ３１１が
第２メモリＡＳＩＣ３１３のＤＭＡ（４２５、４２９、
４３３）を制御してもよい。また、第２ＤＲＡＭ３１５
の容量が充分に大きければ、点線４３９に示すように、
色変換後のＹＭＣＫ色変換データを第２ＤＲＡＭ３１５
に格納するようにしてもよい。また、画像処理ＡＳＩＣ
３１７において、色変換（４２７）で得たＹＭＣＫ色変
換データを、ＤＲＡＭに一旦蓄えずに、点線４４３で示
すように直接的に２値化して（４３５）、その結果得ら
れたＹＭＣＫ２値化データを印刷機構３１９へ送るよう
にしてもよい。

【００７０】以上に説明した本発明に従うプリンタは、
複数のＣＰＵを用いて印刷データを２値化したデータに
変換するまでの処理を制御するようにしている。そし
て、各々のＣＰＵで制御する範囲を中間コード、描画デ
ータあるいは色変換データなどのいずれかの変換処理が
終了した中間段階のデータで引き継ぐことにより、ＣＰ
Ｕ間のデータ通信や協調制御用のＯＳを用いることなく
簡単な構成で複数ＣＰＵによる並列処理を実現してい
る。このため、本発明により、カラーレーザプリンタな
どの高画質のカラープリンタを出力するプリンタに最適
な、低コストで処理速度の速い印刷装置を提供できる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係るプリンタの概略構成
を示すブロック図である。

【図２】図１に示すプリンタにおける制御過程をフロー
チャートで示す図である。

【図３】図２と異なる制御過程を示すフローチャートで
ある。

【図４】本発明の別の実施形態にかかるプリンタの回路
構成を示すブロック図である。

【図５】本発明の更に別の実施形態にプリンタの構成を
示すブロック図である。

【図６】図４のプリンタの電源投入時のリセット解除動
作を示すタイミングチャートである。

【図７】図５のプリンタの電源投入時のリセット解除動
作を示すタイミングチャートである。

【図８】図４又は図５のプリンタの印刷データ受信から
ＲＧＢラスタデータ作成までの制御動作を示す説明図で
ある。

【図９】図４又は図５のプリンタの色変換及び２値化を
行うときの制御動作を示す説明図である。

【符号の説明】

１、１０１、２０１ プリンタ ２、１０７、２０７、３１９ 印刷機構 ３ 制御部 ５、１０３、２０３、３００ 第１の制御区画 ６、１０５、２０５、３０２ 第２の制御区画 １０、１１３、２１３ 第１のＡＳＩＣ １１、１１１、２１１ 第１のＣＰＵ １２ ＣＰＵバス １３ ＲＡＭバス １４ ＳＤＲＡＭ １６ ＲＯＭバス １７ ＲＯＭ ２０ 外部バス ２１ 入出力ユニット ３０、１３３、２３３ 第２のＡＳＩＣ ３１、１３１、２３１ 第２のＣＰＵ ４１ ＣＰＵバス ３２ ＤＲＡＭ ４２ ＲＡＭバス ３３ ＲＯＭ ４３ ＲＯＭバス ３５ 描画用ハードウェア機能 ３６ 圧縮・伸長用ハードウェア機能 ３７ 色変換用ハードウェア機能 ３８ ２値化用ハードウェア １１５、１５１、２１５、２５１、３０９ 第１のＤＲ
ＡＭ １３５、１５３、２３５、２５３、３１５ 第２のＤＲ
ＡＭ １１７ 第１のＲＯＭ １３７ 第２のＲＯＭ ２１７ ＲＯＭ １２１、２２１、３０３ 入出力ＡＳＩＣ １２３、２２３、３０７ 第１のメモリＡＳＩＣ １４１、２４１、３１３ 第２のメモリＡＳＩＣ １４３、２４３、３１７ 画像処理ＡＳＩＣ

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１１年６月２２日（１９９９．６．２
２）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００７

【補正方法】変更

【補正内容】

【０００７】デジタルデータの処理速度を向上するに
は、ＣＰＵを高速なものと変えるか、あるいは、色変換
などの処理に特化したハードウェアを開発し採用するこ
とが一般的である。高速のＣＰＵを採用すれば、ＣＰＵ
の処理時間は短縮できるが、クリティカルパスとなるで
あろうデータ転送などの時間は短縮できない。したがっ
て、高価なＣＰＵを採用しても画像処理の時間をそれほ
ど短縮できるものではない。色変換処理専用にフルカス
タマイズされたハードウェアを採用すれば、その処理自
体の速度は向上でき、全ての処理をカスタマイズされた
ハードウェアで行えば、さらに処理速度を向上できる。
しかしながら、やはりデータ転送などのクリティカルパ
スが生ずるので、それ自体を短縮することは難しい。ま
た、専用ハードウェアを開発することはコストと時間が
かかる。さらに、専用ハードウェアを採用することによ
り汎用性がなくなるので、将来のバージョンアップ、あ
るいは処理内容の変更・追加などにも対処できなくな
る。

Claims (16)

【特許請求の範囲】
1. 【請求項１】 印刷データを受信する処理、その印刷デ
   ータを中間段階のデータに変換する処理を制御する第１
   のＣＰＵを備えた第１の制御区画と、 前記中間段階のデータを印刷機構に出力可能な２値化デ
   ータに変換する処理を制御する第２のＣＰＵを備えた第
   ２の制御区画とを備えた印刷装置。
2. 【請求項２】 請求項１において、 前記第１の制御区画は、第１のＲＡＭ、第１のＲＯＭ及
   び第１のＡＳＩＣを更に有し、 第２の制御区画は、第２のＲＡＭ、第２のＲＯＭ及び第
   ２のＡＳＩＣを更に有し、 前記第１の制御区画から前記第２の制御区画に前記中間
   段階のデータを供給するためのデータ交換用のバスを更
   に備えた印刷装置。
3. 【請求項３】 請求項１において、前記中間段階のデー
   タは、前記印刷データを言語解釈して作られた中間コー
   ドのデータである印刷装置。
4. 【請求項４】 請求項１において、前記中間段階のデー
   タは、中間コードに基づいて描画されたＲＧＢビットマ
   ップデータたる描画データである印刷装置。
5. 【請求項５】 請求項１において、前記中間段階のデー
   タは、ＲＧＢの描画データを色変換して作られたＣＭＹ
   Ｋのビットマップデータたる色変換データである印刷装
   置。
6. 【請求項６】 印刷データを受信する処理、その印刷デ
   ータを中間段階のデータに変換する処理を制御する第１
   の制御工程と、 前記中間段階のデータを印刷機構に出力可能な２値化デ
   ータに変換する処理を第２のＣＰＵで制御する第２の制
   御工程とを有する印刷装置の制御方法。
7. 【請求項７】 請求項６において、前記中間段階のデー
   タは、前記印刷データを言語解釈することにより作られ
   る中間コードのデータである印刷装置の制御方法。
8. 【請求項８】 請求項６において、前記中間段階のデー
   タは、中間コードに基づいて描画されたＲＧＢビットマ
   ップデータたる描画データである印刷装置の制御方法。
9. 【請求項９】 請求項６において、前記中間段階のデー
   タは、ＲＧＢの描画データを色変換して作られたＣＭＹ
   Ｋのビットマップデータたる色変換データである印刷装
   置の制御方法。
10. 【請求項１０】 印刷機構と、互いにデータを交換可能
    な第１の制御区画と第２の制御区画とを備え、 前記第１の制御区画は第１のＣＰＵを有し、前記第２の
    制御区画は第２のＣＰＵを有し、 前記第１と第２の制御区画が、印刷データの受信で始ま
    り２値化データを前記印刷機構へ送ることで終わる一連
    の複数段階から構成される印刷のための制御処理を、段
    階別に分担して実行する印刷装置。
11. 【請求項１１】 請求項１０において、 前記第１の制御区画は、前記第１及び第２のＣＰＵ用の
    制御プログラムを格納したＲＯＭを有し、 前記第２の制御区画は、前記ＲＯＭから前記第２のＣＰ
    Ｕ用の制御プログラムがロードされるＲＡＭを有し、 前記第２のＣＰＵは、前記ＲＡＭにロードされた前記制
    御プログラムに従って動作する印刷装置。
12. 【請求項１２】 請求項１０において、 前記第１の制御区画は、第１のＲＡＭと第１のＡＳＩＣ
    を含み、 前記第２の制御区画は、第２のＲＡＭと第２のＡＳＩＣ
    を含み、前記第１及び第２のＣＰＵの各々が、前記第１
    のＲＡＭと前記第１のＡＳＩＣと前記第２のＲＡＭと前
    記第２のＡＳＩＣにアクセス可能である印刷装置。
13. 【請求項１３】 請求項１０において、 前記第１の制御区画は、前記印刷データを受信する段階
    と、前記印刷データから中間段階のデータを作成する段
    階とを分担し、 前記第２の制御区画は、前記中間段階のデータから前記
    ２値化データを作成する段階と、前記２値化データを前
    記印刷エンジンへ送る段階とを分担する印刷装置。
14. 【請求項１４】 請求項１３において、 前記第１の制御区画は、第１のＲＡＭと第１のＡＳＩＣ
    とを有し、 前記第２の制御区画は、第２のＲＡＭと第２のＡＳＩＣ
    とを有し、 前記第１のＡＳＩＣは、前記印刷データを受信する手段
    を有し、 前記第１のＣＰＵは、受信した前記印刷データを言語解
    釈して中間コードを作成する手段を有し、 前記第２のＣＰＵは、前記中間コードから前記中間コー
    ドと同じ表色系のビットマップデータたる描画データを
    描画する手段を有し、 前記第２のＡＳＩＣは、前記描画データを色変換して前
    記印刷機構と同じ表色系のビットマップデータたる色変
    換データを作成する手段と、前記色変換データを２値化
    して前記２値化データを作成する手段とを有する印刷装
    置。
15. 【請求項１５】 請求項１４において、 前記第１のＡＳＩＣは、前記印刷データ、中間コード及
    び描画データの何れかに関して、前記第１のＲＡＭに対
    するＤＭＡを行う手段を有し、 前記第２のＡＳＩＣは、前記印刷データ、中間コード及
    び描画データの何れかに関して、前記第２のＲＡＭに対
    するＤＭＡを行う手段を有する印刷装置。
16. 【請求項１６】 第１のＣＰＵを有する第１の制御区画
    が、印刷データの受信で始まり２値化データを前記印刷
    機構へ送ることで終わる一連の複数段階から構成される
    印刷のための制御処理をのうちの、一部の所定の段階を
    実行する制御工程と、 第２のＣＰＵを有する第２の制御区画が、前記一連の複
    数段階から構成される印刷のための制御処理をのうち
    の、残りの所定の段階を実行する制御工程とを有する印
    刷装置の制御方法。