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JP2000196102A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Publication number
JP2000196102A
JP2000196102A JP29728799A JP29728799A JP2000196102A JP 2000196102 A JP2000196102 A JP 2000196102A JP 29728799 A JP29728799 A JP 29728799A JP 29728799 A JP29728799 A JP 29728799A JP 2000196102 A JP2000196102 A JP 2000196102A
Authority
JP
Japan
Prior art keywords
type
forming
substrate
layer
contact hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP29728799A
Other languages
English (en)
Inventor
Takaomi Masuda
崇臣 増田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Citizen Watch Co Ltd
Original Assignee
Citizen Watch Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Citizen Watch Co Ltd filed Critical Citizen Watch Co Ltd
Priority to JP29728799A priority Critical patent/JP2000196102A/ja
Publication of JP2000196102A publication Critical patent/JP2000196102A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

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  • Thin Film Transistor (AREA)

Abstract

(57)【要約】 【課題】 ＳＯＩ基板を用いた半導体装置の支持基板
を、実装方法によることなく簡単に接地又はバイアスで
きるようにする。 【解決手段】 ＳＯＩ基板１の埋込酸化膜３上に、絶縁
膜３９により絶縁分離された複数の半導体素子３３，３
５を形成し、その絶縁膜３９と埋込酸化膜３とを貫通す
る基板コンタクトホール５，６を設け、そこに露出する
支持基板２の表面付近に高濃度拡散層７を設け、基板コ
ンタクトホール５，６を通してその高濃度拡散層９と電
気的に接続され、絶縁膜３９上にパッド部２２ａを延設
した金属電極２２を設ける。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、シリコンの支持
基板上に埋込酸化膜と表面シリコン層とが設けられたＳ
ＯＩ(Silicon On Insulator)を用いて、その埋込酸化膜
上に複数の半導体素子を形成した半導体装置と、その半
導体装置の製造方法に関する。
【０００２】
【従来の技術】ＳＯＩ基板は、シリコンの支持基板上に
埋込酸化膜と表面シリコン層が形成された基板である。
このＳＯＩ基板を用いて製造される半導体装置は、バル
クシリコンを用いて製造される半導体装置に比べて多く
の利点を持っている。例えば、温度および放射線に対す
る耐性が高く、動作の高速性を実現し易く、しかも消費
電力が少ない点などである。ここで、従来のＳＯＩ基板
を用いた半導体装置の構造について、図３６によって説
明する。
【０００３】図３６は、従来のＳＯＩ基板を用いた半導
体装置であるＩＣチップの要部を拡大して示す断面図で
ある。ＳＯＩ基板１は、シリコンからなる支持基板２上
に埋込酸化膜３が設けられ、その上に表面シリコン層が
設けられている。しかし、図３６ではその表面シリコン
層がエッチングされて複数の島状の素子領域に形成さ
れ、さらにその各素子領域に不純物が注入及び拡散され
て、低濃度Ｎ型領域１３と低濃度Ｐ型領域１５になって
いる。
【０００４】その低濃度Ｎ型領域１３上にはＰチャネル
電界効果トランジスタ（以下「ＰチャネルＦＥＴ」とい
う）３３が、低濃度Ｐ型領域１５上にはＮチャネル電界
効果トランジスタ（以下「ＮチャネルＦＥＴ」という）
３５が、絶縁膜３９によって互いに絶縁分離されて設け
られている。
【０００５】ＰチャネルＦＥＴ３３は、低濃度Ｎ型領域
１３上の中央部にゲート酸化膜１７を介してゲート電極
１８が、その両側にＰ型ドレイン層２３とＰ型ソース層
２５がそれぞれ形成され、そのゲート電極１８，Ｐ型ド
レイン層２３，及びＰ型ソース層２５に、それぞれコン
タクトホール３１を通して保護膜３９上に延びる金属電
極（配線電極）２１が設けられている。
【０００６】ＮチャネルＦＥＴ３５は、低濃度Ｐ型領域
１５上の中央部にゲート酸化膜１７を介してゲート電極
１８が、その両側にＮ型ドレイン層２７とＮ型ソース層
２９がそれぞれ形成され、そのゲート電極１８，Ｎ型ド
レイン層２７，及びＮ型ソース層２９にも、それぞれコ
ンタクトホール３１を通して保護膜３９上に延びる金属
電極（配線電極）２１が設けられている。
【０００７】なお、ＰチャネルＦＥＴ３３もＮチャネル
ＦＥＴ３５も、ゲート電極１８に接続する金属電極（配
線電極）は、図３６とは異なる断面位置に設けられてい
るため、図３６には示されていない。また、図示は省略
しているが、多数の金属電極２１のうち外部と接続する
ものには、入出力端子を設けるパッド部が形成されてい
る。
【０００８】ＰチャネルＦＥＴ３３とＮチャネルトＦＥ
Ｔ３５とは、低濃度領域とドレイン層及びソース層の導
電型が逆になっているが、基本的な構成は共通してい
る。そして、この一対のＰチャネルＦＥＴ３３とＮチャ
ネルＦＥＴ３５によって、ＣＭＯＳトランジスタを構成
している。このＩＣチップ上のパッド部以外の全面に、
保護膜としてパッシベーション膜４１が設けられてい
る。
【０００９】図３６では、一組のＣＭＯＳトランジスタ
だけを示しているが、実際のＩＣチップには、多数のＣ
ＭＯＳトランジスタや他のＦＥＴ、バイポーラトランジ
スタや抵抗あるいはコンデンサなどが設けられている。
もちろん、これらはいずれもＳＯＩ技術によって作成さ
れる。
【００１０】
【発明が解決しようとする課題】上述したようなＳＯＩ
基板を用いた半導体装置であるＩＣチップを動作させる
際には、支持基板を接地またはバイアスしなければなら
ない点に注意する必要がある。例えば、図３６に示した
ＩＣチップの場合は、シリコンの支持基板２を接地また
はバイアスする必要がある。それによって、ＩＣチップ
の動作を安定化させることができる。このことは、ＩＣ
チップをパッケージのリードフレームや回路基板等に実
装する場合の問題として重要である。
【００１１】ＩＣチップを実装する方法には、大きく分
けて、フェイスアップ実装法とフェイスダウン実装法の
２種類がある。フェイスアップ実装法とは、ＩＣチップ
の素子面（フェイス)を上向きにして、パッケージのリ
ードフレームや回路基板等の実装基板上に接着し、ＩＣ
チップの素子面に設けられている端子（前述のパッド部
と導通する）と実装基板側の接続端子とをワイヤボンデ
ィングで接続する方法をいう。
【００１２】フェイスダウン実装法とは、半導体ＩＣチ
ップの素子面に、前述したパッド部と導通する突起部で
あるバンプなどを形成して、その面を下側に向けて実装
基板上のリード電極（導電パターン）に直接接触させ
て、電気的に接続するとともに接着する実装方法をい
う。
【００１３】フェイスアップ実装方法によれば、ＩＣチ
ップの裏面（素子面と反対側の面）、すなわち支持基板
の裏面を実装基板上の接地部分と電気的に接触させるこ
とができる。したがって、図３６に示したＩＣチップの
場合、ＳＯＩ基板１の支持基板２の裏面側に、実装基板
側の接地部と良好な電気的コンタクトを得るためのプロ
セスを追加することによって、支持基板２を実装基板側
の接地部と電気的に良好に接続して接地することができ
る。
【００１４】しかし、この実装法によると、ＩＣチップ
の支持基板の電位が実装基板側の接地電位に制限されて
しまうという問題がある。そのため、ＳＯＩ基板を用い
たＩＣチップでは、複数の電圧を使い分けるマルチ電源
回路を構成することが可能であるにもかかわらず、支持
基板のバイアス電圧を任意に設定することができないた
め、その利点を生かせなくなってしまうという問題があ
る。
【００１５】また、フェイスダウン実装法では、支持基
板の裏側表面とリードフレーム等の実装基板のリード電
極形成面とが接触しないため、支持基板をバイアスまた
は接地すること自体が困難であり、シリコン基板との電
気的接続を得ることが難しい。そのため、シリコン基板
の電位がフローティング状態になってしまうという問題
がある。
【００１６】この発明は、ＳＯＩ基板を用いた半導体装
置（ＩＣチップ）を使用する際の上記の問題を解決する
ためになされたものであり、どのような実装方法による
場合でも、ＳＯＩ基板を用いた半導体装置の支持基板を
容易に接地又はバイアス可能にすることを目的とする。
【００１７】
【課題を解決するための手段】この発明は上記目的を達
成するため、上述のように、シリコンの支持基板上に埋
込酸化膜が設けられたＳＯＩ基板の該埋込酸化膜上に、
絶縁膜により互いに絶縁分離された複数の半導体素子が
設けられている半導体装置を、次のように構成する。ま
た、その半導体装置を容易に製造するための方法も提供
する。
【００１８】すなわち、この発明による半導体装置は、
上記各半導体素子と絶縁膜により絶縁分離された領域
に、上記絶縁膜および埋込酸化膜を貫通する基板コンタ
クトホールを設け、その基板コンタクトホールによる開
口部内の上記支持基板の表面に該支持基板と同じ導電型
の高濃度拡散層を形成する。そして、上記基板コンタク
トホール内に充填されてこの高濃度拡散層と電気的に接
続し、上記絶縁膜上にパッド部を延設した金属電極を設
けている。
【００１９】この発明による半導体装置は、このように
上記高濃度領域を通して支持基板と電気的に接続された
金属電極のパッド部が素子面（フェイス）に設けられて
いるので、リードフレーム等の実装基板に実装する際
に、そのパッド部を実装基板側の接続端子あるいはリー
ド電極に接続することにより、支持基板を容易に接地ま
たはバイアスすることが可能である。
【００２０】上記半導体装置において、さらに、上記各
半導体素子を被覆する保護膜と、その保護膜に設けられ
た開口部を通して該保護膜上から上記パッド部に接続す
る接続電極とを設けるとよい。上記支持基板が方形又は
矩形状をなす場合、上記接続電極をその支持基板の周縁
部に沿って配設するとよい。また、上記基板コンタクト
ホールを形成する絶縁膜の開口部を埋込酸化膜の開口部
よりも大きくすることにより、基板コンタクトホールに
段差を設け、アルミニウム等による金属電極の付着性を
高めることができる。
【００２１】これらの半導体装置において、上記複数の
半導体素子を、ＳＯＩ基板の表面シリコン層によって形
成された複数の素子領域上に、それぞれゲート酸化膜を
介してゲート電極とその両側にドレイン層及びソース層
が形成され、そのゲート電極、ドレイン層、及びソース
層にそれぞれ上記保護膜上に延びる金属電極を設けたシ
ングルドレイン型の電界効果トランジスタとすることが
できる。
【００２２】あるいは、上記複数の半導体素子が、ゲー
ト電極の両側にサイドウオールを有し、そのサイドウオ
ールの下に低濃度ドレイン層が形成された電界効果トラ
ンジスタであってもよい。さらにまた、上記複数の半導
体素子が、ゲート電極とドレイン層との間にオフセット
領域が設けられた電界効果トランジスタであってもよ
い。
【００２３】この発明による半導体装置の製造方法は、
この発明による上記半導体装置を製造するための方法で
あって、次の各工程を有する。 (1) シリコンの支持基板上に埋込酸化膜を介して表面シ
リコン層が形成されたＳＯＩ基板を用意する。 (2) そのＳＯＩ基板の表面シリコン層を選択的にエッチ
ングして、該表面シリコン層によるそれぞれ独立した複
数の素子領域を形成する。
【００２４】(3) 導電型がＰ型又はＮ型の不純物原子を
複数の素子領域に選択的にイオン注入して複数の低濃度
Ｐ型又はＮ型領域を形成する。 (4) 熱処理を行うことによって、各低濃度Ｐ型又はＮ型
領域の不純物原子を拡散させる。 (5) 各低濃度Ｐ型又はＮ型領域上にゲート酸化膜を介し
てゲート電極を形成する。
【００２５】(6) 各低濃度Ｐ型又はＮ型領域のゲート電
極の両側に導電型が該領域と反対の不純物原子を選択的
にイオン注入してドレイン層およびソース層を形成す
る。 (7) 上記埋込酸化膜を選択的にエッチングすることによ
り、上記支持基板上に基板コンタクトホールを形成す
る。 (8) 支持基板の基板コンタクトホール内に露出する部分
に該支持基板と同じ導電型の不純物原子をイオン注入し
て高濃度拡散層を形成する。
【００２６】(9) 支持基板上の全面に絶縁膜を形成した
後、ホトエッチング処理を行うことにより、各素子領域
の各ゲート電極、ドレイン層、およびソース層に個別に
対応する位置にそれぞれ素子用コンタクトホールを形成
すると共に、上記基板コンタクトホールと対応する位置
にもコンタクトホールを形成する。
【００２７】(10)上記絶縁膜上の全面および全てのコン
タクトホール内に金属電極層を形成した後、ホトエッチ
ング処理を行うことによりそれぞれ各コンタクトホール
毎に独立した金属電極を形成し、その際、上記基板コン
タクトホールに形成される金属電極には上記絶縁膜上に
延びるパッド部も形成する(金属電極形成工程)。
【００２８】また、上記(6) の工程を次の各工程に代え
てもよい。上記各低濃度Ｐ型又はＮ型領域のゲート電極
の両側に導電型が該領域と反対の不純物原子を選択的に
イオン注入して低濃度ドレイン層を形成する。各ゲート
電極の両側面にシリコン酸化膜によるサイドウオールを
形成する。上記各低濃度Ｐ型又はＮ型領域のゲート電極
の両側のサイドウオール外の領域に、導電型が上記低濃
度ドレイン層と同じ不純物原子を選択的にイオン注入し
てドレイン層およびソース層を形成する。
【００２９】あるいはまた、上記(6) の工程を次の各工
程に代えてもよい。上記各低濃度Ｐ型又はＮ型領域のゲ
ート電極の片側に導電型が該領域と反対の不純物原子を
選択的にイオン注入してオフセット領域を形成する。熱
処理を行なうことにより、そのオフセット領域の不純物
原子を拡散させる。上記各低濃度Ｐ型又はＮ型領域のゲ
ート電極の両側でオフセット領域を除く領域に、導電型
が該オフセット領域と同じ不純物原子を選択的にイオン
注入してドレイン層およびソース層を形成する。
【００３０】これらの半導体装置の製造方法において、
上記金属電極形成工程の後さらに、上記絶縁膜上と各金
属電極上の全面に保護膜を形成し、その保護膜のパッド
部に対応する位置に開口部を形成し、保護膜上からその
開口部を通してパッド部に接続する接続電極を形成する
とよい。また、上記(9) の工程で絶縁膜にコンタクトホ
ールを形成する際に、基板コンタクトホールと対応する
位置には、該基板コンタクトホールよりも大きいコンタ
クトホールを形成するとよい。
【００３１】
【発明の実施の形態】以下、この発明を実施するための
最適な実施の形態について、図面を用いて説明する。
【００３２】〔半導体装置の第１の実施形態：図１〕ま
ず、この発明による半導体装置の第１の実施形態につい
て図１によって説明する。図１はその半導体装置の要部
を拡大して示す模式的な断面図である。この図１におい
て、図３６に示した従来例と対応する部分については、
同じ符号を付している。
【００３３】この図１に示す半導体装置１０は、図３６
によって説明した従来の半導体装置と同様に、シリコン
の支持基板２上に埋込酸化膜３が設けられ、その上に表
面シリコン層が設けられたＳＯＩ基板１を使用してお
り、その埋込酸化膜３上に、絶縁膜３９により互いに絶
縁分離された複数の半導体素子であるＰチャネルＦＥＴ
３３とＮチャネルＦＥＴ３５が設けられたＩＣチップで
ある。
【００３４】ＳＯＩ基板１の支持基板２上に設けられた
埋込酸化膜３は、膜厚が０．１から１μｍ程度であり、
その埋込酸化膜３上に膜厚が０．１から５μｍ程度の表
面シリコン層が設けられている。しかし、図１では、そ
の表面シリコン層がエッチングされて複数の島状の素子
領域に形成され、さらにその各素子領域に不純物が注入
及び拡散されて、低濃度Ｎ型領域１３と低濃度Ｐ型領域
１５になっている。
【００３５】ＰチャネルＦＥＴ３３は、低濃度Ｎ型領域
１３上の中央部にゲート酸化膜１７を介してゲート電極
１８が、その両側にＰ型ドレイン層２３とＰ型ソース層
２５がそれぞれ形成され、そのゲート電極１８，Ｐ型ド
レイン層２３，及びＰ型ソース層２５に、それぞれコン
タクトホール３１を通して保護膜３９上に延びる金属電
極（配線電極）２１が設けられている。
【００３６】ＮチャネルＦＥＴ３５は、低濃度Ｐ型領域
１５上の中央部にゲート酸化膜１７を介してゲート電極
１８が、その両側にＮ型ドレイン層２７とＮ型ソース層
２９がそれぞれ形成され、そのゲート電極１８，Ｎ型ド
レイン層２７，及びＮ型ソース層２９にも、それぞれコ
ンタクトホール３１を通して保護膜３９上に延びる金属
電極（配線電極）２１を設けられている。
【００３７】なお、ＰチャネルＦＥＴ３３もＮチャネル
ＦＥＴ３５も、ゲート電極１８に接続する金属電極（配
線電極）は、図１とは異なる断面位置に設けられている
ため、図１には示されていない。また、図示は省略して
いるが、多数の金属電極２１のうち外部と接続するもの
には、入出力端子を設けるパッド部が形成されている。
【００３８】低濃度Ｎ型領域１３とＮ型ドレイン層２７
及びＮ型ソース層２９の不純物にはリン原子を用い、低
濃度Ｐ型領域１５とＰ型ドレイン層２３及びＰ型ソース
層２５の不純物としてはボロン原子を用いる。ゲート電
極１８には多結晶シリコンを用いる。ＰチャネルＦＥＴ
３３とＮチャネルトＦＥＴ３５とは、低濃度領域とドレ
イン層及びソース層の導電型が逆になっているが、基本
的な構成は共通している。そして、この一対のＰチャネ
ルＦＥＴ３３とＮチャネルＦＥＴ３５によって、ＣＭＯ
Ｓトランジスタを構成している。
【００３９】この図１では、一組のＣＭＯＳトランジス
タだけを示しているが、実際のＩＣチップには、多数の
ＣＭＯＳトランジスタや他のＦＥＴ、バイポーラトラン
ジスタや抵抗あるいはコンデンサなどが設けられてい
る。これらの構成は図３６によって説明した従来例と同
じである。
【００４０】この半導体装置１０において、図３６に示
した従来の半導体装置と相違するのは次の点である。す
なわち、ＰチャネルＦＥＴ３３及びＮチャネルトＦＥＴ
３５と絶縁膜３９により絶縁分離された領域で、埋込酸
化膜３に基板コンタクトホール５が形成され、絶縁膜３
９のその基板コンタクトホール５と対応する位置に、そ
れよりも大きいコンタクトホール６を貫通して形成して
いる点である。そして、この絶縁膜３９のコンタクトホ
ール６も、基板コンタクトホールを構成している。
【００４１】さらに、この基板コンタクトホール５によ
る開口部内の支持基板２の表面に、支持基板と同じ導電
型の高濃度拡散層７を形成し、基板コンタクトホール５
及びコンタクトホール６内に充填されて高濃度拡散層７
と電気的に接続し、絶縁膜３９上にパッド部２２ａを延
設したアルミニウムによる金属電極２２を設けているこ
とである。高濃度拡散層７は、支持基板７の導電型がＰ
型ならＰ型不純物であるボロン原子を、Ｎ型ならＮ型不
純物であるリン原子を注入及び拡散して形成されてい
る。
【００４２】この実施形態ではさらに、各半導体素子で
あるＰチャネルＦＥＴ３３及びＮチャネルＦＥＴ３５と
金属電極２１，２２を被覆する保護膜としてパッシベー
ション膜４０を設け、そのパッシベーション膜４０に設
けた開口部４０ａを通して保護膜４０上からパッド部２
２ａに接続する接続電極４２を設けている。
【００４３】絶縁膜３９のコンタクトホール６の大きさ
を埋込酸化膜３の基板コンタクトホール５よりも大きく
形成しているのは、基板コンタクトホール全体の内周形
状を段付きにして、アルミニウムをスパッタして金属電
極２２を形成する際の付着性を高めるためである。
【００４４】この半導体装置（ＩＣチップ）１０は、そ
の素子面（図１で上側の面）にパッド部２２ａ及び接続
電極４２が設けられており、それが金属電極２２および
高濃度拡散層７を通して支持基板２と電気的に接続され
ている。
【００４５】したがって、この半導体装置１０は、リー
ドフレーム等の実装基板への実装方法がフェイスアップ
実装法あるいはフェイスダウン実装法のいずれであって
も、金属電極２２のパッド部２２ａあるいは接続電極４
２を、実装基板側の端子あるいはリード電極と電気的に
接続させることができる。それによって、この半導体装
置１０の支持基板２を接地または任意のバイアスに設定
することができるから、半導体装置１０の動作を容易に
安定化させることができる。
【００４６】従来の半導体装置（ＩＣチップ）をフェイ
スアップ実装法により実装する場合も、その支持基板の
裏面に良好な電気的接点を形成するためのプロセスを追
加すれば、支持基板を実装基板側のリード電極等を介し
て接地することができたが、上述したこの発明による半
導体装置１０の場合には、そのようなプロセスを追加す
る必要がない。しかも、支持基板２の電位は金属電極２
２を通じて接続される外部からの電位に委ねられ、パッ
ケージの接地電位に制限されることはないから、複数の
電圧の使い分けができるマルチ電源駆動が可能となり、
ＳＯＩ基板を使用して製造される半導体装置の利点を生
かすことができる。
【００４７】また、この半導体装置１０をフェイスダウ
ン実装法により実装する場合にも、支持基板２を容易に
接地又はバイアスすることができるので、支持基板の電
位を安定させることができ、フローティング状態になる
ようなことがなくなる。
【００４８】〔半導体装置の製造方法の第１の実施形
態：図２から図２１〕次に、この発明による半導体装置
の製造方法の第１の実施形態として、図１に示した半導
体装置を製造するための方法について、図２から図２１
を用いて説明する。図２から図２１は、その半導体装置
の製造方法を説明するために各工程における状態を順に
示す模式的な断面図で、図１に示した半導体装置に比較
して大きさを幾分縮小して示している。
【００４９】はじめに、図２に示すように、シリコンか
らなる支持基板２上に埋込酸化膜３が０．１から１μｍ
の膜厚で設けられ、その埋込酸化膜３上に膜厚０．１か
ら５μｍ程度の表面シリコン層４が設けられたＳＯＩ基
板１を用意する。そして、このＳＯＩ基板１上に、図１
に示した半導体素子であるＰチャネルＦＥＴ３３とＮチ
ャネルＦＥＴ３５を次のようにして形成する。
【００５０】まず、このＳＯＩ基板１の表面シリコン層
４の上面全体に、回転塗布法によってホトレジストを塗
布し、所定のホトマスクを用いて露光処理と現像処理を
行い、図２に示すように、複数の半導体素子を形成する
素子領域にのみそのホトレジスト４３が残るようにパタ
ーニングする。
【００５１】続いて、表面シリコン層４のホトレジスト
４３で被覆されていない部分が完全に除去されるまで選
択的にエッチングを行う。このエッチングは、反応ガス
に四フッ化炭素（ＣＦ4）と塩素（Ｃｌ2）とヘリウム
（Ｈｅ）とを用いた反応性イオンエッチングにより行わ
れる。その後、硫酸（Ｈ2ＳＯ4）を用いてホトレジスト
４３を除去すると、図３に示すように、埋込酸化膜３上
の半導体素子を形成する素子領域にのみ、島状の表面シ
リコン層４ａ，４ｂが残る。
【００５２】次いで、この埋込酸化膜３上の全面に再び
回転塗布法によってホトレジストを形成し、所定のホト
マスクを用いて露光処理と現像処理を行い、図４に示す
ように、ＰチャネルＦＥＴを形成する素子領域にある表
面シリコン層４ａ上に開口部４４ａを形成するようにホ
トレジスト４４をパターニングする。
【００５３】続いて、このホトレジスト４４をイオン注
入阻止膜として用いて、打ち込みエネルギーを５０Ｋｅ
Ｖ、打ち込みドーズ量を１×１０12ｃｍ-2程度とする条
件下で、素子領域の表面シリコン層４ａに選択的にＮ型
不純物（図示せず）をイオン注入する。それによって、
表面シリコン層４ａを低濃度Ｎ型領域１３にする。な
お、この場合のＮ型不純物としてはリン原子を用いる。
その後、硫酸を用いてホトレジスト４４を除去する。
【００５４】次に、再びこの埋込酸化膜３上の全面に回
転塗布法によってホトレジストを形成し、所定のホトマ
スクを用いて露光処理と現像処理を行い、図５に示すよ
うに、ＮチャネルＦＥＴを形成する素子領域にある表面
シリコン層４ｂ上に開口部４６ａを形成するようにホト
レジスト４６をパターニングする。
【００５５】そして、このホトレジスト４６をイオン注
入阻止膜として用して、打ち込みエネルギーを５０Ｋｅ
Ｖ、打ち込みドーズ量を１×１０12ｃｍ-2程度とする条
件下で、素子領域の表面シリコン層４ｂに選択的にＰ型
不純物（図示せず）をイオン注入する。それによって、
表面シリコン層４ｂを低濃度Ｐ型領域にする。なお、こ
の場合のＰ型不純物としてはボロン原子を用いる。その
後、硫酸を用いてホトレジスト４６を除去する。
【００５６】引き続き、窒素雰囲気中で、温度を１００
０℃とし、時間を３時間程度とする条件下で熱処理を行
い、上述の工程でイオン注入した低濃度Ｎ型領域１３の
Ｎ型不純物と低濃度Ｐ型領域１５のＰ型不純物をそれぞ
れ拡散させる。
【００５７】次に、酸素に窒素を混合して酸素の圧力を
下げた酸素と窒素の混合雰囲気中において、温度を１０
００℃程度とし、時間を３０分程度とする条件下で酸化
処理を行い、図６に示すように、低濃度Ｎ型領域１３と
低濃度Ｐ型領域１５を含む埋込酸化膜３上の全面にわた
り、酸化膜厚２０ｎｍ程度にゲート酸化膜１７を形成す
る。さらに、反応ガスにモノシラン（ＳｉＨ4）とアン
モニア（ＮＨ3）を用いたＣＶＤ法（化学気相成長法）
を使用して、多結晶シリコンからなるゲート電極層４８
を、ゲート酸化膜１７上の全面に膜厚３５０ｎｍ程度に
被膜形成する。
【００５８】引き続き、このゲート電極層４８上の全面
に回転塗布法によってホトレジストを塗布し、所定のホ
トマスクを用いて露光処理と現像処理を行ない、図７に
示すように、低濃度Ｎ型領域１３上と低濃度Ｐ型領域１
５上のゲート電極を形成する領域にのみ、ホトレジスト
４９を残すようにパターニングする。
【００５９】さらに続いて、反応ガスに六フッ化イオウ
（ＳＦ6）と酸素（Ｏ2）を用いた反応性イオンエッチン
グによって、ゲート電極層４８とゲート酸化膜１７のホ
トレジスト４９で被覆されていない部分が完全に除去さ
れるまでエッチングを行う。このエッチングにより、図
８に示すように、低濃度Ｎ型領域１３上と低濃度Ｐ型領
域１５上の各中央部にそれぞれゲート酸化膜１７を介し
たゲート電極１８を形成する。その後、硫酸を用いてゲ
ート電極１８上のホトレジスト４９を除去する。
【００６０】次に、再び埋込酸化膜３上の全面に、回転
塗布法によってホトレジストを塗布し、図９に示すよう
に、低濃度Ｎ型領域１３に対応する位置に開口部５０ａ
を形成するように、そのホトレジスト５０をパターニン
グする。
【００６１】続いて、そのホトレジスト５０をイオン注
入阻止膜として用いて、打ち込みエネルギーを２５Ｋｅ
Ｖ、打ち込みドーズ量を３×１０15ｃｍ-2程度とする条
件下で、低濃度Ｎ型領域１３のゲート電極１８の両側
に、該領域と導電型が反対のＰ型不純物（図示せず）を
選択的にイオン注入する。それによって、図１０に示す
Ｐ型ドレイン層２３およびＰ型ソース層２５を形成す
る。そのＰ型不純物としてはボロン原子を用いる。その
後、硫酸を用いてホトレジスト５０を除去する。
【００６２】その後、再び埋込酸化膜３上の全面に、回
転塗布法によってホトレジストを塗布し、図１０に示す
ように、低濃度Ｐ型領域１５に対応する位置に開口部５
１ａを形成するように、そのホトレジスト５１をパター
ニングする。
【００６３】そして、そのホトレジスト５１をイオン注
入阻止膜として用いて、打ち込みエネルギーを５０Ｋｅ
Ｖ、打ち込みドーズ量を３×１０15ｃｍ-2程度とする条
件下で、低濃度Ｐ型領域１５のゲート電極１８の両側
に、該領域と導電型が反対のＮ型不純物（図示せず）を
選択的にイオン注入する。それによって、図１１に示す
Ｎ型ドレイン層２７およびＮ型ソース層２９を形成す
る。そのＮ型不純物としてはリン原子を用いる。その
後、硫酸を用いてホトレジスト５１を除去する。
【００６４】続いて、この発明による半導体装置の製造
方法に特有の工程を説明する。まず、図１１に示した埋
込酸化膜上の素子領域を含む全面に、回転塗布法によっ
てホトレジストを塗布し、図１２に示すように、低濃度
Ｎ型領域１３および低濃度Ｐ型領域１５から離れた位置
に開口部５５ａを形成するようにホトレジスト５５をパ
ターニングする。
【００６５】その後、このホトレジスト５５をエッチン
グマスクとして、反応ガスに四フッ化炭素（ＣＦ4）と
三フッ化メタン（ＣＨＦ3）とヘリウム（Ｈｅ）とを用
いた反応ガスエッチングによって、ホトレジスト５５の
開口部５５ａ内の埋込酸化膜３を選択的にエッチングし
て完全に除去する。それによって、埋込酸化膜３に図１
３に示すように支持基板２を露出させる基板コンタクト
ホール５を形成する。
【００６６】そして、ホトレジスト５５をイオン注入阻
止膜に用いて、支持基板２の基板コンタクトホール５内
に露出する部分に、支持基板２と同じ導電型の不純物を
選択的にイオン注入する。Ｎ型不純物を注入する場合
は、打ち込みエネルギーを５０ＫｅＶとし、打ち込みド
ーズ量を３×１０15ｃｍ-2程度とする条件下で、リン原
子をイオン注入する。Ｐ型不純物を注入する場合は、打
ち込みエネルギーを２５ＫｅＶとし、打ち込みドーズ量
を３×１０15ｃｍ-2程度とする条件下で、ボロン原子を
イオン注入する。
【００６７】その後、硫酸を用いてホトレジスト５５を
除去すると、図１３に示すように、基板コンタクトホー
ル５内の支持基板２の表面付近に高濃度拡散層７が形成
された状態になる。次に、反応ガスとしてモノシラン
（ＳｉＨ4）、フォスフィン（ＰＨ3）およびジボラン
（Ｂ2Ｈ6）を用いるＣＶＤ法によって、支持基板２上の
全面に図１４に示すように、不純物としてリンとボロン
を含む酸化シリコンからなる絶縁膜３９を膜厚０．５μ
ｍ程度に被膜形成する。
【００６８】その後、窒素雰囲気中で、温度９００℃程
度で３０分間程度の熱処理を行う。それによって、低濃
度Ｎ型領域１３上のＰ型ドレイン層２３とＰ型ソース層
２５、低濃度Ｐ型領域１５上のＮ型ドレイン層２７とＮ
型ソース層２９、および支持基板２の表面付近に形成し
た高濃度拡散層７に、それぞれイオン注入したＰ型ある
いはＮ型の不純物を電気的に活性化させる。なお、この
窒素雰囲気中の熱処理は絶縁膜３９の表面平坦化も兼ね
ている。
【００６９】次に、絶縁膜３９上の全面に回転塗布法に
よってホトレジストを塗布し、所定のホトマスクを用い
て、露光処理と現像処理を行う。それによって、図１５
に示すように、各素子領域の各ゲート電極１８、ドレイ
ン層２３，２７、ソース層２５，２９、および基板コン
タクトホール５に個別に対応する位置にそれぞれ開口部
５６ａを形成する（但し、ゲート電極１８に対応する位
置の開口部は図１５とは異なる断面に形成する）よう
に、ホトレジスト５６をパターニングする。
【００７０】引き続き、反応ガスに四フッ化炭素（ＣＦ
4）と三フッ化メタン（ＣＨＦ3）とヘリウム（Ｈｅ）を
用いた反応性イオンエッチングによって、ホトレジスト
５６の各開口部５６ａ内に露出する部分の絶縁膜３９を
完全に除去するまでエッチングする。その後、硫酸を用
いてホトレジスト５６を除去する。
【００７１】それによって、図１６に示すように、絶縁
膜３９の各素子領域における各ゲート電極１８、ドレイ
ン層２３，２７、ソース層２５，２９に個別に対応する
位置に、それぞれ素子用コンタクトホール３１を形成す
る（但し、ゲート電極１８に対応する素子用コンタクト
ホールは図１６とは異なる断面位置に形成する）ととも
に、基板コンタクトホール５と対応する位置にもコンタ
クトホール６を形成する。
【００７２】続いて、金属電極形成工程を行う。まず図
１７に示すように、絶縁膜３９上の全面及び全てのコン
タクトホール３１，５，６内に、スパッタリング法によ
って金属電極層２０を、絶縁膜３９上での膜厚が１μｍ
程度になるように形成する。この金属電極層２０の材料
としてはアルミニウムを用いる。
【００７３】その後、この金属電極層２０上の全面に、
回転塗布法によつてホトレジストを形成し、図１７に示
すように、各金属電極を形成する領域上にだけホトレジ
スト５８を残すようにパターニングする。
【００７４】引き続き、そのホトレジスト５８をエッチ
ングマスクとして使用して、反応ガスに三塩化ホウ素
（ＢＣｌ3）と塩素（Ｃｌ2）を用いた反応性イオンエッ
チングによって、ホトレジスト５８で被覆されていない
部分の金属電極層２０を完全に除去するまでエッチング
する。その後、硝酸（ＨＮＯ3）を用いてホトレジスト
５８を除去する。
【００７５】それによって、図１８に示すように、低濃
度Ｎ型領域１３のゲート電極１８，Ｐ型ドレイン層２
３，Ｐ型ソース層２５に、それぞれ素子用コンタクトホ
ール３１を通して個別に接続する金属電極（配線電極）
２１が形成され（但し、ゲート電極１８に接続する金属
電極は図１８とは異なる断面位置に形成される）、Ｐチ
ャネルＦＥＴ３３が完成する。
【００７６】また、低濃度Ｐ型領域１５のゲート電極１
８，Ｎ型ドレイン層２７，Ｎ型ソース層２９に、それぞ
れ素子用コンタクトホール３１を通して個別に接続する
金属電極（配線電極）２１が形成され（但し、ゲート電
極１８に接続する金属電極は図１８とは異なる断面位置
に形成される）、ＮチャネルＦＥＴ３５が完成する。
【００７７】さらに、絶縁膜３９のコンタクトホール６
と埋込酸化膜３の基板コンタクトホール５を通して支持
基板２の高濃度拡散層７に接続される金属電極２２も形
成され、その金属電極２２には絶縁膜３９上に延びるパ
ット部２２ａも形成される。なお、ＰチャネルＦＥＴ３
３とＮチャネルＦＥＴ３５とによってＣＭＯＳトランジ
スタを構成しており、その各金属電極２１には、絶縁膜
３９上で互いに接続されるものと、外部と接続するため
にパッド部を設けたものがある。
【００７８】次に、これらの各金属電極２１，２２上を
含む絶縁膜３９上の全面に、反応ガスとしてモノシラン
(ＳｉＨ4)とアンモニア（ＮＨ3）を用いたＣＶＤ法によ
って、図１９に示すように、窒化膜からなるパッシベー
ション膜４０を膜厚０．８μｍ程度に被膜形成する。
【００７９】さらに、このパッシベーション膜４０上の
全面に、回転塗布法によってホトレジストを塗布し、所
定のマスクを使用して露光処理と現像処理を行い、図２
０に示すように、金属電極２２のパッド部２２ａ上に対
応する位置に開口部５９ａを形成するように、ホトレジ
スト５９をパターニングする。
【００８０】そして、このホトレジスト５９をエッチン
グマスクとして用いて、反応ガスに四フッ化炭素と酸素
を用いた反応性イオンエッチングによって、ホトレジス
ト５９の開口部５９ａ内に露出する部分のパッシベーシ
ョン膜４０を完全に除去するまでエッチングする。その
後、硝酸を用いてホトレジスト５９を除去する。それに
よって、図２１に示すように、パッシベーション膜４０
に開口部４０ａが形成され、金属電極２２のパッド部２
２ａが露出される。
【００８１】このパッド部２２ａに金メッキ処理を施し
て、図１に示した接続電極４２を形成すれば、半導体装
置（ＩＣチップ）１０が完成する。なお、このような接
続電極は、図示はしていないが、半導体素子の金属電極
２１のうちの外部と接続するもののパット部にも形成す
る。
【００８２】この製造方法によれば、ＳＯＩ基板上に半
導体素子としてＰチャネルＦＥＴ３３とＮチャネルＦＥ
Ｔ３５を形成するとともに、支持基板２の表側の面に高
濃度拡散層７によって電気的コンタクトをとった金属電
極２２を設け、そのパッド部に設けた接続電極を半導体
装置の上面に露出するように形成することができる。し
たがって、この半導体装置１０は、どのような実装方法
をとっても、その支持基板２を接地又は任意のバイアス
に設定することができる。
【００８３】なお、この半導体装置１０の平面形状は支
持基板２の平面形状と同等であるが、それが図２２に示
すように方形あるいは矩形状をなす場合、その支持基板
２の周縁部に沿う所要箇所の半導体装置１０上に、支持
基板２と電気的に接続された接続電極４２と半導体素子
の金属電極２１の幾つかに設けた接続電極４４とを配置
することができる。
【００８４】この複数の接続電極４２を用いて、所望の
位置で支持基板２の接地や任意のバイアスを設定するこ
とができる。しかし、この接続電極４２の配置は、支持
基板２の周縁部に限るものではなく、任意の位置に配置
することができる。例えば、半導体装置１０上の支持基
板２の中央部に相当する位置に配置してもよい。
【００８５】〔半導体装置の第２の実施形態：図２３〕
上述した第１の実施形態では、ＳＯＩ基板上に半導体素
子としてシングルドレイン構造の電界効果トランジスタ
（ＭＯＳＦＥＴ）を形成した半導体装置について説明し
たが、次に、この発明による半導体装置の第２の実施形
態として、ＳＯＩ基板上にＬＤＤ（Lightly Doped Drai
n）構造のＭＯＳＦＥＴをを形成したものについて説明
する。
【００８６】図２３は、その半導体装置の要部を拡大し
て示す図１と同様な模式的な断面図であり、図１と対応
する部分には同一の符号を付している。この半導体装置
７０は、半導体素子としてＬＤＤ構造のＭＯＳＦＥＴを
形成した点だけが図１に示した第１の実施形態の半導体
装置１０と異なり、その他の点は共通している。そこ
で、以下の説明では、このＭＯＳＦＥＴについての説明
を中心とし、その他の部分については説明を省略するか
簡単にする。
【００８７】この図２３に示す半導体装置７０は、ＳＯ
Ｉ基板１の埋込酸化膜３上に半導体素子として、いずれ
もＬＤＤ構造のＰチャネルＦＥＴ７３とＮチャネルＦＥ
Ｔ７５とが形成されている。
【００８８】ＰチャネルＦＥＴ７３は、素子領域中の低
濃度Ｎ型領域１３上に形成されており、第１の実施形態
の半導体装置１０おけるＰチャネルＦＥＴ３３と次の点
が相違する。すなわち、ＰチャネルＦＥＴ７３は、ゲー
ト電極１８の両側面にサイドウォール６８，６８を有し
ており、その各サイドウオール６８，６８の下側の低濃
度Ｎ型領域１３上にＰ型の低濃度ドレイン層６１，６１
が設けられている点である。したがって、ゲート電極１
８とＰ型ドレイン層２３との間、およびＰ型ソース層２
５との間に、それぞれＰ型の低濃度ドレイン層６１が設
けられている。
【００８９】ＮチャネルＦＥＴ７５は、素子領域中の低
濃度Ｐ型領域１５上に形成されており、第１の実施形態
の半導体装置１０おけるＮチャネルＦＥＴ３５と次の点
が相違する。すなわち、ＮチャネルＦＥＴ７５は、ゲー
ト電極１８の両側面にサイドウォール６８，６８を有し
ており、その各サイドウオール６８，６８の下側の低濃
度Ｐ型領域１５上にＮ型の低濃度ドレイン層６３，６３
が設けられている点である。したがって、ゲート電極１
８とＮ型ドレイン層２７との間、およびＮ型ソース層２
９との間に、それぞれＮ型の低濃度ドレイン層６３が設
けられている。
【００９０】この第２の実施形態の半導体装置７０に
も、第１の実施形態の半導体装置１０と同様に、高濃度
拡散層７によって支持基板２と接続された金属電極２２
を、埋込酸化膜３に形成された基板コンタクトホール５
と絶縁膜３９に形成されたコンタクトホール６を通して
設け、その金属電極２２から絶縁膜上にパッド部２２ａ
を延設し、そこに金メッキによる接続電極４２を設けて
いる。
【００９１】したがって、この半導体装置７０によって
も、第１の実施形態の半導体装置１０と同様な効果が得
られる。さらに、ＰチャネルＦＥＴ７３およびＮチャネ
ルＦＥＴ７５は、それぞれゲート電極１８とドレイン層
２３又は２７との間、およびソース層２５又は２９との
間に、それぞれ低濃度ドレイン層６１又は６３を設けて
いるため、チャネル間のリーク電流を低減して耐圧を高
めることができる。しかも、低濃度ドレイン層６１，６
３が、ゲート電極１８の両側面に設けたサイドウオール
６８とセルフアライメントして形成されるので、微細な
半導体素子にも形成可能であり、集積密度の高いＩＣチ
ップにも適用できる。
【００９２】〔半導体装置の製造方法の第２の実施形
態：図２４から図２７等〕次に、この発明による半導体
装置の製造方法の第２の実施形態として、上述の図２３
に示した半導体装置７０を製造する方法について、図２
４から図２７等を参照して説明する。
【００９３】この半導体装置の製造方法の第２の実施形
態は、図２から図２１によって説明した第１の実施形態
と比較して、半導体素子を形成する工程、すなわちＰチ
ャネルＦＥＴ７３とＮチャネルＦＥＴ７５を形成する工
程が一部異なるだけであるから、主にその相違する工程
について説明する。
【００９４】第１の実施形態における図２から図８まで
の各工程は、この第２の実施形態においても同じであ
る。したがって、ＳＯＩ基板１の埋込酸化膜３上に設け
られた表面シリコン層４をエッチングして、素子領域に
島状の表面シリコン層４ａ，４ｂ形成し、それにＮ型あ
るいはＰ型の不純物原子をそれぞれ選択的にイオン注入
した後熱処理を行い、低濃度Ｎ型領域１３と低濃度Ｐ型
領域１５を形成する。そして、その低濃度Ｎ型領域１３
と低濃度Ｐ型領域１５上の中央部にそれぞれゲート酸化
膜１７を介してゲート電極１８を形成し、図８に示す状
態にする。
【００９５】その後、図９に示すように、埋込酸化膜３
上の全面に形成したホトレジスト５０を低濃度Ｎ型領域
１３上にのみ開口部５０ａを形成するようにパターニン
グする。そして、そのホトレジスト５０をイオン注入阻
止膜として用いて、打ち込みエネルギーを２５ＫｅＶ、
打ち込みドーズ量を１×１０13ｃｍ-2程度とする条件下
で、低濃度Ｎ型領域１３のゲート電極１８の両側に、導
電型が低濃度Ｎ型領域１３と反対のＰ型不純物を選択的
にイオン注入し、図２４に示すＰ型の低濃度ドレイン層
６１，６１を形成する。そのＰ型不純物としてはボロン
原子を用いる。その後、硫酸を用いてホトレジスト５０
を除去する。
【００９６】次いで、再び埋込酸化膜３上の全面に回転
塗布法によって、図２４に示すホトレジスト５１を形成
し、所定のマスクを用いて露光処理および現像処理を行
い、低濃度Ｐ型領域１５上にのみ開口部５１ａを形成す
るようにパターニングする。
【００９７】続いて、そのホトレジスト５１をイオン注
入阻止膜として用いて、打ち込みエネルギーを２５Ｋｅ
Ｖ、打ち込みドーズ量を１×１０13ｃｍ-2程度とする条
件下で、低濃度Ｐ型領域１５のゲート電極１８の両側
に、導電型が低濃度Ｐ型領域１５と反対のＮ型不純物を
選択的にイオン注入し、図２５に示すＮ型の低濃度ドレ
イン層６３，６３を形成する。そのＮ型不純物としては
リン原子を用いる。その後、硫酸を用いてホトレジスト
５１を除去すると図２５に示す状態となる。
【００９８】その後、反応ガスとしてモノシランと酸素
を用いたＣＶＤ法によって、図２６に示すように埋込酸
化膜３上の素子領域を含む全面に、シリコン酸化膜６５
を膜厚０．３μｍ程度に被膜形成する。続いて、このシ
リコン酸化膜６５上の全面に図示は省略するがホトレジ
ストを形成し、それを各素子領域のゲート電極１８の側
壁部分に対応する位置にのみ残るようにパターニングす
る。
【００９９】そして、そのホトレジスト（図示せず）を
エッチングマスクとして使用し、反応ガスに三フッ化メ
タンと四フッ化炭素を用いた反応性イオンエッチングに
よって、シリコン酸化膜６５を各ゲート電極１８の側壁
部分にのみ残るようにエッチングする。それによって、
各ゲート電極１８の両側壁にシリコン酸化膜からなるサ
イドウォール６８，６８（図２７図参照）が形成され
る。
【０１００】さらに、酸素に窒素を混合して酸素の圧力
を下げた酸素と窒素の混合雰囲気中において、温度９０
０℃で３０分程度の酸化処理を行い、膜厚２０ｎｍ程度
の酸化シリコン膜（図示せず）を全面に形成する。この
酸化シリコン膜は、後述するイオン注入の際に所望イオ
ンを注入するためのバッファ膜となる。
【０１０１】その後、第１の実施形態について図９から
図１１によって説明したのと同様な工程で、低濃度Ｎ型
領域１３のゲート電極１８の両側に選択的にＰ型不純物
のイオン注入を行い、低濃度Ｐ型領域１５のゲート電極
１８の両側に選択的にＮ型不純物のイオン注入を行う。
【０１０２】その結果、図２７に示すように、低濃度Ｎ
型領域１３にＰ型のドレイン層２３とソース層２５が、
低濃度Ｐ型領域１５にＮ型のドレイン層２７とソース層
２９が、それぞれ形成される。しかし、それぞれゲート
電極１８の両側のサイドウォール６８，６８の直下には
不純物がイオン注入されないため、そのサイドウオール
６８，６８にセルフアライメントした領域はＰ型の低濃
度ドレイン層６１およびＮ型の低濃度ドレイン層６３と
して残る。
【０１０３】その後は、第１の実施形態について図１２
から図２１によって説明した各工程と同様な工程で、基
板コンタクトホール５、高濃度拡散層７、絶縁膜３９、
コンタクトホール３１，６、金属電極２１，２２、パッ
シベーション膜４０、および接続電極４２を順次形成し
て、図２３に示した半導体装置７０が完成する。
【０１０４】〔半導体装置の第３の実施形態：図２８〕
次にこの発明による半導体装置の第３の実施形態を図２
８によって説明する。図２８は、その半導体装置の要部
を拡大して示す模式的な断面図である。
【０１０５】この図２８に示す半導体装置９０は、ＳＯ
Ｉ基板の埋込酸化膜上に複数の半導体素子として、オフ
セットドレイン構造の電界効果トランジスタ（ＭＯＳＦ
ＥＴ）を形成した点が、図１に示した第１の実施形態の
半導体装置１０及び図２３に示した第２の実施形態の半
導体装置７０と相違するだけである。したがって、図２
８において、図１及び図２３と共通する部分には同一の
符号を付してあり、それらについては説明を省略する。
【０１０６】この図２８に示す第３の実施形態の半導体
装置９０は、ＳＯＩ基板１の埋込酸化膜３上に、それぞ
れオフセットドレイン構造のＰチャネルＦＥＴ８３とＮ
チャネルＦＥＴ８５とが形成されている。これによって
も、図２３に示した半導体装置７０におけるＬＤＤ構造
のＰチャネルＦＥＴ７３とＮチャネルＦＥＴ７５と同様
にチャネル間のリーク電流を低減して耐圧を高めること
ができる。しかし、ＬＤＤ構造のもの程微細には作成で
きないので、集積密度があまり高くないＩＣチップに適
している。
【０１０７】ＰチャネルＦＥＴ８３は、素子領域中の低
濃度Ｎ型領域１３に形成されており、図１に示した半導
体装置１０のＰチャネルＦＥＴ３３と比較して、次の点
が異なる。すなわち、低濃度Ｎ型領域１３上におけるゲ
ート酸化膜１７とゲート電極１８の形成位置がＰ型ソー
ス層２５側にシフトしている点と、ゲート電極１８とＰ
型ドレイン層２３との間にＰ型オフセット領域８１が設
けられている点である。
【０１０８】ＮチャネルＦＥＴ８５は、素子領域中の低
濃度Ｐ型領域１５に形成されており、図１に示した半導
体装置１０のＮチャネルＦＥＴ３５と比較して、次の点
が異なる。すなわち、低濃度Ｐ型領域１５上におけるゲ
ート酸化膜１７とゲート電極１８の形成位置がＮ型ソー
ス層２９側にシフトしている点と、ゲート電極１８とＮ
型ドレイン層２７との間にＮ型オフセット領域８２を設
けている点である。
【０１０９】この半導体装置９０も、ＳＯＩ基板１の支
持基板２に電気的に接続された金属電極２２および接続
電極４２を素子面側に設けている点は、前述の各実施形
態の半導体装置１０及び７０と同じであり、どのような
実装方法をとっても、その支持基板２を接地又は任意の
バイアスに設定することができる。
【０１１０】なお、以上説明した半導体装置の第１から
第３の実施形態では、ＳＯＩ基板の埋込酸化膜上に半導
体素子として３種類のＣＭＯＳトランジスタを形成した
例を説明したが、この発明による半導体装置はこれらに
限定されるものではなく、その他の電界効果トランジス
タ（ＦＥＴ）やバイポーラトランジスタ等、種々の半導
体素子を形成した半導体装置にも適用できる。その場合
にも、上述した各実施形態の場合と同様な作用効果を得
ることができる。
【０１１１】〔半導体装置の製造方法の第３の実施形
態：図２９から図３５等〕次に、この発明による半導体
装置の製造方法の第３の実施形態として、上述の図２８
に示した半導体装置９０を製造する方法につていて、図
２９から図３５等を参照して説明する。
【０１１２】この半導体装置の製造方法の第３の実施形
態は、図２から図２１によって説明した第１の実施形態
とと比較して、半導体素子を形成する工程、すなわち、
ＰチャネルＦＥＴ８３とＮチャネルＦＥＴ８５を製造す
る工程が一部異なるだけであるから、主にその相違する
工程について説明する。
【０１１３】第１の実施形態における図２から図８まで
の各工程は、この第３の実施形態においても略同じであ
る。したがって、ＳＯＩ基板１の埋込酸化膜３上に設け
られた表面シリコン層４をエッチングして、素子領域に
島状の表面シリコン層４ａ，４ｂ形成し、それにＮ型あ
るいはＰ型の不純物原子をそれぞれ選択的にイオン注入
した後熱処理を行い、低濃度Ｎ型領域１３と低濃度Ｐ型
領域１５を形成する。そして、その低濃度Ｎ型領域１３
と低濃度Ｐ型領域１５上にそれぞれゲート酸化膜を介し
てゲート電極を形成する。
【０１１４】しかし、この実施形態においては、このと
き図２９に示すように、低濃度Ｎ型領域１３および低濃
度Ｐ型領域１５上のそれぞれ中央部ではなく、後の工程
でソース層を形成する方（図２９では右方）へ幾分シフ
トさせた位置に、それぞれゲート酸化膜１７を介してゲ
ート電極１８を形成する。
【０１１５】次に、埋込酸化膜３上の素子領域を含む全
面にホトレジストを塗布し、図３０に示すように、低濃
度Ｎ型領域１３上のゲート電極１８の片側（後の工程で
ドレイン層を形成する側）の領域に開口部５０ａを形成
するように、ホトレジスト５０をパターニングする。
【０１１６】続いて、そのホトレジスト５０をイオン注
入阻止膜として用いて、打ち込みエネルギーを５０Ｋｅ
Ｖ、打ち込みドーズ量を１×１０13ｃｍ-2程度とする条
件下で、低濃度Ｎ型領域１３の片側の領域に、導電型が
低濃度Ｎ型領域１３と反対のＰ型不純物を選択的にイオ
ン注入し、図３１に示すＰ型のオフセット領域８１形成
する。そのＰ型不純物としてはボロン原子を用いる。そ
の後、硫酸を用いてホトレジスト５０を除去する。
【０１１７】そして再び、埋込酸化膜３上の素子領域を
含む全面にホトレジストを塗布し、図３１に示すよう
に、低濃度Ｐ型領域１５上のゲート電極１８の片側（後
の工程でドレイン層を形成する側）の領域に開口部５１
ａを形成するように、ホトレジスト５１をパターニング
する。
【０１１８】続いて、そのホトレジスト５１をイオン注
入阻止膜として用いて、打ち込みをエネルギー５０Ｋｅ
Ｖ、打ち込みドーズ量を１×１０13ｃｍ-2程度とする条
件下で、低濃度Ｐ型領域１５の片側の領域に、導電型が
低濃度Ｐ型領域１５と反対のＮ型不純物を選択的にイオ
ン注入し、図３２に示すＮ型のオフセット領域８２を形
成する。そのＮ型不純物としてはリン原子を用いる。そ
の後、硫酸を用いてホトレジスト５１を除去する。
【０１１９】そして、窒素雰囲気中にて、温度１１００
℃で４時間程度の熱処理を行い、図３２に示すオフセッ
ト領域８１，８２にイオン注入したＰ型不純物とＮ型不
純物を拡散させる。さらに続いて、酸素に窒素を混合し
て酸素の圧力を下げた酸素と窒素の混合雰囲気中におい
て、温度９００℃で３０分程度の酸化処理を行い、膜厚
２０ｎｍ程度の酸化シリコン膜（図示せず）を全面に形
成する。この酸化シリコン膜は、後述のイオン注入の際
に所望イオンを注入するためのバッファ膜となる。
【０１２０】次に、埋込酸化膜３上の素子領域を含む全
面にホトレジストを塗布し、図３３に示すように、素子
領域のうち後の工程でＰチャネルＦＥＴのドレイン層を
形成する領域に開口部８５ａを、ソース層を形成する領
域に開口部８５ｂをそれぞれ形成するように、ホトレジ
スト８５をパターニングする。
【０１２１】そして、このホトレジスト８５をイオン注
入阻止膜として用い、打ち込みエネルギーを２５Ｋｅ
Ｖ、打ち込みドーズ量を３×１０15ｃｍ-2程度とする条
件下で、導電型がオフセット領域８１と同じＰ型不純物
を選択的にイオン注入し、図３４に示すＰ型ドレイン層
２３とＰ型ソース層２５を形成する。そのＰ型不純物と
してはボロン原子を用いる。その後、硫酸を用いてホト
レジスト８５を除去する。
【０１２２】その後再び、埋込酸化膜３上の素子領域を
含む全面にホトレジストを塗布し、図３４に示すよう
に、素子領域のうち後の工程でＮチャネルＦＥＴのドレ
イン層を形成する領域に開口部８６ａを、ソース層を形
成する領域に開口部８６ｂをそれぞれ形成するように、
ホトレジスト８６をパターニングする。
【０１２３】そして、このホトレジスト８６をイオン注
入阻止膜として用い、打ち込みエネルギーを４０Ｋｅ
Ｖ、打ち込みドーズ量を３×１０15ｃｍ-2程度とする条
件下で、導電型がオフセット領域８２と同じＮ型不純物
を選択的にイオン注入し、図３５に示すＮ型ドレイン層
２７とＮ型ソース層２９を形成する。そのＮ型不純物と
してはリン原子を用いる。その後、硫酸を用いてホトレ
ジスト８６を除去する。
【０１２４】その後は、第１の実施形態について図１２
から図２１によって説明した各工程と同様な工程で、基
板コンタクトホール５、高濃度拡散層７、絶縁膜３９、
コンタクトホール３１，６、金属電極２１，２２、パッ
シベーション膜４０、および接続電極４２を順次形成し
て、図２８に示した半導体装置９０が完成する。
【０１２５】〔製造方法の変更例〕以上説明した半導体
装置の製造方法の第１から第３の実施形態においては、
ＳＯＩ基板１の埋込酸化膜３上の各素子領域に、半導体
素子（第１の実施形態ではＰチャネルＦＥＴ３３とＮチ
ャネルＦＥＴ３５）の各ゲート電極１８と、ドレイン層
２３，２７およびソース層２５，２９を形成した後に、
埋込酸化膜３に基板コンタクトホール５を形成し、それ
によって露出される支持基板２の表面付近に導電型が該
基板と同じ不純物を注入して、高濃度拡散層７を形成し
た。
【０１２６】しかし、これを変更して、埋込酸化膜３上
の各素子領域に、半導体素子の各ゲート電極１８を形成
した後、埋込酸化膜３の素子領域から離れた所定の領域
を選択的にエッチングして基板コンタクトホール５を形
成し、その後に半導体素子のＰ型のドレイン層２３及び
ソース層２５と、Ｎ型のドレイン層２７とソース層２９
をそれぞれ形成するようにし、そのためのＰ型又はＮ型
の不純物注入時に、基板コンタクトホール５内に露出す
る支持基板２の表面付近にも不純物を注入して、高濃度
拡散層７を形成するようにしてもよい。
【０１２７】このようにすると、半導体素子のドレイン
層及びソース層を形成するための、Ｐ型不純物の注入時
又はＮ型不純物の注入時のいずれかと同時に、基板コン
タクトホール５内に露出する支持基板２の表面付近に導
電型が支持基板２と同じ不純物を注入して、高濃度拡散
層７を形成することができる。したがって、不純物の注
入工程を１工程少なくすることができる。
【０１２８】また、前述した各実施形態においては、Ｓ
ＯＩ基板１の埋込酸化膜３に基板コンタクトホール５を
形成し、そこに露出する支持基板２の表面付近に高濃度
拡散層７を形成した後、埋込酸化膜３上に絶縁膜３９を
形成し、その絶縁膜３９を選択的にエッチングして、基
板コンタクトホール５より大きいコンタクトホール６を
形成した。
【０１２９】しかし、これを変更して、ＳＯＩ基板１の
埋込酸化膜３上の各素子領域に各半導体素子のゲート電
極，ドレイン層，及びソース層を形成した後、埋込酸化
膜３上の全面に絶縁膜３９を形成し、その上面に基板コ
ンタクトホール形成領域にのみ開口を有するホトレジス
トを形成し、それをマスクにして絶縁膜３９と埋込酸化
膜３を同一工程で選択的にエッチングして、支持基板２
まで貫通する基板コンタクトホールを形成し、そこに露
出する支持基板２の表面付近に高濃度拡散層７を形成す
るようにしてもよい。
【０１３０】
【発明の効果】以上の説明で明らかなように、この発明
による半導体装置は、ＳＯＩ基板の支持基板と電気的に
接続する金属電極を半導体装置の素子面側に設け、この
金属電極のパッド部に接続電極を設けることができるか
ら、この金属電極を通じて外部との電気的な接続をとる
ことが可能になる。したがって、パケージのリードフレ
ーム等の実装基板への実装方法の如何に関わらず、支持
基板を接地するか任意のバイアスに設定することが容易
にでき、その動作を安定化させることができる。
【０１３１】また、実装方法がフェイスアップ実装法に
よる場合には、複数の電圧の使い分けが可能なマルチ電
源回路を構成することが可能であり、ＳＯＩ基板を使用
する場合の利点が生かされる。フェイスダウン実装法に
より実装する場合にも、支持基板を接地するか任意のバ
イアスに設定することができるので、支持基板の電位が
フローティング状態になるようなことがなくなる。
【０１３２】そして、この発明による半導体装置の製造
方法によれば、このような作用効果を有するこの発明に
よる半導体装置を容易に製造することができる。
【図面の簡単な説明】
【図１】この発明による半導体装置の第１の実施形態の
要部を拡大して示す模式的な断面図である。
【図２】この発明による半導体装置の製造方法の第１の
実施形態を説明するための最初の工程を示す図１と同様
な模式的な断面図である。
【図３】同じく次の工程を示す模式的な断面図である。
【図４】同じく次の工程を示す模式的な断面図である。
【図５】同じく次の工程を示す模式的な断面図である。
【図６】同じく次の工程を示す模式的な断面図である。
【図７】同じく次の工程を示す模式的な断面図である。
【図８】同じく次の工程を示す模式的な断面図である。
【図９】同じく次の工程を示す模式的な断面図である。
【図１０】同じく次の工程を示す模式的な断面図であ
る。
【図１１】同じく次の工程を示す模式的な断面図であ
る。
【図１２】同じく次の工程を示す模式的な断面図であ
る。
【図１３】同じく次の工程を示す模式的な断面図であ
る。
【図１４】同じく次の工程を示す模式的な断面図であ
る。
【図１５】同じく次の工程を示す模式的な断面図であ
る。
【図１６】同じく次の工程を示す模式的な断面図であ
る。
【図１７】同じく次の工程を示す模式的な断面図であ
る。
【図１８】同じく次の工程を示す模式的な断面図であ
る。
【図１９】同じく次の工程を示す模式的な断面図であ
る。
【図２０】同じく次の工程を示す模式的な断面図であ
る。
【図２１】同じく次の工程を示す模式的な断面図であ
る。
【図２２】この発明による半導体装置における接続電極
の配置例を示す平面図である。
【図２３】この発明による半導体装置の第２の実施形態
の要部を拡大して示す模式的な断面図である。
【図２４】この発明による半導体装置の製造方法の第２
の実施形態を説明するための途中の工程を示す図１０と
同様な模式的な断面図である。
【図２５】同じく次の工程を示す模式的な断面図であ
る。
【図２６】同じく次の工程を示す模式的な断面図であ
る。
【図２７】同じく次の工程を示す模式的な断面図であ
る。
【図２８】この発明による半導体装置の第３の実施形態
の要部を拡大して示す模式的な断面図である。
【図２９】この発明による半導体装置の製造方法の第３
の実施形態を説明するための途中の工程を示す図８と同
様な模式的な断面図である。
【図３０】同じく次の工程を示す模式的な断面図であ
る。
【図３１】同じく次の工程を示す模式的な断面図であ
る。
【図３２】同じく次の工程を示す模式的な断面図であ
る。
【図３３】同じく次の工程を示す模式的な断面図であ
る。
【図３４】同じく次の工程を示す模式的な断面図であ
る。
【図３５】同じく次の工程を示す模式的な断面図であ
る。
【図３６】従来の半導体装置の一例を要部を拡大して示
す模式的な断面図である。
【符号の説明】
１：ＳＯＩ基板 ２：支持基板 ３：埋込酸化膜 ４：表面シリコン層 ５：基板コンタクトホール ６：コンタクトホール ７：高濃度拡散層 １０，７０，９０：半導体装置（ＩＣチップ） １３：低濃度Ｐ型領域 １５：低濃度Ｎ型領域 １７：ゲート酸化膜 １８：ゲート電極 ２１，２２：金属電極 ２２ａ：パッド部 ２３：Ｐ型ドレイン層 ２５：Ｐ型ソース層 ２７：Ｎ型ドレイン層 ２９：Ｎ型ソース層 ３１：コンタクトホール ３３，７３，８３：ＰチャネルＦＥＴ（半導体素子） ３５，７５，８５：ＮチャネルＦＥＴ（半導体素子） ３９：絶縁膜 ４０：パッシベーション膜 ６１，６３：低濃度ドレイン層 ６８：サイドウォール ８１：Ｐ型オフセット領域 ８２：Ｎ型オフセット領域

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 シリコンの支持基板上に埋込酸化膜が設
    けられたＳＯＩ基板の該埋込酸化膜上に、絶縁膜により
    互いに絶縁分離された複数の半導体素子が設けられてい
    る半導体装置において、 前記各半導体素子と前記絶縁膜により絶縁分離された領
    域に設けられ、前記絶縁膜および埋込酸化膜を貫通する
    基板コンタクトホールと、 該基板コンタクトホールによる開口部内の前記支持基板
    の表面に設けられた該支持基板と同じ導電型の高濃度拡
    散層と、 前記基板コンタクトホール内に充填されて前記高濃度拡
    散層と電気的に接続し、前記絶縁膜上にパッド部を延設
    した金属電極とを有することを特徴とする半導体装置。
  2. 【請求項２】 請求項１に記載の半導体装置において、 前記各半導体素子を被覆する保護膜と、その保護膜に設
    けられた開口部を通して該保護膜上から前記パッド部に
    接続する接続電極とを設けたことを特徴とする半導体装
    置。
  3. 【請求項３】 請求項２に記載の半導体装置において、 前記支持基板が方形又は矩形状をなし、前記接続電極が
    前記支持基板の周縁部に沿って配設されていることを特
    徴とする半導体装置。
  4. 【請求項４】 請求項１乃至３のいずれか一項に記載の
    半導体装置において、前記基板コンタクトホールを形成
    する前記絶縁膜の開口部が前記埋込酸化膜の開口部より
    も大きいことを特徴とする半導体装置。
  5. 【請求項５】 請求項１乃至４のいずれか一項に記載の
    半導体装置において、 前記複数の半導体素子が、前記ＳＯＩ基板の表面シリコ
    ン層によって形成された複数の素子領域上に、それぞれ
    ゲート酸化膜を介してゲート電極とその両側にドレイン
    層及びソース層が形成され、そのゲート電極、ドレイン
    層、及びソース層にそれぞれ前記保護膜上に延びる金属
    電極を設けたシングルドレイン型の電界効果トランジス
    タであることを特徴とする半導体装置。
  6. 【請求項６】 請求項１乃至４のいずれか一項に記載の
    半導体装置において、 前記複数の半導体素子が、前記ＳＯＩ基板の表面シリコ
    ン層によって形成された複数の素子領域上に、それぞれ
    ゲート酸化膜を介してゲート電極とその両側にドレイン
    層及びソース層が形成され、前記ゲート電極がサイドウ
    オールを有し、該サイドウオールの下に低濃度ドレイン
    層が形成され、前記ゲート電極、ドレイン層、及びソー
    ス層にそれぞれ前記保護膜上に延びる金属電極を設けた
    電界効果トランジスタであることを特徴とする半導体装
    置。
  7. 【請求項７】 請求項１乃至４のいずれか一項に記載の
    半導体装置において、 前記複数の半導体素子が、前記ＳＯＩ基板の表面シリコ
    ン層によって形成された複数の素子領域上に、それぞれ
    ゲート酸化膜を介してゲート電極とその両側にドレイン
    層及びソース層が形成され、前記ゲート電極と前記ドレ
    イン層との間にオフセット領域が設けられ、前記ゲート
    電極、ドレイン層、及びソース層にそれぞれ前記保護膜
    上に延びる金属電極を設けた電界効果トランジスタであ
    ることを特徴とする半導体装置。
  8. 【請求項８】 シリコンの支持基板上に埋込酸化膜を介
    して表面シリコン層が形成されたＳＯＩ基板を用意し、 その表面シリコン層を選択的にエッチングして、該表面
    シリコン層によるそれぞれ独立した複数の素子領域を形
    成する工程と、 導電型がＰ型又はＮ型の不純物原子を前記複数の素子領
    域に選択的にイオン注入して複数の低濃度Ｐ型又はＮ型
    領域を形成する工程と、 熱処理を行うことによって、前記各低濃度Ｐ型又はＮ型
    領域の不純物原子を拡散させる工程と、 前記各低濃度Ｐ型又はＮ型領域上にゲート酸化膜を介し
    てゲート電極を形成する工程と、 前記各低濃度Ｐ型又はＮ型領域の前記ゲート電極の両側
    に導電型が該領域と反対の不純物原子を選択的にイオン
    注入してドレイン層およびソース層を形成する工程と、 前記埋込酸化膜を選択的にエッチングすることにより、
    前記支持基板上に基板コンタクトホールを形成する工程
    と、 前記支持基板の前記基板コンタクトホール内に露出する
    部分に該支持基板と同じ導電型の不純物原子をイオン注
    入して高濃度拡散層を形成する工程と、 前記支持基板上の全面に絶縁膜を形成した後、ホトエッ
    チング処理を行うことにより、前記各素子領域の各ゲー
    ト電極、ドレイン層、およびソース層に個別に対応する
    位置にそれぞれ素子用コンタクトホールを形成すると共
    に、前記基板コンタクトホールと対応する位置にもコン
    タクトホールを形成する工程と、 前記絶縁膜上の全面および前記全てのコンタクトホール
    内に金属電極層を形成した後、ホトエッチング処理を行
    うことによりそれぞれ各コンタクトホール毎に独立した
    金属電極を形成し、その際、前記基板コンタクトホール
    に形成される金属電極には前記絶縁膜上に延びるパッド
    部も形成する金属電極形成工程と、 を有することを特徴とする半導体装置の製造方法。
  9. 【請求項９】 シリコンの支持基板上に埋込酸化膜を介
    して表面シリコン層が形成されたＳＯＩ基板を用意し、 その表面シリコン層を選択的にエッチングして、該表面
    シリコン層によるそれぞれ独立した複数の素子領域を形
    成する工程と、 導電型がＰ型又はＮ型の不純物原子を前記複数の素子領
    域に選択的にイオン注入して複数の低濃度Ｐ型又はＮ型
    領域を形成する工程と、 熱処理を行うことによって、前記各低濃度Ｐ型又はＮ型
    領域の不純物原子を拡散させる工程と、 前記各低濃度Ｐ型又はＮ型領域上にゲート酸化膜を介し
    てゲート電極を形成する工程と、 前記各低濃度Ｐ型又はＮ型領域の前記ゲート電極の両側
    に導電型が該領域と反対の不純物原子を選択的にイオン
    注入して低濃度ドレイン層を形成する工程と、 前記各ゲート電極の両側面にシリコン酸化膜によるサイ
    ドウオールを形成する工程と、 前記各低濃度Ｐ型又はＮ型領域の前記ゲート電極の両側
    の前記サイドウオール外の領域に、導電型が前記低濃度
    ドレイン層と同じ不純物原子を選択的にイオン注入して
    ドレイン層およびソース層を形成する工程と、 前記埋込酸化膜を選択的にエッチングすることにより、
    前記支持基板上に基板コンタクトホールを形成する工程
    と、 前記支持基板の前記基板コンタクトホール内に露出する
    部分に該支持基板と同じ導電型の不純物原子をイオン注
    入して高濃度拡散層を形成する工程と、 前記支持基板上の全面に絶縁膜を形成した後、ホトエッ
    チング処理を行うことにより、前記各素子領域の各ゲー
    ト電極、ドレイン層、およびソース層に個別に対応する
    位置にそれぞれ素子用コンタクトホールを形成すると共
    に、前記基板コンタクトホールと対応する位置にもコン
    タクトホールを形成する工程と、 前記絶縁膜上の全面および前記全てのコンタクトホール
    内に金属電極層を形成した後、ホトエッチング処理を行
    うことによりそれぞれ各コンタクトホール毎に独立した
    金属電極を形成し、その際、前記基板コンタクトホール
    に形成される金属電極には前記絶縁膜上に延びるパッド
    部も形成する金属電極形成工程と、 を有することを特徴とする半導体装置の製造方法。
  10. 【請求項１０】 シリコンの支持基板上に埋込酸化膜を
    介して表面シリコン層が形成されたＳＯＩ基板を用意
    し、 その表面シリコン層を選択的にエッチングして、該表面
    シリコン層によるそれぞれ独立した複数の素子領域を形
    成する工程と、 導電型がＰ型又はＮ型の不純物原子を前記複数の素子領
    域に選択的にイオン注入して複数の低濃度Ｐ型又はＮ型
    領域を形成する工程と、 熱処理を行うことによって、前記各低濃度Ｐ型又はＮ型
    領域の不純物原子を拡散させる工程と、 前記各低濃度Ｐ型又はＮ型領域上にゲート酸化膜を介し
    てゲート電極を形成する工程と、 前記各低濃度Ｐ型又はＮ型領域の前記ゲート電極の片側
    に導電型が該領域と反対の不純物原子を選択的にイオン
    注入してオフセット領域を形成する工程と、 熱処理を行なうことにより、前記オフセット領域の不純
    物原子を拡散させる工程と、 前記各低濃度Ｐ型又はＮ型領域の前記ゲート電極の両側
    で前記オフセット領域を除く領域に、導電型が該オフセ
    ット領域と同じ不純物原子を選択的にイオン注入してド
    レイン層およびソース層を形成する工程と、 前記埋込酸化膜を選択的にエッチングすることにより、
    前記支持基板上に基板コンタクトホールを形成する工程
    と、 前記支持基板の前記基板コンタクトホール内に露出する
    部分に該支持基板と同じ導電型の不純物原子をイオン注
    入して高濃度拡散層を形成する工程と、 前記支持基板上の全面に絶縁膜を形成した後、ホトエッ
    チング処理を行うことにより、前記各素子領域の各ゲー
    ト電極、ドレイン層、およびソース層に個別に対応する
    位置にそれぞれ素子用コンタクトホールを形成すると共
    に、前記基板コンタクトホールと対応する位置にもコン
    タクトホールを形成する工程と、 前記絶縁膜上の全面および前記全てのコンタクトホール
    内に金属電極層を形成した後、ホトエッチング処理を行
    うことによりそれぞれ各コンタクトホール毎に独立した
    金属電極を形成し、その際、前記基板コンタクトホール
    に形成される金属電極には前記絶縁膜上に延びるパッド
    部も形成する金属電極形成工程と、 を有することを特徴とする半導体装置の製造方法。
  11. 【請求項１１】 請求項８乃至１０のいずれか一項に記
    載の半導体装置の製造方法において、 前記金属電極形成工程の後に、前記絶縁膜上と前記各金
    属電極上の全面に保護膜を形成し、該保護膜の前記パッ
    ド部に対応する位置に開口部を形成する工程と、 前記保護膜上から前記開口部を通して前記パッド部に接
    続する接続電極を形成する工程とを有することを特徴と
    する半導体装置の製造方法。
  12. 【請求項１２】 請求項８乃至１０のいずれか一項に記
    載の半導体装置の製造方法において、 前記絶縁膜にコンタクトホールを形成する工程で、前記
    基板コンタクトホールと対応する位置には、該基板コン
    タクトホールよりも大きいコンタクトホールを形成する
    ことを特徴とする半導体装置の製造方法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100438206B1 (ko) * 2000-09-28 2004-07-01 엔이씨 일렉트로닉스 가부시키가이샤 Ｓｏｉ구조를 갖는 반도체장치 및 그 제조방법
DE10205122B4 (de) * 2001-03-14 2004-11-25 Mitsubishi Denki K.K. Halbleitervorrichtung und Verfahren zur Herstellung derselben
JP2005508568A (ja) * 2001-03-14 2005-03-31 ハネウェル・インターナショナル・インコーポレーテッド シリコン・オン・インシュレータ基板上の表側コンタクトの形成
US7541649B2 (en) 2006-01-12 2009-06-02 Kabushiki Kaisha Toshiba Semiconductor device having SOI substrate
US7727823B2 (en) 2005-06-28 2010-06-01 Samsung Mobile Display Co., Ltd. Flat panel display and method for driving the same
US7995023B2 (en) 2005-06-29 2011-08-09 Samsung Mobile Display Co., Ltd. Flat panel display and method for driving the same

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100438206B1 (ko) * 2000-09-28 2004-07-01 엔이씨 일렉트로닉스 가부시키가이샤 Ｓｏｉ구조를 갖는 반도체장치 및 그 제조방법
EP1193760A3 (en) * 2000-09-28 2005-03-16 NEC Electronics Corporation Semiconductor device with SOI structure and method of manufacturing the same
DE10205122B4 (de) * 2001-03-14 2004-11-25 Mitsubishi Denki K.K. Halbleitervorrichtung und Verfahren zur Herstellung derselben
JP2005508568A (ja) * 2001-03-14 2005-03-31 ハネウェル・インターナショナル・インコーポレーテッド シリコン・オン・インシュレータ基板上の表側コンタクトの形成
US7727823B2 (en) 2005-06-28 2010-06-01 Samsung Mobile Display Co., Ltd. Flat panel display and method for driving the same
US7995023B2 (en) 2005-06-29 2011-08-09 Samsung Mobile Display Co., Ltd. Flat panel display and method for driving the same
US7541649B2 (en) 2006-01-12 2009-06-02 Kabushiki Kaisha Toshiba Semiconductor device having SOI substrate

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