[go: up one dir, main page]

JP2000195793A - 多結晶シリコン膜の作製方法 - Google Patents

多結晶シリコン膜の作製方法

Info

Publication number
JP2000195793A
JP2000195793A JP10371427A JP37142798A JP2000195793A JP 2000195793 A JP2000195793 A JP 2000195793A JP 10371427 A JP10371427 A JP 10371427A JP 37142798 A JP37142798 A JP 37142798A JP 2000195793 A JP2000195793 A JP 2000195793A
Authority
JP
Japan
Prior art keywords
silicon film
film
gettering
gettering layer
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP10371427A
Other languages
English (en)
Other versions
JP2000195793A5 (ja
JP4063986B2 (ja
Inventor
Michiko Takei
美智子 竹井
Akito Hara
明人 原
Yoshihiro Arimoto
由弘 有本
Sadahiro Kishii
貞浩 岸井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP37142798A priority Critical patent/JP4063986B2/ja
Publication of JP2000195793A publication Critical patent/JP2000195793A/ja
Publication of JP2000195793A5 publication Critical patent/JP2000195793A5/ja
Application granted granted Critical
Publication of JP4063986B2 publication Critical patent/JP4063986B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

(57)【要約】 【課題】 オフ電流が小さく、電界効果移動度の大きな
TFTの製造に適した多結晶シリコン膜の作製方法を提
供する。 【解決手段】 基板の表面上に、核形成前駆物質を含む
アモルファス状態のシリコン膜を形成する。シリコン膜
にエネルギを加えて結晶化させる。シリコン膜の表面上
に、核形成前駆物質に対してゲッタリング作用を示すゲ
ッタリング層を形成する。シリコン膜中の核形成前駆物
質を、ゲッタリング層内に吸収する。核形成前駆物質を
吸収したゲッタリング層を除去する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、多結晶シリコン膜
の作製方法に関し、特に核形成前駆物質を用いてアモル
ファスシリコン膜を多結晶化する多結晶シリコン膜の作
製方法に関する。多結晶シリコン膜は、アクティブマト
リクス型液晶表示装置の薄膜トランジスタ(TFT)の
活性領域に適用される。
【0002】
【従来の技術】活性領域に多結晶シリコンを用いたTF
Tは、液晶表示装置の各画素のスイッチングのみなら
ず、その周辺駆動回路にも適用することができる。この
ため、表示部と駆動部とを1枚のガラス基板上に配置す
ることが可能になる。表示部のTFTには、画素電極の
電圧を保持するために、オフ電流の少ない特性が要求さ
れる。
【0003】オフ電流を少なくするには、良質な多結晶
シリコン膜を形成する必要がある。ところが、液晶表示
装置の基板に用いられているガラスの軟化点が約600
℃であるため、この温度以上に加熱することはできな
い。ガラスの軟化点以下で、良質の多結晶シリコンを形
成する技術が望まれている。
【0004】ガラス基板上にアモルファスシリコン膜を
形成し、エキシマレーザを照射してアモルファスシリコ
ンを溶融させ、多結晶化させる技術が知られている。こ
の方法で形成された多結晶シリコン膜を活性領域とする
TFTの特性は、照射したエキシマレーザのエネルギに
敏感である。従って、エキシマレーザのエネルギ及びそ
の面内分布を厳密に制御する必要があり、量産に適した
方法とはいえない。
【0005】ガラス基板を、その軟化点よりもやや低い
温度まで加熱し、熱エネルギによってアモルファスシリ
コンを多結晶化することも可能である。しかし、この方
法では、十数時間といった長時間の熱処理が必要となる
ため、量産には適さない。さらに、軟化点に近い高温に
より、ガラス基板が変形する場合もある。
【0006】特開平6−333951号公報及び特開平
6−318701号公報に、アモルファスシリコン中に
1×1018cm-3程度のニッケル(Ni)を添加するこ
とにより、シリコンの多結晶化に必要な温度を下げるこ
とができる技術が開示されている。さらに、シリコン中
に添加したニッケルの、素子特性への影響を抑制する技
術が、特開平8−330602号公報に開示されてい
る。この技術は、TFTのソース及びドレイン領域に添
加したリンのゲッタリング作用を利用して、チャネル中
のニッケル濃度を減少させるというものである。
【0007】
【発明が解決しようとする課題】本願発明者らの追試実
験によると、特開平8−330602号公報に記載され
た技術では、オフ電流の十分小さなTFTを得ることが
困難であることがわかった。また、周辺駆動回路に用い
られるTFTには、より大きな電界効果移動度が求めら
れる。
【0008】本発明の目的は、オフ電流が小さく、電界
効果移動度の大きなTFTの製造に適した多結晶シリコ
ン膜の作製方法を提供することである。
【0009】
【課題を解決するための手段】本発明の一観点による
と、基板の表面上に、核形成前駆物質を含むアモルファ
ス状態のシリコン膜を形成する工程と、前記シリコン膜
にエネルギを加えて結晶化させる工程と、前記シリコン
膜の表面上に、前記核形成前駆物質に対してゲッタリン
グ作用を示すゲッタリング層を形成する工程と、前記シ
リコン膜中の前記核形成前駆物質を、前記ゲッタリング
層内に吸収するゲッタリング工程と、前記核形成前駆物
質を吸収した前記ゲッタリング層を除去する工程とを有
するシリコン膜の作製方法が提供される。
【0010】ゲッタリング工程において、核形成前駆物
質が、シリコン膜の厚さ方向に移動してゲッタリング層
に吸収される。このため、面内方向に移動する場合に比
べて、より効率的にゲッタリングを行うことができる。
【0011】
【発明の実施の形態】図1を参照して、本発明の第1の
実施例によるシリコン膜の作製方法について説明する。
【0012】ガラス基板1の表面上に、SiH4とN2
を用いたプラズマ励起型化学気相成長(PE−CVD)
により、厚さ300nmのSiO2膜2を堆積する。S
iO2膜2の成膜条件は、例えば、基板温度300℃、
圧力40Pa、高周波印加電力350Wである。
【0013】SiO2膜2の上に、SiH4とH2を用い
たPE−CVDにより厚さ40nmのシリコン膜50a
を堆積する。シリコン膜50aの成膜条件は、例えば、
基板温度250℃、圧力100Pa、高周波印加電力8
0Wである。この条件で成膜されたシリコン膜50a
は、アモルファス状態である。
【0014】シリコン膜50aの表面上に濃度10pp
mの酢酸ニッケル水溶液をスピン塗布する。その後、基
板温度550℃で4時間の熱処理を行う。このとき、ア
モルファス状態のシリコン膜50a内にNiが拡散し、
このNiが触媒(核形成前駆物質)として働き、シリコ
ンの多結晶化が促進される。
【0015】結晶化されずアモルファスのまま残された
部分を結晶化するために、XeClエキシマレーザを照
射する。レーザビームのエネルギ密度は400mJ/c
2である。なお、熱処理のみで十分な多結晶化を行う
ことができる場合には、エキシマレーザの照射を行う必
要はない。
【0016】図1(B)に示すように、多結晶化したシ
リコン膜50aの上に、PE−CVDによりアモルファ
ス状態の厚さ40nmのシリコン膜51を堆積する。イ
オンドーピング法を用いて、シリコン膜51にリン
(P)を注入する。この注入は、例えば、ドーピングガ
スとして水素で10%に希釈されたPH3を用い、加速
電圧が3kV、ドーズ量がリンイオン換算で2×1015
cm-2となる条件で行う。
【0017】図1(C)に示すように、XeClエキシ
マレーザを照射して、シリコン膜51を多結晶化する。
その後、温度550℃で2時間の熱処理を行う。リンの
ゲッタリング作用により、シリコン膜50a内のNi原
子がシリコン膜51に吸収される。なお、シリコン膜5
1がアモルファスの状態でゲッタリングを行ってもよ
い。
【0018】ゲッタリング処理後のシリコン膜中のNi
濃度を2次イオン質量分析(SIMS)により測定した
ところ、シリコン膜51内のNiのピーク濃度が3×1
19cm-3であるのに対し、シリコン膜50a内のNi
濃度は検出限界、すなわち1×1017cm-3以下であっ
た。
【0019】図1(D)に示すように、シリコン膜51
を除去する。シリコン膜51の除去は、化学機械研磨
(CMP)により行う。用いたスラリーは酸化マンガン
系のものであり、研磨液は、水と砥粒とを重量比で10
0対10に混ぜたものである。例えば、スラリーとし
て、MnO、MnO2、Mn34、Mn23等を用いる
ことができる。
【0020】この条件でCMPを行うと、シリコン膜5
1が除去されシリコン膜50aが露出した時点で基板表
面の色が変化する。このため、外観により明瞭に研磨の
終点を知ることができる。なお、研磨液として、水と砥
粒とを重量比で100対(2〜15)に混ぜたものを使
用してもよい。
【0021】従来の方法では、TFTのチャネル領域の
Ni原子がソース/ドレイン領域に吸収される。すなわ
ち、Ni原子はシリコン膜の面内方向に移動する。ま
た、Niを除去すべき領域とNiを吸収する領域とが、
ほとんど線で接する。
【0022】これに対し、第1の実施例では、図1
(C)の工程において、Niを除去すべきシリコン膜5
0aとNiをゲッタリングするシリコン膜51とが、広
い面で接している。また、シリコン膜50aの厚さは数
十nm〜数百nm程度であり、シリコン膜50a内のN
i原子は、その厚さ方向に移動する。すなわち、ゲッタ
リングにより移動すべき距離は高々数十nm〜数百nm
程度であり、面内方向に移動する場合に比べて短い。こ
のため、効率的にNiをゲッタリングすることができ
る。
【0023】次に、図2を参照して、上記第1の実施例
で作製したシリコン膜50aを使用したTFTの製造方
法を説明する。
【0024】図2(A)に示すように、ガラス基板1の
表面上にSiO2膜2が形成されている。SiO2膜2の
上に、多結晶シリコンからなる活性領域50が形成され
ている。活性領域50は、上記第1の実施例の方法で形
成された多結晶シリコン膜50aをパターニングして形
成される。シリコン膜50aのエッチングは、CF 4
2とを用いた反応性イオンエッチング(RIE)によ
り行うことができる。
【0025】活性領域50を覆うように、SiO2 膜2
の上にSiO2 からなる厚さ120nmのゲート絶縁膜
23を形成する。ゲート絶縁膜23の形成は、SiH4
とN 2 Oを用いたPE−CVDにより行う。
【0026】ゲート絶縁膜23の表面のうち、活性領域
50の上方の一部の領域上に、AlSi合金からなる厚
さ300nmのゲート電極25を形成する。なお、Al
Si合金の代わりにAlSc合金を用いてもよい。ゲー
ト電極25のSi濃度は、例えば0.2重量%である。
AlSi合金膜の堆積は、AlSi合金ターゲットを用
いたスパッタリングにより行い、AlSi合金膜のエッ
チングは、リン酸系のエッチャントを用いたウェットエ
ッチング、またはCl系ガスを用いたRIEにより行
う。
【0027】図2(B)に示すように、ゲート絶縁膜2
3をパターニングし、ゲート絶縁膜23aを残す。ゲー
ト絶縁膜23のエッチングは、CHF3 とO2 との混合
ガスを用いたRIEにより行う。ゲート絶縁膜23a
は、ゲート電極25の両側に約1μm程度張り出してい
る。ゲート絶縁膜23aの両側には、活性領域50が張
り出している。
【0028】本実施例では、ゲート電極25とゲート絶
縁膜23aとの位置合わせを、通常のフォトリソグラフ
ィ技術を用いて行うが、自己整合的に両者の位置合わせ
を行ってもよい。例えば、特開平8−332602号公
報に開示されているAlゲート電極の陽極酸化を利用し
て、ゲート絶縁膜23aの張り出し部分を自己整合的に
形成することができる。
【0029】イオンドーピング法により、活性領域50
のうちゲート絶縁膜23aの両側に張り出した部分にリ
ンイオンを注入する。リンイオンの注入は、ドーピング
ガスとしてH2で10%に希釈されたPH3を用い、加速
電圧が10kV、ドーズ量がリンイオン換算で1×10
15cm-2となる条件で行う。この条件では、ゲート絶縁
膜23aに覆われている部分には、リンイオンが注入さ
れない。
【0030】図2(C)に示すように、イオンドーピン
グ法により2回目のリンイオンの注入を行う。このとき
の加速電圧は70kV、ドーズ量は2×1014cm-2
する。この条件では、ゲート絶縁膜23aのうちゲート
電極25の両側に張り出した部分の下方までリンイオン
が到達する。エキシマレーザアニールを行い、注入され
たPを活性化する。照射レーザビームのパルス幅は20
ns、そのエネルギ密度は230mJ/cm2である。
【0031】ゲート絶縁膜23aのうちゲート電極25
の両側に張り出した部分の下方に、ソース低濃度領域2
6S及びドレイン低濃度領域26Dが形成される。活性
領域50の、ゲート絶縁膜23aの両側に張り出した領
域に、ソース高濃度領域24S及びドレイン高濃度領域
24Dが形成される。このようにして、LDD構造を有
するTFTが形成される。
【0032】このようにして作製したTFTの電流電圧
特性から求めた電界効果移動度は約260cm2/Vs
であった。これに対し、ゲッタリングを行わないで作製
したTFTの電界効果移動度は、約220cm2/Vs
であった。第1の実施例による方法で作製した多結晶シ
リコン膜を活性領域として用いることにより、電界効果
移動度の大きなTFTを得ることができる。また、第1
の実施例によるシリコン膜を用いることにより、TFT
のオフ電流も減少した。
【0033】上記第1の実施例では、図1(B)の工程
で形成したリンドープのシリコン膜51がゲッタリング
層として作用する。ゲッタリング層として、リンの代わ
りにボロン(B)をドープしたシリコン層を用いてもよ
い。例えば、図1(B)に示すリンドープのシリコン層
51の代わりに、40ppmのボロンをドープした厚さ
150nmのシリコン層を用いることができる。
【0034】ボロンドープのシリコン層の堆積は、Si
4、H2、及びB26を用いたPE−CVDにより行う
ことができる。成膜条件は、例えば圧力100Pa、成
長温度300℃、高周波印可電力80Wである。
【0035】図3は、図2(C)に示すTFTを適用し
たアクティブマトリクス型液晶表示装置の断面図を示
す。ガラス基板1の上に形成されたTFTを覆うよう
に、SiO2 膜2の上に、厚さ400nmのSiO2
30が形成されている。SiO2膜30は、例えばPE
−CVDにより形成される。SiO2膜30の、ドレイ
ン高濃度領域24D及びソース高濃度領域24Sに対応
する位置に、それぞれコンタクトホール31及び32が
形成されている。コンタクトホール31及び32の形成
は、例えばCHF3 とO2 との混合ガスを用いたRIE
により行う。
【0036】SiO2膜30の表面上に、ドレインバス
ライン33が形成されている。ドレインバスライン33
は、コンタクトホール31内を経由してドレイン高濃度
領域24Dに接続されている。ドレインバスライン33
は、厚さ50nmのTi膜と厚さ200nmのAlSi
合金膜との2層構造を有する。
【0037】SiO2膜30の表面上の、コンタクトホ
ール32に対応する位置に、ソース高濃度領域24Sご
とに接続電極34が形成されている。接続電極34は、
対応するソース高濃度領域24Sに接続されている。
【0038】SiO2膜30の上に、ドレインバスライ
ン33及び接続電極34を覆うように、SiN膜35が
形成されている。SiN膜35の表面上に、インジウム
錫オキサイド(ITO)からなる画素電極36が形成さ
れている。画素電極36は、SiN膜35に形成された
コンタクトホールを介して接続電極34に接続されてい
る。SiN膜35の上に、画素電極36を覆うように配
向膜37が形成されている。
【0039】ガラス基板1に対向するように、対向基板
40が配置されている。対向基板40の対向面上に、I
TOからなる共通電極41が形成されている。共通電極
41の表面の所定の遮光すべき領域上に、遮光膜42が
形成されている。共通電極41の表面上に、遮光膜42
を覆うように配向膜43が形成されている。2枚の配向
膜37及び43の間に、液晶材料45が充填されてい
る。
【0040】第1の実施例による多結晶シリコン膜を活
性領域50とするTFTを用いると、オフ電流の増加を
抑制することができる。このため、画素電極36に印加
された電圧を長時間維持することが可能になる。また、
電界効果移動度の大きなTFTを得ることができるた
め、周辺駆動回路をガラス基板1上に形成することが可
能になる。
【0041】上記第1の実施例では、図1(B)に示す
工程において、ノンドープのアモルファスシリコン膜5
1を堆積した後リンイオンの注入を行ったが、PE−C
VDによりリンを添加されたアモルファスシリコン膜を
堆積してもよい。例えば、シリコン膜の成長雰囲気中に
PH3を加えることにより、リンを5ppmドープされ
た厚さ200nmのアモルファスシリコン膜を形成す
る。続いて、温度600℃で12時間のゲッタリング処
理を行う。この方法によっても、効率的にNiをゲッタ
リングすることができる。
【0042】次に、図4を参照して第2の実施例による
多結晶シリコン膜の形成方法について説明する。第1の
実施例の図1(A)で説明した工程と同様の工程を経て
図4(A)の状態に至る。
【0043】図4(B)に示すように、シリコン膜50
aの上にPE−CVDにより厚さ30nmのSiO2
52を形成する。SiO2膜52の上に、PE−CVD
によりアモルファス状態の厚さ100nmのシリコン膜
53を形成する。イオンドーピング法により、リンイオ
ンを注入する。ドーピング条件は、例えば加速電圧20
kV、リンイオン換算のドーズ量1×1015cm-2とす
る。エキシマレーザ照射を行い、シリコン膜53を多結
晶化する。
【0044】図4(C)に示す工程において、温度60
0℃で4時間のゲッタリング処理を行う。シリコン基板
50a内のNi原子がSiO2膜52を通してシリコン
膜53に吸収される。Ni原子が、シリコン膜50aの
厚さ方向に移動してゲッタリングされるため、第1の実
施例の場合と同様に、効率的にNi原子をゲッタリング
することができる。
【0045】ゲッタリング処理後、シリコン膜53及び
SiO2膜52を除去する。シリコン膜53は、例えば
CF4とO2との混合ガスを用いた反応性イオンエッチン
グ(RIE)により除去することができる。エッチング
条件は、例えば高周波印可電力1kW、圧力13Paで
ある。このとき、SiO2膜52がエッチング停止層と
して機能する。SiO2膜52は、例えばフッ酸水溶液
を用いたウェットエッチングにより除去することができ
る。
【0046】第2の実施例では、SiO2膜52がエッ
チング停止層として機能するため、シリコン膜50aを
再現性よく残すことが可能になる。
【0047】上記実施例では、アモルファスシリコンを
多結晶化するときの核形成前駆物質としてNiを用いた
場合を説明したが、Ni以外に、Ge等の金属元素を用
いてもよい。また、核形成前駆物質に対してゲッタリン
グ作用を示す不純物としてリン及びボロンを用いた場合
を説明したが、その他核形成前駆物質に対してゲッタリ
ング作用を示すIII族またはV族の元素、例えばG
a、As等を用いてもよい。
【0048】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【0049】
【発明の効果】以上説明したように、本発明によれば、
シリコン膜中のNi原子のゲッタリング処理において、
Ni原子を膜の厚さ方向に移動させる。このため、膜の
面内方向に移動させてゲッタリングを行う場合に比べ
て、より効率的にゲッタリングを行うことができる。
【図面の簡単な説明】
【図1】本発明の第1の実施例によるシリコン膜の作製
方法を説明するための基板の断面図である。
【図2】第1の実施例によるシリコン膜を用いたTFT
の作製方法を説明するための基板の断面図である。
【図3】図2に示すTFTを用いた液晶表示装置の断面
図である。
【図4】本発明の第2の実施例によるシリコン膜の作製
方法を説明するための基板の断面図である。
【符号の説明】
1 ガラス基板 2、30、52 SiO2膜 23 ゲート絶縁膜 24S ソース高濃度領域 24D ドレイン高濃度領域 25 ゲート電極 26S ソース低濃度領域 26D ドレイン低濃度領域 31、32 コンタクトホール 33 ドレインバスライン 34 接続電極 35 SiN膜 36 画素電極 37、43 配向膜 40 対向基板 41 共通電極 42 遮光膜 45 液晶材料 50 活性領域 50a、53 シリコン膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 有本 由弘 神奈川県川崎市中原区上小田中4丁目1番 1号 富士通株式会社内 (72)発明者 岸井 貞浩 神奈川県川崎市中原区上小田中4丁目1番 1号 富士通株式会社内 Fターム(参考) 5F052 AA02 AA11 BB07 CA02 DA02 DB03 EA02 EA11 HA01 HA07 JA01 5F110 AA01 AA06 BB02 CC02 DD02 DD13 EE03 EE44 FF02 FF30 GG02 GG06 GG13 GG25 GG45 HJ01 HJ04 HJ13 HJ23 HM15 NN02 NN23 NN24 NN35 PP03 PP10 PP29 PP34 PP38 QQ11 QQ28

Claims (8)

    【特許請求の範囲】
  1. 【請求項1】 基板の表面上に、核形成前駆物質を含む
    アモルファス状態のシリコン膜を形成する工程と、 前記シリコン膜にエネルギを加えて結晶化させる工程
    と、 前記シリコン膜の表面上に、前記核形成前駆物質に対し
    てゲッタリング作用を示すゲッタリング層を形成する工
    程と、 前記シリコン膜中の前記核形成前駆物質を、前記ゲッタ
    リング層内に吸収するゲッタリング工程と、 前記核形成前駆物質を吸収した前記ゲッタリング層を除
    去する工程とを有するシリコン膜の作製方法。
  2. 【請求項2】 前記核形成前駆物質がNiである請求項
    1に記載のシリコン膜の作製方法。
  3. 【請求項3】 前記ゲッタリング層が、リンもしくはボ
    ロンを含むシリコンにより形成されている請求項2に記
    載のシリコン膜の作製方法。
  4. 【請求項4】 前記アモルファス状態のシリコン膜を形
    成する工程の後、前記ゲッタリング層を形成する工程の
    前に、さらに、前記シリコン膜及び前記ゲッタリング層
    のいずれともエッチング耐性の異なる材料からなるエッ
    チング停止層を形成する工程を含む請求項1〜3のいず
    れかに記載のシリコン膜の作製方法。
  5. 【請求項5】 前記ゲッタリング層を除去する工程の
    後、さらに、前記エッチング停止層を除去する工程を含
    む請求項4に記載のシリコン膜の作製方法。
  6. 【請求項6】 前記エッチング停止層がSiO2で形成
    されている請求項4または5に記載のシリコン膜の作製
    方法。
  7. 【請求項7】 前記ゲッタリング層を除去する工程にお
    いて、酸化マンガン系スラリーを用いた化学機械研磨に
    より前記ゲッタリング層を除去する請求項1〜6のいず
    れかに記載のシリコン膜の作製方法。
  8. 【請求項8】 前記ゲッタリング層を除去する工程にお
    いて、水と砥粒との重量比を100対(2〜15)とし
    て化学機械研磨を行う請求項7に記載のシリコン膜の作
    製方法。
JP37142798A 1998-12-25 1998-12-25 多結晶シリコン膜の作製方法 Expired - Fee Related JP4063986B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP37142798A JP4063986B2 (ja) 1998-12-25 1998-12-25 多結晶シリコン膜の作製方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP37142798A JP4063986B2 (ja) 1998-12-25 1998-12-25 多結晶シリコン膜の作製方法

Publications (3)

Publication Number Publication Date
JP2000195793A true JP2000195793A (ja) 2000-07-14
JP2000195793A5 JP2000195793A5 (ja) 2005-04-07
JP4063986B2 JP4063986B2 (ja) 2008-03-19

Family

ID=18498702

Family Applications (1)

Application Number Title Priority Date Filing Date
JP37142798A Expired - Fee Related JP4063986B2 (ja) 1998-12-25 1998-12-25 多結晶シリコン膜の作製方法

Country Status (1)

Country Link
JP (1) JP4063986B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002359191A (ja) * 2001-05-31 2002-12-13 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2003077833A (ja) * 2001-08-31 2003-03-14 Sharp Corp 多結晶半導体薄膜の製造方法
KR100761346B1 (ko) * 2001-08-17 2007-09-27 엘지.필립스 엘시디 주식회사 결정질 실리콘의 제조방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002359191A (ja) * 2001-05-31 2002-12-13 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
KR100761346B1 (ko) * 2001-08-17 2007-09-27 엘지.필립스 엘시디 주식회사 결정질 실리콘의 제조방법
JP2003077833A (ja) * 2001-08-31 2003-03-14 Sharp Corp 多結晶半導体薄膜の製造方法

Also Published As

Publication number Publication date
JP4063986B2 (ja) 2008-03-19

Similar Documents

Publication Publication Date Title
US6727122B2 (en) Method of fabricating polysilicon thin film transistor
JP3378078B2 (ja) 半導体装置の作製方法
JPH06232158A (ja) 薄膜トランジスタ及びその作製方法
US6541323B2 (en) Method for fabricating polysilicon thin film transistor
JP2700277B2 (ja) 薄膜トランジスタの作製方法
KR101377990B1 (ko) Ldd 구조를 갖는 박막 트랜지스터의 제조방법
US7435667B2 (en) Method of controlling polysilicon crystallization
JPH08339960A (ja) 半導体装置の作製方法
JP2005532685A (ja) Tft電子装置とその製造
JP4063986B2 (ja) 多結晶シリコン膜の作製方法
KR100470021B1 (ko) 실리콘 결정화 방법과 박막트랜지스터 제조방법
JP3338267B2 (ja) 半導体装置の作製方法
JPH11160736A (ja) アクティブマトリクス装置
KR100452444B1 (ko) 다결정 실리콘 박막트랜지스터 제조방법
US20060051905A1 (en) Method of fabricating planarized poly-silicon thin film transistors
KR100540130B1 (ko) 박막트랜지스터 제조방법
JPH07263704A (ja) 薄膜トランジスタおよびその製造方法
JP4278857B2 (ja) 薄膜トランジスタ及びその製造方法
JPH09162405A (ja) 半導体装置およびその作製方法
KR100751315B1 (ko) 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 이를구비한 평판 디스플레이 소자
JP4286771B2 (ja) 半導体装置の作製方法
JP2003209261A (ja) 半導体装置およびその作製方法
JP2000195794A (ja) 多結晶シリコン膜の作製方法
JP2002373860A (ja) 半導体装置の作製方法
JP2000138378A (ja) 絶縁ゲイト型電界効果半導体装置

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040520

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040520

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20050713

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20050722

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060714

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061017

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061214

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070904

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071101

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20071129

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20071225

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20071226

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110111

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120111

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130111

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees