JP2000183339A - Semiconductor device and its manufacture - Google Patents
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、ゲート絶縁膜が薄膜化されて
いる半導体装置及びその製造方法に関するものである。The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device having a thin gate insulating film and a method of manufacturing the same.
【0002】[0002]
【従来の技術】MOSFETは、例えば、N型の場合、
P型のシリコン基板の表面近傍にソース及びドレインと
なるN型領域を所定の距離をもって形成し、ソースとド
レインの間の基板表面上にゲート絶縁膜を設け、更にゲ
ート絶縁膜上にゲート電極を設けて構成されている。M
OSFETにおいて、その飽和電流の増大やサブスレッ
ショルド特性の向上を図るためには、ゲート長の縮小化
とともに、ゲート絶縁膜の容量を増大する必要がある。
そこで、MOSFETの高性能化のための手段として、
従来よりゲート絶縁膜を薄膜化することが行われてい
る。2. Description of the Related Art For example, in the case of an N-type MOSFET,
An N-type region serving as a source and a drain is formed at a predetermined distance in the vicinity of the surface of a P-type silicon substrate, a gate insulating film is provided on the substrate surface between the source and the drain, and a gate electrode is formed on the gate insulating film. It is provided and configured. M
In the OSFET, in order to increase the saturation current and improve the subthreshold characteristics, it is necessary to reduce the gate length and increase the capacitance of the gate insulating film.
Therefore, as a means for improving the performance of MOSFET,
Conventionally, the thickness of a gate insulating film has been reduced.
【0003】ゲート絶縁膜上には多結晶シリコン膜が設
けられ、この多結晶シリコン膜にフォトリソグラフィ、
つまり、フォトレジストの塗布→パターン露光→エッチ
ング→フォトレジスト剥離の工程によりゲート電極のパ
ターンが形成される。このフォトリソグラフィにおける
エッチングにおいては、エッチングを停止させる膜とし
てゲート絶縁膜が用いられている。[0003] A polycrystalline silicon film is provided on the gate insulating film.
That is, a gate electrode pattern is formed by the steps of photoresist coating → pattern exposure → etching → photoresist stripping. In this etching in photolithography, a gate insulating film is used as a film for stopping the etching.
【0004】[0004]
【発明が解決しようとする課題】しかし、従来の半導体
装置の製造方法によると、ゲート絶縁膜の膜厚が小さい
場合、オーバーエッチングが生じると、ゲート絶縁膜の
一部または全てが除去されてしまい、シリコン基板まで
エッチングされてしまう可能性が大きくなる。シリコン
基板がエッチングされた場合、MOSFETの寄生抵抗
が増大し、所望の特性を持ったMOSFETを作成する
ことができなくなる。However, according to the conventional method of manufacturing a semiconductor device, if the thickness of the gate insulating film is small, if over-etching occurs, a part or all of the gate insulating film is removed. Therefore, the possibility that the silicon substrate is etched is increased. When the silicon substrate is etched, the parasitic resistance of the MOSFET increases, and it becomes impossible to produce a MOSFET having desired characteristics.
【0005】したがって、本発明の目的は、ゲート電極
のパターニングに際し、オーバーエッチにより半導体基
板がエッチングされないようにし、所望の特性が得られ
るようにした半導体装置及びその製造方法を提供するこ
とにある。SUMMARY OF THE INVENTION It is therefore an object of the present invention to provide a semiconductor device and a method of manufacturing the same, in which a semiconductor substrate is prevented from being etched by overetching when patterning a gate electrode, and desired characteristics can be obtained.
【0006】[0006]
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、第1の特徴として、半導体基板上に薄
膜化されたゲート絶縁膜を介してゲート電極用パターン
が形成された半導体装置において、前記ゲート電極用パ
ターンは、絶縁薄膜層によって上部パターンと下部パタ
ーンに分割されていることを特徴とする半導体装置を提
供する。According to a first aspect of the present invention, a gate electrode pattern is formed on a semiconductor substrate via a thinned gate insulating film. In the semiconductor device, there is provided the semiconductor device, wherein the gate electrode pattern is divided into an upper pattern and a lower pattern by an insulating thin film layer.
【0007】この構成によれば、ゲート電極用パターン
は、絶縁薄膜層を介して上部パターンと下部パターンに
分割されている。これにより、ゲート電極をパターニン
グする際、エッチングは絶縁薄膜層で止まり、オーバー
エッチングにより半導体基板がエッチングされるのを防
止することができる。この結果、所望の特性を有する半
導体装置を得ることができる。According to this structure, the gate electrode pattern is divided into an upper pattern and a lower pattern via the insulating thin film layer. Thus, when patterning the gate electrode, the etching stops at the insulating thin film layer, so that the semiconductor substrate can be prevented from being etched by over-etching. As a result, a semiconductor device having desired characteristics can be obtained.
【0008】上記の目的を達成するために、本発明は、
第2の特徴として、シリコン基板上にゲート絶縁膜を成
膜し、前記ゲート絶縁膜上に酸素リーク層を含む構造の
多結晶シリコン層を成膜し、前記多結晶シリコン層の前
記酸素リーク層から上側のゲート電極用パターン以外の
部分を反応性イオンエッチングにより除去し、前記ゲー
ト絶縁膜上に残る前記多結晶シリコン層の表面を酸化し
て酸化膜を形成し、前記酸化膜を等方性エッチングによ
り除去することを特徴とする半導体装置の製造方法を提
供する。[0008] To achieve the above object, the present invention provides:
As a second feature, a gate insulating film is formed on a silicon substrate, a polycrystalline silicon layer having a structure including an oxygen leak layer is formed on the gate insulating film, and the oxygen leak layer of the polycrystalline silicon layer is formed. A portion other than the upper gate electrode pattern is removed by reactive ion etching from above, and the surface of the polycrystalline silicon layer remaining on the gate insulating film is oxidized to form an oxide film. Provided is a method for manufacturing a semiconductor device, which is removed by etching.
【0009】この方法によれば、酸素リーク層を含む多
結晶シリコン層がゲート絶縁膜上に形成され、酸素リー
ク層から上側のゲート電極用パターン以外の多結晶シリ
コン層をエッチングにより除去する。したがって、ゲー
ト電極をパターニングする際、エッチングは酸素リーク
層で止まり、オーバーエッチングにより半導体基板がエ
ッチングされるのを防止することができる。半導体基板
がエッチングされるのを防止できる結果、所望の特性を
有する半導体装置を得ることができる。According to this method, a polycrystalline silicon layer including an oxygen leak layer is formed on the gate insulating film, and the polycrystalline silicon layer other than the upper gate electrode pattern is removed from the oxygen leak layer by etching. Therefore, when patterning the gate electrode, the etching stops at the oxygen leak layer, and the semiconductor substrate can be prevented from being etched by over-etching. As a result of preventing the semiconductor substrate from being etched, a semiconductor device having desired characteristics can be obtained.
【0010】[0010]
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を基に説明する。図1〜図5は本発明による半導
体装置の製造方法を示す。ここに示す製造方法は、図1
から図番順に工程が進行する。Embodiments of the present invention will be described below with reference to the drawings. 1 to 5 show a method of manufacturing a semiconductor device according to the present invention. The manufacturing method shown in FIG.
, The process proceeds in the order of the figure numbers.
【0011】まず、図1に示すように、シリコン基板1
の熱酸化により、シリコン基板1上にSiO2 よるゲ
ート絶縁膜2を形成する。ついで、図2に示すように、
多結晶シリコン層3をCVD(化学気相成長法: Chemi
cal Vapor Deposision)によりゲート絶縁膜2上に成膜
する。この多結晶シリコン層3は、下部に下部多結晶シ
リコン層4、中間部にSiO2 による構成される酸素
リーク層5、上部に上部多結晶シリコン層6を配した3
層構造になっている。酸素リーク層5は多結晶シリコン
層を成膜する際、CVD反応装置内に一時的に酸素を供
給することで形成することができる。この多結晶シリコ
ン層3には、フォトリソグラフィーによりゲート電極が
パターニングされる。このフォトリソグラフィーにおい
てゲート電極のパターンに従ったレジストパターン7が
形成される。上記フォトリソグラフィーの工程において
は、反応性イオンエッチングにより多結晶シリコン層3
がエッチングされる。このエッチングの際、終点検出器
により酸素リーク層4を検出し、図3に示すように、上
部多結晶シリコン層6のみをエッチングし、下部多結晶
シリコン層4のエッチングは行わず、ゲート絶縁膜2上
に存在させておく。First, as shown in FIG.
A gate insulating film 2 made of SiO2 is formed on the silicon substrate 1 by thermal oxidation of the substrate. Then, as shown in FIG.
The polycrystalline silicon layer 3 is formed by CVD (Chemical Vapor Deposition: Chemi
A film is formed on the gate insulating film 2 by cal vapor deposition. This polycrystalline silicon layer 3 has a lower polycrystalline silicon layer 4 in the lower part, an oxygen leak layer 5 made of SiO2 in the middle part, and an upper polycrystalline silicon layer 6 in the upper part.
It has a layer structure. The oxygen leak layer 5 can be formed by temporarily supplying oxygen into a CVD reactor when forming a polycrystalline silicon layer. A gate electrode is patterned on the polycrystalline silicon layer 3 by photolithography. In this photolithography, a resist pattern 7 according to the pattern of the gate electrode is formed. In the photolithography step, the polycrystalline silicon layer 3 is formed by reactive ion etching.
Is etched. At the time of this etching, the oxygen leak layer 4 is detected by the end point detector, and as shown in FIG. 3, only the upper polysilicon layer 6 is etched, and the lower polysilicon layer 4 is not etched. 2 above.
【0012】次に、酸素雰囲気において酸化処理を行
う。この酸化処理により、上部多結晶シリコン層6が酸
化され、図4に示すように、ゲート絶縁膜2上の下部多
結晶シリコン層4が酸化シリコン膜8に変換される。こ
の下部多結晶シリコン層4の酸化と同時に上部多結晶シ
リコン層6の表面(上面及び両側)も酸化される。さら
に、酸化シリコン膜8に等方性エッチングを施して、図
5に示すように、酸化シリコン膜8を除去し、ゲート絶
縁膜2および上部多結晶シリコン層6を露出させる。Next, an oxidation treatment is performed in an oxygen atmosphere. By this oxidation treatment, upper polycrystalline silicon layer 6 is oxidized, and lower polycrystalline silicon layer 4 on gate insulating film 2 is converted to silicon oxide film 8, as shown in FIG. The surface (upper surface and both sides) of upper polycrystalline silicon layer 6 is oxidized simultaneously with oxidation of lower polycrystalline silicon layer 4. Further, isotropic etching is performed on the silicon oxide film 8 to remove the silicon oxide film 8 as shown in FIG. 5, exposing the gate insulating film 2 and the upper polycrystalline silicon layer 6.
【0013】上記実施の形態においては、ゲート絶縁膜
2として窒化シリコン層もしくは窒素を含有する酸化シ
リコン層を用いることができる。この場合、図4で説明
した下部多結晶シリコン層4を酸化する際、酸化種がゲ
ート電極の下部に拡散するのを防止することができる。
したがって、下部多結晶シリコン層4の膜厚が上記実施
の形態の場合より厚い場合でも、ゲート電極の下部のゲ
ート絶縁膜の膜厚の増大しないようにすることができ
る。In the above embodiment, a silicon nitride layer or a silicon oxide layer containing nitrogen can be used as gate insulating film 2. In this case, when oxidizing lower polycrystalline silicon layer 4 described with reference to FIG. 4, it is possible to prevent the oxidizing species from diffusing to the lower portion of the gate electrode.
Therefore, even when the thickness of lower polycrystalline silicon layer 4 is larger than that in the above-described embodiment, it is possible to prevent the thickness of the gate insulating film below the gate electrode from increasing.
【0014】[0014]
【実施例】図1〜図5に示した半導体装置において、酸
素リーク層5の膜厚を2mm以下とし、下部多結晶シリコ
ン層4の膜厚を5mm〜50mmにしたときに最良の結果が
得られた。DESCRIPTION OF THE PREFERRED EMBODIMENTS In the semiconductor device shown in FIGS. 1 to 5, the best results are obtained when the thickness of the oxygen leak layer 5 is 2 mm or less and the thickness of the lower polycrystalline silicon layer 4 is 5 mm to 50 mm. Was done.
【0015】[0015]
【発明の効果】以上より明らかな如く、本発明の半導体
装置によれば、ゲート電極用パターンが、絶縁薄膜層に
よって上部パターンと下部パターンに分割された構造に
したので、ゲート絶縁膜の薄膜化を図りながら、半導体
基板のエッチングを招くことなくゲート電極を形成でき
るようになり、所望の特性をもった半導体装置を得るこ
とができる。As is apparent from the above description, according to the semiconductor device of the present invention, the gate electrode pattern is divided into an upper pattern and a lower pattern by the insulating thin film layer. Thus, the gate electrode can be formed without causing the etching of the semiconductor substrate, and a semiconductor device having desired characteristics can be obtained.
【0016】また、本発明の半導体の製造方法によれ
ば、酸素リーク層を含む多結晶シリコン層をゲート絶縁
膜上に形成し、酸素リーク層から上側のゲート電極用パ
ターン以外の多結晶シリコン層をエッチングにより除去
するようにしたので、ゲート絶縁膜の膜厚が小さい場合
においても、半導体基板がエッチングされることなくゲ
ート電極を形成することが可能になり、所望の特性をも
った半導体装置を得ることができる。According to the method of manufacturing a semiconductor of the present invention, a polycrystalline silicon layer including an oxygen leak layer is formed on a gate insulating film, and the polycrystalline silicon layer other than the gate electrode pattern above the oxygen leak layer is formed. Is removed by etching, so that even when the thickness of the gate insulating film is small, the gate electrode can be formed without etching the semiconductor substrate, and a semiconductor device having desired characteristics can be formed. Obtainable.
【図1】本発明による半導体装置の製造方法の第1の工
程を示す断面図である。FIG. 1 is a sectional view showing a first step of a method for manufacturing a semiconductor device according to the present invention.
【図2】図1の工程に続く第2の工程を示す断面図であ
る。FIG. 2 is a sectional view showing a second step following the step in FIG. 1;
【図3】図2の工程に続く第3の工程を示す断面図であ
る。FIG. 3 is a sectional view showing a third step following the step in FIG. 2;
【図4】図3の工程に続く第4の工程を示す断面図であ
る。FIG. 4 is a sectional view showing a fourth step following the step in FIG. 3;
【図5】図4の工程に続く第5の工程を示す断面図であ
る。FIG. 5 is a sectional view showing a fifth step following the step in FIG. 4;
1 シリコン基板 2 ゲート絶縁膜 3 多結晶シリコン層 4 下部多結晶シリコン層 5 酸素リーク層 6 上部多結晶シリコン層 7 レジストパターン 8 酸化シリコン膜 Reference Signs List 1 silicon substrate 2 gate insulating film 3 polycrystalline silicon layer 4 lower polycrystalline silicon layer 5 oxygen leak layer 6 upper polycrystalline silicon layer 7 resist pattern 8 silicon oxide film
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 4M104 BB01 BB36 CC05 DD65 DD74 FF13 HH11 5F033 HH04 MM08 MM15 QQ10 QQ13 QQ25 QQ68 QQ76 QQ89 VV06 XX00 5F040 DC01 EC02 EC04 EC05 EC07 FC00 FC22 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 4M104 BB01 BB36 CC05 DD65 DD74 FF13 HH11 5F033 HH04 MM08 MM15 QQ10 QQ13 QQ25 QQ68 QQ76 QQ89 VV06 XX00 5F040 DC01 EC02 EC04 EC05 EC07 FC00 FC22
Claims (7)
膜を介してゲート電極用パターンが形成された半導体装
置において、 前記ゲート電極用パターンは、絶縁薄膜層によって上部
パターンと下部パターンに分割されていることを特徴と
する半導体装置。1. A semiconductor device having a gate electrode pattern formed on a semiconductor substrate via a thinned gate insulating film, wherein the gate electrode pattern is divided into an upper pattern and a lower pattern by an insulating thin film layer. A semiconductor device characterized in that:
晶シリコン層によって形成され、 前記絶縁薄膜層は酸化シリコン層によって形成されるこ
とを特徴とする請求項1記載の半導体装置。2. The semiconductor device according to claim 1, wherein said upper and lower patterns are formed by a polycrystalline silicon layer, and said insulating thin film layer is formed by a silicon oxide layer.
し、 前記ゲート絶縁膜上に酸素リーク層を含む多結晶シリコ
ン層を成膜し、 ゲート電極用パターン部分を残して前記多結晶シリコン
層の前記酸素リーク層の上側の部分をエッチングにより
除去し、 前記ゲート絶縁膜上に残る前記多結晶シリコン層の前記
酸素リーク層の下側の部分と前記ゲート電極用パターン
の部分の表面を酸化して酸化膜を形成し、 前記酸化膜をエッチングにより除去して前記ゲート絶縁
膜上に前記ゲート電極用パターンの部分を残すことを特
徴とする半導体装置の製造方法。3. A gate insulating film is formed on a silicon substrate, a polycrystalline silicon layer including an oxygen leak layer is formed on the gate insulating film, and the polycrystalline silicon layer is left except for a gate electrode pattern portion. Removing the upper portion of the oxygen leak layer by etching, and oxidizing the surface of the lower portion of the oxygen leak layer and the surface of the gate electrode pattern portion of the polycrystalline silicon layer remaining on the gate insulating film. Forming an oxide film by etching, and removing the oxide film by etching to leave a portion of the gate electrode pattern on the gate insulating film.
縁膜上に下部多結晶シリコン層を形成し、その上に前記
酸素リーク層を形成し、前記酸素リーク層上に上部多結
晶シリコン層を形成することによって形成されることを
特徴とする請求項3記載の半導体装置の製造方法。4. The polycrystalline silicon layer, wherein a lower polycrystalline silicon layer is formed on the gate insulating film, the oxygen leak layer is formed thereon, and an upper polycrystalline silicon layer is formed on the oxygen leak layer. 4. The method for manufacturing a semiconductor device according to claim 3, wherein the semiconductor device is formed by forming.
ン層を成膜する際、CVD反応雰囲気中に一時的に酸素
を供給して形成することを特徴とする請求項3または4
記載の半導体装置の製造方法。5. The oxygen leak layer is formed by temporarily supplying oxygen in a CVD reaction atmosphere when forming the polycrystalline silicon layer.
The manufacturing method of the semiconductor device described in the above.
たは窒素を含有する酸化シリコン膜であることを特徴と
する請求項3記載の半導体装置の製造方法。6. The method according to claim 3, wherein the gate insulating film is a silicon nitride film or a silicon oxide film containing nitrogen.
層の上側の部分を除去するエッチングは、反応性イオン
エッチングにより行い、 前記酸化膜を除去するエッチングは、等方性エッチング
により行うことを特徴とする請求項3記載の半導体装置
の製造方法。7. The etching for removing a portion of the polycrystalline silicon layer above the oxygen leak layer is performed by reactive ion etching, and the etching for removing the oxide film is performed by isotropic etching. The method for manufacturing a semiconductor device according to claim 3.
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JP35563398A JP3178444B2 (en) | 1998-12-15 | 1998-12-15 | Method for manufacturing semiconductor device |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008004594A (en) * | 2006-06-20 | 2008-01-10 | Elpida Memory Inc | Semiconductor device and manufacturing method thereof |
-
1998
- 1998-12-15 JP JP35563398A patent/JP3178444B2/en not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2008004594A (en) * | 2006-06-20 | 2008-01-10 | Elpida Memory Inc | Semiconductor device and manufacturing method thereof |
US8735230B2 (en) | 2006-06-20 | 2014-05-27 | Kanta Saino | Method for manufacturing a semiconductor device including an impurity-doped silicon film |
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