JP2000183218A - Icパッケージの製造方法 - Google Patents
Icパッケージの製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 239000011347 resin Substances 0.000 claims abstract description 21
- 229920005989 resin Polymers 0.000 claims abstract description 21
- 238000000034 method Methods 0.000 claims abstract description 18
- 238000007689 inspection Methods 0.000 claims description 5
- 238000007789 sealing Methods 0.000 claims description 3
- 238000000465 moulding Methods 0.000 abstract description 3
- 239000000463 material Substances 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 239000004020 conductor Substances 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2224/481—Disposition
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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Abstract
(57)【要約】
【課題】 本発明は、樹脂パッケージのモールド後のダ
イシング工程で品質および生産性を向上させることので
きるICパッケージの製造方法を提供する。 【解決手段】 プリント基板(50)の表面上に複数の
ICチップ(20)を搭載した後、前記複数のICチッ
プを共通の樹脂パッケージ(40)で封止する。次い
で、前記樹脂パッケージおよび前記プリント基板表面の
パターン(52)を第1のダイシングブレード(61)
で切断し(第1の工程)、その後前記プリント基板の本
体(51)を第2のダイシングブレード(62)で切断
する(第2の工程)。
イシング工程で品質および生産性を向上させることので
きるICパッケージの製造方法を提供する。 【解決手段】 プリント基板(50)の表面上に複数の
ICチップ(20)を搭載した後、前記複数のICチッ
プを共通の樹脂パッケージ(40)で封止する。次い
で、前記樹脂パッケージおよび前記プリント基板表面の
パターン(52)を第1のダイシングブレード(61)
で切断し(第1の工程)、その後前記プリント基板の本
体(51)を第2のダイシングブレード(62)で切断
する(第2の工程)。
Description
【0001】
【発明の属する技術分野】本発明は、ICパッケージの
製造方法、特にパッケージの切断方法に関する。
製造方法、特にパッケージの切断方法に関する。
【0002】
【従来の技術】近年、携帯電話等の小型機器への適用か
ら生ずるICパッケージの小型化および薄型化の要望に
応えて、CSP(チップ・スケール・パッケージ)やB
GA(ボール・グリッド・アレイ)方式のICパッケー
ジが検討されている。
ら生ずるICパッケージの小型化および薄型化の要望に
応えて、CSP(チップ・スケール・パッケージ)やB
GA(ボール・グリッド・アレイ)方式のICパッケー
ジが検討されている。
【0003】図2は、CSP型ICパッケージの一例を
示す断面図である。この図において、10は平坦なリー
ドフレームであり、その中央にはICチップ20をダイ
ボンディングするアイランド部11が形成されている。
リードフレーム10の周辺には、ICチップ20の上部
電極との間をボンディングワイヤ30で接続するリード
部12が形成されている。ICチップ20の周囲は樹脂
パッケージ40によって封止される。
示す断面図である。この図において、10は平坦なリー
ドフレームであり、その中央にはICチップ20をダイ
ボンディングするアイランド部11が形成されている。
リードフレーム10の周辺には、ICチップ20の上部
電極との間をボンディングワイヤ30で接続するリード
部12が形成されている。ICチップ20の周囲は樹脂
パッケージ40によって封止される。
【0004】図3(a)および(b)は、BGA型IC
パッケージの一例を示す平面図および断面図である。本
例では、ICチップ20の搭載にプリント基板50を使
用する。このプリント基板50は、緩衝材(インターポ
ーザー)となるポリイミド製の基板本体51の表面側
に、ICチップ20を搭載するアイランド部および必要
な導体部を印刷した導体パターン52を形成してある。
ICチップ20の上部電極21と導体パターン52との
間はボンディングワイヤ30で接続される。ICチップ
20の周囲は樹脂パッケージ40で封止される。
パッケージの一例を示す平面図および断面図である。本
例では、ICチップ20の搭載にプリント基板50を使
用する。このプリント基板50は、緩衝材(インターポ
ーザー)となるポリイミド製の基板本体51の表面側
に、ICチップ20を搭載するアイランド部および必要
な導体部を印刷した導体パターン52を形成してある。
ICチップ20の上部電極21と導体パターン52との
間はボンディングワイヤ30で接続される。ICチップ
20の周囲は樹脂パッケージ40で封止される。
【0005】基板本体51の裏面側には外部端子となる
パターン53を印刷形成してある。表面側のパターン5
2と裏面側のパターン53とはスルーホール54で接続
される。裏面側のパターン53の表面には、外部端子と
なる半田ボール55が熱溶着されている。
パターン53を印刷形成してある。表面側のパターン5
2と裏面側のパターン53とはスルーホール54で接続
される。裏面側のパターン53の表面には、外部端子と
なる半田ボール55が熱溶着されている。
【0006】複数のICチップは共通の樹脂パッケージ
に封止された後、切断されて個々のICパッケージに分
離される。この切断は一般に金属またはボンド材+ダイ
アモンド製のダイシングブレードを用いるダイサーで行
われる。
に封止された後、切断されて個々のICパッケージに分
離される。この切断は一般に金属またはボンド材+ダイ
アモンド製のダイシングブレードを用いるダイサーで行
われる。
【0007】図4(a)の断面図は、2つのICチップ
20A,20Bを共通の樹脂パッケージ40で封止した
切断前の状態を模式的に示してある。この状態で、IC
チップ20A,20Bの中間をダイシングブレード60
で切断すると、2つの個別ICパッケージ40A,40
Bに分割できる。
20A,20Bを共通の樹脂パッケージ40で封止した
切断前の状態を模式的に示してある。この状態で、IC
チップ20A,20Bの中間をダイシングブレード60
で切断すると、2つの個別ICパッケージ40A,40
Bに分割できる。
【0008】
【発明が解決しようとする課題】従来のダイシング方法
では、1回のダイシングで樹脂パッケージ40とプリン
ト基板50の双方を同時に切断するため、効率はよい
が、ブレード60により基板本体51の切断面に生ずる
荒れ、並びに基板本体51と表面パターン52の接合界
面へのストレス付与という問題を残す。
では、1回のダイシングで樹脂パッケージ40とプリン
ト基板50の双方を同時に切断するため、効率はよい
が、ブレード60により基板本体51の切断面に生ずる
荒れ、並びに基板本体51と表面パターン52の接合界
面へのストレス付与という問題を残す。
【0009】また、配線を電解メッキで作成している場
合には、特性検査は切断後に行われるため、個別のIC
パッケージを1個毎に検査する必要があり、効率が悪
い。分割された複数のICパッケージを一括検査しよう
とすれば、複数のICパッケージ40A,40Bをテー
プで固定する必要があるが、これだけでは位置精度にば
らつきが生じてコンタクト方法が複雑になる。
合には、特性検査は切断後に行われるため、個別のIC
パッケージを1個毎に検査する必要があり、効率が悪
い。分割された複数のICパッケージを一括検査しよう
とすれば、複数のICパッケージ40A,40Bをテー
プで固定する必要があるが、これだけでは位置精度にば
らつきが生じてコンタクト方法が複雑になる。
【0010】本発明は、樹脂パッケージのモールド後の
ダイシング工程で品質および生産性を向上させることの
できるICパッケージの製造方法を提供することを目的
としている。
ダイシング工程で品質および生産性を向上させることの
できるICパッケージの製造方法を提供することを目的
としている。
【0011】
【課題を解決するための手段】本発明の上記目的は、プ
リント基板の表面上に複数のICチップを搭載する工程
と、前記複数のICチップを共通の樹脂パッケージで封
止する工程と、前記樹脂パッケージおよび前記プリント
基板表面のパターンをダイシングブレードで切断する第
1の工程と、前記プリント基板の本体をダイシングブレ
ードで切断する第2の工程とを備えるICパッケージの
製造方法で達成できる。
リント基板の表面上に複数のICチップを搭載する工程
と、前記複数のICチップを共通の樹脂パッケージで封
止する工程と、前記樹脂パッケージおよび前記プリント
基板表面のパターンをダイシングブレードで切断する第
1の工程と、前記プリント基板の本体をダイシングブレ
ードで切断する第2の工程とを備えるICパッケージの
製造方法で達成できる。
【0012】本発明の実施の形態では、前記第2の工程
は、前記第1の工程と同じ種類のダイシングブレードで
行われるか、あるいは前記第1の工程のダイシングブレ
ードとは異なる種類のダイシングブレードで行われる。
後者の場合、前記第2の工程は、例えば前記第1の工程
のダイシングブレードより幅狭の異なるダイシングブレ
ードで行われる。更に、前記第1の工程と前記第2の工
程の間に、特性検査工程を更に備えることができる。
は、前記第1の工程と同じ種類のダイシングブレードで
行われるか、あるいは前記第1の工程のダイシングブレ
ードとは異なる種類のダイシングブレードで行われる。
後者の場合、前記第2の工程は、例えば前記第1の工程
のダイシングブレードより幅狭の異なるダイシングブレ
ードで行われる。更に、前記第1の工程と前記第2の工
程の間に、特性検査工程を更に備えることができる。
【0013】
【発明の実施の形態】以下、図面に示した実施形態を参
照して、本発明を詳細に説明する。図1(a)〜(d)
は、本発明の一実施形態に係るICパッケージの製造方
法を示す工程図である。図1(a)は、プリント基板5
0の表面上に複数のICチップ20A,20Bを搭載す
る工程と、前記複数のICチップ20A,20Bを共通
の樹脂パッケージ40で封止する工程とを経た状態を示
している。プリント基板50の構成は、図4と同様であ
る。
照して、本発明を詳細に説明する。図1(a)〜(d)
は、本発明の一実施形態に係るICパッケージの製造方
法を示す工程図である。図1(a)は、プリント基板5
0の表面上に複数のICチップ20A,20Bを搭載す
る工程と、前記複数のICチップ20A,20Bを共通
の樹脂パッケージ40で封止する工程とを経た状態を示
している。プリント基板50の構成は、図4と同様であ
る。
【0014】図1(b)は、樹脂パッケージ40および
プリント基板50表面のパターン52を第1のダイシン
グブレード61で切断する第1の工程を示している。こ
の第1の工程では、樹脂パッケージ40は完全に切断さ
れて、個別の樹脂パッケージ40A,40Bとなる。同
時に、プリント基板50は、その表面パターン52だけ
が切断され、基板本体51は連結したままの状態を保
つ。
プリント基板50表面のパターン52を第1のダイシン
グブレード61で切断する第1の工程を示している。こ
の第1の工程では、樹脂パッケージ40は完全に切断さ
れて、個別の樹脂パッケージ40A,40Bとなる。同
時に、プリント基板50は、その表面パターン52だけ
が切断され、基板本体51は連結したままの状態を保
つ。
【0015】この後、第1のブレード61を引き上げる
と、図1(c)に示すように、樹脂パッケージ40A,
40B間に溝41が残る。この状態では、基板本体51
が連続しているので、複数のICパッケージ40A,4
0Bを配列し直すことなく、これらに対する特性検査を
実施できる。
と、図1(c)に示すように、樹脂パッケージ40A,
40B間に溝41が残る。この状態では、基板本体51
が連続しているので、複数のICパッケージ40A,4
0Bを配列し直すことなく、これらに対する特性検査を
実施できる。
【0016】上記の特性検査実施後に、図1(d)に示
すように、基板本体51を第2のダイシングブレード6
2で完全に切断して、個別のICパッケージ40A,4
0Bを分離する(第2の工程)。この第2の工程で使用
される第2のブレード62は、第1のブレード61と同
じ種類のものでも良いが、異なる種類の第2のブレード
62を使用すると、ダイシング面の粗さをダイシングす
る材料に合わせて細かくすることができる。
すように、基板本体51を第2のダイシングブレード6
2で完全に切断して、個別のICパッケージ40A,4
0Bを分離する(第2の工程)。この第2の工程で使用
される第2のブレード62は、第1のブレード61と同
じ種類のものでも良いが、異なる種類の第2のブレード
62を使用すると、ダイシング面の粗さをダイシングす
る材料に合わせて細かくすることができる。
【0017】第2のブレード62の種類は、ブレードの
材質だけではなく、第1のブレード61で形成された溝
41の幅より狭い幅を持つものとする事ができる。この
実施形態で示す第1の工程と第2の工程は、逆にするこ
ともできる。即ち、第1の工程で基板本体51を切断
し、第2の工程で表面パターン52と樹脂パッケージ4
0を切断する、という順序である。
材質だけではなく、第1のブレード61で形成された溝
41の幅より狭い幅を持つものとする事ができる。この
実施形態で示す第1の工程と第2の工程は、逆にするこ
ともできる。即ち、第1の工程で基板本体51を切断
し、第2の工程で表面パターン52と樹脂パッケージ4
0を切断する、という順序である。
【0018】上述した本発明のICパッケージ製造方法
には、次の利点がある。(1)材料毎にブレードを選定
できるので、ダイシング面の粗さを細かくすることが可
能である。(2)ブレードへの負荷が少ないため、薄い
刃の使用が可能になる。この結果、高密度実装が可能に
なるので、低コスト化を図ることができる。(3)ブレ
ードへの負荷が少ないため、ブレードの寿命が長くな
る。(4)不要な配線部を第1の工程で切断して除去す
る事により、板状でのマルチ測定が可能となり、テスト
効率が向上する。
には、次の利点がある。(1)材料毎にブレードを選定
できるので、ダイシング面の粗さを細かくすることが可
能である。(2)ブレードへの負荷が少ないため、薄い
刃の使用が可能になる。この結果、高密度実装が可能に
なるので、低コスト化を図ることができる。(3)ブレ
ードへの負荷が少ないため、ブレードの寿命が長くな
る。(4)不要な配線部を第1の工程で切断して除去す
る事により、板状でのマルチ測定が可能となり、テスト
効率が向上する。
【0019】
【発明の効果】以上述べたように本発明によれば、樹脂
パッケージのモールド後のダイシング工程で品質および
生産性を向上させることのできるICパッケージの製造
方法を実現できる。
パッケージのモールド後のダイシング工程で品質および
生産性を向上させることのできるICパッケージの製造
方法を実現できる。
【図1】 本発明の一実施形態に係るICパッケージの
製造方法を示す工程図である。
製造方法を示す工程図である。
【図2】 CSP型ICパッケージの一例を示す断面図
である。
である。
【図3】 BGA型ICパッケージの一例を示す平面図
および断面図である。
および断面図である。
【図4】 従来のICパッケージの切断方法を示す断面
図である。
図である。
20 ICチップ 30 ボンディングワイヤ 40 樹脂パッケージ 50 プリント基板 51 基板本体 52 表面パターン 53 裏面パターン 54 スルーホール 61 第1のダイシングブレード 62 第2のダイシングブレード
Claims (5)
- 【請求項1】 プリント基板の表面上に複数のICチッ
プを搭載する工程と、 前記複数のICチップを共通の樹脂パッケージで封止す
る工程と、 前記樹脂パッケージおよび前記プリント基板表面のパタ
ーンをダイシングブレードで切断する第1の工程と、 前記プリント基板の本体をダイシングブレードで切断す
る第2の工程とを備えることを特徴とするICパッケー
ジの製造方法。 - 【請求項2】 前記第2の工程は、前記第1の工程と同
じ種類のダイシングブレードで行われることを特徴とす
る請求項1のICパッケージの製造方法。 - 【請求項3】 前記第2の工程は、前記第1の工程のダ
イシングブレードとは異なる種類のダイシングブレード
で行われることを特徴とする請求項1のICパッケージ
の製造方法。 - 【請求項4】 前記第2の工程は、前記第1の工程のダ
イシングブレードより幅狭の異なるダイシングブレード
で行われることを特徴とする請求項3のICパッケージ
の製造方法。 - 【請求項5】 前記第1の工程と前記第2の工程の間
に、特性検査工程を更に備えることを特徴とする請求項
1〜4のいずれかのICパッケージの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10354040A JP2000183218A (ja) | 1998-12-14 | 1998-12-14 | Icパッケージの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10354040A JP2000183218A (ja) | 1998-12-14 | 1998-12-14 | Icパッケージの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000183218A true JP2000183218A (ja) | 2000-06-30 |
Family
ID=18434919
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10354040A Withdrawn JP2000183218A (ja) | 1998-12-14 | 1998-12-14 | Icパッケージの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000183218A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2008108872A (ja) * | 2006-10-25 | 2008-05-08 | Denso Corp | モールドパッケージおよびその製造方法 |
JP2010050489A (ja) * | 2001-06-07 | 2010-03-04 | Renesas Technology Corp | 半導体装置 |
US7781089B2 (en) | 2005-05-11 | 2010-08-24 | Ricoh Company, Ltd. | Protection circuit module for a secondary battery and a battery package using same |
JP2011512683A (ja) * | 2008-02-22 | 2011-04-21 | オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング | 複数のビーム放射構成素子を作製する方法およびビーム放射構成素子 |
CN103855058A (zh) * | 2012-12-03 | 2014-06-11 | 东和株式会社 | 电子元件制造装置及制造方法 |
KR20160047260A (ko) * | 2014-10-22 | 2016-05-02 | 삼성전자주식회사 | 반도체 패키지의 제조 방법 |
CN106115007A (zh) * | 2016-08-30 | 2016-11-16 | 江门全合精密电子有限公司 | 一种可自动切割的包装机 |
-
1998
- 1998-12-14 JP JP10354040A patent/JP2000183218A/ja not_active Withdrawn
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