JP2000173275A

JP2000173275A - 不揮発性メモリ及びメモリシステム

Info

Publication number: JP2000173275A
Application number: JP34824498A
Authority: JP
Inventors: Yosuke Yugawa; 洋介湯川
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-12-08
Filing date: 1998-12-08
Publication date: 2000-06-23

Abstract

(57)【要約】【課題】デバイスの実力に応じたセクタ置換を行うこ
とにより、メモリ寿命の向上及び信頼性の向上を図るこ
とにある。【解決手段】データの読み書きに使用される不揮発性
メモリセルよりもデータ保持特性におけるしきい値マー
ジンが少ないモニタビット（３ｂ）と、このモニタビッ
トでのデータ不良を検出することで、上記モニタビット
の属するセクタをそれとは別のセクタに置換するための
信号を形成する不良検出回路（４）とを設け、モニタビ
ットのいずれかでエラーを生じたことが不良検出回路で
検出された場合に、セクタの置換を行う。実力の高いセ
クタにおいては寿命の限界近くまで使用することがで
き、フラッシュメモリの寿命を長くすることができる。
実力の低いセクタにおいてはデータ記憶領域の不良発生
以前に別のセクタに置換することができるから、データ
の信頼性の向上を図ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フラッシュメモ
リ、さらにはそれの外部制御の簡略化を図るための技術
に関し、例えばコンピュータシステムなどのデータ処理
装置に適用して有効な技術に関する。

【０００２】

【従来の技術】特開平２−２８９９９７号には一括消去
型ＥＥＰＲＯＭ（エレクトリカリ・イレーザブル・アン
ド・プログラマブル・リード・オンリ・メモリ）につい
て記載されている。この一括消去型ＥＥＰＲＯＭは、本
明細書におけるフラッシュメモリと同意義に把握するこ
とができる。フラッシュメモリは、電気的な消去・書き
込みによって情報を書換え可能であって、ＥＰＲＯＭ
（エレクトリカリ・プログラマブル・リード・オンリ・
メモリ）と同様に、そのメモリセルを１個のトランジス
タで構成することができ、メモリセルの全てを一括し
て、またはメモリセルのブロックを一括して電気的に消
去する機能を持つ。したがって、フラッシュメモリは、
システムに実装された状態でそれの記憶情報を書換える
ことができると共に、その一括消去機能により書換え時
間の短縮を図ることができ、さらに、チップ占有面積の
低減にも寄与する。

【０００３】

【発明が解決しようとする課題】フラッシュメモリには
書き込み回数の限界があり、この限界に達すると正常な
読み書きができなくなる。それを無視するとデータ破壊
を招来する。しかし、全てのセクタ（ワードと称される
こともある）が同時に寿命を迎えるわけではない。そこ
で、データ破損を防止するための技術として、例えば予
備のセクタを形成しておき、書き込み回数が基準値に達
したセクタが検出された場合に、当該セクタを上記予備
のセクタに置き換えるようにしている。書き込み回数の
基準値は、フラッシュメモリによっても異なるが、例え
ば３０万回などに設定される。

【０００４】このように書き込み回数が基準値に達した
セクタが検出された場合に、当該セクタを上記予備のセ
クタに置き換える技術について本願発明者が検討したと
ころ、一定回数の書き換えによる交換ではデバイスの実
力に合った寿命による置換えができなくなり、実力の高
い（寿命の長い）セクタでは早すぎる交換による無駄を
生じ、実力の低い（寿命の短い）セクタでは置換え前の
寿命到来によってデータ破壊を招来することが見いださ
れた。また、現在までの書き込み回数を記憶しておくビ
ットに不良が発生した場合、実際には書き込み回数が基
準値に達しているにもかかわらず、正常な置換えができ
なくなる。

【０００５】本発明の目的は、メモリ寿命の向上及びデ
ータの信頼性の向上を図ることにある。

【０００６】本発明の別の目的は、置換を確実に行うた
めの技術を提供することにある。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００８】すなわち、複数のワード線（ＷＬ０〜ＷＬ
ｎ）と、このワード線に結合された複数の不揮発性メモ
リセル（ＭＣ）と、上記ワード線毎に設けられ、データ
の読み書きに使用される他の不揮発性メモリセルよりも
しきい値マージンが少なくされることで、上記他の不揮
発性メモリよりも早期に寿命を迎えるモニタビット（３
ａ，３ｂ）と含んで不揮発性メモリを構成する。

【０００９】上記した手段によれば、モニタビットは、
データの読み書きに使用される他の不揮発性メモリセル
よりもしきい値マージンが少なくされることから、デー
タの読み書きに使用される他の不揮発性メモリセルより
も早期に寿命を迎える。このことが、デバイス毎にその
実力に応じたセクタ置換を可能とし、メモリ寿命の向上
及び信頼性の向上を達成する。

【００１０】このとき、モニタビットのしきい値マージ
ンを少なくするには、モニタビットのフローティングゲ
ートの厚みを、データの読み書きに使用される他の不揮
発性メモリセルにおけるフローティングゲートよりも薄
くすればよい。

【００１１】モニタビットのしきい値マージンを少なく
するため、モニタビットのフローティングゲートは、デ
ータの読み書きに使用される他の不揮発性メモリセルに
おけるフローティングゲートよりもコントロールゲート
に対向する面の面積を小さくすることができる。

【００１２】モニタビットのしきい値マージンを少なく
するため、上記不揮発性メモリセル及び上記モニタビッ
トは、それぞれ電荷蓄積のためのフローティングゲート
を有し、上記モニタビットのフローティングゲートを囲
む絶縁膜の厚みを、データの読み書きに使用される他の
不揮発性メモリセルにおける絶縁膜の厚みよりも薄くす
ると良い。

【００１３】複数のワード線と、上記ワード線に結合さ
れた複数の不揮発性メモリセルと、上記ワード線毎に設
けられモニタビットと、上記モニタビットへの書き込み
蓄積電荷量をデータの読み書きに使用される他の不揮発
性メモリセルよりも少なくする書き込み制御回路（ＷＣ
ＯＮＴ）とを含んで不揮発性メモリを構成することがで
きる。

【００１４】上記モニタビットは、それが属するセクタ
又は別のセクタの書き込み、消去、読み出しの際にディ
スターブが多くかかるようにバイアス条件を設定するこ
とができる。

【００１５】上記モニタビットからの読み出しデータに
基づいて不良検出を行う不良検出回路（４）を設けるこ
とができる。

【００１６】上記不良検出回路の検出結果に基づいてセ
クタの置換を行う手段（６５ａ）を設けてメモリシステ
ム（６５）を構成することができる。

【００１７】

【発明の実施の形態】図８には、本発明の一実施例であ
るフラッシュメモリを含むデータ処理装置が示される。

【００１８】６５は、複数のフラッシュメモリチップを
含んでカード状に形成されたフラッシュメモリカードで
あり、このフラッシュメモリカード６５は、特に制限さ
れないが、中央処理装置（ＣＰＵ）６１と共に、ランダ
ム・アクセス・メモリ（ＲＡＭ）６２やリード・オンリ
・メモリ（ＲＯＭ）６３が共通接続されるバス６６に、
インタフェース回路（Ｉ／Ｆ）６４を介して接続され
る。フラッシュメモリカード６５は、適宜のコネクタに
よって、データ処理装置に着脱自在に装着される。その
ようなフラッシュメモリカード６５には、ＣＰＵ６１で
実行可能な各種プログラムや、各種データ等が記憶され
ている。

【００１９】データ処理装置に装着された状態で、フラ
ッシュメモリカード６５はホスト装置としてのＣＰＵ６
１によってアクセスされる。ＲＯＭ６３には、ＣＰＵ６
１で実行されるプログラムが格納される。ＲＡＭ６２
は、処理対象とされるデータの一時記憶領域や、ＣＰＵ
６１での演算処理の作業領域などとして利用される。

【００２０】フラッシュメモリカード６５は、特に制限
されないが、ＪＥＩＤＡメモリカード（タイプＩ）、す
なわち、ＪＥＩＤＡメモリカードインタフェースに適合
されたインタフェースを持つメモリカードとされる。そ
して、ローカルメモリ６５ｂとカードコントローラ６５
ａを備え、両者はローカルバス６５ｃ等で接続される。
ローカルメモリ６５ｂは、特に制限されないが、×１ビ
ット（データ入出力の単位が１ビットであるという意
味）構成のフラッシュメモリを複数個備える。上記カー
ドコントローラ６５ａは、上記ＪＥＩＤＡに適合するイ
ンタフェースを介してフラッシュメモリを制御する。

【００２１】図９には上記カードコントローラ６５ａの
構成例が示される。

【００２２】図９に示されるようにカードコントローラ
６５ａは、特に制限されないが、制御部６５１、ＣＰＵ
（中央処理装置）６５２、ＲＡＭ（ランダム・アクセス
・メモリ）６５３、及びＲＯＭ（リード・オンリ・メモ
リ）６５４を含んで成る。

【００２３】ＲＯＭ６５４には、ＣＰＵ６５２で実行さ
れる処理プログラムが格納されている。ＲＡＭ６５３は
ＣＰＵ６５２での演算処理の作業領域として利用され
る。また、ＲＡＭ６５３には、ローカルメモリ６５ｂに
おける不良セクタを使わないようにするため、システム
からの論理アドレスをローカルメモリ６５ｂの物理アド
レスに変換する際に参照されるアドレス変換テーブルが
形成される。このアドレス変換テーブルは、メモリカー
ドに電源が投入される毎にＣＰＵ６５２によって作成さ
れる。メモリカードのアクセスにおいて制御部６５１に
アドレス信号が入力されると、この制御部６５１におい
て、ＲＡＭ６５３内のアドレス変換テーブルが参照され
て物理アドレスが求められ、それによってローカルメモ
リ６５ｂがアクセスされる。また、後に詳述するように
ローカルメモリ６５ｂにおいては、モニタビットの論理
に基づいて不良検出が行われるようになっており、この
不良検出信号ＢＡＤが制御部６５１に伝達されるように
なっている。制御部６５１では、この不良検出信号ＢＡ
Ｄがアサートされた場合に、そのときのセクタの管理領
域の良品コードを削除するとともに、当該セクタに代え
て別のセクタが選択されるようにアドレス変換テーブル
の内容の書き換えを行う。

【００２４】図１には上記フラッシュメモリカード６５
を構成する複数のフラッシュメモリのうちの一つの構成
例が代表的に示される。

【００２５】フラッシュメモリ１０は、特に制限されな
いが、公知の半導体集積回路製造技術により、単結晶シ
リコン基板などの一つの半導体基板に形成される。

【００２６】フラッシュメモリ１０は、×１ビット構成
であり、１ビットのデータ入出力端子Ｉ／Ｏと、不良検
出信号ＢＡＤの出力端子とを含む。

【００２７】フラッシュメモリセル群１３が設けられ、
このフラッシュメモリセル群１３は、それぞれ図１４に
示されるようにコントロールゲート１４１とフローティ
ングゲート１４２とが対向配置された２層ゲート構造の
絶縁ゲート型電界効果トランジスタによって構成された
複数のメモリセルＭＣがマトリクス配置されて成る。

【００２８】Ｗ０〜Ｗｎはワード線であり、同一行に配
置されたメモリセルＭＣのコントロールゲートは、それ
ぞれ対応するワード線に接続される。

【００２９】上記ワード線Ｗ０〜Ｗｎの選択は、Ｘアド
レスラッチＸＡＬＡＴを介して取り込まれるＸアドレス
信号ＡＸをＸアドレスデコーダＸＡＤＥＣが解読するこ
とによって行われる。ワードドライバＷＤＲＶはＸアド
レスデコーダＸＡＤＥＣから出力される選択信号に基づ
いてワード線ＷＬ０〜ＷＬｎのうちの１本を選択的に駆
動する。データ読み出し動作においてワードドライバＷ
ＤＲＶは、電圧選択回路ＶＳＥＬから供給される３Ｖの
ような電圧と０Ｖのような接地電位とを電源として動作
され、選択されるべきワード線を電圧Ｖｄｄによって選
択レベルに駆動し、非選択とされるべきワード線を接地
電位のような非選択レベルに維持させる。データの書き
込み動作においてワードドライバＷＤＲＶは、−９Ｖの
ような電圧Ｖｐｐと０Ｖのような接地電位とを電源とし
て動作され、選択されるべきワード線を−９Ｖのような
書き込み用高電圧レベルに駆動する。データの消去動作
においてワードドライバＷＤＲＶの出力は９Ｖとされ
る。

【００３０】ワードドライバＷＤＲＶなどから出力され
る９Ｖ（あるいは−９Ｖ）などは、電源回路ＳＵＰＰで
昇圧することで生成される。

【００３１】上記データ線ＤＬ０〜ＤＬｎのうちＤＬ０
〜ＤＬｎ−２は、それぞれＹ選択スイッチＹＳ０〜ＹＳ
ｎ−２を介して共通データ線ＣＤに共通接続され、さら
にこの共通データ線ＣＤを介して入出力回路ＩＯＣ１に
結合される。

【００３２】データ線ＤＬｎ−１，ＤＬｎは、それぞれ
選択スイッチＹＳｎ−１，ＹＳｎを介して入出力回路Ｉ
ＯＣ２，ＩＯＣ３に結合される。Ｙ選択スイッチＹＳ０
〜ＹＳｎ−２のスイッチ制御は、ＹアドレスラッチＹＡ
ＬＡＴを介して取り込まれるＹアドレス信号ＡＹをＹア
ドレスデコーダＹＡＤＥＣが解読することによって行わ
れる。また、Ｙ選択スイッチＹＳ−１，ＹＳｎは、スイ
ッチドライバＹＤＲＶの出力信号のオア論理を得るオア
ゲートＯＲの出力信号によって制御される。このため、
Ｙ選択スイッチＹＳ０〜ＹＳｎ−２のいずれかがオンさ
れる場合に、Ｙ選択スイッチＹＳｎ−１，ＹＳｎが必ず
オンされる。データ線ＤＬｎ−１，ＤＬｎが入出力回路
ＩＯＣ２，ＩＯＣ３に導通される。

【００３３】ＹアドレスデコーダＹＡＤＥＣの出力選択
信号はスイッチドライバＹＤＲＶを介してＹ選択スイッ
チＹＳ０〜ＹＳｎ−２に供給される。Ｙ選択スイッチＹ
Ｓ０〜ＹＳｎ−２の出力選択信号のうちの何れか一つが
選択レベルにされることにより、共通データ線ＣＤには
１本のデータ線が選択的に接続される。ここで、ワード
線ＷＬ０〜ＷＬｎとデータ線ＤＬｎ−１，ＤＬｎとの交
差する箇所に設けられたメモリセルは、データの読み書
きに使用される他の不揮発性メモリセルよりもしきい値
マージンが少なくされ、上記他の不揮発性メモリよりも
早期に寿命を迎える。

【００３４】メモリセルＭＣから共通データ線ＣＤに読
み出されたデータは選択スイッチＲＳを介してセンスア
ンプＳＡに与えられ、ここで増幅されて、データ出力バ
ッファＤＯＢを介してデータバスに出力される。上記選
択スイッチＲＳは読み出し信号ＲＥＡＤによってスイッ
チ制御される。

【００３５】消去のための所定電圧をデータ線ＤＬ０〜
ＤＬｎに供給するための消去回路ＥＲが設けられる。こ
消去回路ＥＲは消去制御回路ＥＣＯＮＴによって制御さ
れる。つまり、書き込み／消去レジスタＷＥＲＥＧの状
態に基づいて消去が行われるとき、消去制御回路ＥＣＯ
ＮＴにより、データ線ＤＬ０〜ＤＬｎに、例えば−７Ｖ
のような消去のための所定の電圧が供給される。

【００３６】入出力回路ＩＯＣ１は次のように構成され
る。

【００３７】外部から供給される書き込みデータはデー
タ入力バッファＤＩＢを介してデータ入力ラッチＤＩＬ
に保持される。データ入力ラッチＤＩＬに保持されたデ
ータが”０”のとき、書き込み回路ＷＲは選択スイッチ
ＷＳを介して共通データ線ＣＤに書き込み用の高電圧を
供給する。この書き込み用高電圧は、例えば７Ｖのよう
な電圧とされ、それは、Ｙ選択スイッチＹＳ０〜ＹＳ７
によって選択された何れかのデータ線を通して、ワード
線によってコントロールゲートに高電圧が印加されるメ
モリセルのドレインに供給され、これによって当該メモ
リセルが書き込みされる。上記選択スイッチＷＳは制御
信号ＷＲＩＴＥによってスイッチ制御される。

【００３８】データラッチの保持値と、センスアンプＳ
Ａの出力信号とを比較するための比較回路が設けられ、
この比較結果は消去ベリファイや書き込みベリファイに
利用される。

【００３９】書き込みの各種タイミングや電圧の選択制
御のような書き込み動作手順は書き込み制御回路ＷＣＯ
ＮＴが制御する。この書き込み制御回路ＷＣＯＮＴに対
する書き込み動作の指示や書き込みベリファイ動作の指
示は、書き込み／消去制御レジスタＷＥＲＥＧが与え
る。この制御レジスタＷＥＲＥＧはデータバスに接続可
能にされ、外部から制御データの書き込みが可能にされ
る。

【００４０】また、データ線ＤＬｎ−１，ＤＬｎに対応
する入出力回路ＩＯＣ２，ＩＯＣ３は、基本的には上記
入出力回路ＩＯＣ１と同様の構成とされるが、外部から
書込み用のデータを取り込む必要が無いため、データ入
力バッファＤＩＢやデータラッチＤＩＬが省略され、書
き込み回路ＷＲの入力端子の論理が固定されている。こ
れは、データ線ＤＬｎ−１，ＤＬｎに結合されるモニタ
ビットに書き込まれるデータの論理を固定するためであ
る。特に制限されないが、書き込みデータを論理値
“１”に固定するため、入出力回路ＩＯＣ２における書
き込み回路ＷＲの入力端子は高電位側電源Ｖｄｄにプル
アップされる。また、書き込みデータを論理値“０”に
固定するため、入出力回路ＩＯＣ３における書き込み回
路ＷＲの入力端子は低電位側電源Ｖｓｓにプルダウンさ
れている。

【００４１】入出力回路ＩＯＣ２，ＩＯＣ３の出力信号
は、後段の不良検出回路４に伝達される。この不良検出
回路４は、特に制限されないが、排他的論理和とされ
る。この不良検出回路４の出力信号は、不良検出信号Ｂ
ＡＤとされ、カードコントローラ６５ａに伝達される。

【００４２】上記制御レジスタＷＥＲＥＧは、Ｖｐｐビ
ット、ＰＶビット、Ｐビット、及びＥビットを有する。
Ｐビットは書き込み動作の指示ビットとされる。Ｅビッ
トは消去動作の指示ビットとされる。Ｖｐｐビット及び
Ｅビットが設定されることによって、これを参照する電
圧選択回路ＶＳＥＬが消去動作のためにワード駆動電位
を９Ｖにする。また、Ｖｐｐビット及びＰビットが設定
されることにより、これを参照する書き込み制御回路Ｗ
ＣＯＮＴが所定の手順に従って書き込みのための内部動
作を制御する。すなわち、入出力回路ＩＯＣ１，ＩＯＣ
２，ＩＯＣ３における選択スイッチＷＳに制御信号ＷＲ
ＩＴＥを供給してオンさせ、書き込み回路ＷＲに書き込
み電圧を供給する。それによりビット線への書き込み電
圧の供給が可能とされる。

【００４３】消去及び書き込みのための内部動作は所定
レベルの電圧を形成することによって行われる。消去ベ
リファイ動作は消去されたメモリセルに対して読み出し
動作を行って消去が完了したか否かを検証する動作とさ
れ、書き込みベリファイ動作は書き込みされたメモリセ
ルから当該書き込みデータを読み出してこれを書き込み
データと比較することによって書き込みが完了したか否
かを検証する動作とされる。これらベリファイ動作はフ
ラッシュメモリに対するリードサイクルが起動され、そ
のときの比較回路ＣＯＭでの比較結果に基づいて行われ
る。

【００４４】フラッシュメモリセル群１０におけるメモ
リセルＭＣは、特に制限されないが、２層ゲート構造の
絶縁ゲート型電界効果トランジスタによって構成された
複数のフラッシュメモリセルをマトリクス配置して成
る。フラッシュメモリセルＭＣのコントロールゲートは
それぞれ対応する図示しないワード線に接続され、フラ
ッシュメモリセルのドレインはそれぞれ対応する図示し
ないデータ線に接続され、フラッシュメモリセルのソー
スは低電位側電源Ｖｓｓに接続されている。消去は、コ
ントロールゲートに高電圧を印加し、ドレイン接合付近
で発生したホットエレクトロンをフローティングゲート
に注入して、しきい値を高い状態にすることによって行
われる。消去動作はワード単位で行われる。また、書き
込みは、ドレインに高電圧を印加するとともに、コント
ロールゲートを負電位にし、トンネル現象により、フロ
ーティングゲート内の電子をドレインに引抜いて、しき
い値を低い状態にすることで実現される。

【００４５】図７には上記フラッシュメモリ１０におけ
る主要部の構成が示される。

【００４６】このフラッシュメモリ１０におけるフラッ
シュメモリセル群１３は、同時に選択される複数の不揮
発性メモリセルを含んで成る複数のセクタを有する。１
セクタは１ワードに対応する。図１においては、２，１
１で示されるセクタが代表的に示される。

【００４７】メモリセル群１３は、それぞれデータのリ
ードライトに使用される複数のフラッシュメモリセル群
が配列されて成るデータ領域と、このデータ領域を管理
するための管理領域４０を含む。一般にデータ領域に属
するフラッシュメモリセルの９８％以上が正常動作する
ならそのフラッシュメモリは良品とされる。その場合に
おいて、不良セクタを使わないようにするため、正常動
作するセクタにおける管理領域には、良品コードが書き
込まれている。カードコントローラ６５ａは、電源が投
入された直後にこの管理コードをＲＡＭ６５３にアドレ
ス変換テーブルを形成する。そしてメモリカードがアク
セスされる場合において入力された論理アドレスが、上
記アドレス変換テーブルに基づいて物理アドレスに変換
され、この物理アドレスによってローカルメモリ（フラ
ッシュメモリ）６５ｂがアクセスされる。

【００４８】３ａ，３ｂで示されるのは、セクタ２にお
けるモニタビットであり、それは管理領域４０に形成さ
れている。特に制限されないが、モニタビット３ａは消
去ビット、モニタビット３ｂは書き込みビットとされ
る。モニタビット３ａ，３ｂは、データ領域３０でデー
タの読み書きに使用されるメモリセルよりもデータ保持
特性におけるしきい値マージンが少ない。そして、消去
及び書き込み動作は、データ領域３０及び管理領域４０
にかかわらず、セクタ単位、つまりワード単位で行われ
るから、上記のようにデータ領域３０でデータの読み書
きに使用されるメモリセルよりもデータ保持特性におけ
るしきい値マージンが少ないモニタビット３ａ，３ｂ
は、データ領域３０でデータの読み書きに使用されるメ
モリセルよりも早く寿命に到達する。

【００４９】このようにモニタビット３ａ，３ｂが、デ
ータ領域３０でデータの読み書きに使用されるメモリセ
ルよりも早く寿命に到達することから、データの読み書
きに使用されるメモリセルでのデータを破壊することな
く、フラッシュメモリの寿命を把握することができる。

【００５０】すなわち、モニタビットでのエラー発生を
検出することによって、次のようにセクタの寿命を把握
することができる。

【００５１】図４にはメモリセルのしきい値Ｖｔｈとビ
ット数分布状態との関係が示される。

【００５２】図４に示されるように、データ領域３０に
おけるフラッシュメモリセルのしきい値は書き込み状態
と消去状態とに分かれる。

【００５３】モニタビット（書き込みビット）のしきい
値Ｖｔｈは、データ領域におけるフラッシュメモリセル
の書き込み状態のしきい値よりも高めに設定され、モニ
タビット（消去ビット）のしきい値は、データ領域にお
けるフラッシュメモリセルの消去状態のしきい値よりも
低めに設定される。

【００５４】書き換えによって書き込み状態のしきい値
Ｖｔｈ分布がばらついた場合、図５に示されるように、
モニタビット（書き込みビット）が、読み出しのしきい
値Ｖｔｈを越えることにより、いち早く不良となる。そ
れにより、データ領域３０のメモリセルが寿命により不
良になる前にモニタビット３ａによって、それが属する
セクタの寿命が近づいていることを把握することができ
る。

【００５５】不良検出回路４は、特に制限されないが、
モニタビット３ａ，３ｂの論理値を比較するための排他
的論理和回路によって構成することができる。モニタビ
ット３ａ，３ｂが、それぞれ論理値‘０’，‘１’にな
っていれば、未だ寿命には達していない。しかし、モニ
タビット３ａ，３ｂが、それぞれ論理値‘０’，‘０’
又は論理値‘１’，‘１’になると、上記排他的論理和
回路の出力論理が反転されて、それが属するセクタの寿
命が近づいていることが検出される。

【００５６】また、書き換えによって消去状態のしきい
値Ｖｔｈがばらついてきたときには、図６に示されるよ
うに、モニタビット（消去ビット）３ｂが、読み出しの
しきい値Ｖｔｈを越えることにより、いち早く不良とな
る。それにより、データ領域のメモリセルが寿命により
不良になる前にモニタビット３ｂによって、それが属す
るセクタの寿命が近づいていることを検出することがで
きる。

【００５７】セクタ２について読み出しが行われると
き、モニタビット３ａ，３ｂの論理値も読み出され、そ
れが、不良検出回路４で比較される。不良検出回路４で
は、モニタビット３ａ，３ｂの論理値の排他的論理和を
得ることにより、モニタビット３ａ，３ｂでのエラー発
生を検出する。モニタビット３ａ，３ｂの論理値が、論
理値“１”，“１”、あるいは“０”，“０”のように
揃った場合、不良検出信号ＢＡＤがアサートされてエラ
ーの発生が示される。不良検出信号ＢＡＤがアサートさ
れると、寿命の近づいたセクタ２に代えてセクタ１１が
使用されるようになる。

【００５８】図２には不良ビット検出の流れが示され
る。

【００５９】現在、消去ビット３ａには論理値“１”が
保持され、書き込みビット３ｂには論理値“０”が保持
されている。書き換え動作には、消去及び書き込み動作
が含まれ、それはセクタ単位で行われる。

【００６０】セクタ２の書き換えが行われる場合を一例
として説明する。

【００６１】消去制御回路ＥＣＯＮＴにより消去制御信
号ＥＲＡＳＥがアサートされて、消去回路ＥＲによりデ
ータ線ＤＬ０〜ＤＬｎに−７Ｖのような消去のための電
圧が印加されることで、メモリセルのデータが消去され
る（Ｓ２１）。

【００６２】次に、消去ビット３ａ、書き込みビット３
ｂへの書き込みが行われる。入出力回路ＩＯＣ２におけ
る書き込み回路ＷＲの入力端子がプルアップされている
ことから、論理値“１”の書き込みとなり、その場合に
は当該ビットへの書き込み電圧の供給が阻止される（Ｓ
２２）。

【００６３】これに対して、書き込みビット３ｂは、論
理値“０”の状態（Ｓ２１）から消去動作により、論理
値“１”になるが、入出力回路ＩＯＣ３における書き込
み回路ＷＲの入力端子がプルダウンされていることか
ら、書き込みデータは論理値“０”となり、書き込み動
作により再び論理値“０”に戻される（Ｓ２５）。つま
り、セクタ２の書き換えにおいて、消去ビット３ａの論
理値は変化されないが、書き込みビット３ｂは、論理値
“０”から論理値“１”、さらには論理値“０”に変化
される。このようにセクタ２の書き換えが行われるたび
に、書き込みビット３ｂにストレスがかけられる。

【００６４】消去ビット３ａ、書き込みビット３ｂの書
き込みベリファイにおけるデータ読み出しにおいて、不
良検出回路４では、消去ビット３ａの論理値と書き込み
ビット３ｂの論理値との排他的論理和が求められる（Ｓ
２６）。上記ベリファイにより消去ビット３ａのデータ
が確定されたことが、カードコントローラ６５に認識さ
れると、不良検出回路４の出力論理がカードコントロー
ラ６５ａに取り込まれる。

【００６５】不良検出回路４の出力論理値が“０”の場
合には、消去ビット３ａの論理値値が“１”で、書き込
みビット３ｂの論理値が“０”であることを意味し、そ
れは正常となる。

【００６６】しかし、不良検出回路４の出力論理値が
“１”となった場合には、上記した書き換えにおいて、
書き込みビット３ｂの論理値が“０”に戻れなかった可
能性があり、それは、書き込みビット３ｂが寿命に達し
たことを意味する。従って、その場合には、その後のメ
モリカードアクセスにおいて、セクタ２に代えて、別の
正常セクタ１１が選択されるように、制御情報の書き換
えが行われる。例えば、セクタ２が不良であることを示
す情報が管理領域に書き込まれ、また、それに伴いアド
レス変換テーブルの内容が書き換えられることで、それ
以降、セクタ２に代えてセクタ１１がアクセスされるよ
うになる。

【００６７】ここで、データ領域３０でデータの読み書
きに使用されるメモリセルよりもビットエラーを生じ易
くするには、特に制限されないが、上記モニタビット
は、それが属するセクタにおける別の不揮発性メモリセ
ルよりも早く寿命が到来するようなプロセス条件で形成
することができる。例えば、モニタビット３ａ，３ｂを
形成するＭＯＳトランジスタのフローティングゲートの
表面積を、他のビットにおけるそれよりも小さくする。
そうすると、フローティングゲートにおいて蓄積可能な
電荷の量が、他のビットに比べて最初から少なくなる。
そのようにフローティングゲートにおける蓄積電荷量が
少なくされることで、データ保持特性におけるしきい値
マージンが少なくなる。

【００６８】上記した例によれば、以下の作用効果を得
ることができる。

【００６９】（１）データの読み書きに使用されるメモ
リセルよりも寿命を短めに設定されたモニタビット３
ａ，３ｂと、このモニタビット３ａ，３ｂでのデータ不
良を検出することで、上記モニタビットの属するセクタ
をそれとは別のセクタに置換するための信号を形成する
不良検出回路４とが設けられることにより、モニタビッ
ト３ａ，３ｂのいずれかでエラーを生じたことが不良検
出回路４で検出された場合、不良検出信号ＢＡＤがアサ
ートされ、これを受けて置換回路１０でセクタの置換が
行われる。このような不良検出においては、実力の高い
（寿命の長い）セクタにおいては、寿命の限界近くまで
使用することができ、フラッシュメモリの寿命を長くす
ることができる。また、実力の低い（寿命の短い）セク
タにおいては、データ記憶領域の不良発生以前に別のセ
クタに置換することができるから、データの信頼性の向
上を図ることができる。

【００７０】（２）モニタビット３ａ，３ｂは、データ
の読み書きに使用されるメモリセルよりも寿命が短めに
設定されており、モニタビットに不良が発生した場合、
直ちにセクタの置換が行われるから、不良発生に起因し
て置換が失敗するのを回避することができる。

【００７１】（３）上記（１）又は（２）の作用効果を
有するフラッシュメモリを備えたデータ処理装置におい
ては、メモリデータの信頼性の向上により、データ処理
結果の信頼性の向上を図ることができる。

【００７２】以上本発明者によってなされた発明を具体
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。

【００７３】データの読み書きに使用されるメモリセル
よりもモニタビットの寿命を短めに設定するには、上記
した例の他に種々の方式が考えられる。

【００７４】例えば、モニタビットのフローティングゲ
ート１４２（図１４参照）は、データの読み書きに使用
される他の不揮発性メモリセルにおけるフローティング
ゲートよりも厚み１４３を薄くする。厚みを薄くする
と、厚みが厚い場合に比べてフローティングゲートにお
ける電荷蓄積量が減少されるから、このようにしてもモ
ニタビット３ａ，３ｂのデータ保持特性におけるしきい
値マージンを他のビットに比べて少なくすることができ
る。

【００７５】モニタビットのフローティングゲート１４
２（図１４参照）は、データの読み書きに使用される他
の不揮発性メモリセルにおけるフローティングゲートよ
りもコントロールゲート１４１に対向する面の面積を小
さくするようにしてもよい。このようにしても、データ
の読み書きに使用される他の不揮発性メモリセルに比べ
てフローティングゲートにおける蓄積電荷量が低減され
るから、モニタビット３ａ，３ｂのデータ保持特性にお
けるしきい値マージンを他のビットに比べて少なくする
ことができる。

【００７６】モニタビットのフローティングゲート１４
２（図１４参照）を囲む絶縁膜の厚みを、データの読み
書きに使用される他の不揮発性メモリセルにおける絶縁
膜の厚みよりも薄くしても良い。フローティングゲート
を囲む絶縁膜の厚みを薄くすると、それだけ、フローテ
ィングゲートの電荷蓄積能力が低下されるから、モニタ
ビット３ａ，３ｂのデータ保持特性におけるしきい値マ
ージンを他のビットに比べて少なくすることができる。

【００７７】上記モニタビットを形成する素子の書き込
み状態及び消去状態を、当該モニタビットが属するセク
タにおける別の素子よりも浅めに設定することで、デー
タ保持特性におけるしきい値マージンを他のビットに比
べて少なくするようにしても良い。これを実現するに
は、特に制限されないが、書き込み動作や消去状態の際
にモニタビット３ａ，３ｂに印加される電圧をデータ領
域の不揮発性メモリセルに印加されるレベルよりも低め
に設定すればよい。例えば書き込み制御回路ＷＣＯＮＴ
によって、モニタビット３ａ，３ｂのドレイン電極に印
加される電圧を、データの読み書きに使用される他の不
揮発性メモリに印加される電圧よりも低くする。それに
より、モニタビット３ａ，３ｂのフローティングゲート
の蓄積電荷量がデータの読み書きに使用される他の不揮
発性メモリよりも少なくなるから、このようにしてもモ
ニタビット３ａ，３ｂのデータ保持特性におけるしきい
値マージンを他のビットに比べて少なくすることができ
る。

【００７８】また、書き込み動作や消去状態の際のモニ
タビット３ａ，３ｂへの電圧印加時間を他のビットより
短くしても良い。それにより、モニタビット３ａ，３ｂ
を形成する素子のフローティングゲートの蓄積電荷量
を、他のビットにおける蓄積電荷量に比べて少なくする
ことができるから、このようにしてもモニタビット３
ａ，３ｂのデータ保持特性におけるしきい値マージンを
他のビットに比べて少なくすることができる。

【００７９】上記した例では、３ａ，３ｂで示されるよ
うに、一つのセクタ当たりのモニタビット数を２とした
が、このうちの一つをデータ保持特性における通常のし
きい値マージンを有するビットとすることができる。こ
のビットはリファレンスビットとされる。このリファレ
ンスビットよりはモニタビットのほうが通常のしきい値
マージンが低いから、リファレンスビットの論理値とモ
ニタビットの論理値とを比較することで、上記した例と
同様の作用効果を得ることができる。

【００８０】そして、モニタビットには、データ領域の
不揮発性メモリセルよりも、書き込み、消去、読み出し
の際にディスターブが多くかかるようにバイアス条件を
設定するようにしても良い。例えばドレイン電極に印加
される電圧を、データ領域の不揮発性メモリセルよりも
高くするなどのバイアス条件により、モニタビットでの
データ不良をデータ領域の不揮発性メモリセルよりも生
じ易くする。そのようにすることで、上記した例と同様
の作用効果を得ることができる。

【００８１】モニタビット３ａ，３ｂは、図１１に示さ
れるようにデータ領域３０に形成しても良いし、図１２
に示されるように、モニタビット３ａをデータ領域３０
に形成し、モニタビット３ｂを管理領域４０に形成する
ように、互いに所定の距離を置いて形成することができ
る。

【００８２】図７に示されるように、不良検出回路４の
出力信号ＢＡＤに基づいてセクタ置換を行う置換回路６
をフラッシュメモリ１０の外部に配置するようにしても
良い。

【００８３】半導体メモリによっては、一つのメモリセ
ルで２を越える状態をとり扱うことができる多値メモリ
があり、そのような半導体メモリにおいても本発明を適
用することができる。

【００８４】さらに、上記した例では不良検出回路４を
有するものについて説明したが、図３に示されるよう
に、ベリファイを利用して不良検出を行うことができ
る。この場合、ハードウェアとしての不良検出回路４を
省略することができる。

【００８５】特定のセクタについての消去（Ｓ３１）が
行われた後、入出力回路ＩＯＣ２，ＩＯＣ３における比
較回路ＣＯＭの出力に基づいて消去が適切か否かについ
ての判別が行われれる（Ｓ３２）。この判別において、
もし、モニタビット３ａ，３ｂについての消去が適切で
ないと判断された場合（Ｎ）には、消去ベリファイの回
数が所定値に達したか否かの判別が行われる（Ｓ３
６）。この判別において、消去ベリファイの回数が所定
値に達していない場合には上記ステップＳ３１の消去動
作に戻る。しかし、上記ステップＳ３６の判別におい
て、消去ベリファイの回数が所定値に達したと判断され
た場合（Ｙ）には、消去エラーとされ、当該モニタビッ
トについての消去ベリファイが終了される。このように
モニタビットについての消去ベリファイが終了されるの
で、モニタビット３ａ，３ｂのデータ保持特性における
しきい値マージンを他のビットに比べて少なくしておけ
ば、このモニタビット３ａ，３ｂについてのベリファイ
におけるタイムアウトのチェックにより不良検出を行う
ことができる。

【００８６】また、上記ステップＳ３２の判別において
消去が適切に行われたと判断された場合（Ｙ）には書き
込み動作が行われ（Ｓ３３）、書き込みベリファイが行
われる（Ｓ３４）。この書き込みベリファイにおいて、
書き込みが不適切であると判断された場合（Ｎ）には、
書き込みベリファイの回数が所定値に達したか否かの判
別が行われる（Ｓ３５）。この判別において書き込みベ
リファイの回数が所定値に達していないと判断された場
合（Ｎ）には上記ステップＳ３３の書き込み動作が行わ
れる。しかし、上記ステップＳ３５の判別において書き
込みベリファイの回数が所定値に達したと判断された場
合（Ｙ）には、書き込みエラーとされ、当該モニタビッ
トについての書き込みベリファイが終了される。このよ
うにモニタビットについての書き込みベリファイが終了
されるので、モニタビット３ａ，３ｂのデータ保持特性
におけるしきい値マージンを他のビットに比べて少なく
しておけば、このモニタビット３ａ，３ｂについてのベ
リファイにおけるタイムアウトのチェックにより、不良
検出を行うことができる。

【００８７】上記した例では、モニタビットの出力デー
タに基づいて不良が検出された場合に、当該モニタビッ
トを含むセクタを別のセクタに置き換えるためのアドレ
ス置換をカードコントローラ６５ａにより行うようにし
たが、フラッシュメモリチップ内でこのアドレス置換え
を行うようにしても良い。すなわち、図１０に示される
ように、フラッシュメモリ１０のチップ内に置換回路６
を設ける。この置換回路６は、不良検出回路４によって
不良検出信号ＢＡＤがアサートされた場合に、当該モニ
タビットを含むセクタを別のセクタに置き換えることに
より、その後のメモリアクセスにおいて、セクタ２では
なく、セクタ１１が選択されるようにする。この場合の
置換回路６は論理回路の組み合わせによって形成するこ
とができる。

【００８８】図２に示されるように消去ビット３ａは、
消去及び書き込みにかかわらず、論理値“１”となる。
そこで、不良検出回路４を形成する排他的論理和回路の
一方の入力端子を高電位側電源Ｖｄｄに結合するなどし
てハイレベルに固定しても良い。その場合、消去ビット
３ａ、それに対応するＹ選択スイッチＹＳｎ−１、入出
力回路ＩＯＣ２等を省略することができる。

【００８９】さらに、入出力回路ＩＯＣ２，ＩＯＣ３に
おいて、図１３に示されるようにセンスアンプＳＡの出
力データを論理反転するインバータＩＮＶを設け、この
インバータＩＮＶで反転されたデータをデータラッチＤ
ＩＬに取り込むようにすれば、消去ビットと書き込みビ
ットをトグルすることができる。

【００９０】図２に示される例では、書き込みビット３
ｂに対する消去及び書き込みにより、その論理値は、
“０”，“１”，“０”のように変化されたが、消去ビ
ット３ａは論理値“１”に固定されていたため、消去ビ
ット３ａへのストレスが不十分となる。そこで、図１３
に示されるようにセンスアンプＳＡの出力データを論理
反転するインバータＩＮＶを設け、消去ビット３ａ、及
び書き込みビット３ｂについての書き込みベリファイに
おける第１回目の読み出しデータを上記インバータＩＮ
Ｖで反転してからデータラッチＤＩＬでラッチする。
尚、この場合の書き込みベリファイにおいて、第１回目
の読み出し動作では書き込みが不十分であると判断され
るものとする。

【００９１】この結果、消去ビット３ａに着目すると、
論理値“１”がインバータＩＮＶで論理反転されてデー
タラッチＤＩＬに入力されることにより、書き込みデー
タが論理値“０”となるから、ステップＳ２１の消去に
より論理値“１”、ステップＳ２２の書き込みにより論
理値“０”になる。そして、この論理値“０”が読み出
されてインバータＩＮＶで論理反転されることにより、
今度は論理値“１”となり、これが消去ビット３ａに書
き込まれる。それによって、消去ビット３ａに十分なス
トレスを与えることができる。

【００９２】また、書き込みビット３ｂに着目すると、
読み出しデータの論理値“０”がインバータＩＮＶで論
理反転されることにより、論理値“１”が書き込まれ
る。さらにこの論理値“１”が読み出されてインバータ
ＩＮＶで論理反転されることにより、次は論理値“０”
が書き込まれる。それによって、書き込みビット３ｂに
十分なストレスを与えることができる。

【００９３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるメモリ
カードに適用した場合について説明したが、本発明はそ
れに限定されるものではなく、マイクロコンピュータの
内蔵メモリとして適用することもできるし、さらには、
各種データ処理装置に広く適用することができる。

【００９４】本発明は、少なくとも複数の不揮発性メモ
リセルを含むことを条件に適用することができる。

【００９５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００９６】すなわち、データの読み書きに使用される
不揮発性メモリセルよりもデータ保持特性におけるしき
い値マージンが少ないモニタビットが設けられることに
よりデータの読み書きに使用される不揮発性メモリセル
で不良が起こる前にモニタビットの不良検出が可能とな
り、実力の高い（寿命の長い）セクタにおいては、寿命
の限界近くまで使用することができ、フラッシュメモリ
の寿命を長くすることができる。実力の低い（寿命の短
い）セクタにおいては、データ記憶領域の不良発生以前
に別のセクタに置換することができるから、データの信
頼性の向上を図ることができる。

【図面の簡単な説明】

【図１】本発明にかかる不揮発性メモリの一例であるフ
ラッシュメモリにおける主要部の構成例ブロック図であ
る。

【図２】上記フラッシュメモリの動作説明のためのフロ
ーチャートである。

【図３】上記フラッシュメモリの動作説明のためのフロ
ーチャートである。

【図４】上記フラッシュメモリの動作説明のためのしき
い値電圧分布図である。

【図５】上記フラッシュメモリの動作説明のためのしき
い値電圧分布図である。

【図６】上記フラッシュメモリの動作説明のためのしき
い値電圧分布図である。

【図７】上記フラッシュメモリにおける主要部の構成例
説明図である。

【図８】上記フラッシュメモリを含むメモリカードが適
用されたデータ処理装置の構成例ブロック図である。

【図９】上記メモリカードにおけるカードコントローラ
の構成例ブロック図である。

【図１０】上記フラッシュメモリの別の構成例説明図で
ある。

【図１１】上記フラッシュメモリの別の構成例説明図で
ある。

【図１２】上記フラッシュメモリの別の構成例説明図で
ある。

【図１３】上記フラッシュメモリにおける主要部の別の
構成例説明図である。

【図１４】上記フラッシュメモリにおけるメモリセルの
構成例を示す斜視図である。

【符号の説明】

２，１１セクタ３ａ，３ｂモニタビット４不良検出回路６置換回路１０フラッシュメモリ１３フラッシュメモリセル群３０データ領域４０管理領域６１ＣＰＵ６６バス６４インタフェース回路６５フラッシュメモリカード６５ａカードコントローラ６５ｂローカルメモリ６５ｃローカルバスＶＳＥＬ電圧選択回路ＸＡＬＡＴＸアドレスラッチＸＡＤＥＣＸデコーダＳＵＰＰ電源回路ＹＡＬＡＴＹアドレスラッチＹＡＤＥＣＹデコーダＷＣＯＮＴ書き込み制御回路ＷＥＲＥＧ書き込み／消去制御レジスタＷＲ書き込み回路ＤＩＬデータラッチＤＩＢデータ入力バッファＳＡセンスアンプＤＯＢデータ出力バッファＣＯＭ比較回路ＩＯＣ１，ＩＯＣ２，ＩＯＣ３入出力回路

Claims

【特許請求の範囲】

【請求項１】複数のワード線と、上記ワード線に結合
された複数の不揮発性メモリセルと、上記ワード線毎に
設けられ、データの読み書きに使用される他の不揮発性
メモリセルよりもしきい値マージンが少なくされること
で、上記他の不揮発性メモリよりも早期に寿命を迎える
モニタビットとを含むことを特徴とする不揮発性メモ
リ。
【請求項２】上記不揮発性メモリセル及び上記モニタ
ビットは、それぞれ電荷蓄積のためのフローティングゲ
ートを有し、上記モニタビットのフローティングゲート
は、データの読み書きに使用される他の不揮発性メモリ
セルにおけるフローティングゲートよりも厚みが薄くさ
れて成る請求項１記載の不揮発性メモリ。
【請求項３】上記不揮発性メモリセル及び上記モニタ
ビットは、それぞれ電荷蓄積のためのフローティングゲ
ートと、それに対向配置されたコントロールゲートを有
し、上記モニタビットのフローティングゲートは、デー
タの読み書きに使用される他の不揮発性メモリセルにお
けるフローティングゲートよりも上記コントロールゲー
トに対向する面の面積が小さくされて成る請求項１記載
の不揮発性メモリ。
【請求項４】上記不揮発性メモリセル及び上記モニタ
ビットは、それぞれ電荷蓄積のためのフローティングゲ
ートを有し、上記モニタビットのフローティングゲート
を囲む絶縁膜の厚みは、データの読み書きに使用される
他の不揮発性メモリセルにおける絶縁膜の厚みよりも薄
くされて成る請求項１記載の不揮発性メモリ。
【請求項５】複数のワード線と、上記ワード線に結合
された複数の不揮発性メモリセルと、上記ワード線毎に
設けられモニタビットと、上記モニタビットへの書き込
み蓄積電荷量をデータの読み書きに使用される他の不揮
発性メモリセルよりも少なくする書き込み制御回路とを
含むことを特徴とする不揮発性メモリ。
【請求項６】複数のワード線と、上記ワード線に結合
された複数の不揮発性メモリセルと、上記ワード線毎に
設けられモニタビットと、他の不揮発性メモリセルに比
べて上記モニタビットにディスターブが多くかかるよう
にバイアス条件が設定された書き込み制御回路とを含む
不揮発性メモリ。
【請求項７】上記モニタビットからの読み出しデータ
に基づいて不良検出を行う不良検出回路を含む請求項１
乃至６のいずれか１項記載の不揮発性メモリ。
【請求項８】請求項１乃至７のいずれか１項記載の不
揮発性メモリと、上記不揮発性メモリにおける不良検出
回路の検出結果に基づいてセクタの置換を行う手段とを
含んで成るメモリシステム。