JP2000162277A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- 238000012360 testing method Methods 0.000 claims abstract description 76
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- 238000010998 test method Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
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- 229910000679 solder Inorganic materials 0.000 description 1
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- G—PHYSICS
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
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Abstract
(57)【要約】
【課題】 ＴＤＩやＴＤＯ等の端子又はプリント配線に
不良があると、ＬＳＩ間の接続関係が良好であっても、
接続関係が不良であるとして誤診してしまう課題があっ
た。 【解決手段】 切替信号ＴＭを入力する信号パッド１５
をＬＳＩの非実装面に設け、ＬＳＩの実装面又は非実装
面に設けられたバウンダリスキャンテスト用の信号パッ
ドの何れか一方を切替信号ＴＭに応じてバウンダリスキ
ャン回路２５と接続する。
不良があると、ＬＳＩ間の接続関係が良好であっても、
接続関係が不良であるとして誤診してしまう課題があっ
た。 【解決手段】 切替信号ＴＭを入力する信号パッド１５
をＬＳＩの非実装面に設け、ＬＳＩの実装面又は非実装
面に設けられたバウンダリスキャンテスト用の信号パッ
ドの何れか一方を切替信号ＴＭに応じてバウンダリスキ
ャン回路２５と接続する。
Description
【０００１】
【発明の属する技術分野】この発明は、内部テスト等を
実行するバウンダリスキャン回路を内蔵する半導体集積
回路に関するものである。
実行するバウンダリスキャン回路を内蔵する半導体集積
回路に関するものである。
【０００２】
【従来の技術】図２は従来の半導体集積回路（以下、Ｌ
ＳＩという）が搭載されたプリント配線基板を示す実装
図であり、図において、１はプリント配線基板、２はプ
リント配線基板１に実装されたＬＳＩ、２ａはＬＳＩ２
の上面（非実装面）、２ｂはＬＳＩ２の下面（実装
面）、３はＬＳＩ２の信号ピン、３ａはクロックＴＣＫ
を入力する信号ピン、３ｂはテストモード信号ＴＭＳを
入力する信号ピン、３ｃはテストデータＴＤＩを入力す
る信号ピン、３ｄはテストデータＴＤＯを出力する信号
ピン、４は半田ボールである。
ＳＩという）が搭載されたプリント配線基板を示す実装
図であり、図において、１はプリント配線基板、２はプ
リント配線基板１に実装されたＬＳＩ、２ａはＬＳＩ２
の上面（非実装面）、２ｂはＬＳＩ２の下面（実装
面）、３はＬＳＩ２の信号ピン、３ａはクロックＴＣＫ
を入力する信号ピン、３ｂはテストモード信号ＴＭＳを
入力する信号ピン、３ｃはテストデータＴＤＩを入力す
る信号ピン、３ｄはテストデータＴＤＯを出力する信号
ピン、４は半田ボールである。
【０００３】次に動作について説明する。通常、ＬＳＩ
２はプリント配線基板１と称される基板に実装される
が、図３に示すように、複数のＬＳＩ２がプリント配線
基板１に実装される場合、複数のＬＳＩ２がプリント配
線で相互に接続され、必要とされるシステムの機能が実
現される。
２はプリント配線基板１と称される基板に実装される
が、図３に示すように、複数のＬＳＩ２がプリント配線
基板１に実装される場合、複数のＬＳＩ２がプリント配
線で相互に接続され、必要とされるシステムの機能が実
現される。
【０００４】そして、ＬＳＩ２は、複数のＬＳＩ間の接
続状態やＬＳＩ単体の診断を実行するため、バウンダリ
スキャン回路（ＩＥＥＥ１１４９．１）と称されるテス
ト容易化回路を内蔵している。バウンダリスキャン回路
を制御する信号は、ＬＳＩ２の動作に関する信号等と同
様に、ＬＳＩ２の実装面２ｂに形成されている信号ピン
（電極）、即ち、信号ピン３ａ〜３ｄから入力するよう
に設計されている。
続状態やＬＳＩ単体の診断を実行するため、バウンダリ
スキャン回路（ＩＥＥＥ１１４９．１）と称されるテス
ト容易化回路を内蔵している。バウンダリスキャン回路
を制御する信号は、ＬＳＩ２の動作に関する信号等と同
様に、ＬＳＩ２の実装面２ｂに形成されている信号ピン
（電極）、即ち、信号ピン３ａ〜３ｄから入力するよう
に設計されている。
【０００５】したがって、複数のＬＳＩ間の接続状態や
ＬＳＩ単体の診断を実行するためには、バウンダリスキ
ャン回路を制御する信号をＬＳＩ２の実装面２ｂに形成
されている信号ピン３ａ〜３ｄから入力すればよいが、
図２に示すように、ＬＳＩ２の信号ピン３ａ〜３ｄは、
ＬＳＩ２がプリント配線基板１に実装されると、基板内
に埋め込まれてしまう関係上、もはや外部から直接的に
入力することができなくなる。
ＬＳＩ単体の診断を実行するためには、バウンダリスキ
ャン回路を制御する信号をＬＳＩ２の実装面２ｂに形成
されている信号ピン３ａ〜３ｄから入力すればよいが、
図２に示すように、ＬＳＩ２の信号ピン３ａ〜３ｄは、
ＬＳＩ２がプリント配線基板１に実装されると、基板内
に埋め込まれてしまう関係上、もはや外部から直接的に
入力することができなくなる。
【０００６】そこで、従来は、プリント配線基板１のエ
ッジからプリント配線を通じて、バウンダリスキャン回
路を制御する信号をＬＳＩ２が内蔵するバウンダリスキ
ャン回路に入力するようにしている。図４はＬＳＩ間の
接続関係のテスト方法を示す説明図であるので、以下、
図４を参照しつつ、接続関係のテスト方法を具体的に説
明する。ただし、ＬＳＩ−Ａ及びＬＳＩ−Ｂには、バウ
ンダリスキャンレジスタと呼ばれる一種のシフトレジス
タが内蔵され、これらのシフトレジスタはプリント配線
基板１のエッジに施されたＴＤＩ（入力端子）から、エ
ッジに施されたＴＤＯ（出力端子）に向かって直列に接
続されているものとする。
ッジからプリント配線を通じて、バウンダリスキャン回
路を制御する信号をＬＳＩ２が内蔵するバウンダリスキ
ャン回路に入力するようにしている。図４はＬＳＩ間の
接続関係のテスト方法を示す説明図であるので、以下、
図４を参照しつつ、接続関係のテスト方法を具体的に説
明する。ただし、ＬＳＩ−Ａ及びＬＳＩ−Ｂには、バウ
ンダリスキャンレジスタと呼ばれる一種のシフトレジス
タが内蔵され、これらのシフトレジスタはプリント配線
基板１のエッジに施されたＴＤＩ（入力端子）から、エ
ッジに施されたＴＤＯ（出力端子）に向かって直列に接
続されているものとする。
【０００７】最初に、ＴＤＩからテストデータを順次シ
フト入力して、ＬＳＩ−Ａのバウンダリスキャンレジス
タに任意のテストデータをセットする。そして、任意の
テストデータをＬＳＩ−Ａのバウンダリスキャンレジス
タにセットすると、そのテストデータをＬＳＩ−Ｂに対
して出力し、そのテストデータをＬＳＩ−Ｂのバウンダ
リスキャンレジスタにセットする。
フト入力して、ＬＳＩ−Ａのバウンダリスキャンレジス
タに任意のテストデータをセットする。そして、任意の
テストデータをＬＳＩ−Ａのバウンダリスキャンレジス
タにセットすると、そのテストデータをＬＳＩ−Ｂに対
して出力し、そのテストデータをＬＳＩ−Ｂのバウンダ
リスキャンレジスタにセットする。
【０００８】そして、任意のテストデータをＬＳＩ−Ｂ
のバウンダリスキャンレジスタにセットすると、そのテ
ストデータをプリント配線基板１のＴＤＯに向かって順
次シフト出力する。そして、ＬＳＩ−Ａのバウンダリス
キャンレジスタにセットされたテストデータと、ＬＳＩ
−Ｂのバウンダリスキャンレジスタから出力されたテス
トデータを比較し、両者が一致すれば、ＬＳＩ−ＡとＬ
ＳＩ−Ｂの接続関係が良好であると診断する一方、両者
が一致しなければ、ＬＳＩ−ＡとＬＳＩ−Ｂの接続関係
が不良であると診断する。
のバウンダリスキャンレジスタにセットすると、そのテ
ストデータをプリント配線基板１のＴＤＯに向かって順
次シフト出力する。そして、ＬＳＩ−Ａのバウンダリス
キャンレジスタにセットされたテストデータと、ＬＳＩ
−Ｂのバウンダリスキャンレジスタから出力されたテス
トデータを比較し、両者が一致すれば、ＬＳＩ−ＡとＬ
ＳＩ−Ｂの接続関係が良好であると診断する一方、両者
が一致しなければ、ＬＳＩ−ＡとＬＳＩ−Ｂの接続関係
が不良であると診断する。
【０００９】図５はＬＳＩ単体のテスト方法を示す説明
図であるので、以下、図５を参照しつつ、ＬＳＩ単体の
テスト方法を具体的に説明する。ＬＳＩ−Ｂのテストを
実行する場合、最初に、ＴＤＩからテストデータを順次
シフト入力して、ＬＳＩ−Ｂのバウンダリスキャンレジ
スタに任意のテストデータをセットする。
図であるので、以下、図５を参照しつつ、ＬＳＩ単体の
テスト方法を具体的に説明する。ＬＳＩ−Ｂのテストを
実行する場合、最初に、ＴＤＩからテストデータを順次
シフト入力して、ＬＳＩ−Ｂのバウンダリスキャンレジ
スタに任意のテストデータをセットする。
【００１０】そして、任意のテストデータをＬＳＩ−Ｂ
のバウンダリスキャンレジスタにセットすると、そのテ
ストデータをＬＳＩ−Ｂの内部回路に対して出力し、そ
の内部回路の動作を開始させる。
のバウンダリスキャンレジスタにセットすると、そのテ
ストデータをＬＳＩ−Ｂの内部回路に対して出力し、そ
の内部回路の動作を開始させる。
【００１１】そして、内部回路の動作が開始すると、そ
の動作結果を示す出力データをバウンダリスキャンレジ
スタに書き込ませる。そして、内部回路の動作結果を示
す出力データがバウンダリスキャンレジスタに書き込ま
れると、その出力データをプリント配線基板１のＴＤＯ
に向かって順次シフト出力する。そして、プリント配線
基板１のＴＤＯから出力される出力データが所望のデー
タであるか否かをチェックすることにより、ＬＳＩ−Ｂ
の良否を判定する。
の動作結果を示す出力データをバウンダリスキャンレジ
スタに書き込ませる。そして、内部回路の動作結果を示
す出力データがバウンダリスキャンレジスタに書き込ま
れると、その出力データをプリント配線基板１のＴＤＯ
に向かって順次シフト出力する。そして、プリント配線
基板１のＴＤＯから出力される出力データが所望のデー
タであるか否かをチェックすることにより、ＬＳＩ−Ｂ
の良否を判定する。
【００１２】
【発明が解決しようとする課題】従来の半導体集積回路
は以上のように構成されているので、プリント配線基板
１のエッジに施されたＴＤＩ（入力端子）からテストデ
ータを入力し、プリント配線基板１のエッジに施された
ＴＤＯ（出力端子）からテストデータを出力するように
すれば、ＬＳＩ間の接続関係の良否を診断することがで
きるが、ＴＤＩやＴＤＯ等の端子又はプリント配線に不
良があると、ＬＳＩ間の接続関係が良好であっても、接
続関係が不良であるとして誤診してしまう等の課題があ
った。また、ＬＳＩ単体の診断においては、プリント配
線基板１に複数のＬＳＩが直列接続されている場合、テ
スト対象でないＬＳＩ−Ａを介して、テスト対象のＬＳ
Ｉ−Ｂにテストデータを設定しなければならず、そのた
め、テストデータの設定が複雑になるとともに、テスト
時間が長くなる等の課題があった。
は以上のように構成されているので、プリント配線基板
１のエッジに施されたＴＤＩ（入力端子）からテストデ
ータを入力し、プリント配線基板１のエッジに施された
ＴＤＯ（出力端子）からテストデータを出力するように
すれば、ＬＳＩ間の接続関係の良否を診断することがで
きるが、ＴＤＩやＴＤＯ等の端子又はプリント配線に不
良があると、ＬＳＩ間の接続関係が良好であっても、接
続関係が不良であるとして誤診してしまう等の課題があ
った。また、ＬＳＩ単体の診断においては、プリント配
線基板１に複数のＬＳＩが直列接続されている場合、テ
スト対象でないＬＳＩ−Ａを介して、テスト対象のＬＳ
Ｉ−Ｂにテストデータを設定しなければならず、そのた
め、テストデータの設定が複雑になるとともに、テスト
時間が長くなる等の課題があった。
【００１３】この発明は上記のような課題を解決するた
めになされたもので、バウンダリスキャン回路を制御す
る信号を、プリント配線等を介さずに直接的に入力する
ことができる半導体集積回路を得ることを目的とする。
めになされたもので、バウンダリスキャン回路を制御す
る信号を、プリント配線等を介さずに直接的に入力する
ことができる半導体集積回路を得ることを目的とする。
【００１４】
【課題を解決するための手段】この発明に係る半導体集
積回路は、切替信号を入力する信号パッドを非実装面に
設け、実装面又は非実装面に設けられたバウンダリスキ
ャンテスト用の信号パッドの何れか一方を切替信号に応
じてバウンダリスキャン回路と接続するようにしたもの
である。
積回路は、切替信号を入力する信号パッドを非実装面に
設け、実装面又は非実装面に設けられたバウンダリスキ
ャンテスト用の信号パッドの何れか一方を切替信号に応
じてバウンダリスキャン回路と接続するようにしたもの
である。
【００１５】この発明に係る半導体集積回路は、切替信
号を入力する信号パッドを実装面に設け、実装面又は非
実装面に設けられたバウンダリスキャンテスト用の信号
パッドの何れか一方を切替信号に応じてバウンダリスキ
ャン回路と接続するようにしたものである。
号を入力する信号パッドを実装面に設け、実装面又は非
実装面に設けられたバウンダリスキャンテスト用の信号
パッドの何れか一方を切替信号に応じてバウンダリスキ
ャン回路と接続するようにしたものである。
【００１６】この発明に係る半導体集積回路は、切替信
号を入力する信号ピンを非実装面に設け、実装面又は非
実装面に設けられたバウンダリスキャンテスト用の信号
ピンの何れか一方を切替信号に応じてバウンダリスキャ
ン回路と接続するようにしたものである。
号を入力する信号ピンを非実装面に設け、実装面又は非
実装面に設けられたバウンダリスキャンテスト用の信号
ピンの何れか一方を切替信号に応じてバウンダリスキャ
ン回路と接続するようにしたものである。
【００１７】この発明に係る半導体集積回路は、切替信
号を入力する信号ピンを実装面に設け、実装面又は非実
装面に設けられたバウンダリスキャンテスト用の信号ピ
ンの何れか一方を切替信号に応じてバウンダリスキャン
回路と接続するようにしたものである。
号を入力する信号ピンを実装面に設け、実装面又は非実
装面に設けられたバウンダリスキャンテスト用の信号ピ
ンの何れか一方を切替信号に応じてバウンダリスキャン
回路と接続するようにしたものである。
【００１８】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体集積回路（以下、ＬＳＩという）を示す内部構成図
であり、図において、１１はＬＳＩの上面（非実装面）
に施され、クロックＴＣＫを入力するバウンダリスキャ
ンテスト用の信号パッド、１２はＬＳＩの上面（非実装
面）に施され、テストモード信号ＴＭＳを入力するバウ
ンダリスキャンテスト用の信号パッド、１３はＬＳＩの
上面（非実装面）に施され、テストデータＴＤＩを入力
するバウンダリスキャンテスト用の信号パッド、１４は
ＬＳＩの上面（非実装面）に施され、テストデータＴＤ
Ｏを出力するバウンダリスキャンテスト用の信号パッ
ド、１５はＬＳＩの上面（非実装面）に施され、切替信
号ＴＭを入力するバウンダリスキャンテスト用の信号パ
ッドである。
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体集積回路（以下、ＬＳＩという）を示す内部構成図
であり、図において、１１はＬＳＩの上面（非実装面）
に施され、クロックＴＣＫを入力するバウンダリスキャ
ンテスト用の信号パッド、１２はＬＳＩの上面（非実装
面）に施され、テストモード信号ＴＭＳを入力するバウ
ンダリスキャンテスト用の信号パッド、１３はＬＳＩの
上面（非実装面）に施され、テストデータＴＤＩを入力
するバウンダリスキャンテスト用の信号パッド、１４は
ＬＳＩの上面（非実装面）に施され、テストデータＴＤ
Ｏを出力するバウンダリスキャンテスト用の信号パッ
ド、１５はＬＳＩの上面（非実装面）に施され、切替信
号ＴＭを入力するバウンダリスキャンテスト用の信号パ
ッドである。
【００１９】１６はＬＳＩの下面（実装面）に施され、
クロックＴＣＫを入力するバウンダリスキャンテスト用
の信号パッド、１７はＬＳＩの下面（実装面）に施さ
れ、テストモード信号ＴＭＳを入力するバウンダリスキ
ャンテスト用の信号パッド、１８はＬＳＩの下面（実装
面）に施され、テストデータＴＤＩを入力するバウンダ
リスキャンテスト用の信号パッド、１９はＬＳＩの下面
（実装面）に施され、テストデータＴＤＯを出力するバ
ウンダリスキャンテスト用の信号パッドである。
クロックＴＣＫを入力するバウンダリスキャンテスト用
の信号パッド、１７はＬＳＩの下面（実装面）に施さ
れ、テストモード信号ＴＭＳを入力するバウンダリスキ
ャンテスト用の信号パッド、１８はＬＳＩの下面（実装
面）に施され、テストデータＴＤＩを入力するバウンダ
リスキャンテスト用の信号パッド、１９はＬＳＩの下面
（実装面）に施され、テストデータＴＤＯを出力するバ
ウンダリスキャンテスト用の信号パッドである。
【００２０】２０は電源（接続手段）、２１は抵抗（接
続手段）、２２は切替信号ＴＭの信号レベルに応じて、
信号パッド１１から入力されたクロックＴＣＫ又は信号
パッド１６から入力されたクロックＴＣＫの何れか一方
をバウンダリスキャン回路２５に出力するセレクタ（接
続手段）、２３は切替信号ＴＭの信号レベルに応じて、
信号パッド１２から入力されたテストモード信号ＴＭＳ
又は信号パッド１７から入力されたテストモード信号Ｔ
ＭＳの何れか一方をバウンダリスキャン回路２５に出力
するセレクタ（接続手段）、２４は切替信号ＴＭの信号
レベルに応じて、信号パッド１３から入力されたテスト
データＴＤＩ又は信号パッド１７から入力されたテスト
データＴＤＩの何れか一方をバウンダリスキャン回路２
５に出力するセレクタ（接続手段）である。
続手段）、２２は切替信号ＴＭの信号レベルに応じて、
信号パッド１１から入力されたクロックＴＣＫ又は信号
パッド１６から入力されたクロックＴＣＫの何れか一方
をバウンダリスキャン回路２５に出力するセレクタ（接
続手段）、２３は切替信号ＴＭの信号レベルに応じて、
信号パッド１２から入力されたテストモード信号ＴＭＳ
又は信号パッド１７から入力されたテストモード信号Ｔ
ＭＳの何れか一方をバウンダリスキャン回路２５に出力
するセレクタ（接続手段）、２４は切替信号ＴＭの信号
レベルに応じて、信号パッド１３から入力されたテスト
データＴＤＩ又は信号パッド１７から入力されたテスト
データＴＤＩの何れか一方をバウンダリスキャン回路２
５に出力するセレクタ（接続手段）である。
【００２１】２５は複数のＬＳＩ間の接続状態やＬＳＩ
単体の診断を実行するバウンダリスキャン回路、２６は
バウンダリスキャン回路２５のテスト結果ＴＤＯを信号
パッド１４に出力するラッチ、２７はバウンダリスキャ
ン回路２５のテスト結果ＴＤＯを信号パッド１９に出力
するラッチである。
単体の診断を実行するバウンダリスキャン回路、２６は
バウンダリスキャン回路２５のテスト結果ＴＤＯを信号
パッド１４に出力するラッチ、２７はバウンダリスキャ
ン回路２５のテスト結果ＴＤＯを信号パッド１９に出力
するラッチである。
【００２２】次に動作について説明する。ＬＳＩの上面
（非実装面）に施された信号パッド１５から信号レベル
が“Ｈ”レベルの切替信号ＴＭを入力すれば、セレクタ
２２〜２４が、ＬＳＩの下面（実装面）に施された信号
パッド１６〜１９から入力されるクロックＴＣＫ等を有
効（信号パッド１１〜１４から入力されるクロックＴＣ
Ｋ等を無効）にして、バウンダリスキャン回路２５に入
力させるように動作する。
（非実装面）に施された信号パッド１５から信号レベル
が“Ｈ”レベルの切替信号ＴＭを入力すれば、セレクタ
２２〜２４が、ＬＳＩの下面（実装面）に施された信号
パッド１６〜１９から入力されるクロックＴＣＫ等を有
効（信号パッド１１〜１４から入力されるクロックＴＣ
Ｋ等を無効）にして、バウンダリスキャン回路２５に入
力させるように動作する。
【００２３】したがって、この場合には、従来のものと
同様に、プリント配線基板のエッジに施された入力端子
からテストデータＴＤＩ等を入力するようにすれば、複
数のＬＳＩ間の接続関係等をテストすることができる。
なお、バウンダリスキャン回路２５のテスト結果ＴＤＯ
は、ラッチ２６，２７から信号パッド１４，１９に出力
される
同様に、プリント配線基板のエッジに施された入力端子
からテストデータＴＤＩ等を入力するようにすれば、複
数のＬＳＩ間の接続関係等をテストすることができる。
なお、バウンダリスキャン回路２５のテスト結果ＴＤＯ
は、ラッチ２６，２７から信号パッド１４，１９に出力
される
【００２４】一方、ＬＳＩの上面（非実装面）に施され
た信号パッド１５から信号レベルが“Ｌ”レベルの切替
信号ＴＭを入力すれば、セレクタ２２〜２４が、ＬＳＩ
の上面（非実装面）に施された信号パッド１１〜１４か
ら入力されるクロックＴＣＫ等を有効（信号パッド１６
〜１９から入力されるクロックＴＣＫ等を無効）にし
て、バウンダリスキャン回路２５に入力させるように動
作する。
た信号パッド１５から信号レベルが“Ｌ”レベルの切替
信号ＴＭを入力すれば、セレクタ２２〜２４が、ＬＳＩ
の上面（非実装面）に施された信号パッド１１〜１４か
ら入力されるクロックＴＣＫ等を有効（信号パッド１６
〜１９から入力されるクロックＴＣＫ等を無効）にし
て、バウンダリスキャン回路２５に入力させるように動
作する。
【００２５】したがって、この場合には、プリント配線
基板のエッジに施された入力端子からテストデータＴＤ
Ｉ等を入力するのではなく、ＬＳＩの上面（非実装面）
に施された信号パッド１１〜１４からテストデータＴＤ
Ｉ等を入力するようにすれば（信号パッド１１〜１４
は、ＬＳＩの上面（非実装面）に施されているので、Ｌ
ＳＩがプリント配線基板に実装されても、信号を入力す
ることができる）、複数のＬＳＩ間の接続関係等をテス
トすることができる。なお、バウンダリスキャン回路２
５のテスト結果ＴＤＯは、ラッチ２６，２７から信号パ
ッド１４，１９に出力される
基板のエッジに施された入力端子からテストデータＴＤ
Ｉ等を入力するのではなく、ＬＳＩの上面（非実装面）
に施された信号パッド１１〜１４からテストデータＴＤ
Ｉ等を入力するようにすれば（信号パッド１１〜１４
は、ＬＳＩの上面（非実装面）に施されているので、Ｌ
ＳＩがプリント配線基板に実装されても、信号を入力す
ることができる）、複数のＬＳＩ間の接続関係等をテス
トすることができる。なお、バウンダリスキャン回路２
５のテスト結果ＴＤＯは、ラッチ２６，２７から信号パ
ッド１４，１９に出力される
【００２６】以上のように、この実施の形態１によれ
ば、切替信号ＴＭを入力する信号パッド１５をＬＳＩの
非実装面に設け、ＬＳＩの実装面又は非実装面に設けら
れたバウンダリスキャンテスト用の信号パッドの何れか
一方を切替信号ＴＭに応じてバウンダリスキャン回路２
５と接続するように構成したので、バウンダリスキャン
回路２５を制御する信号を、プリント配線等を介さずに
直接的に入力することができるようになり、その結果、
接続関係の良否の誤診を防止することができるととも
に、ＬＳＩ単体のテストを速やかに実施することができ
る効果が得られる。なお、切替信号ＴＭの信号レベルを
“Ｈ”レベルにすれば、プリント配線基板のエッジに施
された入力端子からテストデータＴＤＩ等を入力するこ
ともできるため、従来のものと同様のテストも実施する
ことができる。
ば、切替信号ＴＭを入力する信号パッド１５をＬＳＩの
非実装面に設け、ＬＳＩの実装面又は非実装面に設けら
れたバウンダリスキャンテスト用の信号パッドの何れか
一方を切替信号ＴＭに応じてバウンダリスキャン回路２
５と接続するように構成したので、バウンダリスキャン
回路２５を制御する信号を、プリント配線等を介さずに
直接的に入力することができるようになり、その結果、
接続関係の良否の誤診を防止することができるととも
に、ＬＳＩ単体のテストを速やかに実施することができ
る効果が得られる。なお、切替信号ＴＭの信号レベルを
“Ｈ”レベルにすれば、プリント配線基板のエッジに施
された入力端子からテストデータＴＤＩ等を入力するこ
ともできるため、従来のものと同様のテストも実施する
ことができる。
【００２７】実施の形態２．上記実施の形態１では、切
替信号ＴＭを入力する信号パッド１５をＬＳＩの上面
（非実装面）に施したものについて示したが、切替信号
ＴＭを入力する信号パッド１５をＬＳＩの下面（実装
面）に施すようにしてもよい。ただし、この場合、切替
信号ＴＭについては、プリント配線基板のエッジに施さ
れた入力端子等から入力する必要がある。
替信号ＴＭを入力する信号パッド１５をＬＳＩの上面
（非実装面）に施したものについて示したが、切替信号
ＴＭを入力する信号パッド１５をＬＳＩの下面（実装
面）に施すようにしてもよい。ただし、この場合、切替
信号ＴＭについては、プリント配線基板のエッジに施さ
れた入力端子等から入力する必要がある。
【００２８】実施の形態３．上記実施の形態１，２で
は、ＬＳＩの上面（非実装面）又は下面（実装面）に信
号パッド１１〜１９を施したものについて示したが、こ
れらの代わりに信号ピンを施すようにしてもよい。これ
により、上記実施の形態１，２と同様の効果を奏するこ
とができるが、更に、テスト装置の信号ケーブルの先端
にあるクリップを使って、ＬＳＩの信号ピンを把持する
だけで、テスト装置をＬＳＩに接続することができるた
め、テストを実施するまでの準備が容易になる効果も奏
する。
は、ＬＳＩの上面（非実装面）又は下面（実装面）に信
号パッド１１〜１９を施したものについて示したが、こ
れらの代わりに信号ピンを施すようにしてもよい。これ
により、上記実施の形態１，２と同様の効果を奏するこ
とができるが、更に、テスト装置の信号ケーブルの先端
にあるクリップを使って、ＬＳＩの信号ピンを把持する
だけで、テスト装置をＬＳＩに接続することができるた
め、テストを実施するまでの準備が容易になる効果も奏
する。
【００２９】
【発明の効果】以上のように、この発明によれば、切替
信号を入力する信号パッドを非実装面に設け、実装面又
は非実装面に設けられたバウンダリスキャンテスト用の
信号パッドの何れか一方を切替信号に応じてバウンダリ
スキャン回路と接続するように構成したので、接続関係
の良否の誤診を防止することができるとともに、ＬＳＩ
単体のテストを速やかに実施することができる効果があ
る。
信号を入力する信号パッドを非実装面に設け、実装面又
は非実装面に設けられたバウンダリスキャンテスト用の
信号パッドの何れか一方を切替信号に応じてバウンダリ
スキャン回路と接続するように構成したので、接続関係
の良否の誤診を防止することができるとともに、ＬＳＩ
単体のテストを速やかに実施することができる効果があ
る。
【００３０】この発明によれば、切替信号を入力する信
号パッドを実装面に設け、実装面又は非実装面に設けら
れたバウンダリスキャンテスト用の信号パッドの何れか
一方を切替信号に応じてバウンダリスキャン回路と接続
するように構成したので、接続関係の良否の誤診を防止
することができるとともに、ＬＳＩ単体のテストを速や
かに実施することができる効果がある。
号パッドを実装面に設け、実装面又は非実装面に設けら
れたバウンダリスキャンテスト用の信号パッドの何れか
一方を切替信号に応じてバウンダリスキャン回路と接続
するように構成したので、接続関係の良否の誤診を防止
することができるとともに、ＬＳＩ単体のテストを速や
かに実施することができる効果がある。
【００３１】この発明によれば、切替信号を入力する信
号ピンを非実装面に設け、実装面又は非実装面に設けら
れたバウンダリスキャンテスト用の信号ピンの何れか一
方を切替信号に応じてバウンダリスキャン回路と接続す
るように構成したので、接続関係の良否の誤診を防止す
ることができるとともに、ＬＳＩ単体のテストを速やか
に実施することができる効果がある。
号ピンを非実装面に設け、実装面又は非実装面に設けら
れたバウンダリスキャンテスト用の信号ピンの何れか一
方を切替信号に応じてバウンダリスキャン回路と接続す
るように構成したので、接続関係の良否の誤診を防止す
ることができるとともに、ＬＳＩ単体のテストを速やか
に実施することができる効果がある。
【００３２】この発明によれば、切替信号を入力する信
号ピンを実装面に設け、実装面又は非実装面に設けられ
たバウンダリスキャンテスト用の信号ピンの何れか一方
を切替信号に応じてバウンダリスキャン回路と接続する
ように構成したので、接続関係の良否の誤診を防止する
ことができるとともに、ＬＳＩ単体のテストを速やかに
実施することができる効果がある。
号ピンを実装面に設け、実装面又は非実装面に設けられ
たバウンダリスキャンテスト用の信号ピンの何れか一方
を切替信号に応じてバウンダリスキャン回路と接続する
ように構成したので、接続関係の良否の誤診を防止する
ことができるとともに、ＬＳＩ単体のテストを速やかに
実施することができる効果がある。
【図１】 この発明の実施の形態１による半導体集積回
路を示す内部構成図である。
路を示す内部構成図である。
【図２】 従来の半導体集積回路が搭載されたプリント
配線基板を示す実装図である。
配線基板を示す実装図である。
【図３】 複数のＬＳＩがプリント配線基板に実装され
た様子を示す回路図である。
た様子を示す回路図である。
【図４】 ＬＳＩ間の接続関係のテスト方法を示す説明
図である。
図である。
【図５】 ＬＳＩ単体のテスト方法を示す説明図であ
る。
る。
１１〜１９ 信号パッド、２０ 電源（接続手段）、２
１ 抵抗（接続手段）、２２〜２４ セレクタ（接続手
段）、２５ バウンダリスキャン回路。
１ 抵抗（接続手段）、２２〜２４ セレクタ（接続手
段）、２５ バウンダリスキャン回路。
Claims (4)
- 【請求項１】 バウンダリスキャン回路を内蔵する半導
体集積回路において、バウンダリスキャンテスト用の信
号パッドを実装面と非実装面の双方に設けるとともに、
切替信号を入力する信号パッドを非実装面に設け、その
実装面又は非実装面に設けられたバウンダリスキャンテ
スト用の信号パッドの何れか一方を切替信号に応じて上
記バウンダリスキャン回路と接続する接続手段を内蔵す
ることを特徴とする半導体集積回路。 - 【請求項２】 バウンダリスキャン回路を内蔵する半導
体集積回路において、バウンダリスキャンテスト用の信
号パッドを実装面と非実装面の双方に設けるとともに、
切替信号を入力する信号パッドを実装面に設け、その実
装面又は非実装面に設けられたバウンダリスキャンテス
ト用の信号パッドの何れか一方を切替信号に応じて上記
バウンダリスキャン回路と接続する接続手段を内蔵する
ことを特徴とする半導体集積回路。 - 【請求項３】 バウンダリスキャン回路を内蔵する半導
体集積回路において、バウンダリスキャンテスト用の信
号ピンを実装面と非実装面の双方に設けるとともに、切
替信号を入力する信号ピンを非実装面に設け、その実装
面又は非実装面に設けられたバウンダリスキャンテスト
用の信号ピンの何れか一方を切替信号に応じて上記バウ
ンダリスキャン回路と接続する接続手段を内蔵すること
を特徴とする半導体集積回路。 - 【請求項４】 バウンダリスキャン回路を内蔵する半導
体集積回路において、バウンダリスキャンテスト用の信
号ピンを実装面と非実装面の双方に設けるとともに、切
替信号を入力する信号ピンを実装面に設け、その実装面
又は非実装面に設けられたバウンダリスキャンテスト用
の信号ピンの何れか一方を切替信号に応じて上記バウン
ダリスキャン回路と接続する接続手段を内蔵することを
特徴とする半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10334531A JP2000162277A (ja) | 1998-11-25 | 1998-11-25 | 半導体集積回路 |
| US09/303,624 US6519728B2 (en) | 1998-11-25 | 1999-05-03 | Semiconductor integrated circuit having test circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10334531A JP2000162277A (ja) | 1998-11-25 | 1998-11-25 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000162277A true JP2000162277A (ja) | 2000-06-16 |
Family
ID=18278454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10334531A Pending JP2000162277A (ja) | 1998-11-25 | 1998-11-25 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6519728B2 (ja) |
| JP (1) | JP2000162277A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8683404B2 (en) | 2008-08-05 | 2014-03-25 | Nec Corporation | Semiconductor verification apparatus, method, and program |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2003014819A (ja) * | 2001-07-03 | 2003-01-15 | Matsushita Electric Ind Co Ltd | 半導体配線基板，半導体デバイス，半導体デバイスのテスト方法及びその実装方法 |
| EP1357387A1 (de) * | 2002-04-22 | 2003-10-29 | Siemens Aktiengesellschaft | Partial-BIST mit Erfassung der Verbindungen zwischen einzelnen Blöcken |
| JP4140331B2 (ja) * | 2002-10-01 | 2008-08-27 | 沖電気工業株式会社 | アナログ電圧出力ドライバｌｓｉチップ |
| EP1574868B1 (en) * | 2003-02-13 | 2007-10-17 | Matsushita Electric Industrial Co., Ltd. | Assembly for LSI test and method for the test |
| US7088091B2 (en) * | 2003-08-14 | 2006-08-08 | Intel Corporation | Testing a multi-channel device |
| US8243245B2 (en) * | 2008-03-17 | 2012-08-14 | Liquid Design Systems Inc. | BSC macrostructure for three-dimensional wiring and substrate having the BSC macrostructure |
| KR101097247B1 (ko) * | 2009-10-26 | 2011-12-21 | 삼성에스디아이 주식회사 | 전자 회로 모듈 및 그 제조 방법 |
| US9791505B1 (en) * | 2016-04-29 | 2017-10-17 | Texas Instruments Incorporated | Full pad coverage boundary scan |
| JP6956028B2 (ja) * | 2018-02-22 | 2021-10-27 | ファナック株式会社 | 故障診断装置及び機械学習装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3806891A (en) * | 1972-12-26 | 1974-04-23 | Ibm | Logic circuit for scan-in/scan-out |
| JPS5719726A (en) * | 1980-07-10 | 1982-02-02 | Nippon Kogaku Kk <Nikon> | Positioning device |
| US5428626A (en) * | 1993-10-18 | 1995-06-27 | Tektronix, Inc. | Timing analyzer for embedded testing |
| JP2616410B2 (ja) | 1993-11-29 | 1997-06-04 | 日本電気株式会社 | バウンダリスキャン用回路を具備する半導体集積回路 |
| JPH0862294A (ja) * | 1994-08-25 | 1996-03-08 | Mitsubishi Electric Corp | 半導体装置及び半導体装置のテスト方法 |
| JP2001523390A (ja) * | 1994-12-22 | 2001-11-20 | ベネディクト・ジー・ペース | 反転型のチップが接合された高い実装効率を有するモジュール |
-
1998
- 1998-11-25 JP JP10334531A patent/JP2000162277A/ja active Pending
-
1999
- 1999-05-03 US US09/303,624 patent/US6519728B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8683404B2 (en) | 2008-08-05 | 2014-03-25 | Nec Corporation | Semiconductor verification apparatus, method, and program |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020194564A1 (en) | 2002-12-19 |
| US6519728B2 (en) | 2003-02-11 |
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