JP2000133594A

JP2000133594A - 半導体装置の作製方法

Info

Publication number: JP2000133594A
Application number: JP11230057A
Authority: JP
Inventors: Shunpei Yamazaki; 舜平山崎
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1998-08-18
Filing date: 1999-08-16
Publication date: 2000-05-12

Abstract

(57)【要約】【課題】結晶性半導体膜から触媒元素を効率よく除去
する。【解決手段】非晶質シリコン膜、微結晶シリコン膜等
でなる低級結晶性半導体膜１２に接してＮｉ膜１３を形
成する。低級結晶性半導体薄膜１２を４５０〜６５０℃
で加熱してＮｉを拡散させた結晶性半導体薄膜１４を形
成する。再び５００〜１１００℃で加熱して半導体膜１
４に残存した非晶質成分を結晶化し、結晶性を高めた結
晶性半導体膜１５を形成する。次に、結晶性半導体膜１
５にレーザ光又は強光を照射して、半導体膜１５中でシ
リサイド状態で局在しているＮｉを拡散しやすい状態す
る。次に、結晶性半導体膜１５に触媒元素を選択的に添
加して、１５族添加領域１５ａを形成する。次に５００
〜８５０℃で加熱して、被ゲッタリング領域１５ｂに残
存した触媒元素を１５族元素添加領域１５ａ吸い取らせ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、結晶性半導体薄膜
を用いて半導体装置を作製する方法に関する。なお、本
発明の半導体装置は薄膜トランジスタやＭＯＳトランジ
スタなどの半導体素子だけでなく、これら絶縁ゲート型
半導体素子で構成された半導体回路を有する電子機器
や、アクティブマトリクス基板でなる電気光学表示装置
（代表的には、液晶表示装置）を備えたパーソナルコン
ピュータやデジタルカメラ等の電子機器をもその範疇と
する。

【０００２】

【従来の技術】現在、半導体膜を用いた半導体素子とし
て、薄膜トランジスタ（ＴＦＴ）が知られている。ＴＦ
Ｔは各種集積回路に利用されているが、特にアクティブ
マトリクス型液晶表示装置の画素部のスイッチング素子
として利用されている。更に、近年ＴＦＴの高移動度化
が進められており、画素部を駆動するドライバ回路の素
子としてもＴＦＴが利用されている。ドライバ回路に利
用するには、半導体層としては、非晶質シリコン膜より
も移動度の高い、結晶性シリコン膜を用いることが必要
なる。この結晶性シリコン膜は多結晶シリコン、ポリシ
リコン、微結晶シリコン等と呼ばれている。

【０００３】従来、多結晶シリコン膜を形成するには、
多結晶シリコン膜を直接成膜する方法と、非晶質シリコ
ンをＣＶＤ法で成膜し、６００〜１１００℃の温度で２
０〜４８時間加熱処理して、多結晶シリコンを結晶化す
る方法が知られている。後者の方法で形成した非晶質シ
リコン膜のほうが結晶粒が大きく、作製した半導体素子
の特性も良好である。

【０００４】後者の方法でガラス基板上に結晶性シリコ
ン膜を形成する場合には、結晶化のプロセス温度の上限
が６００℃程度になり、結晶化工程に長時間要すること
になる。また６００℃という温度はシリコンを結晶化す
る最低の温度に近く、５００℃以下になると、工業的に
採算があう短い時間で結晶化させることは不可能であ
る。

【０００５】結晶化時間を短縮するには、高い歪点を有
する石英基板を用いて、結晶化温度を１０００℃程度に
上昇すればよいが、石英基板はガラス基板に比較して非
常に高価であり、大面積化は困難である。例えば、アク
ティブ型の液晶表示装置に広く用いられるコーニング７
０５９ガラスはガラス歪点が５９３℃であり、６００℃
以上の温度で数時間の加熱では基板の縮みや撓みが発生
してしまう。このため、コーニング７０５９ガラスのよ
うなガラス基板が利用できるように、結晶化プロセスの
低温化及び時短化が要求されている。

【０００６】エキシマレーザーによる結晶化技術はプロ
セスの低温化、時短化を可能にした技術の１つである。
エキシマレーザー光は基板に熱的な影響を殆ど与えず
に、１０００℃前後の熱アニールに匹敵するエネルギー
を短時間で半導体膜に与えることができ、また高い結晶
性の半導体膜を形成することができる。しかしながら、
エキシマレーザーは照射面のエネルギー分布がばらつい
ているので、得られた結晶化半導体膜の結晶性もばらつ
いてしまい、ＴＦＴごとの素子特性もばらつきが見られ
た。

【０００７】そこで、本出願人は、加熱処理を用いつ
つ、結晶化温度を低温化した技術を特開平６−２３２０
５９号公報、特開平７−３２１３３９号公報等に開示し
ている。上記公報の技術は、非晶質シリコン膜に微量の
触媒元素を導入し、しかる後に加熱処理を行うことによ
り結晶化シリコン膜を得るものである。結晶化を助長す
る触媒元素としては、シリコンに対して侵入型となる元
素である、Ｎｉ、Ｆｅ、Ｃｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏ
ｓ、Ｉｒ、Ｐｔ、Ｃｕ、Ａｕ、Ｇｅから選ばれた元素を
用いる。

【０００８】上記公報の結晶化では、加熱処理により、
非晶質シリコン膜内に触媒元素が拡散し、非晶質シリコ
ンの結晶化が進行する。よって、上記公報の結晶化技術
を用いることにより、４５０〜６００℃、４〜１２時間
の加熱処理で結晶性シリコンを形成することが可能であ
り、ガラス基板を使用することを可能にした。

【０００９】しかしながら、上記公報の結晶化では、触
媒元素が結晶性シリコン膜に残存しているという問題点
を有する。このような触媒元素はシリコン膜の半導体特
性を損なうものであり、作製する素子の安定性、信頼性
が損われてしまう。

【００１０】そこで、この問題点を解消するため、本出
願人は結晶性シリコン膜から触媒元素を除去する（ゲッ
タリングする）方法を検討した。第１の方法は、塩素な
どハロゲン元素を含有する雰囲気で加熱処理する方法で
ある。この方法では、膜内の触媒元素がハロゲン化物と
して気化される。

【００１１】第２の方法は、リンを結晶性シリコン膜に
選択的に添加して加熱処理を行う方法である。加熱処理
を行うことにより、触媒元素がリン添加領域へと拡散
し、この領域に捕獲される

【００１２】しかしながら、第１の方法では、ゲッタリ
ングの効果を得るには熱処理温度が８００℃以上にする
必要があり、ガラス基板が使用できない。他方、第２の
方法は加熱温度が６００℃以下とすることができるが、
処理時間が十数時間要するという欠点を有する。

【００１３】

【発明が解決しようとする課題】本発明は、上記第２の
方法の触媒元素除去技術を用いるにあたって、触媒元素
の除去工程を効率良く行う方法を提供することを目的と
する。

【００１４】更に、本発明はプロセス温度を６００℃以
下とし、ガラス基板上に高性能の半導体素子を形成する
ことを可能にすることを目的とする。

【００１５】

【課題を解決するための手段】触媒元素の除去に時間を
要するのは、結晶化が終了した時点で結晶性シリコン膜
内の触媒元素が原子状態で存在しているのではなく、殆
どがシリコンと結合した状態で存在しているためである
と、考えられる。触媒元素を結晶性シリコン膜から除去
するには、この結合を切る必要がある。例えば、ニッケ
ルを触媒元素として用いた場合にはニッケルシリサイド
として存在していると考えられる。

【００１６】このことを確認するために、ニッケルを用
いて結晶化したシリコン膜をＦＰＭ（５０％ＨＦと５０
％Ｈ₂Ｏ₂を１：１で混合したエッチャント）で３０秒
程度エッチングした。ＦＰＭはニッケルシリサイドを短
時間で除去するので、エッチングによる穴の有無によっ
てニッケルシリサイドの存在が確認できる。

【００１７】結晶化されたシリコン膜にはＦＰＭ処理に
よって不規則に穴が発生していた。このことは後述する
が、結晶化された領域にはニッケルが局在し、この局在
している部分でシリコンと結合してシリサイドが形成さ
れていることを示している。

【００１８】そこで、本発明では、結晶化された半導体
膜にレーザー光や赤外光を照射して、触媒元素と半導体
との結合を断ち、触媒元素を原子状態に分散させること
を主要な構成とする。この構成によって、触媒元素が半
導体膜内を拡散しやすい状態となるため、触媒元素の除
去工程の低温化、時短化が図れる。

【００１９】上述の課題を解決するための本発明は、低
級結晶性半導体膜に触媒元素を導入する導入工程と、前
記低級結晶性半導体膜を加熱処理する第１の加熱処理工
程と、前記加熱処理をした半導体を加熱処理する第２の
加熱処理工程と、前記第２の加熱処理後の半導体膜を加
熱処理して、膜内の触媒元素を除去する触媒元素の除去
（ゲッタリング）工程と、触媒元素除去工程以前に、第
２の加熱処理後の半導体膜にレーザー又は強光を照射す
る光アニール工程と、を主要な構成とすることを特徴と
する。

【００２０】上記導入工程において、低級結晶性半導体
膜は結晶性のない非結晶性半導体膜、又は結晶性を有す
るが１００ｎｍ以上のオーダーの結晶粒が殆どない半導
体薄膜であって、具体的には非晶質半導体膜、微結晶半
導体膜を指す。微結晶半導体膜は、数ｎｍ〜数十ｎｍの
大きさの結晶粒を含む微結晶と非晶質とが混相状態の半
導体膜である。

【００２１】より具体的には、低級結晶性半導体膜は非
晶質シリコン膜、微結晶シリコン膜、非晶質ゲルマニウ
ム膜、微結晶ゲルマニウム膜、非晶質Ｓｉ₁Ｇｅ
_1-x（０＜ｘ＜１）であり、これらの半導体膜はプラズ
マＣＶＤ法、減圧ＣＶＤ法等の化学的気相法で成膜され
る。

【００２２】触媒元素とは半導体、特にシリコンの結晶
化を助長する機能を有する元素であり、シリコンに対し
て侵入型の金属元素である、Ｎｉ、Ｆｅ、Ｃｏ、Ｒｕ、
Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ｃｕ、Ａｕ、Ｇｅから
選ばれた１種又は複数種の元素を用いることができる。

【００２３】上記触媒元素を導入する方法は、触媒元素
を低級結晶性半導体膜に添加する方法、触媒元素を含有
する膜を低級結晶性半導体膜の上面又は下面に接して形
成する。

【００２４】前者の方法では、低級結晶性半導体膜を成
膜後、イオン注入法、プラズマドーピング法等によっ
て、触媒元素を低級質半導体膜に添加する方法を用いる
ことができる。

【００２５】後者の方法において、触媒元素含有する膜
を形成するには、ＣＶＤ法やスパッタリング法などの堆
積法や、スピナーを用いて触媒元素を含む溶液を塗布す
る塗布法が挙げられる。また、触媒元素含有する膜の形
成と、低級結晶性半導体膜の形成はどちらが先でも良
く、低級結晶性半導体膜を先に成膜すれば、触媒元素を
含有する膜は半導体膜上面に密接して形成され、形成順
序を逆にすれば、触媒元素を含有する膜は半導体膜下面
に密接して形成されることになる。なお本発明で密接す
るとは、半導体膜と触媒元素が文字通り密接するだけで
なく、半導体膜内に触媒元素が拡散できれば、膜の間に
１０ｎｍ程度の厚さの酸化膜、自然酸化膜等が存在して
いる構成も含む。

【００２６】例えば、導入工程で、触媒元素としてＮｉ
を用いた場合には、堆積法でＮｉ膜やＮｉシリサイド膜
を成膜すればよい。

【００２７】また、塗布法を用いる場合には、臭化ニッ
ケルや、酢酸ニッケル、蓚酸ニッケル、炭酸ニッケル、
塩化ニッケル、沃化ニッケル、硝酸ニッケル、硫酸ニッ
ケル等のニッケル塩を溶質とし、水、アルコール、酸、
アンモニアを溶媒とする溶液、又はニッケル元素を溶質
とし、ベンゼン、トルエン、キシレン、四塩化炭素、ク
ロロホルム、エーテルから選ばれた溶媒とする溶液を用
いることができる。あるいは、ニッケルが完全に溶解し
ていなくとも、ニッケルが媒質中に分散したエマルジョ
ンの如き材料を用いてもよい。

【００２８】または酸化膜形成用の溶液にニッケル単体
あるいはニッケルの化合物を分散させ、ニッケルを含有
した酸化膜を形成する方法でもよい。このような溶液と
しては、東京応化工業株式会社のＯＣＤ(Ohka Diffusio
n Source）を用いることができる。このＯＣＤ溶液を用
いれば、被形成面上に塗布し、２００℃程度で焼成する
ことで、簡単に酸化シリコン膜を形成できる。他の触媒
元素についても同様である。

【００２９】触媒元素の導入方法としては、ドーピング
法やＮｉ膜をスパッタ法で成膜する方法よりも、塗布法
が最も容易に低級結晶性半導体膜中の触媒元素濃度を調
節することができ、また工程も簡単化される。

【００３０】また、上記第１の加熱処理工程は低級結晶
性半導体膜内に触媒元素を拡散させるための工程であ
る。触媒元素を導入した低級結晶性半導体膜を加熱処理
すると、触媒元素が直ちに半導体膜内に侵入し、拡散す
る。そして触媒元素は拡散しつつ、非晶質状態にある分
子鎖に触媒的な作用を及ぼし、低級結晶性半導体膜を結
晶化させる。

【００３１】この触媒作用に関しては、本出願人によ
り、特開平０６−２４４１０３号公報、特開平０６−２
４４１０４号公報等で開示している。触媒元素はシリコ
ンに対して侵入型の原子であるため、触媒元素と接して
いるシリコンは触媒元素と結合し、シリサイドが形成さ
れる。そして、シリサイドと非晶質状態のシリコン結合
が反応して、結晶化進行することが分かった。これは、
触媒元素とシリコンの原子間距離が単結晶シリコンの原
子間距離に非常に近いためであり、Ｎｉ−Ｓｉ間距離が
単結晶Ｓｉ−Ｓｉ間距離と最も近く、０．６％ほど短
い。

【００３２】Ｎｉを触媒元素に用いて非晶質シリコン膜
を結晶化させる反応をモデル化すると、Ｓｉ［ａ］−Ｎｉ（シリサイド）＋Ｓｉ［ｂ］−Ｓｉ［ｃ］（非晶質） →Ｓｉ［ａ］−Ｓｉ［ｂ］（結晶性）＋Ｎｉ−Ｓｉ［ｃ］（シリサイド）という反応式で表すことができる。

【００３３】なお、上記の反応式において、［ａ］、
［ｂ］、［ｃ］という指標はＳｉ原子位置を表してい
る。

【００３４】上記の反応式は、シリサイド中のＮｉ原子
が非晶部分のシリコンのＳｉ［ｂ］原子と置換するため
に、Ｓｉ［ａ］−Ｓｉ［ｂ］間距離が単結晶とほぼ同じ
になることを示している。また、Ｎｉが低級結晶性半導
体膜内を拡散しつつ、結晶成長させていることを示して
いる。また、結晶化反応が終了した時点で、ＮｉはＳｉ
と結合した状態で、拡散の終端（又は、結晶成長の先
端）に局在していることを示している。つまりＮｉＳｉ
_xで表されるシリサイド状態で結晶化後の膜内に不規則
に分布していることとなる。このシリサイドの存在は上
述したように、結晶化後の膜をＦＰＭ処理することで、
穴として確認できる。

【００３５】なお、この結晶化反応を進行させるための
エネルギーを与えるには、加熱炉において４５０℃以上
で加熱すればよいことが分かっている。また、加熱温度
の上限は６５０℃とする。これは、触媒元素と反応しな
い部分で、非晶質半導体膜の結晶化が進行しないように
するためである。触媒元素と反応しない部分で結晶化し
てしまうと、触媒元素がその部分に拡散できないので結
晶粒を大きくすることができず、また粒径もばらついて
しまう。

【００３６】上記の第２の加熱工程は、触媒元素によっ
て結晶化させた結晶性半導体膜を膜の結晶性を向上、改
善することを目的とする。

【００３７】第１の加熱処理で形成された結晶性半導体
膜には結晶粒内に欠陥があり、また非晶質部分が残存し
ている。そこで、本発明では、非晶質部分を結晶化し、
また粒内の欠陥を消滅させるために、再び加熱処理を行
う。この加熱温度は第１の加熱処理よりも高く、具体的
には５００〜１１００℃とする、より好ましくは６００
〜１１００℃とする。なお、実際の温度の上限は基板の
耐熱温度で決定されることはいうまでもない。

【００３８】なお、この工程で、加熱処理の代わりにエ
キシマレーザー光を照射することもできる。しかしなが
ら、上述したようにエキシマレーザーには、不可避的な
照射エネルギーばらつきがあるため、非晶質部分の結晶
化にばらつきが生じてしまうおそれがある。特に、この
状態では、膜ごとに非晶質部分の分布にばらつきがある
ため、１つの半導体装置で素子間の特性がばらついてし
まうだけでなく、半導体装置間の特性のばらつきが生ず
るおそれがある。

【００３９】そのため、結晶化工程後は、エキシマレー
ザー光を照射する前に、必ず加熱処理を施して、非晶質
部分を結晶化させ、また欠陥を減少させることが望まれ
る。従って、次の光アニール工程でエキシマレーザーを
使用する場合には、結晶性改善するための処理を加熱処
理で行うことが重要になる。

【００４０】また、加熱炉内での加熱処理と同等な加熱
方法として、波長０．６〜４μｍ、より好ましくは０．
８〜１．４μｍにピークをもつ赤外光を数十〜数百秒照
射するＲＴＡ法が知られている。赤外光に対する吸収係
数が高いため、赤外光の照射によって半導体膜は８００
〜１１００℃に短時間で加熱される。しかし、ＲＴＡ法
はエキシマレーザー光よりも照射時間が長いため、基板
に熱が吸収されて易く、ガラス基板を用いる場合には反
りの発生に注意が必要である。

【００４１】本発明では、結晶化された半導体膜内に局
在する触媒元素を除去（ゲッタリング）することを目的
とする。本発明では、触媒元素をゲッタリングするため
に１５族元素を用いる。ここで、１５族元素はＰ、Ａ
ｓ、Ｎ、Ｓｂ、Ｂｉである。ゲッタリング能力の最も高
いのはＰであり、次いでＳｂである。

【００４２】本発明において触媒を除去する方法は、結
晶性半導体膜に１５族元素を選択的添加して１５族元素
を含有する領域（膜）を形成し、加熱処理することで１
５族元素を含有する領域に触媒元素を吸い取らせる方
法、結晶性半導体膜に接して１５族元素を含有する膜を
形成し、加熱処理することで１５族元素を含有する方法
が挙げられる。

【００４３】前者の方法において、結晶性半導体膜に１
５族元素を含有する領域を形成するには、低級結晶性半
導体膜に触媒元素を導入する方法と同様に、プラズマド
ーピング法やイオン注入法等の気相法が挙げられる。

【００４４】また後者の方法において、１５族元素を含
有する膜はＣＶＤ法やスパッタ法等の堆積法又は塗布法
で１５族元素を含有するシリコン膜や酸化シリコン膜を
用いることができる。代表的には、ＮＩ接合を形成する
ためのＰを含有した微結晶シリコン膜や、ＰＳＧ膜が挙
げられる。

【００４５】また、１５族元素を添加して領域や１５族
元素を含有する膜内の１５族元素濃度は、半導体膜内に
残存する触媒元素濃度の１０倍とする。本発明の結晶化
方法では、１０¹⁸〜１０²⁰atoms/cm³オーダーで触媒元
素が残存するため、１５族元素濃度は１×１０¹⁹〜１×
１０²¹atoms/cm³とする。

【００４６】触媒元素を除去する（ゲッタリングさせ
る）には、加熱処理を行う。加熱処理によって、触媒元
素は１５族元素を添加した領域又は１５族元素を含有す
る膜へ拡散して、そこで１５族元素と結合して不活性化
される。よって、この触媒除去工程は１５族元素を添加
した領域又は１５族元素を含有する膜に触媒元素を吸い
取らせる（ゲッタリングさせる）という工程と見ること
ができる。

【００４７】また、触媒元素を吸い取らせる領域又は膜
には１５族元素だけでなく、１３族元素をも添加するこ
とにより、１５族元素のみよりも高い除去効果が得られ
ることが判明している。この場合には、１３族元素濃度
は１５族元素濃度の１．３〜２倍とする。１３族元素と
はＢ、Ａｌ、Ｇａ、Ｉｎ、Ｔｉである。

【００４８】本発明の触媒除去工程によって、触媒元素
濃度が５×１０¹⁷atoms/cm³以下（好ましくは２×１０
¹⁷atoms/cm³以下）にまで低減された結晶性半導体領域
が得られる。

【００４９】なお、現状ではＳＩＭＳ（質量二次イオン
分析）による検出下限が２×１０¹⁷atoms/cm³程度であ
るため、それ以下の濃度を調べることはできない。しか
しながら、本明細書に示す除去工程を行うことで、少な
くとも１×１０¹⁴〜１×１０ ¹⁵atoms/cm³程度にまで、
触媒元素は低減されるものと推定される。

【００５０】また本発明では、触媒除去工程を低温化、
時短化するために、この加熱処理以前に、結晶性半導体
膜にレーザー光又は強光を照射する。この光照射（光ア
ニール）によって、結晶性半導体膜に局在している触媒
元素を拡散しやすい状態する。

【００５１】上述したように、触媒元素はＮｉＳｉ_xの
如く、半導体分子と結合した状態で、半導体膜内に分布
しているが、光アニールのエネルギーにより、Ｎｉ−Ｓ
ｉ結合が断たれて、触媒元素は原子状態にされる、ある
いはＮｉ−Ｓｉ結合エネルギーが低下されるため、残存
している触媒元素は結晶性半導体膜内を拡散しやすい状
態となる。

【００５２】本発明の光アニールによって、触媒元素を
拡散させるために必要なエネルギーが下げることができ
るため、５００℃以上で加熱することで、触媒元素を拡
散することができ、また、処理時間を短くすることもで
きる。更に、触媒元素を吸い取らせる領域又は膜の面積
を小さくできる効果も期待でき、素子形成可能な領域を
拡大できる。なお、触媒除去工程の加熱温度の上限は触
媒元素を吸い取らせる領域又は膜内の１５族元素が移動
しない温度であり、８５０℃程度である。

【００５３】また光アニール工程において、光を照射す
る部分は半導体膜のうち、半導体素子を構成する半導体
層となる部分に照射すればよく、少なくともこの半導体
層の空乏層が形成される領域（チャネル形成領域）を含
むようにする。

【００５４】光アニールに使用する光源は、４００ｎｍ
以下の波長を有するエキシマレーザーを用いることがで
きる。例えばＫｒＦエキシマレーザー（波長２４８ｎ
ｍ）、ＸｅＣｌエキシマレーザー（波長３０８ｎｍ）、
ＸｅＦエキシマレーザー（波長３５１、３５３ｎｍ）、
ＡｒＦエキシマレーザー（波長１９３ｎｍ）などを用い
ることができる。波長４８３ｎｍのＸｅＦエキシマレー
ザーや紫外線ランプを用いることができる。またはキセ
ノンランプやアークランプなどの赤外線ランプなどを用
いることができる。パルス発振方式のエキシマレーザー
光を用いることができる。

【発明の実施の形態】図１〜図３を用いて本発明の実
施の形態を説明する。

【００５５】［実施形態１］図１を用いて、本実施形
態を説明する。

【００５６】図１（Ａ）に示すように、基板１０用意
し、基板１０表面に下地膜１１を形成する。基板１０に
はガラス基板、石英基板、セラミック基板等の絶縁性基
板、単結晶シリコン基板、更にステンレス基板、Ｃｕ基
板、Ｔa、Ｗ、Ｍｏ、Ｔｉ、Ｃｒ等の高融点金属材料又
はこれら合金系（例えば、窒素系合金）からなる基板等
の導電性基板を用いることができる。

【００５７】下地膜１１は、半導体装置内に基板から不
純物が拡散するのを防ぐ機能、基板１０上に形成される
半導体膜や金属膜の密着性を高め、剥離を防止する機能
を有する。下地膜１１には、ＣＶＤ法などで成膜した酸
化シリコン膜や、窒化シリコン膜、窒化酸化シリコン膜
等の無機絶縁膜が使用できる。例えば、シリコン基板を
使用した場合には、熱酸化によってその表面を酸化して
下地膜を形成することができる。また、石英基板やステ
ンレス基板などの耐熱性基板を用いた場合には、非晶質
シリコン膜を成膜し、このシリコン膜を熱酸化してもよ
い。

【００５８】更に、下地膜１１として、タングステン、
クロム、タンタル等の高融点金属の被膜や、窒化アルミ
ニウム膜等の高い伝導度を有する被膜を下層に、上記の
無機絶縁膜を上層に積層した積層膜を用いてもよい。こ
の場合には、半導体装置で発生した熱が下地膜１１の下
層の被膜から放射されるため、半導体装置の動作が安定
できる。

【００５９】下地膜１１上に、プラズマＣＶＤ、減圧Ｃ
ＶＤ法、熱ＣＶＤ等の気相法で低級結晶性半導体薄膜１
２を成膜する。ここでは、減圧ＣＶＤ法で非晶質シリコ
ン膜を１０〜１５０ｎｍの厚さに成膜する。プラズマＣ
ＶＤ法は減圧ＣＶＤ法よりも生産性に優れるが、減圧Ｃ
ＶＤ法は成膜に時間が掛かるが、プラズマＣＶＤ法より
も緻密な膜ができるという利点がある。（図１（Ａ））

【００６０】次に、低級結晶性半導体膜１２に触媒元素
を導入する。ここでは、低級結晶性半導体膜１２表面に
触媒元素を含有する膜１３を形成する方法を用いる。例
えば、スピナーにおいて、Ｎｉ酢酸塩溶液を塗布し、こ
の状態を数分間保持する。スピナーを用いて乾燥するこ
とによって、膜１３としてＮｉ膜が形成される。溶液の
ニッケルの濃度は、１ｐｐｍ以上好ましくは１０ｐｐｍ
以上であれば実用になる。（図１（Ｂ））

【００６１】そして、加熱炉において、触媒元素が導入
された低級結晶性半導体膜１２を熱処理し、結晶性半導
体薄膜１４を形成する。熱処理条件は、窒素雰囲気は窒
素等の不活性雰囲気とし、温度４５０℃〜６５０℃、時
間４〜１２時間とする。本実施形態においては、低級結
晶性半導体膜表面全体にニッケル元素が接するため、ニ
ッケルの拡散方向膜は低級結晶性半導体膜表面から下地
膜方向、即ち基板表面にほぼ垂直な方向に拡散し、結晶
化が進行する。（図１（Ｃ））

【００６２】加熱処理により結晶性を有する半導体膜１
４を形成したら、５００〜１１００℃で加熱処理をし
て、半導体膜１４に残存した非晶質成分を結晶化し、ま
た結晶粒内の欠陥を減少させて、結晶性を向上させて、
結晶性を高めた結晶性半導体膜１５を形成する。

【００６３】次に、結晶性半導体膜１５にレーザー光又
は強光を照射して、半導体膜１５中でシリサイド状態で
局在しているニッケルを拡散しやすい状態にする。（図
１（Ｄ））

【００６４】次に、結晶性半導体膜１５に選択的に１５
族元素を選択的に添加する。まず半導体膜１５上にマス
ク絶縁膜１６を形成する。マスク絶縁膜１６としては、
レジスト、酸化シリコンなどが使用できる。ここでは１
００ｎｍの厚さの酸化シリコン膜を成膜し、パターニン
グしてマスク絶縁膜１６を形成する。そして、プラズマ
ドーピング法、塗布法などによって、選択的に１５族元
素を添加して、半導体膜１５に１５族添加領域１５ａを
形成する。１５族元素が添加されなかった領域１５ｂを
便宜上、被ゲッタリング領域と呼ぶ。（図１（Ｅ））

【００６５】領域１５ａの１５族元素濃度は被ゲッタリ
ング領域１５ｂの触媒元素濃度の１０倍とする。本実施
例形態の方法では領域１５ｂには１０¹⁹〜１０²⁰atoms/
cm³オーダーで触媒元素が残存するため、領域１５ａの
１５族元素の濃度は１×１０ ²⁰〜１×１０²¹atoms/cm³
とする。

【００６６】次に、５００℃〜８５０℃で加熱すること
により、被ゲッタリング領域１５ｂに残存した触媒元素
が１５族元素添加領域１５ａへ拡散して、そこでに吸い
取られる。この加熱処理により、領域１５ｂの触媒元素
（Ｎｉ）濃度は２×１０¹⁷atoms/cm³以下に低下され
る。（図１（Ｆ））

【００６７】そして、触媒除去工程後に、領域１５ｂを
島状にパターニングして、島状半導体層１７を形成す
る。半導体層１７を用いてＴＦＴ等の半導体素子を作製
すればよい。（図１（Ｇ））

【００６８】本発明では、触媒除去工程前に、被ゲッタ
リング領域１５ｂを光アニールしたため、除去工程に要
する時間を短縮することができ、また、１５族元素領域
１５ａの面積を縮小でき、素子形成可能な領域（ここで
は被ゲッタリング領域１５ｂに相当）を拡大することが
できる。

【００６９】［実施形態２］図２を用いて、本実施形
態を説明する。本実施形態は、実施形態1の触媒導入方
法を変形したものである。また、半導体層形成以降のゲ
ート絶縁膜の形成方法を示す。後は、実施形態１と同様
である。

【００７０】本実施形態では、熱酸化工程があるため、
基板２０は上述した基板の中で、石英基板や、タングス
テン等の高融点金属基板基板を用意し、基板２０表面上
に下地膜２１を形成する。

【００７１】次に、低級結晶性半導体膜２２として、減
圧ＣＶＤ法により非晶質シリコン膜を形成する。非晶質
シリコン膜の膜厚は２０〜１００ｎｍ（好ましくは４０
〜７５ｎｍ）とする。ここでは成膜膜厚を６５ｎｍとす
る。なお、減圧ＣＶＤ法で形成した非晶質シリコン膜と
同等の膜質が得られるのであればプラズマＣＶＤ法を用
いても良い。

【００７２】次に、非晶質シリコン膜でなる低級結晶性
半導体膜２２上にマスク絶縁膜２３を形成する。マスク
絶縁膜２３にはパターニングによって開口部２３ａを設
けておく。この開口部２３ａが触媒元素の添加領域を規
定する。マスク絶縁膜２３としてはレジストや、酸化シ
リコン膜を用いることができる。ここでは１２０ｎｍ厚
の酸化シリコン膜で形成する。

【００７３】次に重量換算で５〜１０ppm のニッケルを
含むニッケル酢酸塩をエタノールに溶かした溶液をスピ
ンコート法により塗布し、乾燥させて、触媒元素を含有
する膜２４としてＮｉ膜をマスク絶縁膜２３上に形成す
る。この状態で、ニッケルはマスク絶縁膜２３に設けら
れた開口部２３ａにおいて低級結晶性半導体膜２２と接
した状態となる。（図２（Ａ））

【００７４】次に、熱炉内で４５０℃、１時間程度の水
素出しの後、触媒元素を含有する膜２４から低級結晶性
半導体膜２２に触媒元素を拡散させるため、加熱炉内
で、不活性雰囲気、水素雰囲気または酸素雰囲気におい
て、温度４５０〜６５０℃、加熱時間４〜２４時間の加
熱処理を行う。加熱によって、矢印で模式的に示すよう
に触媒元素が低級結晶性半導体膜２２内を拡散しつつ、
結晶化させる。ここでは５７０℃、８時間の加熱処理を
行い、触媒元素が拡散された結晶性半導体膜２５を形成
する。（図２（Ｂ））

【００７５】この触媒拡散工程では、触媒を添加した領
域２２ａで反応したニッケルシリサイドから優先的に進
行し、基板２０の基板面に対してほぼ平行に成長した結
晶領域（横成長領域とよぶ）２５ｂが形成される。横成
長領域２５ｂは比較的揃った状態で個々の結晶粒が集合
しているため、全体的な結晶性に優れるという利点があ
る。なお、領域２５ａは触媒元素が導入された領域であ
って、結晶化されるが触媒元素が高濃度に残存するた
め、素子には不適である。また非結晶化領域２５ｃは触
媒元素が拡散しなかった領域であり、結晶化が進行しな
っかった領域である。よって、横成長領域２５ｂだけが
高性能の素子を形成するのに適している。

【００７６】触媒元素の拡散工程が終了したら、マスク
絶縁膜２３を除去し、加熱炉内において５００〜１１０
０℃で加熱処理して、結晶性を向上させた結晶性半導体
膜２６を形成する。（図２（Ｃ））

【００７７】ＴＥＭ（透過型電子顕微鏡法）観察による
と、結晶性半導体膜において横成長領域２６ｂの結晶粒
は棒状または偏平棒状であり、これらの結晶粒の方位が
殆ど揃っている。これら結晶粒の殆ど全てが概略｛１１
０｝配向であり、＜１００＞軸、＜１１１＞軸の方向は
各結晶粒同士で同じであり、＜１１０＞軸が結晶粒間で
２°ほど僅かに揺らいでいる。このように、横成長領域
２６ｂでは結晶軸の方位が揃っているために、結晶粒界
での原子の結合がスムーズになり、未結合手がわずかに
なる。

【００７８】他方、従来の多結晶シリコンは結晶粒ごと
に、結晶軸の方向は不規則であるため、粒界において結
合できない原子が多数存在する。この点で、本実施形態
の横成長領域２６ｂと従来の多結晶シリコン膜の結晶構
造は全く異なっている。横成長領域２６ｂは結晶粒界に
おいて、殆どの原子の接合がとぎれることがなく、二つ
の結晶粒が極めて整合性よく接合しているため、結晶粒
界において結晶格子が連続的に連なり、結晶欠陥等に起
因するトラップ準位を非常に作りにくい構成となってい
る。

【００７９】次に、レーザー光又は強光を照射して、横
成長領域２６ｂに残存した触媒元素、ここではＮｉＳｉ
_xという結合状態で局在しているニッケルを拡散しやす
い状態にする。

【００８０】次に、実施形態１と同様に、酸化シリコン
膜でなるマスク絶縁膜２７を形成する。横成長領域２６
ｂが被ゲッタリング領域２６ｄに含まれるようする。そ
して、１５族元素としてＰ（リン）を添加し、１５族元
素添加領域２６ｃを形成する。横成長領域２６ｂに残存
するニッケル濃度は、実施形態１の場合の１／１０程
度、即ち１０¹⁸〜１０¹⁹atoms/cm³となるため、領域２
６ｃのリンの濃度は１×１０¹⁹〜１×１０²⁰atoms/cm³
とする。

【００８１】なお、１５族元素は領域２６ｃ膜を通過し
て下地膜２１、基板２０にも添加されるため、下地膜２
１または基板２２中の特定の領域のみに高濃度の１５族
元素が含まれる。しかし、このような１５族元素がＴＦ
Ｔ特性に悪影響を与えることはない。

【００８２】そして、添加領域２６ｃを形成した後、５
００〜８５０℃で２〜24時間の加熱処理を行い、被ゲッ
タリング領域２６ｄ中の触媒元素を１５族元素添加領域
２６ｃへと拡散させて、領域２６ｃに吸い取らせる（拡
散方向は矢印で示す）。こうして触媒が５×１０¹⁷atom
s/cm³以下、１×１０¹⁴〜１×１０¹⁵atoms/cm³に低減
された横成長領域が得られる。（図２（Ｄ））

【００８３】触媒元素除去工程が終了したら、マスク絶
縁膜２３を除去した後、被ゲッタリング領域２６ｄのみ
を利用して、島状の半導体層２８を形成する。

【００８４】次に、プラズマＣＶＤ法または減圧ＣＶＤ
法により酸化シリコンや窒化シリコン、半導体層２８を
覆って、窒化酸化シリコンでなる絶縁膜３０を形成す
る。この絶縁膜３０はゲート絶縁膜を構成するものであ
り、その膜厚は５０〜１５０ｎｍとする。（図２
（Ｅ））

【００８５】そして、絶縁膜３０を形成した後、加熱炉
において、酸化性雰囲気、８００〜１１００℃（好まし
くは９５０〜１０５０℃）で加熱処理を行い、半導体層
２８と絶縁膜３０の界面に熱酸化膜３１を形成する。

【００８６】なお、酸化性雰囲気はドライＯ₂雰囲気、
ウェットＯ₂雰囲気又はハロゲン元素（代表的には塩化
水素）を含む雰囲気とすれば良い。ハロゲン元素を含ま
せた場合、半導体層上の絶縁膜が薄ければハロゲン元素
によるニッケルのゲッタリング効果も期待できる。

【００８７】また、熱酸化工程の温度と時間は熱酸化膜
の膜厚やスループットを鑑みて最適な条件を決定すれば
良い。ここでは、加熱炉において、ドライ酸素雰囲気、
９５０℃、３０分の加熱処理して、５０ｎｍの熱酸化膜
３１を形成する。この熱酸化工程で、２５ｎｍの半導体
層２８が酸化されて、最終的に半導体層３２の膜厚は４
０ｎｍとなる。（図２（Ｆ））

【００８８】このように絶縁膜３０を形成した後で熱酸
化工程を行うという構成は重要である。それは、触媒除
去のための１５族元素が下地膜２１に添加されているた
め、絶縁膜３０を形成することで熱酸化工程の雰囲気中
に拡散して半導体層に再添加される（リンのオートドー
ピングとも呼ばれる）ことを防ぐことができる。

【００８９】更に、半導体層３２と絶縁膜３０との界面
を熱酸化することで、界面準位が大幅に低減されるた
め、界面特性を飛躍的に向上させることができる。ま
た、ＣＶＤ法で形成された絶縁膜３０の膜質の向上さ
れ、半導体層を薄膜化することで光リーク電流の低減も
期待できる。さらに、半導体層の粒内欠陥も低減され
る。

【００９０】これは結晶性シリコンでなる半導体層２８
が熱酸化される際に発生する余剰シリコン原子が、結晶
粒内の欠陥へと移動し、Ｓｉ−Ｓｉ結合の生成に大きく
寄与していると考えられる。この概念は高温ポリシリコ
ン膜の結晶粒内に欠陥が少ない理由として知られてい
る。

【００９１】また、結晶化温度を超える温度（代表的に
は７００〜１１００℃）で加熱処理を行うことで半導体
層３２とその下地膜２１との間が固着し、密着性が高ま
ることで欠陥が消滅するというモデルも想定できる。

【００９２】結晶性半導体膜と下地膜となる酸化シリコ
ン膜とでは、熱膨張係数に１０倍近くの差がある。従っ
て、非晶質シリコン膜から結晶性シリコン膜に変成した
段階では、結晶シリコン膜が冷却される時に非常に大き
な応力が結晶性シリコン膜にかっており、下地膜と結晶
性シリコン膜との密着性が小さい。これが原因で積層欠
陥や転位などの欠陥を容易に生じてしまうと考えられ
る。

【００９３】即ち、結晶性シリコンが動きやすい状態に
あるため、引っ張り応力によって、積層欠陥や転位など
の欠陥を容易に生じてしまうと考えられる。ここのよう
な状態は触媒除去工程が行われた後もそのままである。

【００９４】そこで熱酸化工程を施すことで、下地膜２
１と半導体層３２の密着性が高めらるため、半導体層３
２中の結晶粒内の欠陥の発生が抑えられれる。

【００９５】即ち、熱酸化工程によって、半導体層３２
が下地２１に固着されて基板との密着性を高めると同時
に、余剰シリコン原子によって結晶粒内の欠陥を補償す
ることができる。

【００９６】以上の工程で得られた半導体層３２、及び
絶縁膜３０と熱酸化膜３１をゲート絶縁膜に用いて、Ｔ
ＦＴを作製することができる。

【００９７】［実施形態３］１５族元素は半導体にＮ
型の導電型を付与する元素である。そこで、本実施形態
では、Ｎ型のソース／ドレイン領域に触媒元素を吸い取
らせる領域に用いる。

【００９８】まず、実施形態１、２で説明した工程に従
って、レーザー／強光の照射工程までを行い、得られた
結晶性半導体膜をパターニングして、半導体層４２を形
成する。なお、４０は基板であり、４１は下地膜４１で
ある。（図３（Ａ））

【００９９】なお、触媒元素を拡散させやすくするため
のレーザー又は強光の照射は半導体層４２を形成した後
に実施してもよい。本実施形態では、チャネル形成領域
の触媒元素を低減することを目的とするため、チャネル
形成領域となる部分にレーザー光／強光が照射されてい
れば、照射工程のタイミングは問わない。

【０１００】次に、ゲート絶縁膜４３、ゲート電極４４
を形成する。ゲート電極４４は後の触媒除去工程の熱処
理温度に耐え得る材料で形成する。例えば、Ｐが添加さ
れたシリコン、Ｔａ、Ｗ、Ｍｏ、Ｔｉ、Ｃｒ等の高融点
金属合やこれらの合金（例えば、高融点金属同士の合
金、高融点金属と窒素との合金などを用いることができ
る。

【０１０１】次に、ゲート電極４４をマスクにして、半
導体層４２に１５族元素を添加して、Ｎ型のソース領域
４５、Ｎ型のドレイン領域４６、チャネル形成領域４７
を自己整合的に形成する。ここでは、１５族元素として
Ｐ、Ａｓを用い、添加量は１×１０¹⁹〜１×１０²¹atom
s/cm³とする。る。（図３（Ｂ））

【０１０２】次に、５００〜８５０℃、より好ましくは
５５０℃〜６５０℃、４〜８時間加熱処理して、チャネ
ル形成領域４７内の触媒元素をソース／ドレイン領域４
５、４６へ拡散させる。ソース／ドレイン領域４５、４
６に達した触媒元素は１５族元素と結合する。例えば触
媒元素がＮｉ、１５族元素がＰの場合には、ソース／ド
レイン領域４５、４６内でＮｉＰ₁、ＮｉＰ₂Ｎｉ₂・
・・といった結合状態で存在する。この結合状態は非常
に安定であり、ＴＦＴの動作にほとんど影響しない。
（図３（Ｃ））

【０１０３】この加熱処理によって、チャネル形成領域
４７の触媒元素濃度を１×１０¹⁴〜１×１０¹⁵atoms/cm
³にまで低減することができる。また、ソース／ドレイ
ン領域４５、４６に添加された１５族元素を活性化させ
て、ソース／ドレイン領域４５、４６を低抵抗化するこ
ともできる。

【０１０４】触媒除去工程が終了したら、公知の方法に
従って、層間絶縁膜４９、ソース電極５０、ドレイン電
極５１を形成して、ＴＦＴを完成させる。（図３
（Ｄ））

【０１０５】実施形態１、２では素子形成部分と別に、
１５族添加領域を半導体膜に形成する必要があるが、本
実施形態ではソース／ドレイン領域４５、４６を１５族
添加領域に用いたため、即ち素子形成部分に１５族添加
領域を形成したため、素子の集積化が図れる。

【０１０６】

【実施例】図４〜図１４を用いて、本発明の実施例を
説明する。

【０１０７】[実施例１] 本実施例は本発明をＴＦＴに
適用した例であり、Ｎチャネル型ＴＦＴとＰチャネル型
ＴＦＴを同一基板上に形成し、ＣＭＯＳ回路を作製した
例を示す。説明には図４〜図６を用いる。

【０１０８】図４はＣＭＯＳ回路の概略の上面図を示
す。図４において、１１１はゲート配線、１０８はＮチ
ャネル型ＴＦＴの半導体層、１０９はＰチャネル型ＴＦ
Ｔの半導体層である。１６１、１６２は半導体層１０
８、１０９とソース配線のコンタクト部であり、１６
３、１６４は半導体層１０８、１０９とドレイン配線と
のコンタクト部である。１６５はゲート配線１１１と取
出し配線とのコンタクト部（ゲートコンタクト部）であ
る。

【０１０９】図５、図６を用いて、ＴＦＴの作製工程を
説明する。なお図５、図６において左側にＮチャネル型
ＴＦＴの断面図を示し、右側にＰチャネル型ＴＦＴの断
面図を示す。各ＴＦＴの断面図は図４の鎖線Ａ−Ａ'、
鎖線Ｂ−Ｂ'で切断した断面図に対応する。

【０１１０】まず、コーニングス社製１７３７ガラス基
板を基板１００として用いる。ガラス基板１００上に下
地膜１０１として３００ｎｍ厚の酸化シリコン膜を形成
する。

【０１１１】こうして絶縁表面を有する基板が準備でき
たら、減圧ＣＶＤ法により、ジシランを原料ガスに低級
結晶性半導体膜として非晶質シリコン膜１０２を成膜す
る。非晶質シリコン膜１０２の膜厚は５５ｎｍとする。
次に、非晶質シリコン膜１０２上に１２０ｎｍ厚の酸化
シリコン膜でなるマスク絶縁膜１０３を形成する。マス
ク絶縁膜１０３にはパターニングによって開口部１０３
ａ、１０３ｂが設けられている。

【０１１２】次に、重量換算で１０ppm のニッケルを含
むニッケル酢酸塩をエタノールに溶かした溶液をスピン
コターにより塗布し、乾燥してＮｉ膜１０４を形成す
る。Ｎｉ膜１０４はマスク絶縁膜１０３に設けられた開
口部１０３ａ、１０３ｂにおいて非晶質シリコン膜１０
２と接している。なお、非晶質シリコン膜１０２は浸潤
性が乏しいので、マスク絶縁膜１０３を形成する前にＵ
Ｖ照射などにより。数ｎｍ程度の酸化膜を形成しておく
と、Ｎｉ膜１０４が開口部１０３ａ、１０３ｂで接した
状態で形成することが容易になる。（図５（Ａ））

【０１１３】こうして図５（Ａ）の状態が得られたら、
加熱炉内で４５０℃、１時間程度の加熱処理して、非晶
質シリコン膜１０２から水素出しした後、加熱炉内で、
窒素雰囲気、５５０℃、８時間の加熱処理を行う。Ｎｉ
膜１０４から非晶質シリコン膜１０２内へＮｉが拡散し
て、結晶化が進行して、横成長領域１０６ａ、１０６ｂ
を有する結晶性シリコン膜１０６が形成される。（図５
（Ｂ））

【０１１４】結晶化工程が終了したら、６００℃、１〜
４時間、結晶性シリコン膜１０６を熱処理して、非晶質
部分を結晶化させ、結晶性を向上した結晶性シリコン膜
１０７を形成する。次に、ＫｒＦエキシマレーザー光を
結晶性シリコン膜１０７に照射して、膜内に局在してい
るＮｉを拡散しやすい状態にする。エキシマレーザーは
光学系によって、0.5 ｍｍ幅、１２ｃｍ長の線状レーザ
ー光に加工して、線状レーザー光に対して基板を相対的
に１方向に走査させることにより、基板全面にレーザー
光を照射する。あるいは、レーザー光を１辺が５〜１０
ｃｍ程度の矩形状に加工して照射することもできる。
（図５（Ｃ））

【０１１５】次に、結晶性シリコン膜１０７を島状にパ
ターニングして、半導体層１０８、１０９を形成する。
なお、上記のエキシマレーザーの照射は半導体層１０
８、１０９の形成後でもよい。（図５（Ｄ））

【０１１６】次に、プラズマＣＶＤ法により、ＳｉＨ₄
とＮ₂Ｏを原料ガスにして、窒化酸化シリコン膜１１０
を１２０ｎｍの厚さに成膜する。次に、窒化酸化シリコ
ン膜１１０上に厚さ４０ｎｍのタンタル膜（Ｔａ膜）を
スパッタ装置において成膜しパターニングする。そし
て、パターニングされたＴａ膜を陽極酸化して、タンタ
ルオキサイドでなる陽極酸化膜１１２を形成する。陽極
酸化されずに残ったＴａ膜がゲート配線１１１として機
能する。なお、上記のエキシマレーザー光の照射はＴａ
膜の成膜前に実施してもよい。本実施例では、少なくと
もチャネル形成領域となる領域にレーザー光が照射され
ればよい。（図５（Ｅ））

【０１１７】次にレジストマスク１１５を形成し、窒化
酸化シリコン膜１１０をパターニングしてゲート絶縁膜
１１６を形成する。ゲート絶縁膜１１６は陽極酸化膜１
１１よりも外側に延びた形状とされ、この外側に延びた
部分が、低濃度不純物領域を規定する。（図５（Ｆ））

【０１１８】次に、レジストマスク１１５を剥離した後
半導体層１０８、１０９に１５族元素を添加して、Ｎチ
ャネル型ＴＦＴのソース／ドレイン領域を形成する。ド
ーピングガスには水素で５％に希釈したホスフィンを用
いて、Ｐを添加する。まず、高加速度、低ドーズ量でド
ーピングを行い、ゲート絶縁膜１１６を通過してリンが
半導体層に添加されるようにし、次に低加速度、高ドー
ズ量でドーピングを行い、ゲート絶縁膜１１６をマスク
として機能させた。１回目の条件は加速電圧８０ｋＶ、
設定ドーズ量６×１０¹³atoms/cm²とし、２回目の条件
は加速電圧１０ｋＶ、設定ドーズ量５×１０¹⁴atoms/cm
²とする。

【０１１９】２回のＮ型の不純物添加工程で、半導体層
１０８、１０９にＮ⁺型領域１２１、１２２、１３１、
１３２、及びＮ^-型領域１２４、１２５、１３４、１３
５が形成される。ここで半導体層１０８のＮ⁺型領域１
２１、１２２はソース／ドレイン領域となり、Ｎ^-型領
域１２４、１２５が低濃度不純物領域となり、領域１２
３がチャネル形成領域となる。（図６（Ａ））

【０１２０】この状態で加熱処理することで、Ｎ⁺型領
域１２１、１２２、１３１、１３２にリンが添加されな
かった領域１２３、１３３のニッケルを吸い取らせるこ
とことができるが、本実施例では、Ｐチャネル型ＴＦＴ
の半導体層１０９に１３族元素であるＢ（ボロン）を添
加した後、触媒元素の除去工程を行う。

【０１２１】そこで、Ｎチャネル型ＴＦＴをレジストマ
スク１４０で覆った後、半導体層１０９にＢを添加す
る。ドーピングガスには水素で５％に希釈されたジボラ
ンを用い、Ｐ⁺型のソース／ドレイン領域１４１、１４
２、Ｐ^-型の低濃度不純物領域１４４、１４５、チャネ
ル形成領域１４３を自己整合的に形成する。Ｐ⁺型領
域、Ｐ^-型領域の作り分けは、Ｎチャネル型ＴＦＴと同
様に、加速電圧とドーズ量を制御すればよい。（図６
（Ｂ））

【０１２２】Ｐチャネル型のソース／ドレイン領域１４
１、１４２に触媒元素を吸い取らせるには、ボロンイオ
ンの濃度が当該領域に添加されるリンイオン濃度の１．
３〜２倍程度にする。

【０１２３】ソース／ドレイン領域を形成した後、電気
炉内で５００℃、２時間の加熱処理をする。この加熱処
理により、非晶質シリコン膜の結晶化のために意図的に
添加したＮｉが、図６（Ｃ）において矢印で模式的に示
すように、チャネル形成領域１２３、１４３からそれぞ
れのソース／ドレイン領域２１１、２１２、２７１、２
７２へ拡散する。その結果、チャネル形成領域１２３、
１４３及び低濃度不純物領域１２４、１２５、１４４、
１４５内のＮｉが減少し、他方、ゲッタリングシンクに
用いたソース／ドレイン領域１２１、１２２、１４１、
１４２中のＮｉ濃度はチャネル形成領域１２３、１４３
よりも高くなる。（図６（Ｃ））

【０１２４】更に、この加熱処理でゲッタリングと同時
に、ソース／ドレイン領域２１１、２１２、２７１、２
７２、及び低濃度不純物領域２１４、２１５、２７４、
２７５に添加されたリン、ボロンが活性化される。

【０１２５】次に、酸化シリコン膜でなる層間絶縁膜１
５０を形成する。層間絶縁膜１５０にコンタクトホール
を形成した後、電極材料としてチタン／アルミ／チタン
からなる積層膜を形成し、パターニングして、配線１５
１〜１５３を形成する。ここでは、配線１５３によって
Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴとを接続して
ＣＭＯＳ回路を形成する。図示しないゲート配線１１１
の取出し配線も形成されている。最後に水素雰囲気中に
おいて３５０℃、２時間程度の水素化処理を行い、ＴＦ
Ｔ全体の水素終端処理を行う。（図６（Ｄ））

【０１２６】［実施例２］本実施例を図７、図８を用
いて説明する。本実施例は逆スタガＴＦＴでＣＭＯＳ回
路を形成した例である。

【０１２７】まず、コーニングス社製１７３７ガラス基
板２００を用意する。基板２００表面に１２０ｎｍ厚の
酸化シリコン膜でなる下地膜２０１を成膜する。次に、
ゲート配線２０２を形成する導電膜を成膜する。ここで
は、窒化タンタル（ＴａＮ_x）／Ｔａ／ＴａＮ_xの３層
をスパッタ法で成膜した。各ＴａＮ_x膜の厚さは５０ｎ
ｍとし、Ｔａ膜の厚さは２５０ｎｍとする。そしてこの
３層膜をパターニングしてゲート配線２０２を形成す
る。なお、図では分離しているがゲート配線２０２は１
つのＣＭＯＳ回路で一体である（図４参照）。

【０１２８】次にゲート配線２０２を覆って、ゲート絶
縁膜２０３を形成する。ここでは、２０ｎｍ厚の窒化シ
リコン膜／１００ｎｍ厚の窒化酸化シリコン膜を形成す
る。Ｔａ材料でなるゲート配線は酸素や水素の吸蔵を起
こしやすいので、この吸蔵を防止するために、下層に緻
密な窒化シリコン膜を形成してゲート配線を被覆した。

【０１２９】次に、ゲート絶縁膜２０３上に非晶質シリ
コン膜２０４を減圧ＣＶＤ法により５５ｎｍの厚さに成
膜する。そして、スピナによって重量換算で１０ppm の
ニッケルを含む酢酸ニッケル水溶液をスピンコート法に
より塗布し、乾燥し、ニッケル膜２０５を形成する。
（図７（Ａ））

【０１３０】次に、加熱炉内で５００℃、１時間の水素
出し工程後、加熱炉で窒素雰囲気、５５０℃、４時間の
加熱処理を行い、結晶性シリコン膜２０６を形成する。
その後、実施例１と同様に、加熱炉で６００℃で熱処理
して、残留した非晶質成分を結晶化し、また粒内欠陥を
低減させて、結晶性を高めた結晶性シリコン膜２０６を
形成する。そして、エキシマレーザー光を照射して、結
晶性シリコン膜２０６内のＮｉを拡散させやすい状態に
する。（図７（Ｂ））

【０１３１】結晶性シリコン膜２０６をパターニングし
て、Ｎチャネル型ＴＦＴ、Ｐチャネル型ＴＦＴの半導体
層２０７、２０８を形成する。なお、この状態で、エキ
シマレーザー光を照射してもよい。（図７（Ｃ））

【０１３２】次に、半導体層２０７、２０８に接して、
酸化シリコン膜でなるチャネルストッパ２０９、２１０
を形成する。プラズマＣＶＤ法により、モノシラン、水
素を原料ガスにして、プラズマＣＶＤ法で微結晶シリコ
ン膜２１１を基板２００全面に成膜する。この微結晶シ
リコン膜２１１にはリンやボロンなどのドーパントを添
加せずに成膜する。（図７（Ｄ））

【０１３３】次に、微結晶シリコン膜２１１に１５族元
素であるＰをプラズマドーピング法で添加して、Ｐ添加
したＮ型微結晶シリコン膜２１２を形成する。ドーピン
グ条件はＰ濃度が半導体層２０７、２０８に残存するＮ
ｉ濃度の１０倍とし、１×１０¹⁹〜１×１０²²atoms/cm
³とする。（図７（Ｅ））

【０１３４】微結晶シリコン膜２１１はＮ型の導電型を
示すが、Ｐ（リン）を添加した微結晶シリコン膜２１２
を形成することで、より伝導度が高められ、また触媒元
素を吸い取らせる膜として利用できる。

【０１３５】従って、この状態で加熱処理することで、
半導体層２０７、２０８内の触媒元素を吸い取らせるこ
ともできるが、本発明では、Ｐチャネル型ＴＦＴのＮ層
を形成した後、触媒元素除去工程を施す。

【０１３６】そのため、Ｎチャネル型ＴＦＴを覆うレジ
ストマスクを形成し、１３族元素であるＢを添加してＰ
型微結晶シリコン膜２１３を形成する。微結晶シリコン
膜２１３内のボロンの濃度はリンの１．３〜２倍とす
る。（図８（Ａ））

【０１３７】次に、加熱炉内で窒素雰囲気、５５０℃、
４時間加熱処理する。半導体層２０７、２０８内のＮｉ
がＮ型微結晶シリコン膜２１２、Ｐ型微結晶シリコン膜
２１３に吸い取られる。空乏層が誘起される領域２０７
Ｃ、２０８Ｃは直接微結晶シリコン膜２１２、２１３が
接していないが、Ｎｉのを拡散させる距離が数μｍ程度
と短くすむため、シリコン膜２１２に領域２０７Ｃ、２
０８Ｃ内の触媒元素濃度を微結晶シリコン膜２１２、２
１３へ拡散させることが可能である。また、この加熱処
理で、微結晶シリコン膜２１２、２１３に添加された
Ｐ、Ｂが活性化される。（図８（Ｂ））

【０１３８】次に、ＣＦ₄ガスによるドライエッチング
により、微結晶シリコン膜２１２、２１３を分断し、半
導体層２０７のソース／ドレイン領域２０７Ｓ、２０７
Ｄに接してＮ型微結晶シリコン膜２１２Ｓ、２１２Ｄを
形成し、ＮＩ接合を形成する。同時に、半導体層２０８
のソース／ドレイン領域２０８Ｓ、２０８Ｄに接してＰ
型微結晶シリコン膜２１３Ｓ、２１３Ｄを形成し、ＰＩ
接合を形成する。（図８（Ｃ））

【０１３９】次に、酸化シリコン膜でなる層間絶縁膜２
３０を形成する。層間絶縁２３０にコンタクトホールを
形成した後、電極材料としてチタン／アルミ／チタンか
らなる積層膜を形成し、パターニングして、配線２３１
〜２３３を形成する。ここでは、配線２３３によってＮ
チャネル型ＴＦＴとＰチャネル型ＴＦＴとを接続してＣ
ＭＯＳ回路を形成する。更に、図示しないゲート配線１
１１の取出し配線も形成する。最後に水素雰囲気中にお
いて３５０℃、２時間程度の水素化処理を行い、ＴＦＴ
全体の水素終端処理を行う。（図８（Ｄ））

【０１４０】［実施例３］本実施例は実施例１で説明
したＴＦＴをアクティブマトリクス基板に適用したもの
である。本実施例のアクティブマトリクス基板は液晶表
示装置や、ＥＬ表示装置などの平板型の電気光学装置に
用いられる。

【０１４１】図９〜図１１を用いて、本実施例を説明す
る。図９〜図１１で同じ符号は同じ構成要素を示す。図
９は本実施例のアクティブマトリクス基板の概略斜視図
である。アクティブマトリクス基板は、ガラス基板４０
０上に形成された、画素部、走査線駆動回路４０２、信
号線駆動回路４０３で構成される。走査線駆動回路４０
２、信号線駆動回路４０３はそれぞれ走査線５０２、信
号線５０３によって画素部に接続され、これら駆動回路
４０２、４０３はＣＭＯＳ回路で主に構成されている。

【０１４２】走査線５０２は画素部４０１の行ごとに形
成され、信号線５０３は列ごとに形成されている。走査
線５０２、信号線の交差部近傍には、各配線５０２、５
０３に接続された画素ＴＦＴ５００が形成されている。
画素ＴＦＴ５００には画素電極５０５、保持容量５２１
が接続されている。

【０１４３】まず、実施例１のＴＦＴの作製工程に従っ
て、駆動回路回路４０２、４０３のＮチャネル型ＴＦ
Ｔ、Ｐチャネル型ＴＦＴ、画素部の画素ＴＦＴ５００を
完成する。

【０１４４】図１０（Ａ）は画素部の上面図であり、ほ
ぼ１画素の上面図である。図１０（Ｂ）は駆動回路４０
２、４０３を構成するＣＭＯＳ回路の上面図である。図
１１はアクティブマトリクス基板の断面図であり、画素
部、ＣＭＯＳ回路の断面図である。画素部の断面図は図
１０（Ａ）の鎖線Ａ−Ａ'に沿った断面図であり、ＣＭ
ＯＳ回路の断面図は図１０（Ｂ）の鎖線Ｂ−Ｂ'に沿っ
た断面図である。

【０１４５】画素部の画素ＴＦＴ５００はＮチャネル型
ＴＦＴである。「Ｕ」字型（馬蹄型）に屈曲した半導体
層５０１を有する。第１層目の配線である走査線５０２
がゲート絶縁膜５１０を挟んで半導体層５０１と交差し
ている。

【０１４６】半導体層５０１には、Ｎ⁺型領域５１１〜
５１３、２つのチャネル形成領域５１４、５１５、低濃
度不純物領域（Ｎ^-型領域）５１６〜５１９が形成され
る。Ｎ⁺型領域５１１、５１２はソース／ドレイン領域
である。

【０１４７】他方、ＣＭＯＳ回路では、１本のゲート配
線６０１が２つの半導体層６０２、６０３とゲート絶縁
膜６１０を挟んで交差している。半導体層６０２には、
ソース／ドレイン領域（Ｎ⁺型領域）６１１、６１２、
チャネル形成領域６１３、低濃度不純物領域（Ｎ^-型領
域）６１４、６１５が形成されている。半導体層６０３
には、ソース／ドレイン領域（Ｐ⁺型領域）６２１、６
２２、チャネル形成領域６２３、低濃度不純物領域（Ｐ
^-型領域）６２４、６２５が形成されている。

【０１４８】半導体層５０１、６０２、６０３にソース
／ドレイン領域を形成した後、基板全面に層間絶縁膜４
３０が形成される。層間絶縁膜４３０上には第２層目の
配線・電極として、信号線５０３、ドレイン電極５０
４、ソース電極６３１、６３２、ドレイン電極６３３が
形成される。

【０１４９】走査線５０２と信号線５０３は層間絶縁膜
４３０を挟んで、図１０（Ａ）に示すように直交してい
る。ドレイン電極５０４はドレイン領域５１２を画素電
極５０５に接続させるための取出し電極である共に、保
持容量５２１の下部電極である。保持容量５２１の容量
を大きくするため、ドレイン電極５０４は開口部を低下
させない限りにおいて、できるだけ広くなるようにして
いる。

【０１５０】図１０（Ｂ）に示すように、ＣＭＯＳ回路
のドレイン電極６３３は他のＴＦＴのゲート配線６５０
（第１層目の配線）に接続される。

【０１５１】第２層目の配線・電極上に、第１の平坦化
膜４４０が形成されている。本実施例では窒化シリコン
（５０ｎｍ）／酸化シリコン（２５ｎｍ）／アクリル
（１μｍ）の積層膜を第１の平坦化膜４４０として利用
する。アクリルやポリイミド、ベンゾシクロブテン（Ｂ
ＣＢ）といった有機性樹脂膜は、スピンコート法で形成
可能な溶液塗布型絶縁膜なので、１μｍ程度の膜厚を高
いスループットで形成することが可能であり、良好な平
坦面が得られる。更に、有機性樹脂膜は窒化シリコンや
酸化シリコンと較べて誘電率が低いため、寄生容量を小
さくすることができる。

【０１５２】次に、第１の平坦化膜４４０上に、第３層
目の配線として、チタンやクロム等の遮光性導電膜でな
るソース配線６４１、ドレイン電極６４２、ドレイン配
線６４３、ブラックマスク５２０が形成されている。図
１０（Ａ）に示すようにブラックマスク５２０は画素部
で一体であり、画素電極５０５の周辺とオーバーラップ
して、表示に寄与しない部分を全て覆うように形成され
ている。なお、図１０（Ａ）に点線で示すようにいる。
またブラックマスク５２０の電位は所定の値に固定され
る。

【０１５３】これら第３層目の配線６４１、６４２、５
２０の形成に先立って、第１の平坦化膜４４０をエッチ
ングして、最下層の窒化シリコン膜のみを残した凹部５
３０をドレイン電極５０４上に形成する。

【０１５４】凹部５３０では、ドレイン電極５０４とブ
ラックマスク５２０とが窒化シリコン膜のみを挟んで対
向しているので、凹部５３０おいてドレイン電極５０
４、ブラックマスク５２０を電極に、窒化シリコン膜を
誘電体とする保持容量５２１が形成される。窒化シリコ
ンは比誘電率が高く、しかも膜厚を薄くすることでより
大きな容量を確保できる。

【０１５５】第３層目の配線６４１、６４２、５２０上
に第２の平坦化膜４５０が形成されている。第２の平坦
化膜４５０は１．５μｍ厚のアクリルで形成する。保持
容量５２１が形成された部分は大きな段差を生じるが、
その様な段差も十分に平坦化できる。

【０１５６】第１の平坦化膜４４０及び第２の平坦化膜
４５０にコンタクトホールを形成し、透明導電膜からな
る画素電極５０５を形成する。透明導電膜にはＩＴＯや
酸化スズ、酸化亜鉛、酸化インジウムと酸化亜鉛との合
金等の金属酸化物または金属酸化物の合金が用いられ
る。こうしてアクティブマトリクス基板が完成する。

【０１５７】本実施例のアクティブマトリクス基板を液
晶表示装置に利用する場合には、基板全面を覆って図示
しない配向膜を形成する。必要に応じて配向膜にラビン
グ処理が施される

【０１５８】なお、画素電極５０５として反射率の高い
導電膜、代表的にはアルミニウムまたはアルミニウムを
主成分とする材料を用いれば、反射型ＡＭＬＣＤ用のア
クティブマトリクス基板を作製することもできる。

【０１５９】また、本実施例では画素ＴＦＴ５００をダ
ブルゲート構造としているが、シングルゲート構造でも
良いし、トリプルゲート構造等のマルチゲート構造とし
ても構わない。また、実施例１で示した逆スタガ型ＴＦ
Ｔで形成することもできる。本実施例のアクティブマト
リクス基板の構造は本実施例の構造に限定されるもので
はない。本発明の特徴はゲート配線の構成にあるので、
それ以外の構成については実施者が適宜決定すれば良
い。

【０１６０】［実施例４］本実施例では実施例３で示
したアクティブ基板を用いた電気光学装置の一例とし
て、アクティブマトリクス方式の液晶表示装置（ＡＭＬ
ＣＤと記す）を構成した例について説明する。

【０１６１】本実施例のＡＭＬＣＤの外観を図１２に示
す。図１２（Ａ）において図９と同じ符号は同じ構成要
素を示す。アクティブマトリクス基板はガラス基板４０
０上に形成された画素部、走査線駆動回路４０２、信号
線駆動回路４０３を有する。

【０１６２】アクティブマトリクス基板と対向基板７０
０とが貼り合わされている。これら基板の隙間に液晶が
封止されている。ただし、アクティブマトリクス基板に
は、ＴＦＴの作製工程で外部端子が形成されており、こ
の外部端子が形成された部分は対向基板７００と対向し
ていない。外部端子にはＦＰＣ（フレキシブル・プリン
ト・サーキット）７１０が接続され、ＦＰＣ７１０を介
して外部信号、電源が回路４０１〜４０３へ伝達され
る。

【０１６３】対向基板７００は、ガラス基板上全面にＩ
ＴＯ膜等の透明導電膜が形成されている。透明導電膜は
画素部の画素電極に対する対向電極であり、画素電極、
対向電極間に形成された電界によって液晶材料が駆動さ
れる。更に、対向基板７００には必要であれば配向膜
や、カラーフィルタが形成されている。

【０１６４】本実施例のアクティブマトリクス基板に
は、ＦＰＣ７１０を取り付ける面を利用してＩＣチップ
７１１、７１２が取り付けられている。これらのＩＣチ
ップはビデオ信号の処理回路、タイミングパルス発生回
路、γ補正回路、メモリ回路、演算回路などの回路をシ
リコン基板上に形成して構成される。図１２（Ａ）では
ＩＣチップを２個取り付けたが、１個でも良いし、３個
以上であっても良い。

【０１６５】あるいは図１２（Ｂ）の構成も可能であ
る。図１２（Ｂ）において図１２（Ａ）と同一の構成要
素は同じ符号を付した。ここでは図１２（Ａ）でＩＣチ
ップが行っていた信号処理を、同一基板上にＴＦＴでも
って形成されたロジック回路７２０によって行う例を示
している。この場合、ロジック回路７２０も駆動回路４
０２、４０３と同様にＣＭＯＳ回路を基本として構成さ
れている。

【０１６６】本実施例では、ブラックマスクをアクティ
ブマトリクス基板に設ける構成（BMon TFT）を採用する
が、それに加えて対向側にブラックマスクを設ける構成
とすることも可能である。

【０１６７】また、カラーフィルターを用いてカラー表
示を行っても良いし、ＥＣＢ（電界制御複屈折）モー
ド、ＧＨ（ゲストホスト）モードなどで液晶を駆動し、
カラーフィルターを用いない構成としても良い。また、
特開平８−１５６８６号公報に記載されたように、マイ
クロレンズアレイを用いる構成にしても良い。

【０１６８】［実施例５］実施例１、２で示したＴＦ
Ｔは、ＡＭＬＣＤ以外にも他の様々な電気光学装置や半
導体回路に適用することができる。

【０１６９】ＡＭＬＣＤ以外の電気光学装置としてはＥ
Ｌ（エレクトロルミネッセンス）表示装置やイメージセ
ンサ等を挙げることができる。

【０１７０】また、半導体回路としては、ＩＣチップで
構成されるマイクロプロセッサの様な演算処理回路、携
帯機器の入出力信号を扱う高周波モジュール（ＭＭＩＣ
など）が挙げられる。

【０１７１】この様に本発明は絶縁ゲイト型ＴＦＴで構
成される回路によって機能する全ての半導体装置に対し
て適用することが可能である。

【０１７２】［実施例６］本願発明を実施して形成され
たＣＭＯＳ回路や画素マトリクス回路は様々な電気光学
装置（アクティブマトリクス型液晶ディスプレイ、アク
ティブマトリクス型ＥＬディスプレイ、アクティブマト
リクス型ＥＣディスプレイ）に用いることができる。即
ち、それら電気光学装置を表示媒体として組み込んだ電
子機器全てに本願発明を実施できる。

【０１７３】その様な電子機器としては、ビデオカメ
ラ、デジタルカメラ、プロジェクター（リア型またはフ
ロント型）、ヘッドマウントディスプレイ（ゴーグル型
ディスプレイ）、カーナビゲーション、パーソナルコン
ピュータ、携帯情報端末（モバイルコンピュータ、携帯
電話または電子書籍等）などが挙げられる。それらの一
例を図１３及び図１４に示す。

【０１７４】図１３（Ａ）はパーソナルコンピュータで
あり、本体２００１、画像入力部２００２、表示装置２
００３、キーボード２００４で構成される。本願発明を
画像入力部２００２、表示装置２００３やその他の信号
制御回路に適用することができる。

【０１７５】図１３（Ｂ）はビデオカメラであり、本体
２１０１、表示装置２１０２、音声入力部２１０３、操
作スイッチ２１０４、バッテリー２１０５、受像部２１
０６で構成される。本願発明を表示装置２１０２、音声
入力部２１０３やその他の信号制御回路に適用すること
ができる。

【０１７６】図１３（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示装置２２０５で構成される。本願発明は表示装置２２
０５やその他の信号制御回路に適用できる。

【０１７７】図１３（Ｄ）はゴーグル型ディスプレイで
あり、本体２３０１、表示装置２３０２、アーム部２３
０３で構成される。本発明は表示装置２３０２やその他
の信号制御回路に適用することができる。

【０１７８】図１３（Ｅ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体２４０１、表示装置２４０２、スピーカ部２４
０３、記録媒体２４０４、操作スイッチ２４０５で構成
される。なお、この装置は記録媒体としてＤＶＤ（Digi
tal Versatile Disc）、ＣＤ等を用い、音楽鑑賞や映画
鑑賞やゲームやインターネットを行うことができる。本
発明は表示装置２４０２やその他の信号制御回路に適用
することができる。

【０１７９】図１３（Ｆ）はデジタルカメラであり、本
体２５０１、表示装置２５０２、接眼部２５０３、操作
スイッチ２５０４、受像部（図示しない）で構成され
る。本願発明を表示装置２５０２やその他の信号制御回
路に適用することができる。

【０１８０】図１４（Ａ）はフロント型プロジェクター
であり、表示装置２６０１、スクリーン２６０２で構成
される。本発明は表示装置やその他の信号制御回路に適
用することができる。

【０１８１】図１４（Ｂ）はリア型プロジェクターであ
り、本体２７０１、表示装置２７０２、ミラー２７０
３、スクリーン２７０４で構成される。本発明は表示装
置やその他の信号制御回路に適用することができる。

【０１８２】なお、図１４（Ｃ）は、図１４（Ａ）及び
図１４（Ｂ）中における表示装置２６０１、２７０２の
構造の一例を示した図である。表示装置２６０１、２７
０２は、光源光学系２８０１、ミラー２８０２、２８０
４〜２８０６、ダイクロイックミラー２８０３、プリズ
ム２８０７、液晶表示装置２８０８、位相差板２８０
９、投射光学系２８１０で構成される。投射光学系２８
１０は、投射レンズを含む光学系で構成される。本実施
例は三板式の例を示したが、特に限定されず、例えば単
板式であってもよい。また、図１４（Ｃ）中において矢
印で示した光路に実施者が適宜、光学レンズや、偏光機
能を有するフィルムや、位相差を調節するためのフィル
ム、ＩＲフィルム等の光学系を設けてもよい。

【０１８３】また、図１４（Ｄ）は、図１４（Ｃ）中に
おける光源光学系２８０１の構造の一例を示した図であ
る。本実施例では、光源光学系２８０１は、リフレクタ
ー２８１１、光源２８１２、２８１３、２８１４、偏光
変換素子２８１５、集光レンズ２８１６で構成される。
なお、図１４（Ｄ）に示した光源光学系は一例であって
特に限定されない。例えば、光源光学系に実施者が適
宜、光学レンズや、偏光機能を有するフィルムや、位相
差を調節するフィルム、ＩＲフィルム等の光学系を設け
てもよい。

【０１８４】以上の様に、本願発明の適用範囲は極めて
広く、あらゆる分野の電子機器に適用することが可能で
ある。また、本実施例の電子機器は実施例１〜５のどの
ような組み合わせからなる構成を用いても実現すること
ができる。

【０１８５】以上の様に、本発明の適用範囲は極めて広
く、あらゆる分野の電子機器に適用することが可能であ
る。また、他にも電光掲示盤、宣伝公告用ディスプレイ
などにも活用することができる。

【０１８６】

【発明の効果】本発明は、触媒元素を用いて半導体膜を
結晶化する、または結晶性を高める技術を用いるにあた
って、触媒元素除去工程前に、レーザー光／強光を照射
するして触媒元素を拡散しやすい状態にしため、の、触
媒元素除去工程を効率良く行うことが可能になる。ま
た、触媒元素除去工程のプロセス温度を６００℃より低
い温度で行うことが可能なため、ガラス基板を使用する
ことが十分可能である。

【図面の簡単な説明】

【図１】実施形態１の作製工程を示す図。

【図２】実施形態２の作製工程を示す断面図。

【図３】実施形態３の作製工程を示す断面図。

【図４】実施例１のＣＭＯＳ回路の平面図。

【図５】ＴＦＴの作製工程を示す断面図。

【図６】ＴＦＴの作製工程を示す断面図。

【図７】実施例２のＴＦＴの作製工程を示す断面図。

【図８】ＴＦＴの作製工程を示す断面図。

【図９】実施例３のアクティブマトリクス基板の斜視
図。

【図１０】画素マトリクス回路、ＣＭＯＳ回路の上面
図。

【図１１】アクティブマトリクス基板の断面図。

【図１２】実施例４の液晶表示装置の外観斜視図。

【図１３】実施例６の電子機器の構成図

【図１４】実施例６のプロジェクターの構成図。

【符号の説明】

１００基板１０２非晶質シリコン膜１０４Ｎｉ膜１０６結晶性シリコン膜１０８、１０９半導体層

Claims

【特許請求の範囲】

【請求項１】低級結晶性半導体膜に触媒元素を導入す
る工程Ａと、前記低級結晶性半導体膜を加熱処理して、前記半導体膜
内に触媒元素を拡散させる工程Ｂと、前記触媒元素が拡散された半導体膜を加熱処理して、結
晶性を高める工程Ｃと、前記結晶性を高めた半導体膜に１５族元素を選択的に添
加する工程Ｄと、前記結晶性を高めた半導体膜を加熱処理して、前記１５
族元素が添加された領域に前記触媒元素を吸い取らせる
工程Ｅと、を有し、前記工程Ｅ以前に、前記結晶性を高めた半導体膜にレー
ザー光又は強光を照射する工程Ｆを有することを特徴と
する半導体装置の作製方法。
【請求項２】半導体膜で形成されたソース領域、ドレ
イン領域、チャネル形成領域を有する薄膜トランジスタ
を少なくとも１つ有する半導体装置の作製方法であっ
て、低級結晶性半導体膜に触媒元素を導入する工程Ａと、前記低級結晶性半導体膜を加熱処理して、前記半導体膜
内に触媒元素を拡散させる工程Ｂと、前記触媒元素が拡散された半導体膜を加熱処理して、結
晶性を高める工程Ｃと、前記結晶性を高めた半導体膜に対して、少なくとも前記
ソース領域及び前記ドレイン領域が形成される領域に１
５族元素を添加する工程Ｄと、前記結晶性を高めた半導体膜を加熱処理して、前記１５
族元素を添加した領域に前記触媒元素を吸い取らせる工
程Ｅと、を有し、前記Ｅ以前に、前記結晶性を高めた結晶性半導体膜にレ
ーザー光又は強光を照射する工程Ｆを有することを特徴
とする半導体装置の作製方法。
【請求項３】請求項２において、少なくとも１つの薄膜トランジスタはＰチャネル型であ
り、前記工程Ｄにおいて、少なくとも前記Ｐチャネル型ＴＦ
Ｔのソース領域及びドレイン領域が形成される領域に１
５族元素及び１３族元素を添加することを特徴とする半
導体装置の作製方法。
【請求項４】請求項１乃至３のいずれか１項に記載の
工程Ｂおいて、加熱温度は４５０〜６５０℃であることを特徴とする半
導体装置の作製方法。
【請求項５】請求項１乃至４のいずれか１項に記載の
工程Ｃおいて、加熱温度は前記工程Ｂの加熱温度よりも高いことを特徴
とする半導体装置の作製方法。
【請求項６】請求項１乃至４のいずれか１項に記載の
工程Ｃおいて、加熱温度は前記５００〜１１００℃であることを特徴と
する半導体装置の作製方法。
【請求項７】低級結晶性半導体膜に触媒元素を導入す
る工程Ａと、前記低級結晶性半導体膜を加熱処理して、非晶質部分が
存在する結晶性半導体膜を形成する工程Ｂと、前記結晶性半導体膜を加熱処理して、結晶性を高める工
程Ｃと、前記結晶性を高めた結晶性半導体膜に１５族元素を選択
的に添加する工程Ｄと、前記結晶性を高めた結晶性半導体膜を加熱処理して、前
記１５族が添加された領域に前記触媒元素を吸い取らせ
る工程Ｅと、を有し、前記工程Ｅ以前に、前記結晶性を高めた結晶性半導体膜
にレーザー光又は強光を照射する工程Ｆを有することを
特徴とする半導体装置の作製方法。
【請求項８】半導体膜で形成されたソース領域、ドレ
イン領域、チャネル形成領域を有する薄膜トランジスタ
を少なくとも１つ有する半導体装置の作製方法であっ
て、低級結晶性半導体膜に触媒元素を導入する工程Ａと、前記低級結晶性半導体膜を加熱処理して、非晶質部分が
存在する結晶性半導体膜を形成する工程Ｂと、前記結晶性半導体膜を加熱処理して、結晶性を高める工
程Ｃと、前記結晶性を高めた結晶性半導体膜に対して、少なくと
も前記ソース領域及び前記ドレイン領域が形成される領
域に１５族元素を添加する工程Ｄと、前記結晶性を高めた結晶性半導体膜を加熱処理して、前
記１５族元素を添加した領域に前記触媒元素を吸い取ら
せる工程Ｅと、を有し、前記工程Ｅ以前に、前記結晶性を高めた結晶性半導体膜
にレーザー光又は強光を照射する工程Ｆを有することを
特徴とする半導体装置の作製方法。
【請求項９】請求項８において、少なくとも１つの薄膜トランジスタはＰチャネル型であ
り、前記工程Ｄにおいて、少なくとも前記Ｐチャネル型ＴＦ
Ｔのソース領域及びドレイン領域となる領域に１５族元
素及び１３族元素を添加することを特徴とする半導体装
置の作製方法。
【請求項１０】請求項７乃至９のいずれか１項に記載
の工程Ｂおいて、加熱温度は４５０〜６５０℃であることを特徴とする半
導体装置の作製方法。
【請求項１１】請求項７乃至８のいずれか１項に記載
の工程Ｃおいて、加熱温度は前記工程Ｂの加熱温度よりも高いことを特徴
とする半導体装置の作製方法。
【請求項１２】請求項７乃至１１のいずれか１項に記
載の工程Ｃおいて、加熱温度は前記５００〜１１００℃であることを特徴と
する半導体装置の作製方法。
【請求項１３】請求項１乃至１２のいずれか１項に記
載の工程Ｅおいて、加熱温度は４５０〜８５０℃であることを特徴とする半
導体装置の作製方法。
【請求項１４】低級結晶性半導体膜に触媒元素を導入
する工程Ａと、前記低級結晶性半導体膜を加熱処理して、前記半導体膜
内に触媒元素を拡散させる工程Ｂと、前記触媒元素が拡散された半導体膜を加熱処理して、結
晶性を高める工程Ｃと、前記結晶性を高めた半導体膜に接して１５族元素を含有
する膜を形成する工程Ｄと、前記結晶性を高めた半導体膜を加熱処理して、前記１５
族元素を含有する膜に前記触媒元素を吸い取らせる工程
Ｅと、を有し、前記工程Ｅ以前に、前記結晶性を高めた半導体膜にレー
ザー光又は強光を照射する工程Ｆを有することを特徴と
する半導体装置の作製方法。
【請求項１５】半導体膜で形成されたソース領域、ド
レイン領域、チャネル形成領域を有する薄膜トランジス
タを少なくとも１つ有する半導体装置の作製方法であっ
て、低級結晶性半導体膜に触媒元素を導入する工程Ａと、前記低級結晶性半導体膜を加熱処理して、前記半導体膜
内に触媒元素を拡散させる工程Ｂと、前記触媒元素が拡散された半導体膜を加熱処理して、結
晶性を高める工程Ｃと、前記結晶性を高めた半導体膜に対して、少なくとも前記
ソース領域及び前記ドレイン領域が形成される領域に接
して１５族元素を含有する膜を形成する工程Ｄと、前記結晶性を高めた半導体膜を加熱処理して、前記１５
族元素を含有する膜に前記触媒元素を吸い取らせる工程
Ｅと、を有し、前記工程Ｅ以前に、前記結晶性を高めた半導体膜にレー
ザー光又は強光を照射する工程Ｆを有することを特徴と
する半導体装置の作製方法。
【請求項１６】請求項１５において、少なくとも１つの薄膜トランジスタはＰチャネル型であ
り、前記工程Ｄにおいて、少なくとも前記Ｐチャネル型ＴＦ
Ｔのソース領域及びドレイン領域となる領域に接して、
１５族元素及び１３族元素を含有する膜を形成すること
を特徴とする半導体装置の作製方法。
【請求項１７】請求項１４乃至１６のいずれか１項に
記載の工程Ｂおいて、加熱温度は４５０〜６５０℃であることを特徴とする半
導体装置の作製方法。
【請求項１８】請求項１４乃至１７のいずれか１項に
記載の工程Ｃおいて、加熱温度は前記工程Ｂよりも高い
ことを特徴とする半導体装置の作製方法。
【請求項１９】請求項１４乃至１７のいずれか１項に
記載の工程Ｃおいて、加熱温度は前記５００〜１１００℃であることを特徴と
する半導体装置の作製方法。
【請求項２０】低級結晶性半導体膜に触媒元素を導入
する工程Ａと、前記低級結晶性半導体膜を加熱処理して、非晶質部分が
存在する結晶性半導体膜を形成する工程Ｂと、前記結晶性半導体膜を加熱処理して、結晶性を高める工
程Ｃと、前記結晶性を高めた結晶性半導体膜に接して１５族元素
を含有する膜を形成する工程Ｄと、前記結晶性を高めた結晶性半導体膜を加熱処理して、前
記１５族元素を含有する膜に前記触媒元素を吸い取らせ
る工程Ｅと、を有し、前記工程Ｅ以前に、前記結晶性を高めた結晶性半導体膜
にレーザー光又は強光を照射する工程Ｆを有することを
特徴とする半導体装置の作製方法。
【請求項２１】半導体膜で形成されたソース領域、ド
レイン領域、チャネル形成領域を有する薄膜トランジス
タを少なくとも１つ有する半導体装置の作製方法であっ
て、低級結晶性半導体膜に触媒元素を導入する工程Ａと、前記低級結晶性半導体膜を加熱処理して、非晶質部分が
存在する結晶性半導体膜を形成する工程Ｂと、前記結晶性半導体膜を加熱処理して、結晶性を高める工
程Ｃと、前記結晶性を高めた結晶性半導体膜に対して、少なくと
も前記ソース領域及び前記ドレイン領域が形成される領
域に接して１５族元素を含有する膜を形成する工程Ｄ
と、前記結晶性を高めた結晶性半導体膜を加熱処理して、前
記１５族元素を含有する膜に前記触媒元素を吸い取らせ
る工程Ｅと、を有し、前記工程Ｅ以前に、前記結晶性を高めた結晶性半導体膜
にレーザー光又は強光を照射する工程Ｆを有することを
特徴とする半導体装置の作製方法。
【請求項２２】請求項２１において、少なくとも１つの薄膜トランジスタはＰチャネル型であ
り、前記工程Ｄにおいて、少なくとも前記Ｐチャネル型ＴＦ
Ｔのソース領域及びドレイン領域となる領域に接して、
１５族元素及び１３族元素を含有する膜を形成すること
を特徴とする半導体装置の作製方法。
【請求項２３】請求項２０乃至２２のいずれか１項に
記載の工程Ｂおいて、加熱温度は４５０〜６５０℃であることを特徴とする半
導体装置の作製方法。
【請求項２４】請求項２０乃至２３のいずれか１項に
記載の工程Ｃおいて、加熱温度は前記工程Ｂの加熱温度よりも高いことを特徴
とする半導体装置の作製方法。
【請求項２５】請求項２０乃至２３のいずれか１項に
記載の工程Ｃおいて、加熱温度は前記４５０〜１１００℃であることを特徴と
する半導体装置の作製方法。
【請求項２６】請求項１４乃至２５のいずれか１項に
記載の工程Ｅおいて、加熱温度は５００〜８５０℃であることを特徴とする半
導体装置の作製方法。
【請求項２７】請求項１乃至２６のいずれか１項に記
載の工程Ａにおいて、前記低級結晶性半導体膜は、減圧ＣＶＤ法で成膜された
非晶質シリコン膜であることを特徴とする半導体装置の
作製方法。
【請求項２８】請求項１乃至２７のいずれか１項に記
載の工程Ａにおいて、前記触媒元素として、Ｎｉ、Ｆｅ、Ｃｏ、Ｒｕ、Ｒｈ、
Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ｃｕ、Ａｕ、Ｇｅから選ばれ
た１種又は複数種の元素を用いることを特徴とする半導
体装置の作製方法。
【請求項２９】請求項１乃至２８のいずれか１項に記
載の作製方法を用いて作製されたアクティブマトリクス
型表示装置。
【請求項３０】請求項２９記載のアクティブマトリク
ス型表示装置を備えた電子機器。