JP2000090669A - 半導体装置およびその検査方法 - Google Patents

Abstract

(57)【要約】 【課題】 微細化、低電圧化により蓄積電荷量が減少し
た場合に問題となるＤＲＡＭの“Ｈ”レベルの読み出し
マージン低下を緩和し、安定した読み出し動作を実現す
る。 【解決手段】 プリチャージ電圧をビット線電圧の中間
値より低く設定し、メモリセルのハイレベルのストレー
ジノード電位を等分する値とし、“Ｌ”レベルと“Ｈ”
レベルの読み出しマージンを同等・最適化なものとす
る。またプリチャージ後高速に同電圧に設定するよう出
力回路を２系統設け、基準電圧に比較して低い時は昇圧
電流を１系統のみで供給し、基準電圧に比較して高い時
は降圧電流を２系統をもって供給する。差動増幅回路な
どにより降圧電流を流す供給能力を大きくし、高速に所
望のプリチャージ電圧を得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ダイナミック型Ｒ
ＡＭ（ダイナミック型ランダム・アクセス・メモリ、以
下単にＤＲＡＭと略記する）のビット線やメインビット
線、ＩＯ線（インプット・アウトプット線、以下単にＩ
Ｏ線と略記する）のプリチャージ電圧設定方法に関し、
特にワード線昇圧回路を有しないＤＲＡＭの安定動作に
有効なプリチャージ電圧を設定するための技術に関する
ものである。

【０００２】

【従来の技術】ＤＲＡＭは、読み出し動作前に、ビット
線対の電圧をビット線の高い電圧（例えばＶＤＤ）と低
い電圧（例えば０Ｖ）の中間値（ＶＤＤ／２）に対応し
た電圧にプリチャージしておく方法が一般的である。

【０００３】以下に、従来のＤＲＡＭ回路の記録・読み
出し動作の方式を詳細に説明する。図１８はＤＲＡＭの
メモリセルとセンスアンプの回路図を示したものであ
る。１００は２ビット分で代表したメモリセルアレイ、
１０１はビット線プリチャージ回路、１０２はセンスア
ンプ回路である。

【０００４】メモリセルアレイ１００は、ワード線ＷＬ
１〜ＷＬ２をゲート入力に、ビット線対ＢＬまたはＢＬ
Ｂをドレインに接続されたＮチャネルＭＯＳトランジス
タＱ１とそのソースＮ１（一般にストレージノードと称
す）に接続された電荷蓄積キャパシタＭＣで１ビットが
構成され、所望の容量分マトリックス状に配置される。
また電荷蓄積キャパシタＭＣの他方の電極は各メモリセ
ルで共通に接続され、セルプレート電圧ＶＣＰ（一般に
ＶＤＤ／２）が印加されている。

【０００５】ビット線プリチャージ回路１０１は、プリ
チャージ信号ＰＲがゲートに接続されたビット線対ＢＬ
とＢＬＢの電圧をイコライズ制御するＮチャネルＭＯＳ
トランジスタＱ２と、同じくプリチャージ信号ＰＲがゲ
ートに接続され、ビット線ＢＬとＢＬＢの電圧を各々ビ
ット線プリチャージ電圧ＶＢＰ（一般にＶＤＤ／２）に
プリチャージ制御するＮチャネルＭＯＳトランジスタＱ
３、Ｑ４との３個のＮチャネルＭＯＳトランジスタで構
成される。このビット線プリチャージ回路１０１は、ビ
ット線対毎に１個配置される。また一般的に、電荷蓄積
キャパシタＭＣに蓄積される電荷量を多くするために、
ワード線の電圧を電源電圧ＶＤＤに対しトランジスタＱ
１のしきい値電圧Ｖｔ以上の電圧ＶＤＨ（ＶＤＨ＞ＶＤ
Ｄ＋Ｖｔ）に昇圧する。このため、ＤＲＡＭのゲート酸
化膜Ｔｏｘは比較的厚いものが用いられている。

【０００６】図１９ａは、ビット線プリチャージ電圧Ｖ
ＢＰを供給する一般的なＶＢＰ電圧発生回路の回路図を
示している。Ｑｎ１、Ｑｎ２はＮチャネルＭＯＳトラン
ジスタ、Ｑｐ１、Ｑｐ２はＰチャネルＭＯＳトランジス
タ、Ｒ１、Ｒ２は抵抗素子である。抵抗素子Ｒ１は一方
を電源電極ＶＤＤに接続され、他方の端子はノードＮ２
においてトランジスタＱｎ１のゲートおよびドレインに
接続されている。トランジスタＱｎ１のソースはノード
Ｎ４においてトランジスタＱｐ１のソースおよびウェル
基板と接続され、ゲートおよびドレインはノードＮ３に
おいて抵抗素子Ｒ２と接続され、Ｒ２を介して接地電源
ＶＳＳに接続されている。トランジスタＱｎ２のドレイ
ンには電源電圧ＶＤＤが供給され、ソースはトランジス
タＱｐ２のソースに接続されている。トランジスタＱｐ
２のドレインは接地電源ＶＳＳに接続されている。トラ
ンジスタＱｎ２のゲート電極はノードＮ２に接続され、
トランジスタＱｐ２のゲート電極はノードＮ３に接続さ
れている。図中すべてのトランジスタのしきい値電圧を
Ｖｔとし、抵抗素子Ｒ１、Ｒ２の抵抗値が等しく且つ十
分大きい場合、ノードＮ２、Ｎ４、Ｎ３はそれぞれＶＤ
Ｄ／２＋Ｖｔ、ＶＤＤ／２、ＶＤＤ／２−Ｖｔの電圧と
なる。それゆえトランジスタＱｎ２とＱｐ２が接続され
るノードＶＢＰにはＶＤＤ／２の電圧が出力される。な
お本回路構成の場合、トランジスタＱｎ２とＱｐ２はし
きい値電圧Ｖｔ近傍で動作するため電流供給量は小さ
い。また出力電圧値は抵抗素子Ｒ１とＲ２の比率で決ま
る。図１９ｂは、ＶＢＰ電圧発生回路の別の構成を示し
ている。基本構成は図１９ａの回路と同じであるが、抵
抗素子Ｒ１、Ｒ２の値をヒューズ素子Ｆのトリミングで
調整しＶＢＰ電圧を調整できる構成となっている。

【０００７】以上のように構成された従来のＤＲＡＭに
ついて、その動作を図２０のタイミング図を用いて説明
する。図２０は、“Ｈ”レベルの読み出し動作（ｔ０〜
ｔ４の期間）とその後のプリチャージ動作（ｔ４〜ｔ０
の期間）に関して、ワード線ＷＬ１、プリチャージ信号
ＰＲ、ビット線対ＢＬ、ＢＬＢ、ストレージノードＮ１
の電圧の変化の様子を示している。

【０００８】まず、メモリセルの読み出し動作の以前
（ｔ０までの期間）は、プリチャージ信号ＰＲは“Ｈ”
レベルが設定され、ビット線対ＢＬ、ＢＬＢはプリチャ
ージされている。次に、時間ｔ０でプリチャージ信号Ｐ
Ｒが“Ｌ”レベルに設定され、プリチャージが終了す
る。次に、時間ｔ１でワード線ＷＬ１に昇圧された電圧
レベルＶＤＨが加えられ、電荷蓄積キャパシタＭＣとビ
ット線ＢＬが電気的に接続され、ＶＤＤ電圧まで充電さ
れていた電荷蓄積キャパシタＭＣの電荷が、ビット線Ｂ
Ｌの持つ寄生容量のためビット線ＢＬに対して再配分さ
れ、ビット線ＢＬの電圧レベルが、当初のプリチャージ
電圧に対してΔＶＨ上昇するとともに電荷蓄積キャパシ
タＭＣの蓄積電荷が失われ、メモリセルに記憶されてい
た情報は破壊される。この時、もう一方のビット線ＢＬ
Ｂの電圧は、プリチャージ電圧ＶＢＰが保持されてお
り、この電圧ＶＢＰがビット線ＢＬのデータが“１”か
“０”であるかを識別する為の基準電圧となる。

【０００９】次に、時間ｔ２でセンスアンプ回路１０２
が活性化され、ビット線対ＢＬ、ＢＬＢの電圧差ΔＶＨ
は、電源電圧レベルまで増幅されるとともに、電荷蓄積
キャパシタＭＣには“Ｈ”レベル電圧としてＶＤＤレベ
ルの再書き込みが比較的短時間に行われる。

【００１０】次に、時間ｔ３でワード線ＷＬ１に“Ｌ”
レベルが設定され、ゲートトランジスタＱ１がオフとな
り、ビット線ＢＬと電荷蓄積キャパシタＭＣは電気的に
遮断される。

【００１１】次に、時間ｔ４でプリチャージ信号ＰＲ
が”Ｈ”レベルに設定され、ビット線対ＢＬ、ＢＬＢが
プリチャージされる。このプリチャージ動作は、図１８
に示すＮチャネルＭＯＳトランジスタＱ２を介してビッ
ト線ＢＬとＢＬＢのイコライズと、ＮチャネルＭＯＳト
ランジスタＱ３、Ｑ４を介して電圧ＶＢＰレベルへのプ
リチャージを同時に行う。図１９ａに示すＶＢＰ電圧発
生回路の出力電圧は、抵抗素子Ｒ１とＲ２の抵抗値の差
や、トランジスタ特性の製造ばらつきなどの要因によっ
てＶＤＤ／２とは若干の差異が生じるが、ＶＢＰ電圧発
生回路の電流供給能力は小さいため、通常のサイクル時
間でＤＲＡＭを動作させた場合にはイコライズ動作が支
配的で、ビット線対ＢＬ、ＢＬＢのプリチャージレベル
は、ビット線ＢＬとＢＬＢの電圧の中間電圧（即ちＶＤ
Ｄ／２）に収束する。

【００１２】以上のようなＤＲＡＭの読み出し動作にお
いて、電荷蓄積キャパシタＭＣの静電容量をＣｓ、ビッ
ト線ＢＬの静電容量をＣｄとすると、電荷蓄積キャパシ
タＭＣに“Ｈ”レベルＶＤＤが蓄積されている場合、電
荷蓄積キャパシタＭＣに接続されたビット線ＢＬの電圧
の変動分ΔＶＨは、ΔＶＨ＝｛Ｃｓ／（Ｃｓ＋Ｃｄ）｝
・ＶＤＤ／２だけ当初のプリチャージ電圧から上昇す
る。一方、電荷蓄積キャパシタＭＣに“Ｌ”レベル（０
Ｖ）の電圧が蓄積されている場合、接続されたビット線
ＢＬの電圧変動分ΔＶＬは、ΔＶＬ＝｛Ｃｓ／（Ｃｓ＋
Ｃｄ）｝・ＶＤＤ／２のレベルだけ当初のプリチャージ
電圧から下降する。通常この電圧差ΔＶＨ、ΔＶＬは約
１００ｍＶと小さい。そこで、センスアンプ回路１０２
の安定動作のため、ΔＶＨとΔＶＬを出来るだけ等しく
なるように設定することが求められる。この理由から最
適なプリチャージ電圧としてＶＤＤ／２が用いられてい
る。

【００１３】以上が従来のＤＲＡＭ回路におけるビット
情報の記録・読み出しの方式の概要である。

【００１４】

【発明が解決しようとする課題】近年、マイクロプロセ
ッサやＡＳＩＣ（以下ロジックと称す）とＤＲＡＭを混
載化して、ＤＲＡＭとロジックとの間のデータ転送速度
の向上や、低消費電力化などを実現したＬＳＩが製品化
されてきている。一般にマイクロプロセッサやＡＳＩＣ
製品は、高速性が重視され、また回路動作として昇圧回
路を用いないため比較的薄いゲート酸化膜が用いられて
いる。一方ＤＲＡＭ製品は従来例で説明したように、ワ
ード線の昇圧を前提とするため比較的厚いゲート酸化膜
が用いられている。

【００１５】このようなロジックとＤＲＡＭを混載化し
たＬＳＩでは、ロジックのトランジスタ性能を落とさな
いことと、コスト低減のため出来るだけ少ないプロセス
工程数による製造を実現することが重要となる。これに
対する一つの解決手段は、ＤＲＡＭを構成するトランジ
スタのゲート酸化膜を、ロジック部の比較的薄いゲート
酸化膜と同じ膜厚のもので兼用化することである。この
ためにはワード線昇圧を必要としないＤＲＡＭの技術が
重要となる。

【００１６】ＤＲＡＭにおいてワード線昇圧を行なわな
い場合は、メモリセル（ストレージノードＮ１）に書き
込まれる“Ｈ”レベル電圧は、電源電圧ＶＤＤに対して
しきい値電圧Ｖｔ分だけ降下するので、ビット線の
“Ｈ”レベル電圧はＶＤＤ−Ｖｔになる。従来の技術に
よれば、ＶＢＰ電圧発生回路の出力電圧は（ＶＤＤ−Ｖ
ｔ）／２に設定することになる。

【００１７】しかしながらワード線昇圧を行なわずに従
来のＶＢＰ電圧発生回路を用いると次のような問題があ
る。例えば、読み出し動作によりメモリセルの内容は一
度破壊された（図２０のｔ１〜ｔ２の期間）後、メモリ
セルへの再書き込み動作により（図２０のｔ２〜ｔ３の
期間）その内容は再度記憶される。しかしながら、ワー
ド線昇圧を行なわないため、ＮチャネルＭＯＳトランジ
スタＱ１のオン抵抗が大きく、ストレージノードＮ１へ
の“Ｈ”レベルの再書き込み電圧ＶＨは限られた時間内
ではＶＤＤ−Ｖｔまで到達することができず、ＶＨ＝Ｖ
ＤＤ−Ｖｔ−ｖｓとなる。（ｖｓは通常０．１〜０．３
Ｖ）。一方、“Ｌ”レベルの再書き込み電圧ＶＬは、し
きい値電圧Ｖｔの影響を殆ど受けないため、比較的短時
間にＶＬ＝ＶＳＳとすることができる。プリチャージ電
圧を（ＶＤＤ−Ｖｔ）／２とした場合、電荷蓄積キャパ
シタの静電容量をＣｓ、ビット線の静電容量をＣｄとす
ると、ビット線の電圧変化ΔＶＨ、ΔＶＬは、ΔＶＨ＝
｛Ｃｓ／（Ｃｓ＋Ｃｄ）｝・｛（ＶＤＤ−Ｖｔ）／２−
ｖｓ｝、ΔＶＬ＝｛Ｃｓ／（Ｃｓ＋Ｃｄ）｝・（ＶＤＤ
−Ｖｔ）／２となり、ΔＶＨとΔＶＬとの間でバランス
が保てない。そのため、センスアンプ読み出し感度の雑
音等に対するマージンが上記“Ｈ”レベル読み出し時の
ビット線電圧変化により制限される問題を有していた。
またこの問題を回避するためＶＢＰ電圧発生回路１０２
の設定電圧を低く設定しておいても、ＶＢＰ電圧発生回
路１０２の電流供給能力は小さいため、通常の動作時間
内ではイコライズ動作が支配的であり、ＶＢＰ電圧発生
回路の出力電圧はほぼイコライズ電圧である（ＶＤＤ−
Ｖｔ）／２になっていた。

【００１８】また図１９ｂのような構成でＶＢＰ電圧を
調整する場合、一般に貫通電流を極力抑える目的で、抵
抗素子ｒ１、ｒ２の抵抗値を非常に大きく（例えば数メ
ガオーム）設定されており、ヒューズ素子Ｆをトリミン
グした後の抵抗値はさらに大きく（例えば数十メガオー
ム以上）設定する必要があった。これらを大量生産され
る製造工程において安定的に実現するためにはトリミン
グ装置の精度や、照射エネルギー等の細かな管理を必要
としていたため、製造コスト向上、製造工数の増大を招
いていた。

【００１９】本発明の目的は、ワード線昇圧を必要とし
ないＤＲＡＭの安定動作を実現するビット線のプリチャ
ージ電圧発生回路を備えた半導体装置を提供することに
あり、ロジック回路のゲート酸化膜と同様の膜厚でＤＲ
ＡＭ素子を形成を実現し、ＬＳＩのコスト低減、製造工
程短縮を図ることを目的とする。さらに、本発明の半導
体装置の製造段階における検査方法を提供することを目
的とする。

【００２０】

【課題を解決するための手段】上記目的を達成するため
に本発明の半導体装置は、メモリセルと、前記メモリセ
ルが所定個数接続された第１及び第２のビット線と、前
記第１のビット線に接続された前記メモリセルを選択す
る第１のワード線群と、前記第２のビット線に接続され
た前記メモリセルを選択する第２のワード線群と、前記
第１のビット線と前記第２のビット線を制御信号により
短絡するイコライズ回路と、前記第１及び前記第２のビ
ット線を前記制御信号により所定の電圧にプリチャージ
するプリチャージ回路と、前記第１および第２のビット
線が接続されその電圧差を増幅するセンスアンプ回路
と、基準電圧発生回路と出力回路で構成されたビット線
プリチャージ電圧発生回路において、前記基準電圧発生
回路の基準電圧値を設定する基準電圧設定信号を出力す
る基準電圧設定部を備え、前記ビット線プリチャージ電
圧発生回路が前記基準電圧設定部の前記基準電圧値の調
整により前記第１および第２のビット線のプリチャージ
電圧を前記第１および第２のビット線のビット線電圧振
幅の中間電圧より低く設定することを特徴とする。

【００２１】この構成により、プリチャージ電圧を任意
に精度良く設定することができ、センスアンプ活性時の
電圧マージンを最適化できる。ＤＲＡＭ回路において昇
圧回路を不要とし、ＤＲＡＭ回路のゲート酸化膜厚をロ
ジック回路のゲート酸化膜厚と同様の薄いものとするこ
とができ、ＤＲＡＭ回路とロジック回路を一体化したシ
ステムＬＳＩにおいて高速動作の確保と製造工程の短縮
を実現することができる。

【００２２】次に、前記設定されたプリチャージ電圧が
前記メモリセルのハイレベルのストレージノード電位を
等分する値であることが好ましい。この構成により、セ
ンスアンプ活性時の電圧マージンを最適な値とすること
ができる。

【００２３】次に、前記ビット線プリチャージ電圧発生
回路の出力回路が、前記出力端子電圧が前記基準電圧に
比較して高い時は下げる方向の降圧電流を供給する部分
と前記基準電圧に比較して低い時は上げる方向の昇圧電
流を供給する部分を備え、前記降圧電流供給能力が前記
昇圧電流供給能力より大きいことが好ましい。

【００２４】この構成により、高速にプリチャージ電圧
を形成することができる。次に、前記ビット線プリチャ
ージ電圧発生回路の出力回路が、前記出力端子電圧が前
記基準電圧に比較して高い時は下げる方向の降圧電流を
供給し、前記基準電圧に比較して低い時は上げる方向の
昇圧電流を供給する第１の出力回路と、前記出力端子電
圧が前記基準電圧に比較して高い時のみ下げる方向の降
圧電流を供給する第２の出力回路を並列接続で備え、前
記第１の出力回路の電流供給能力より前記第２の出力回
路の電流供給能力の方が大きくなる手段を備えることが
好ましい。

【００２５】この構成により、前記出力端子電圧が前記
基準電圧に比較して高い場合に、第１および第２の出力
回路の出力により、高速に所望のプリチャージ電圧を形
成することができる。

【００２６】次に、前記第１の出力回路は、一端が電圧
源に接続され他端が出力端子に接続された第１のトラン
ジスタと、一端が接地され他端が前記出力端子に接続さ
れた第２のトランジスタとを備え、前記第１のトランジ
スタのゲートには前記基準電圧より前記第１のトランジ
スタのしきい値電圧相当分高い電圧が第１のトランジス
タ制御信号として前記基準電圧発生回路より供給され、
前記第２のトランジスタのゲートには前記基準電圧より
前記第２のトランジスタのしきい値電圧相当分低い電圧
が第２のトランジスタ制御信号として前記基準電圧発生
回路より供給されることが好ましい。

【００２７】この構成により、前記出力端子電圧を前記
基準電圧と比較してトランジスタのしきい値範囲内の値
となるように制御する第１の出力回路を得ることができ
る。次に、前記第２の出力回路は、前記基準電圧を第１
の入力としたトランジスタを負荷とするカレントミラー
型差動増幅回路を備えた比較回路と、一端が前記カレン
トミラー型差動増幅回路の第２の入力に接続され、他端
が接地され、ゲートが前記カレントミラー型差動増幅回
路の比較結果出力ノードに接続された帰還用トランジス
タとを備え、前記帰還用トランジスタの前記カレントミ
ラー型差動増幅回路の第２の入力に接続された端子を前
記第２の出力回路の出力端子とすることが好ましい。

【００２８】この構成により、出力端子電圧が前記基準
電圧と比較して高い場合に、より高速かつ精度よく出力
端子電圧が基準電圧値となるように制御する第２の出力
回路を得ることができる。

【００２９】次に、前記第２の出力回路は、所定本数の
前記第１のワード線群および前記第２のワード線群を駆
動し所定の間隔で配置されるロウデコーダブロック内に
構成されることが好ましい。

【００３０】この構成により、差動増幅回路のトランジ
スタサイズは、ロウデコーダブロックが駆動するメモリ
アレイおよびセンスアンプブロックに供給できるだけの
電流駆動能力を備えておけばよく、メモリ容量の増減に
おいても最適な能力を備えることができる次に、前記第
２の出力回路が、プリチャージ開始時間より所定時間経
過の期間のみ活性化することが好ましい。

【００３１】この構成により、プリチャージ動作期間内
の所定時間だけ、差動増幅回路が活性化されて大電流の
駆動を実行し、それ以外の期間の電流消費を抑えること
ができる。

【００３２】次に、前記基準電圧発生回路が、電圧源
と、前記基準電圧設定信号によりその抵抗値が可変とな
る第１および第２のトランジスタ抵抗素子回路と、第３
のトランジスタと、第４のトランジスタと、基準電圧出
力端子を備え、前記第１のトランジスタ抵抗素子回路の
一端を前記電圧源に接続し、他端を前記第３のトランジ
スタを介して前記基準電圧出力端子に接続し、前記第２
のトランジスタ抵抗素子回路の一端を接地し、他端を第
４のトランジスタを介して前記基準電圧出力端子に接続
し、前記第１および第２のトランジスタ抵抗素子回路に
対して対応する前記基準電圧設定信号を入力して前記第
１および第２のトランジスタ抵抗素子回路の抵抗値を設
定することにより、第１および第２のトランジスタ抵抗
素子回路の抵抗値の比で決まる電圧を基準電圧として前
記基準電圧出力端子より出力し、前記第３のトランジス
タは前記第１のトランジスタ抵抗素子回路に接続された
端子から前記基準電圧よりしきい値電圧相当分高い電圧
を、前記第１の出力回路へ前記第１のトランジスタ制御
信号として出力し、前記第４のトランジスタは前記第２
のトランジスタ抵抗素子回路に接続された端子から前記
基準電圧よりしきい値電圧相当分低い信号を、前記第１
の出力回路へ前記第２のトランジスタ制御信号として出
力することが好ましい。

【００３３】この構成により、基準電圧発生回路は、第
１および第２のトランジスタ抵抗素子回路の抵抗値を制
御することにより、抵抗値の比で決まる電圧を基準電圧
とすることができる。

【００３４】次に、前記第１のトランジスタ抵抗素子回
路が、基本抵抗素子回路を１以上直列に接続したＮチャ
ネルトランジスタ抵抗素子回路を備え、前記基本抵抗素
子回路が、ドレインおよびソース同士を接続して並列接
続した第３および第４のＮチャネルトランジスタであっ
て、前記第３のＮチャネルトランジスタのゲートにオン
状態となる所定電圧が印加され、前記第４のＮチャネル
トランジスタのゲートには前記基準電圧設定信号が接続
され、前記第４のＮチャネルトランジスタがオフに設定
された場合は前記第３のＮチャネルトランジスタのオン
抵抗値を示し、前記第４のＮチャネルトランジスタがオ
ンに設定された場合は前記第４のＮチャネルトランジス
タのオン抵抗値が支配的となるよう前記第３のＮチャネ
ルトランジスタと前記第４のＮチャネルトランジスタの
サイズを設定した回路であり、前記基準電圧設定信号を
前記基本抵抗素子回路毎に個別に設定することでその抵
抗値を変更することが好ましい。

【００３５】この構成により、第１のトランジスタの抵
抗値を基準電圧設定信号により所望の値とすることがで
きる。次に、前記第１のトランジスタ抵抗素子回路のそ
れぞれの基本抵抗素子回路の第３のＮチャネルトランジ
スタのオン抵抗値が各基本抵抗素子回路ごとに異なるこ
とが好ましい。

【００３６】この構成により、第１のトランジスタ抵抗
素子回路において、それぞれ値の違う抵抗値の組み合わ
せにより、多様な抵抗値の設定が可能となる。次に、前
記第１のトランジスタ抵抗素子回路のそれぞれの基本抵
抗素子回路の第３のＮチャネルトランジスタのオン抵抗
値が、最小のものを基準として順に２の倍数になる設定
とすることが好ましい。

【００３７】この構成により、第１のトランジスタ抵抗
素子回路において、最小の抵抗値を基準として順に２の
倍数になる抵抗値の組み合わせにより、最小の抵抗値を
きざみとした多様な抵抗値の設定が可能となる。

【００３８】次に、前記第２のトランジスタ抵抗素子回
路が、基本抵抗素子回路を１以上直列に接続したＰチャ
ネルトランジスタ抵抗素子回路を備え、前記基本抵抗素
子回路が、ドレインおよびソース同士を接続して並列接
続した第３および第４のＰチャネルトランジスタであっ
て、前記第３のＰチャネルトランジスタのゲートにオン
状態となる所定電圧が印加され、前記第４のＰチャネル
トランジスタのゲートには前記基準電圧設定信号が接続
され、前記第４のＰチャネルトランジスタがオフに設定
された場合は前記第３のＰチャネルトランジスタのオン
抵抗値を示し、前記第４のＰチャネルトランジスタがオ
ンに設定された場合は前記第４のＰチャネルトランジス
タのオン抵抗値が支配的となるよう前記第３のＰチャネ
ルトランジスタと前記第４のＰチャネルトランジスタの
サイズを設定した回路であり、前記基準電圧設定信号を
前記基本抵抗素子回路毎に個別に設定することでその抵
抗値を変更することが好ましい。

【００３９】この構成により、第２のトランジスタの抵
抗値を基準電圧設定信号により所望の値とすることがで
きる。次に、前記第２のトランジスタ抵抗素子回路のそ
れぞれの基本抵抗素子回路の第３のＰチャネルトランジ
スタのオン抵抗値が各基本抵抗素子回路ごとに異なるこ
とが好ましい。

【００４０】この構成により、第２のトランジスタ抵抗
素子回路において、それぞれ値の違う抵抗値の組み合わ
せにより、多様な抵抗値の設定が可能となる。次に、前
記第２のトランジスタ抵抗素子回路のそれぞれの基本抵
抗素子回路の第３のＰチャネルトランジスタのオン抵抗
値が、最小のものを基準として順に２の倍数になる設定
とすることが好ましい。

【００４１】この構成により、第２のトランジスタ抵抗
素子回路において、最小の抵抗値を基準として順に２の
倍数になる抵抗値の組み合わせにより、最小の抵抗値を
きざみとした多様な抵抗値の設定が可能となる。

【００４２】次に、前記基準電圧設定部が、基準電圧設
定信号それぞれを“Ｈ”または“Ｌ”に設定する設定手
段を備えることが好ましい。また、前記設定手段が、ヒ
ューズ素子のトリミングにより出力信号を“Ｈ”または
“Ｌ”に設定する手段であることが好ましい。

【００４３】また、前記設定手段が、フローティングゲ
ート構造素子への書き込みまたは消去により出力信号を
“Ｈ”または“Ｌ”に設定する手段であることが好まし
い。また、前記設定手段が、フォトマスク工程で出力信
号を“Ｈ”または“Ｌ”に設定する手段であることが好
ましい。

【００４４】この構成により、第１または第２のトラン
ジスタ抵抗素子回路において、プログラムにより抵抗値
を所望の値に設定することができる。次に、前記メモリ
セルが、一つの容量素子と一つのトランジスタ素子で構
成されることが好ましい。

【００４５】この構成により、容量素子を用いたＤＲＡ
Ｍ回路に対して本発明を適用することができる。次に、
前記メモリセルが、一つの強誘電体記憶素子と一つのト
ランジスタ素子で構成されることが好ましい。

【００４６】この構成により、強誘電体記憶素子を用い
たＦＲＡＭ回路に対して本発明を適用することができ
る。また、上記目的を達成するために本発明の半導体装
置の検査方法は、ウエファー検査工程でビット線プリチ
ャージ電圧を測定するビット線プリチャージ電圧検査工
程と、前記測定されたビット線プリチャージ電圧が、基
準電圧である所望のビット線プリチャージ電圧と異なる
場合に前記基準電圧設定信号の設定により所望のビット
線プリチャージ電圧値に調整して再設定する工程とを備
えたことを特徴とする。

【００４７】この方法により、半導体装置の製造過程に
おいて、所望のプリチャージ電圧が得られているか検査
し、得られていない場合に動的に再設定することがで
き、製品の精度を高く保つことができ、また、歩留まり
を上げることができる。

【００４８】また、上記目的を達成するために本発明の
半導体装置の検査方法は、ウエファー検査工程でビット
線プリチャージ電圧を測定するビット線プリチャージ電
圧検査工程と、チップ外部より仮のビット線プリチャー
ジ電圧を印加して半導体装置の読み出し動作を検査し、
メモリセルのハイレベルのストレージノード電位を等分
する値となる最適ビット線プリチャージ電圧を求める最
適ビット線プリチャージ電圧検査工程と、前記基準電圧
設定信号の設定によりビット線プリチャージ電圧値を前
記最適ビット線プリチャージ電圧に調整して再設定する
工程とを備えたことを特徴とする。

【００４９】この方法により、製造に伴う各素子値の誤
差を考慮した最適なビット線プリチャージ電圧に設定す
ることができ、製品の精度を高く保つことができ、ま
た、歩留まりを上げることができる。

【００５０】

【発明の実施の形態】（実施の形態１）本発明の半導体
装置およびその検査方法について図面を参照しつつ説明
する。以下、本発明の半導体装置の全体および各構成部
分概要の説明、ビット線プリチャージ電圧ＶＢＰの設定
方法の説明、本発明の半導体装置の動作の概要の説明、
ビット線プリチャージ電圧ＶＢＰの最適設定値の説明、
量産製造過程におけるビット線プリチャージ電圧ＶＢＰ
の設定方法の説明などについて順を追って説明する。

【００５１】まず、本発明の半導体装置の全体および各
構成部分を説明する。図１はメモリセルとロジックを混
載した半導体装置のレイアウト概略図を示している。１
は混載化された半導体装置、２は本発明が適応されたＤ
ＲＡＭマクロセル、３はロジック、４はパッドと入出力
インターフェース回路で構成されたＩＯセルであり、Ｄ
ＲＡＭマクロセル２、ロジック３、ＩＯセル４は半導体
装置１の製品仕様に従って互いに結線されている。ま
た、半導体装置１の製造プロセスにおいて、ＤＲＡＭマ
クロセル２とロジック３は同一のゲート酸化膜厚で形成
されている。なお、上記例ではメモリセルとしてＤＲＡ
Ｍとしたが強誘電体記憶素子を用いたＦｅＲＡＭであっ
ても良い。

【００５２】図２はＤＲＡＭマクロセル２のブロック図
を示している。５はメモリセル基本ブロック５ａが所定
個数配列されたメモリセルアレイ、６はセンスアンプ基
本ブロック６ａが所定個数配列されたセンスアンプブロ
ック、７はロウデコーダ基本ブロック７ａが所定個数配
列されたロウデコーダ、８はメインアンプ基本ブロック
８ａが所定個数配列されたメインアンプブロック、９は
インターフェイスブロック、１０は制御回路ブロック、
１１はロウアドレスプリデコーダブロック、１２は電源
回路ブロックである。電源回路ブロック１２はＶＢＢ
（バックバイアス電圧）発生回路１２ａ、ＶＣＰ（メモ
リセルプレート電圧）発生回路１２ｂ、ＶＢＰ（ビット
線プリチャージ電圧）発生回路１２ｃ、ＶＭＢＰ（メイ
ンビット線プリチャージ電圧）発生回路１２ｄで構成さ
れている。ＤＲＡＭマクロセル２は階層ビット線構造で
構成されており、各センスアンプブロック６の出力がス
イッチ素子およびメインビット線対ＭＢＬ、ＭＢＬＢを
介してメインアンプブロック８と接続されている。図３
は、メモリセルアレイ基本ブロック５ａならびにセンス
アンプ基本ブロック６ａの詳細な回路図を示している。
図１８の従来例と同一のものについては同じ記号が付し
てあり、ここでは異なるものについてのみ説明する。な
お説明を簡潔にするため、メモリセルは４ビット分のみ
を示している。図３において、１４ａは、シェアードゲ
ート制御信号ＳＳＬをゲート入力としてＮチャネルＭＯ
ＳトランジスタＱ５、Ｑ６で構成されたシェアードゲー
ト回路、同様に１４ｂは、シェアードゲート制御信号Ｓ
ＳＲをゲート入力としてＮチャネルＭＯＳトランジスタ
Ｑ１３、Ｑ１４で構成されたシェアードゲート回路であ
る。なお、本図には省略されているが、シェアードゲー
ト回路１４ｂを介して右側には隣のメモリセル基本ブロ
ック５ａが配置され、左右のメモリセルアレイ基本ブロ
ック５ａがセンスアンプ基本ブロック６ａを共有するシ
ェアードセンスアンプ構成を採っている。１５はセンス
アンプ回路１０２の出力をメインビット線ＭＢＬ、ＭＢ
ＬＢに転送するトランスファゲート制御信号ＭＢＴをゲ
ート入力とするＮチャネルＭＯＳトランジスタＱ７、Ｑ
８で構成されたトランスファゲート回路である。センス
アンプ回路１０２は、ソースをセンスアンプ共通駆動線
信号ＶＳＨに接続されたＰチャネルＭＯＳトランジスタ
Ｑ９、Ｑ１０と、ソースをセンスアンプ共通駆動線信号
ＶＳＬに接続されたＮチャネルＭＯＳトランジスタＱ１
１、Ｑ１２とにより構成される一般的に用いられている
クロス型アンプで、２ビット線対に一つのセンスアンプ
基本ブロック６ａが配置されている。

【００５３】図４は、メインアンプブロックの基本ブロ
ック８ａの詳細な回路図を示している。２０はメインビ
ット線プリチャージ回路、２１はメインアンプ回路であ
るメインビット線プリチャージ回路２０は、メインビッ
ト線プリチャージ信号ＭＰＲがゲートに接続されたメイ
ンビット線対ＭＢＬとＭＢＬＢの電圧をイコライズ制御
するＮチャネルＭＯＳトランジスタＱ２０と、同じくメ
インビット線プリチャージ信号ＭＰＲがゲートに接続さ
れ、メインビット線対ＭＢＬとＭＢＬＢの電圧をメイン
ビット線プリチャージ電圧ＶＭＢＰにプリチャージ制御
するＮチャネルＭＯＳトランジスタＱ２１、Ｑ２２との
３個のＮチャネルＭＯＳトランジスタで構成される。こ
のメインビット線プリチャージ回路２０は、メインビッ
ト線対毎に１個配置される。

【００５４】メインアンプ回路２１は、ソースをメイン
アンプ共通駆動線信号ＶＭＨに接続されたＰチャネルＭ
ＯＳトランジスタＱ２３、Ｑ２４と、ソースをメインア
ンプ共通駆動線信号ＶＭＬに接続されたＮチャネルＭＯ
ＳトランジスタＱ２５、Ｑ２６で構成され、センスアン
プ回路１０２と同じクロス型アンプである。このメイン
アンプ回路２１は、メインビット線対毎に１個配置され
る。

【００５５】図５は、図２のＶＢＰ発生回路１２ｃの詳
細な回路図を示している。３０はＶＢＰ基準電圧発生回
路、３１は後述する第１の出力回路と第２の出力回路を
備えたＶＢＰ出力回路、３２はタイミング制御回路、３
４はＶＢＰ基準電圧設定回路である。３３はＶＢＰ電圧
モニター用のパッドで、図１のＩＯセル４の領域に配置
されている。

【００５６】ＶＢＰ基準電圧発生回路３０はその出力ノ
ードをＶＲＥＦとし、ＮチャネルＭＯＳトランジスタＱ
ｍ１、Ｑｍ２、Ｑｍ４、Ｑｒ６〜Ｑｒ１０、Ｔｍ５〜Ｔ
ｍ８および、ＰチャネルＭＯＳトランジスタＱｒ１〜Ｑ
ｒ５、Ｑｍ３、Ｑｍ５、Ｔｍ１〜Ｔｍ４で構成されてい
る。なお、このうち、Ｑｒ１〜Ｑｒ５とＴｍ１〜Ｔｍ４
により第１のトランジスタ抵抗素子回路を形成し、Ｑｒ
６〜Ｑｒ１０とＴｍ５〜Ｔｍ８により第２のトランジス
タ抵抗素子回路を形成し、Ｑｍ４が第１のトランジス
タ、Ｑｍ５が第２のトランジスタＱｍ２が第３のトラン
ジスタ、Ｑｍ３が第４のトランジスタである。

【００５７】このＶＢＰ基準電圧発生回路３０は、図１
９ａにより説明した従来のＶＢＰ電圧発生回路と同様の
回路構成を採用しているが以下の点が異なっている。電
源電極ＶＤＤより直接供給している代わりに、ドレイン
及びゲートを電源電極ＶＤＤに接続されたＮチャネルＭ
ＯＳトランジスタＱｍ１を用いることによりＶＤＤから
しきい値電圧Ｖｔ分降下した電圧（ＶＤＤ−Ｖｔ）を供
給し、さらには抵抗素子Ｒ１の代わりにゲート電極をＶ
ＲＥＦに接続したＰチャネルＭＯＳトランジスタＱｒ１
〜Ｑｒ５で代用し、抵抗素子Ｒ２の代わりにゲート電極
をＶＲＥＦに接続したＮチャネルＭＯＳトランジスタＱ
ｒ６〜Ｑｒ１０で代用している。この抵抗素子Ｒ１、Ｒ
２の代用トランジスタのうちＱｒ１〜Ｑｒ４、Ｑｒ７〜
Ｑｒ１０には各々Ｔｍ１〜Ｔｍ４、Ｔｍ５〜Ｔｍ８が並
列に接続され、またトランジスタＴｍ１とＴｍ８のゲー
トにはＶＢＰ電圧制御信号ＦＢ０が接続され、トランジ
スタＴｍ２とＴｍ７のゲートにはＶＢＰ電圧制御信号Ｆ
Ｂ１が接続され、トランジスタＴｍ３とＴｍ６のゲート
にはＶＢＰ電圧制御信号ＦＢ２が接続され、トランジス
タＴｍ４とＴｍ５のゲートにはＶＢＰ電圧制御信号ＦＢ
３が接続されている。

【００５８】このトランジスタＱｒ１〜Ｑｒ５、Ｑｒ６
〜Ｑｒ１０、Ｔｍ１〜Ｔｍ４、Ｔｍ５〜Ｔｍ８は、電圧
制御信号ＦＢ０〜ＦＢ３の設定レベルに応じてＶＲＥＦ
を任意の電圧に設定するために設けられている。このた
めトランジスタＱｒ１〜Ｑｒ１０は、それぞれゲート長
を長くしてオン抵抗を大きくし、またＶＢＰ電圧をバイ
ナリー設定できるようにサイズ設定が行われている。な
お、本実施形態ではトランジスタ幅をＷ、トランジスタ
ゲート長をＬとすると、ＰチャネルＭＯＳトランジスタ
Ｑｒ１、Ｑｒ２、Ｑｒ３、Ｑｒ４、Ｑｒ５のＷ（μm）
／Ｌ（μm）は、それぞれ１／３２、１／１６、１／
８、１／４、１／２としてあり、ＮチャネルＭＯＳトラ
ンジスタＱｒ６、Ｑｒ７、Ｑｒ８、Ｑｒ９、Ｑｒ１０の
Ｗ（μm）／Ｌ（μm）は、それぞれ１／６、１／１２、
１／２４、１／４８、１／９６とし、ゲート入力が共通
なトランジスタＴｍに並列接続されたＰチャネルおよび
ＮチャネルＭＯＳトランジスタＱｒのオン抵抗がほぼ等
しくなるサイズに設定されているものとする。またＴｍ
１〜Ｔｍ８は、トランジスタＱｒ１〜Ｑｒ１０のオン抵
抗に比べて十分低くなるようサイズ設定が行われてい
る。なお、本実施形態では、全て１／０．２６とする。

【００５９】電圧制御信号ＦＢ０〜ＦＢ３の設定値は、
ＶＢＰ基準電圧設定回路３４に備えたヒューズ素子を用
いてプログラム化することで記憶されており、この記憶
情報は半導体装置１のリセット時に取り込む方法を用い
て行われる。具体的回路は、特願平１０−２２８８５
「半導体装置、その製造方法およびそのアドレス検出回
路」に開示されておりここでは説明を省略する。

【００６０】ＶＢＰ出力回路３１は、ドレイン及びゲー
トを電源電極ＶＤＤに接続されたＮチャネルＭＯＳトラ
ンジスタＱｍ１２を用いることによりＶＤＤからしきい
値電圧Ｖｔ分を降下した電圧（ＶＤＤ−Ｖｔ）を供給電
源とし、前記ＶＢＰ基準電圧発生回路３０のＮチャネル
ＭＯＳトランジスタＱｍ４のゲート入力との共通信号を
ゲート入力とするＮチャネルＭＯＳトランジスタＱｍ１
３と、ＰチャネルＭＯＳトランジスタＱｍ５のゲート入
力との共通信号をゲート入力とするＰチャネルＭＯＳト
ランジスタＱｍ１４とにより構成されるＶＢＰ回路の第
１の出力回路と、Ｑｍ６〜Ｑｍ１１により構成される差
動増幅回路である第２の出力回路との出力とが共通接続
された構成となっている。

【００６１】なお、この差動増幅回路は、カレントミラ
ー型のＮチャネルＭＯＳトランジスタＱｍ９、Ｑｍ１０
からなる負荷回路と、差動形態にされたＰチャネルＭＯ
ＳトランジスタＱｍ７、Ｑｍ８と、タイミング制御回路
３２より供給されるＶＢＰ制御信号ＣＢＰがゲートに接
続された電流制御用ＰチャネルＭＯＳトランジスタＱｍ
６、で差動増幅回路を構成し、差動増幅部の基準電圧に
はＶＲＥＦが入力され、ビット線プリチャージ電圧ＶＢ
Ｐを出力し、さらに駆動用ＮチャネルＭＯＳトランジス
タＱｍ１１を帰還用トランジスタとして用い、ビット線
プリチャージ電圧ＶＢＰを負帰還するように接続されて
いる。

【００６２】タイミング制御回路３２は、内部ＲＡＳ
（ロウアドレスストローブ信号、以下ＲＡＳと略記す
る）信号であるＩＲＡＳを入力とした遅延素子Ｄ３０の
出力と、同じく内部ＲＡＳ信号ＩＲＡＳを入力としたイ
ンバータ素子Ｉ３０の出力との２つの信号を入力信号と
するＮＡＮＤ回路Ｎ３０で構成され、ＮＡＮＤ回路Ｎ３
０の出力ＣＢＰはＶＢＰ出力回路３１に接続されてい
る。

【００６３】以上の構成により、ＶＢＰ基準電圧発生回
路３０において、電圧制御信号ＦＢ０〜ＦＢ３の設定を
通じて、出力基準電圧ＶＲＥＦを（ＶＤＤ−Ｖｔ）から
所望の電圧分を降下させた電位とすることができる。

【００６４】次に、図６は、図２内のＶＭＢＰ発生回路
１２ｄの詳細な回路図を示している。図６に示すＶＭＢ
Ｐ発生回路１２ｄの回路構成は、電圧制御信号ＦＭ０〜
ＦＭ３がＶＭＢＰ発生回路１２ｄ用にそれぞれ独立に設
けられている点、またメインビット線プリチャージ電圧
出力部４１およびタイミング制御回路４２のトランジス
タサイズが異なっている点を除けば、図５に示すＶＢＰ
発生回路の回路構成と同様である。本実施形態において
ＶＭＢＰの電圧は、ＶＢＰの電圧とは異なり、ほぼＶＤ
Ｄ／２になるよう設定されている。

【００６５】次に、ＤＲＡＭマクロセル２について説明
する。ＤＲＡＭマクロセル２は、メモリセルアレイ５、
センスアンプブロック６、ロウデコーダ基本ブロック７
ａを一組として、この配置個数を変えることで各種容量
に展開できる構成としている。一方ＤＲＡＭの動作時
は、メモリセルアレイ５、センスアンプブロック６を同
時に複数個活性化するのが一般的である。例えば図２に
示すＤＲＡＭマクロセル２は、１６組配置されたメモリ
セルアレイ５の内８組が同時に活性化される。一方最小
容量のＤＲＡＭマクロセルの場合は、メモリセルアレイ
５、センスアンプブロック６、ロウデコーダ基本ブロッ
ク７ａは２組配置され、その内一組が活性化されること
となる。従ってＶＢＰ発生回路１２ｃやＶＭＢＰ発生回
路１２ｄの電流供給量は、ＤＲＡＭ容量によって異なる
こととなる。このため最大容量時を想定して、ＶＢＰ発
生回路１２ｃやＶＭＢＰ発生回路１２ｄのトランジスタ
サイズが設定されている。

【００６６】次に、以上のように構成されたＤＲＡＭマ
クロセル２におけるＶＢＰ電圧の設定方法について説明
する。例として、図５に示すＶＢＰ発生回路１２ｃのＶ
ＢＰ基準電圧設定回路３４において（ＦＢ３、ＦＢ２、
ＦＢ１、ＦＢ０）＝（Ｈ、Ｌ、Ｈ、Ｌ）とプログラムさ
れた場合を説明する。上記設定の場合、ＰチャネルＭＯ
ＳトランジスタＴｍ１およびＴｍ３はオンし、Ｔｍ２お
よびＴｍ４はオフする。またＮチャネルＭＯＳトランジ
スタＴｍ５およびＴｍ７はオンし、Ｔｍ６およびＴｍ８
はオフする。ここで、並列に接続されているトランジス
タＱｒ１〜Ｑｒ８のオン抵抗に比べて、トランジスタＴ
ｍ１〜Ｔｍ８のオン抵抗は十分低くなるようにサイズ設
定されているため、ＰチャネルＭＯＳトランジスタで構
成される抵抗成分はＱｒ２、Ｑｒ４、Ｑｒ５の直列抵抗
分で近似的に表現でき、またＮチャネルＭＯＳトランジ
スタで構成される抵抗成分はＱｒ６、Ｑｒ８、Ｑｒ１０
の直列抵抗分で近似的に表現でき、出力電圧ＶＲＥＦ
は、これらの抵抗の比で決まることとなる。

【００６７】本実施形態の構成では、Ｔｍ１〜Ｔｍ４は
ＰチャネルＭＯＳトランジスタ、Ｔｍ５〜Ｔｍ８はＮチ
ャネルＭＯＳトランジスタという相補的構成であり、ゲ
ートを共通とするトランジスタＴｍ１〜Ｔｍ８に並列接
続されるＰチャネルまたはＮチャネルＭＯＳトランジス
タＱｒ１〜Ｑｒ８はそれぞれお互いにオン抵抗がほぼ等
しくなるようサイズ設定されている。このためＰチャネ
ルＭＯＳトランジスタで構成される直列抵抗分が大きく
なると、ＮチャネルＭＯＳトランジスタで構成される直
列抵抗分は小さくなり、逆にＰチャネルＭＯＳトランジ
スタで構成される直列抵抗分が小さくなると、Ｎチャネ
ルＭＯＳトランジスタで構成される直列抵抗分は大きく
なり、広い範囲でＶＲＥＦの電圧設定ができるととも
に、その電圧設定値によって貫通電流が変動しない構成
となっている。

【００６８】図７は、図５に示すＶＢＰ発生回路１２ｃ
に入力されるＶＢＰ電圧制御信号ＦＢ０〜ＦＢ３の設定
値と、その出力電圧ＶＲＥＦの関係を示しており、横軸
は（ＦＢ３、ＦＢ２、ＦＢ１、ＦＢ０）＝（Ｌ、Ｌ、
Ｌ、Ｌ）〜（Ｈ、Ｈ、Ｈ、Ｈ）の１６通りの組み合わせ
を１０進数で表現している。図７から明らかなように、
ＦＢ３〜ＦＢ０を用いた設定によりＶＲＥＦ電圧を所望
の値（本例では０．７５Ｖ〜１．５Ｖ）にすることがで
きる。

【００６９】図８は、ＶＢＰ電圧制御信号ＦＢ０〜ＦＢ
３が特定の設定値の場合におけるＶＢＰ発生回路１２ｃ
の負荷電流特性を示したものである。図８において正の
電流はＶＢＰ端子から接地電極ＶＳＳに流れ出す電流を
示し、負の電流は電源電極ＶＤＤからＶＢＰ端子に流れ
込む電流を示している。また実線で示したＩｏｎは、Ｎ
チャネルＭＯＳトランジスタＱｍ１１に流れる電流を示
し、破線で示したＩｏｆｆは、ＮチャネルＭＯＳトラン
ジスタＱｍ１３またはＰチャネルＭＯＳトランジスタＱ
ｍ１４に流れる電流を示している。図８から明らかなよ
うに、ＶＢＰの電圧がＶＲＥＦより高い場合には、図５
中のビット線プリチャージ電圧出力部３１の第２の出力
回路である差動増幅回路が働くため、Ｉｏｎで示す大き
な電流を駆動することができる。このように、ｌｏｆｆ
で示す第１の出力回路の電流供給能力よりｌｏｎで示す
第２の出力回路の電流供給能力の方が大きいことが好ま
しい。

【００７０】また、図６に示すＶＭＢＰ基準電圧発生回
路４０の出力電圧ＶＭＲＥＦも同様の特性となる。次に
タイミング制御回路３２の動作について説明する。本発
明が適用されたＤＲＡＭマクロセル２はクロック同期型
のメモリである。図９は、その制御信号の一つであるＲ
ＡＳ信号およびＲＡＳ信号により派生されるＶＢＰ発生
回路１２ｃおよびＶＭＢＰ発生回路１２ｄの制御に必要
な内部信号のタイミング波形を示している。

【００７１】図９に示すようにクロックＣＬＫの立ち上
がりエッジに同期してＲＡＳ信号が取り込まれ、内部Ｒ
ＡＳ信号ＩＲＡＳがセットされる。このＩＲＡＳが
“Ｌ”の期間（ｔ１４〜ｔ１０’）はＤＲＡＭのプリチ
ャージ動作が行われ、“Ｈ”の期間（ｔ１０〜ｔ１４ま
たはｔ１０’〜ｔ１４’）はリード動作やライト動作が
行われる。タイミング制御回路３２は、信号ＣＢＰおよ
びＣＭＢＰが内部ＲＡＳ信号ＩＲＡＳの立ち下がりタイ
ミングｔ１４に対応して“Ｌ”に設定され、遅延素子Ｄ
３０で決まる所定時間後、“Ｈ”に設定されるようなパ
ルス発生回路を構成している。従ってプリチャージ動作
期間内の所定時間だけ、ビット線プリチャージ電圧出力
部３１の差動増幅回路が活性化され、図８に示す大電流
の駆動が可能となり、それ以外の期間は電流消費を抑え
ている。

【００７２】次に、図３に示すメモリセルアレイ基本ブ
ロック５ａならびにセンスアンプ基本ブロック６ａの読
み出し動作を、図１０〜図１２のタイミング図を用いて
説明する。図１０は、メモリセルアレイ基本ブロック５
ａならびにセンスアンプ基本ブロック６ａに入力される
信号のタイミング図を示している。図１１はビット線対
ＢＬ、ＢＬＢとストレージノードＮ１の動きを示してい
る。図１２はメインビット線対ＭＢＬ、ＭＢＬＢと前記
ビット線対ＢＬ、ＢＬＢの動きを示している。

【００７３】まず、時間ｔ１０において、“Ｈ”レベル
にあったプリチャージ信号ＰＲおよびシェアードゲート
制御信号ＳＳＲが“Ｌ”に設定され、ビット線のプリチ
ャージ終了とセンスアンプ１０２の右側ブロックが非選
択状態に設定される。

【００７４】次に、時間ｔ１１において、ワード線ＷＬ
１が“Ｈ”（ＶＤＤレベル）に設定され、ゲートトラン
ジスタＱ１がオンとなり、電荷蓄積キャパシタＭＣとビ
ット線ＢＬが電気的に接続され、電荷蓄積キャパシタＭ
Ｃの電荷がビット線ＢＬの持つ寄生容量により再配分さ
れ、ビット線ＢＬの電圧レベルがプリチャージ電圧に対
してΔＶＨ上昇する。このときストレージノードＮ１の
電圧はビット線ＢＬと同じ電圧となり、電荷蓄積キャパ
シタＭＣの電荷は放出されてメモリセルの情報は破壊さ
れる。またもう一方のビット線ＢＬＢの電圧は、プリチ
ャージ電圧ＶＢＰが保持されている。

【００７５】次に、時間ｔ１２において、センスアンプ
共通駆動線信号ＶＳＨ、ＶＳＬはプリチャージレベルか
ら、各々ＶＤＤおよびＶＳＳが供給されセンスアンプ１
０２が活性化され増幅が開始される。ビット線対ＢＬ、
ＢＬＢはＮチャネルＭＯＳトランジスタで構成されたシ
ェアードゲート１４ａを介しているため、しきい値電圧
Ｖｔ分の降下を生じ、それぞれＶＤＤ−ＶｔおよびＶＳ
Ｓに増幅される。この時、ストレージノードＮ１には、
ビット線ＢＬの電圧上昇に応じて“Ｈ”レベルが再度書
き込まれ、読み出し破壊された電荷蓄積キャパシタＭＣ
の電荷を再充電する。

【００７６】次に時間ｔ１３でトランスファゲート制御
信号ＭＢＴに“Ｈ”が設定され、トランスファゲートト
ランジスタがオンとなり、メインビット線対ＭＢＬ、Ｍ
ＢＬＢと、ビット線対ＢＬ、ＢＬＢが接続される。この
時、ＶＤＤ／２にプリチャージされていたメインビット
線対ＭＢＬ、ＭＢＬＢの電荷が増幅動作中のセンスアン
プ回路１０２及びシェアードゲート回路１４ａを介して
ビット線対ＢＬ、ＢＬＢに一瞬流れ込むため、ビット線
の“Ｌ”側電位（本説明図ではＢＬＢ）は図１２中にＤ
ＢＬＬで示す程度浮き、またビット線の“Ｈ”側電位
（本説明図ではＢＬ）は図１２中にＤＢＬＨで示す程度
降下する。

【００７７】次に、時間ｔ１４において、メインアンプ
共通駆動線信号ＶＭＨ、ＶＭＬはプリチャージレベルか
ら、それぞれＶＤＤおよびＶＳＳが供給されメインアン
プ２１が活性化され増幅が開始され、メインビット線対
ＭＢＬ、ＭＢＬＢはそれぞれＶＤＤレベルおよびＶＳＳ
レベルに増幅されて読み出しデータが保持される。

【００７８】次に、時間ｔ１５において、トランスファ
ゲート制御信号ＭＢＴに“Ｌ”が設定され、メインビッ
ト線対ＭＢＬ、ＭＢＬＢと、ビット線対ＢＬ、ＢＬＢが
遮断される。

【００７９】次に、時間ｔ１６において、ワード線ＷＬ
１は“Ｌ”レベルに設定され、ゲートトランジスタＱ１
がオフとなり、電荷蓄積キャパシタＭＣとビット線ＢＬ
が電気的に遮断され、この時点で再書き込み動作も終了
する。

【００８０】次に、時間ｔ１７において、プリチャージ
信号ＰＲは“Ｈ”に設定され、センスアンプ共通駆動線
信号ＶＳＨ、ＶＳＬはプリチャージレベルに設定され
る。この時ビット線対ＢＬ、ＢＬＢのプリチャージは、
ＮチャネルＭＯＳトランジスタＱ２を介してビット線Ｂ
ＬとＢＬＢとが一旦、（ＶＤＤ−Ｖｔ）／２の電圧にイ
コライズされた後、ＮチャネルＭＯＳトランジスタＱ
３、Ｑ４を介して図５に示すＶＢＰ基準電圧発生回路３
０に設定された電圧ＶＲＥＦへのプリチャージが完了す
る。

【００８１】一方、メインビット線プリチャージ信号Ｍ
ＰＲは“Ｈ”に、メインセンスアンプ共通駆動線信号Ｖ
ＭＨ、ＶＭＬはプリチャージレベルに設定され、ＶＤＤ
／２へのプリチャージが完了する。

【００８２】以上のような動作において、メモリセル蓄
積データの読み出しに最適なビット線プリチャージ電圧
ＶＢＰの設定値について図１３を用いて説明する。図１
３は、メモリセル読み出しに関する電圧レベルの関係を
示している。ビット線の“Ｈ”レベルはしきい値電圧Ｖ
ｔ分降下したＶＤＤ−Ｖｔになる。ビット線のイコライ
ズ電圧ＶＥＱは、ａで示した電圧で等分された（ＶＤＤ
−Ｖｔ）／２のレベルにある。ストレージノードの
“Ｈ”レベルは上記従来技術の課題として説明のよう
に、所定時間内にＶＤＤ−Ｖｔレベルまでは上昇しきら
ないことや時間経過で発生するリーク電流の影響で、Ｖ
ＤＤ−Ｖｔ−ｖｓとなる。ここで、従来技術にようにビ
ット線のプリチャージ電圧が、実質、ビット線のイコラ
イズ電圧ＶＥＱと等しくなってしまう構成であれば、プ
リチャージ電圧（＝読み出し時の基準電圧）に対してメ
モリセルＭＣの“Ｈ”レベルの時の電位差は図１３中の
ｃとなり、“Ｌ”レベルの時の電位差は図１３中のａと
なり不均衡が生じることとなる。つまり、メモリセルＭ
Ｃに蓄積されている電荷が“Ｈ”レベル（ＶＤＤ−Ｖｔ
−ｖｓ）の場合では、メモリセルＭＣの静電容量をＣ
ｓ、ビット線ＢＬの容量をＣｄとするとワード線ＷＬが
電源電圧ＶＤＤにされたとき、ビット線に現れる電圧変
化ΔＶＨは、 ΔＶＨ＝｛Ｃｓ／（Ｃｓ＋Ｃｄ）｝・（ＶＤＤ−Ｖｔ−
ｖｓ）／２ となり、メモリセルＭＣに蓄積される電荷が“Ｌ”レベ
ルＶＳＳの場合では、ビット線に現れる電圧変化ΔＶＬ
は、 ΔＶＬ＝｛Ｃｓ／（Ｃｓ＋Ｃｄ）｝・（ＶＤＤ−Ｖｔ）
／２ となる。ΔＶＨはΔＶＬに比べて小さい値となり、セン
スアンプ動作時の感度マージンは“Ｈ”レベル読み出し
で制限されることとなる。本発明の半導体装置のＤＲＡ
Ｍ回路では、ビット線プリチャージ電圧ＶＢＰをイコラ
イズ電圧ＶＰＲからＶＢＰまで下げ、（ＶＤＤ−Ｖｔ−
ｖｓ）を図１３中ｂで示したように等分する電位とする
ことにより、ビット線に現れる電圧変化はΔＶＨ、ΔＶ
Ｌはともに｛Ｃｓ／（Ｃｓ＋Ｃｄ）｝・（ＶＤＤ−Ｖｔ
−ｖｓ）／２となり、センスアンプ動作時の感度マージ
ンはハイ読み出し、ロー読み出しともに等しく、すなわ
ち最適とすることができる。

【００８３】次に、量産製造過程におけるビット線プリ
チャージ電圧ＶＢＰの検査方法およびビット線プリチャ
ージ電圧ＶＢＰの再設定方法について説明する。まず、
ＤＲＡＭマクロセル２の最適なＶＢＰ電圧は、試作評価
段階で（ＶＤＤ−Ｖｔ−ｖｓ）を等分する値を求めて定
値化しておく。次に、量産時の検査は図１４の検査フロ
ー図に従って実施される。まず拡散工程終了後のウエフ
ァーは、ステップＳ１で示すウエファー検査工程１にお
いて半導体装置１のＩＯセル４のコンタクト検査やリー
ク検査などのＤＣ検査やファンクション検査、不良チッ
プの冗長救済可否判定と不良情報のデータファイル化
等、従来のＤＲＡＭの検査で実施される検査とともに、
ＶＢＰ電圧モニター用のパッド３３にプロービングする
ことで当該チップのＶＢＰ電圧測定とデータファイル化
を行う。次に、ステップＳ２のヒューズトリミング工程
において、当該チップの不良救済が必要な場合、前記不
良情報のデータファイルに従った不良アドレスのプログ
ラミングを行う。さらにＶＢＰ電圧の測定値をもとにＶ
ＢＰ電圧を前記最適値に調整すべく、図７に示すＶＢＰ
電圧制御信号ＦＢ０〜ＦＢ３の設定値とＶＲＥＦの関係
に従ってＶＢＰ基準電圧設定回路３４をプログラミング
する。次にステップＳ３のウエファー検査工程２におい
て前記ウエファー検査工程１（Ｓ１）と同様の検査を行
い、前記ヒューズトリミング工程（Ｓ２）の工程が正常
に行われたかの確認を行う。次にステップＳ４のパッケ
ージ組み立て工程を行う。以上の工程により量産製造過
程におけるビット線プリチャージ電圧ＶＢＰを設定す
る。

【００８４】また、ＶＢＰ電圧の設定には上記方法の
他、チップ毎の最適なＶＢＰ電圧を設定する方法もあ
る。この場合、ステップＳ１のウエファー検査工程１に
おいてＶＢＰ電圧モニター用のパッド３３にプロービン
グすることで当該チップのＶＢＰ電圧測定後、幾通りか
の電圧をＶＢＰ電圧モニター用のパッド３３に外部印加
して、動作限界またはリフレッシュ時間に関するファン
クション検査を行い、最も特性の良いＶＢＰ電圧をステ
ップＳ２のヒューズトリミング工程においてプログラミ
ングする。

【００８５】なお、本実施形態においてＤＲＡＭマクロ
セル２は階層ビット線構造、かつ、ワード線昇圧を行な
っていない構成のものであるが、単層ビット線構成やワ
ード線昇圧を行う従来構成のＤＲＡＭに対しても適用で
きることはいうまでもない。またＶＢＰ基準電圧発生回
路３０において、トランジスタＴｍ１とＴｍ８、Ｔｍ２
とＴｍ７、Ｔｍ３とＴｍ６、Ｔｍ４とＴｍ５のゲートは
それぞれ共通とし、ＶＢＰ電圧制御信号ＦＢ０〜ＦＢ３
の４本で制御出来る構成としたが、Ｔｍ１〜Ｔｍ８の８
個のトランジスタをそれぞれ独立に制御する構成でもよ
い。

【００８６】なお、プログラミングの方法は、ヒューズ
トリミングに限らず、例えば、フローティングゲート構
造素子への書き込みまたは消去によってもプログラムす
ることができ、またＶＢＰ電圧の詳細な設定精度を要し
ない場合、ＶＢＰ基準電圧設定回路３４へのヒューズト
リミング操作に代え、フォトマスク工程でＶＢＰ電圧制
御信号ＦＢ０〜ＦＢ３を最初から所定値に固定しておい
てもよい。

【００８７】また、プリチャージによるビット線電圧
は、ビット線対のイコライズ動作により中間電圧に設定
することができる。従ってＶＢＰ出力回路３１におい
て、ＮチャネルＭＯＳトランジスタＱｍ１２、Ｎチャネ
ルＭＯＳトランジスタＱｍ１３、ＰチャネルＭＯＳトラ
ンジスタＱｍ１４を省略し、差動増幅回路のみの構成と
してもよい。

【００８８】また、この差動増幅回路は、タイミング制
御回路３２により所定期間のみ活性化する構成とした
が、消費電流を細かく低減する必要が無い場合等は、常
時活性化しておいてもよい。

【００８９】なお、本発明においてメインビット線のプ
リチャージ電圧は従来技術と同様にメインビット線対の
中間電圧（ＶＤＤ／２）に設定している。これはセンス
アンプ１０２の活性化後ビット線対の電圧が十分増幅さ
れた後にメインアンプ２１を活性化しているためメイン
ビット線のプリチャージ電圧レベルにメインアンプの特
性が特に影響しない点、またメインビット線のプリチャ
ージ電圧をイコライズ電圧レベルに止めておくのが放電
電流を抑えられ低消費電流とすることができる点を考慮
したためである。しかしながら、高速化のため、メイン
アンプ２１の活性化タイミングをセンスアンプ１０２の
活性化タイミングとほぼ同時にする必要があるような場
合では、メインビット線のプリチャージ電圧もビット線
と同様の電圧に設定してもよい。

【００９０】また、図１４の検査フロー図において、ス
テップＳ２におけるヒューズトリミング歩留りが十分確
保できる場合、ステップＳ３のウエファー検査工程２は
省略してもよい。

【００９１】（実施の形態２）図１５は第２の発明のＤ
ＲＡＭマクロセルのブロック図を示しており、図２のＤ
ＲＡＭマクロセル２と同一のものについては同じ記号が
付してある。本実施形態２ではＶＢＰ発生回路１２ｃ’
およびロウデコーダ基本ブロック７ｂが、実施形態１と
異なっている。図１６は本実施形態２のＶＢＰ（ビット
線プリチャージ電圧）発生回路１２ｃ’の詳細回路図を
示している。図１７はロウデコーダ基本ブロック７ｂの
詳細回路図を示している。図１７において、５０はデコ
ード回路とワード線ドライバー回路で構成されたロウデ
コーダ回路であり、５１は差動増幅回路である。本実施
形態２では、図５のＶＢＰ発生回路１２ｃ内の差動増幅
回路を、ロウデコーダ基本ブロック７ｂ内に配置した構
成としている。

【００９２】ＸＰＷ（０〜ｍ）はワード線選択用プリデ
コード信号、ＸＢＫ（０〜ｎ）はブロック選択プリデコ
ード信号、ＶＲＥＦはＶＢＰ発生回路１２ｃ’で発生さ
れる基準電圧、ＣＢＰはタイミング制御信号である。本
構成では、ブロック選択信号ＸＢＫ（０〜ｎ）で選択さ
れるロウデコーダ基本ブロック７ｂのみ差動増幅回路５
１が活性化され、実施の形態１と同様の動作を行う。こ
の構成では、差動増幅回路５１のトランジスタサイズ
は、ロウデコーダ基本ブロック７ｂが駆動するメモリア
レイ５およびセンスアンプブロック６に供給できるだけ
の電流駆動能力を備えておけばよく、メモリ容量の増減
においても最適な能力を備えることができる。

【００９３】

【発明の効果】本発明の半導体装置によれば、プリチャ
ージ電圧を任意に精度良く設定することができ、センス
アンプ活性時の電圧マージンを最適化できる。特に今後
微細化や低電圧化が進んで実効的なメモリセルへの蓄積
電荷量の低減化を図る上において、安定動作など信頼性
の高い半導体装置を提供できる。

【００９４】さらに、本発明の半導体装置およびその検
査方法によれば、ＤＲＡＭ回路において昇圧回路を不要
とし、ＤＲＡＭ回路のゲート酸化膜厚をロジック回路の
ゲート酸化膜厚と同様の薄いものとすることができ、Ｄ
ＲＡＭ回路とロジック回路を一体化したシステムＬＳＩ
において高速動作の確保と製造工程の短縮を実現するこ
とができる。

【００９５】さらに、本発明の半導体装置によれば、任
意のメモリ容量を構成したとき、メモリ容量に応じて最
適な電流供給能力を備えたプリチャージ電圧発生回路を
提供できる。

【図面の簡単な説明】

【図１】 本発明の実施形態１による半導体装置のレイ
アウト概略図

【図２】 本発明の実施形態１によるＤＲＡＭマクロセ
ルのブロック図

【図３】 図２に示されたメモリセル基本ブロックおよ
びセンスアンプ基本ブロックの詳細回路図

【図４】 図２に示されたメインアンプブロックの詳細
回路図

【図５】 本発明の実施形態１のＶＢＰ発生回路の詳細
回路図

【図６】 本発明の実施形態１のＶＭＢＰ発生回路の詳
細回路図

【図７】 図５に示されたＶＢＰ発生回路の電圧設定信
号とその出力電圧の関係図

【図８】 図５に示されたＶＢＰ発生回路の負荷電流特
性図

【図９】 図５に示されたＶＢＰ発生回路の制御信号の
タイミング図

【図１０】 図３に示されたメモリセル基本ブロックお
よびセンスアンプ基本ブロックの制御信号のタイミング
図

【図１１】 図３に示されたビット線対およびストレー
ジノードのタイミング図

【図１２】 図３および図４に示されたビット線対およ
びメインビット線対のタイミング図

【図１３】 本発明の実施形態１の主要ノードの電圧の
概念図

【図１４】 本発明の実施形態１の検査フロー図

【図１５】 本発明の実施形態２のＤＲＡＭマクロセル
のブロック図

【図１６】 本発明の実施形態２のＶＢＰ発生回路の詳
細回路図

【図１７】 本発明の実施形態２のロウデコーダ基本ブ
ロックの詳細回路図

【図１８】 従来のＤＲＡＭのメモリセルおよびその周
辺回路図

【図１９】 従来のＶＢＰ電圧発生回路の詳細回路図

【図２０】 従来のＤＲＡＭの動作タイミング図

【符号の説明】

１ 混載化された半導体装置 ２ ＤＲＡＭマクロセル ３ ロジック ４ ＩＯセル ５ メモリセルアレイ ５ａ メモリセル基本ブロック ６ センスアンプブロック ６ａ センスアンプ基本ブロック ７ ロウデコーダ ７ａ，７ｂ ロウデコーダ基本ブロック ８ メインアンプブロック ８ａ メインアンプ基本ブロック ９ インターフェイスブロック １０ 制御回路ブロック １１ ロウアドレスプリデコーダブロック １２ 電源回路ブロック １２ａ ＶＢＢ（バックバイアス電圧）発生回路 １２ｂ ＶＣＰ（メモリセルプレート電圧）発生回路 １２ｃ ＶＢＰ（ビット線プリチャージ電圧）発生回路 １２ｄ ＶＭＢＰ（メインビット線プリチャージ電圧）
発生回路 １２ｃ’ ＶＢＰ（ビット線プリチャージ電圧）発生回
路 １４ａ，１４ｂ シェアードゲート回路 １５ トランスファゲート回路 ２０ メインビット線プリチャージ回路 ２１ メインアンプ回路 ３０ ＶＢＰ基準電圧発生回路 ３１ ＶＢＰ出力回路 ３１ａ ＶＢＰ出力回路３１内の差動増幅回路 ３２ タイミング制御回路 ３３ ＶＢＰ電圧モニター用のパッド ３４ ＶＢＰ基準電圧設定回路 ４０ ＶＭＢＰ基準電圧発生回路 ４１ メインビット線プリチャージ電圧出力部 ４２ タイミング制御回路 ４３ ＶＭＢＰ電圧モニター用のパッド ４４ ＶＭＢＰ電圧設定回路 ５０ ロウデコーダ回路 ５１ 差動増幅回路 １００ メモリセルアレイ １０１ ビット線プリチャージ回路 １０２ センスアンプ回路

フロントページの続き (72)発明者 大田 清人 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5B024 AA04 BA02 BA07 BA10 BA27 CA16 EA01 5B025 AA07 AC01 AD09 AD11 AE08 AE09

Claims (23)

【特許請求の範囲】
1. 【請求項１】 メモリセルと、前記メモリセルが所定個
   数接続された第１及び第２のビット線と、前記第１のビ
   ット線に接続された前記メモリセルを選択する第１のワ
   ード線群と、前記第２のビット線に接続された前記メモ
   リセルを選択する第２のワード線群と、前記第１のビッ
   ト線と前記第２のビット線を制御信号により短絡するイ
   コライズ回路と、前記第１及び前記第２のビット線を前
   記制御信号により所定の電圧にプリチャージするプリチ
   ャージ回路と、前記第１および第２のビット線が接続さ
   れその電圧差を増幅するセンスアンプ回路と、基準電圧
   発生回路と出力回路で構成されたビット線プリチャージ
   電圧発生回路を備えた半導体装置において、前記基準電
   圧発生回路の基準電圧値を設定する基準電圧設定信号を
   出力する基準電圧設定部を備え、前記ビット線プリチャ
   ージ電圧発生回路が前記基準電圧設定部の前記基準電圧
   値の調整により前記第１および第２のビット線のプリチ
   ャージ電圧を前記第１および第２のビット線のビット線
   電圧振幅の中間電圧より低く設定することを特徴とした
   半導体装置。
2. 【請求項２】 前記設定されたプリチャージ電圧が前記
   メモリセルのハイレベルのストレージノード電位とロウ
   レベルのストレージノード電位を等分する値である請求
   項１に記載の半導体装置。
3. 【請求項３】 前記ビット線プリチャージ電圧発生回路
   の出力回路が、前記出力端子電圧が前記基準電圧に比較
   して高い時は下げる方向の降圧電流を供給する部分と前
   記基準電圧に比較して低い時は上げる方向の昇圧電流を
   供給する部分を備え、前記降圧電流供給能力が前記昇圧
   電流供給能力より大きい請求項１または２に記載の半導
   体装置。
4. 【請求項４】 前記ビット線プリチャージ電圧発生回路
   の出力回路が、前記出力端子電圧が前記基準電圧に比較
   して高い時は下げる方向の降圧電流を供給し、前記基準
   電圧に比較して低い時は上げる方向の昇圧電流を供給す
   る第１の出力回路と、前記出力端子電圧が前記基準電圧
   に比較して高い時のみ下げる方向の降圧電流を供給する
   第２の出力回路を並列接続で備え、前記第１の出力回路
   の電流供給能力より前記第２の出力回路の電流供給能力
   の方が大きくなる手段を備えた請求項１または２に記載
   の半導体装置。
5. 【請求項５】 前記第１の出力回路は、一端が電圧源に
   接続され他端が出力端子に接続された第１のトランジス
   タと、一端が接地され他端が前記出力端子に接続された
   第２のトランジスタとを備え、前記第１のトランジスタ
   のゲートには前記基準電圧より前記第１のトランジスタ
   のしきい値電圧相当分高い電圧が第１のトランジスタ制
   御信号として前記基準電圧発生回路より供給され、前記
   第２のトランジスタのゲートには前記基準電圧より前記
   第２のトランジスタのしきい値電圧相当分低い電圧が第
   ２のトランジスタ制御信号として前記基準電圧発生回路
   より供給される請求項４に記載の半導体装置。
6. 【請求項６】 前記第２の出力回路は、前記基準電圧を
   第１の入力としたトランジスタを負荷とするカレントミ
   ラー型差動増幅回路を備えた比較回路と、 一端が前記カレントミラー型差動増幅回路の第２の入力
   に接続され、他端が接地され、ゲートが前記カレントミ
   ラー型差動増幅回路の比較結果出力ノードに接続された
   帰還用トランジスタとを備え、前記帰還用トランジスタ
   の前記カレントミラー型差動増幅回路の第２の入力に接
   続された端子を前記第２の出力回路の出力端子とする請
   求項４に記載の半導体装置。
7. 【請求項７】 前記第２の出力回路は、所定本数の前記
   第１のワード線群および前記第２のワード線群を駆動し
   所定の間隔で配置されるロウデコーダブロック内に構成
   される請求項４に記載の半導体装置。
8. 【請求項８】 前記第２の出力回路が、プリチャージ開
   始時間より所定時間経過の期間のみ活性化する請求項
   ４、６または７のいずれか１項に記載の半導体装置
9. 【請求項９】 前記基準電圧発生回路が、電圧源と、前
   記基準電圧設定信号によりその抵抗値が可変となる第１
   および第２のトランジスタ抵抗素子回路と、第３のトラ
   ンジスタと、第４のトランジスタと、基準電圧出力端子
   を備え、 前記第１のトランジスタ抵抗素子回路の一端を前記電圧
   源に接続し、他端を前記第３のトランジスタを介して前
   記基準電圧出力端子に接続し、前記第２のトランジスタ
   抵抗素子回路の一端を接地し、他端を第４のトランジス
   タを介して前記基準電圧出力端子に接続し、前記第１お
   よび第２のトランジスタ抵抗素子回路に対して対応する
   前記基準電圧設定信号を入力して前記第１および第２の
   トランジスタ抵抗素子回路の抵抗値を設定することによ
   り、第１および第２のトランジスタ抵抗素子回路の抵抗
   値の比で決まる電圧を基準電圧として前記基準電圧出力
   端子より出力し、 前記第３のトランジスタは前記第１のトランジスタ抵抗
   素子回路に接続された端子から前記基準電圧よりしきい
   値電圧相当分高い電圧を、前記第１の出力回路へ前記第
   １のトランジスタ制御信号として出力し、 前記第４のトランジスタは前記第２のトランジスタ抵抗
   素子回路に接続された端子から前記基準電圧よりしきい
   値電圧相当分低い信号を、前記第１の出力回路へ前記第
   ２のトランジスタ制御信号として出力する請求項１に記
   載の半導体装置。
10. 【請求項１０】 前記第１のトランジスタ抵抗素子回路
    が、基本抵抗素子回路を１以上直列に接続したＮチャネ
    ルトランジスタ抵抗素子回路を備え、前記基本抵抗素子
    回路が、ドレインおよびソース同士を接続して並列接続
    した第３および第４のＮチャネルトランジスタであっ
    て、前記第３のＮチャネルトランジスタのゲートにオン
    状態となる所定電圧が印加され、前記第４のＮチャネル
    トランジスタのゲートには前記基準電圧設定信号が接続
    され、前記第４のＮチャネルトランジスタがオフに設定
    された場合は前記第３のＮチャネルトランジスタのオン
    抵抗値を示し、前記第４のＮチャネルトランジスタがオ
    ンに設定された場合は前記第４のＮチャネルトランジス
    タのオン抵抗値が支配的となるよう前記第３のＮチャネ
    ルトランジスタと前記第４のＮチャネルトランジスタの
    サイズを設定した回路であり、前記基準電圧設定信号を
    前記基本抵抗素子回路毎に個別に設定することでその抵
    抗値を変更する請求項９に記載の半導体装置。
11. 【請求項１１】 前記第１のトランジスタ抵抗素子回路
    のそれぞれの基本抵抗素子回路の第３のＮチャネルトラ
    ンジスタのオン抵抗値が各基本抵抗素子回路ごとに異な
    る請求項１０に記載の半導体装置。
12. 【請求項１２】 前記第１のトランジスタ抵抗素子回路
    のそれぞれの基本抵抗素子回路の第３のＮチャネルトラ
    ンジスタのオン抵抗値が、最小のものを基準として順に
    ２の倍数になる設定とした請求項１１に記載の半導体装
    置。
13. 【請求項１３】 前記第２のトランジスタ抵抗素子回路
    が、基本抵抗素子回路を１以上直列に接続したＰチャネ
    ルトランジスタ抵抗素子回路を備え、前記基本抵抗素子
    回路が、ドレインおよびソース同士を接続して並列接続
    した第３および第４のＰチャネルトランジスタであっ
    て、前記第３のＰチャネルトランジスタのゲートにオン
    状態となる所定電圧が印加され、前記第４のＰチャネル
    トランジスタのゲートには前記基準電圧設定信号が接続
    され、前記第４のＰチャネルトランジスタがオフに設定
    された場合は前記第３のＰチャネルトランジスタのオン
    抵抗値を示し、前記第４のＰチャネルトランジスタがオ
    ンに設定された場合は前記第４のＰチャネルトランジス
    タのオン抵抗値が支配的となるよう前記第３のＰチャネ
    ルトランジスタと前記第４のＰチャネルトランジスタの
    サイズを設定した回路であり、前記基準電圧設定信号を
    前記基本抵抗素子回路毎に個別に設定することでその抵
    抗値を変更する請求項９に記載の半導体装置。
14. 【請求項１４】 前記第２のトランジスタ抵抗素子回路
    のそれぞれの基本抵抗素子回路の第３のＰチャネルトラ
    ンジスタのオン抵抗値が各基本抵抗素子回路ごとに異な
    る請求項１３に記載の半導体装置。
15. 【請求項１５】 前記第２のトランジスタ抵抗素子回路
    のそれぞれの基本抵抗素子回路の第３のＰチャネルトラ
    ンジスタのオン抵抗値が、最小のものを基準として順に
    ２の倍数になる設定とした請求項１３に記載の半導体装
    置。
16. 【請求項１６】 前記基準電圧設定部が、基準電圧設定
    信号それぞれを“Ｈ”または“Ｌ”に設定する設定手段
    を備えた請求項１に記載の半導体装置。
17. 【請求項１７】 前記設定手段が、ヒューズ素子のトリ
    ミングにより出力信号を“Ｈ”または“Ｌ”に設定する
    手段である請求項１６に記載の半導体装置。
18. 【請求項１８】 前記設定手段が、フローティングゲー
    ト構造素子への書き込みまたは消去により出力信号を
    “Ｈ”または“Ｌ”に設定する手段である請求項１６に
    記載の半導体装置。
19. 【請求項１９】 前記設定手段が、フォトマスク工程で
    出力信号を“Ｈ”または“Ｌ”に設定する手段である請
    求項１６に記載の半導体装置。
20. 【請求項２０】 前記メモリセルが、一つの容量素子と
    一つのトランジスタ素子で構成された請求項１に記載の
    半導体装置
21. 【請求項２１】 前記メモリセルが、一つの強誘電体記
    憶素子と一つのトランジスタ素子で構成された請求項１
    に記載の半導体装置
22. 【請求項２２】 請求項１７または請求項１８に記載の
    半導体装置の製造工程における検査方法であって、ウエ
    ファー検査工程でビット線プリチャージ電圧を測定する
    ビット線プリチャージ電圧検査工程と、前記測定された
    ビット線プリチャージ電圧が、基準電圧である所望のビ
    ット線プリチャージ電圧と異なる場合に前記基準電圧設
    定信号の設定により所望のビット線プリチャージ電圧値
    に調整して再設定する工程とを備えたことを特徴とする
    半導体装置の検査方法。
23. 【請求項２３】 請求項１７または請求項１８に記載の
    半導体装置の製造工程における検査方法であって、ウエ
    ファー検査工程でビット線プリチャージ電圧を測定する
    ビット線プリチャージ電圧検査工程と、チップ外部より
    仮のビット線プリチャージ電圧を印加して半導体装置の
    読み出し動作を検査し、メモリセルのハイレベルのスト
    レージノード電位を等分する値となる最適ビット線プリ
    チャージ電圧を求める最適ビット線プリチャージ電圧検
    査工程と、前記基準電圧設定信号の設定によりビット線
    プリチャージ電圧値を前記最適ビット線プリチャージ電
    圧に調整して再設定する工程とを備えたことを特徴とす
    る半導体装置の検査方法。