JP2000037079A

JP2000037079A - Ｐｗｍ回路

Info

Publication number: JP2000037079A
Application number: JP10202622A
Authority: JP
Inventors: Koichi Yoshida; 幸一吉田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1998-07-17
Filing date: 1998-07-17
Publication date: 2000-02-02
Anticipated expiration: 2018-07-17
Also published as: JP3526407B2

Abstract

(57)【要約】【課題】信号波基準信号１７を基にして指令値となる
信号波１６を出力させ、上記信号波基準信号１７を入力
としてＰＬＬ回路１５から出力されるパルスを予め設定
された分周比で分周し、その出力をアップ／ダウン・カ
ウンタ２３でカウントして、信号波１６と同期する搬送
波２５を出力し、信号波１６と搬送波２５との比較によ
り、インバータのスイッチング素子のゲートパルス２８
を出力するＰＷＭ回路において、分周比を変更して搬送
波２５と信号波１６との周波数倍率を変更する際、不正
なゲートパルスの発生を防止する。【解決手段】予め設定された分周比を一旦第１のレジ
スタ２１で保持し、ＰＬＬ回路１５から出力される信号
波１６位相が０度のタイミングで第２のレジスタ２２に
転送して分周比として用いることにより、搬送波２５の
連続性を保つ。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、自励式インバー
タ装置等の電力変換器のスイッチング素子の制御に用い
るＰＷＭ回路に関するものである。

【０００２】

【従来の技術】電力変換システムの自励式インバータ装
置においては、出力電圧の制御には三角波比較ＰＷＭ
（Pulse Width Modulation）方式が一般に用いられる。
三角波比較ＰＷＭ方式は、三角波を搬送波、電圧指令値
を信号波とし、搬送波と信号波との大小によりスイッチ
ング素子のスイッチング時間を決定するもので、信号波
の振幅を変化させることによりインバータ装置の出力電
圧を制御することができる。搬送波と信号波が非同期の
場合、搬送波周波数と信号波周波数とが近づいてきた場
合は信号波と側帯波信号とが接近したり、ビートが発生
したりしてインバータ装置の特性が著しく低下する。そ
のため、例えば搬送波の周波数を信号波の周波数の３倍
や９倍にするなど搬送波の周波数と信号波の周波数との
倍率を一定とし、また位相的にも所定の差を維持し同期
させることによりこの問題を回避できることは知られて
いる。

【０００３】インバータ装置の出力周波数を変化させる
場合は信号波の周波数を変更させて実現するが、上記の
ように搬送波周波数と信号波周波数との倍率を常に一定
にすると、信号波の周波数に比例し搬送波周波数が高く
なったり低くなったりする。電力変換システムではこの
搬送波の周波数はスイッチング素子のスイッチング周波
数に相当しており、信号波の周波数の可変範囲が広い
と、スイッチング素子のスイッチング周波数がインバー
タ装置の周波数すなわち信号波の周波数に比例して高く
なったり低くなったりする。特にスイッチング素子のス
イッチング周波数が異常に高くなるとスイッチング損失
が増大することになり、スイッチング素子の破壊につな
がる恐れが出てくる。そのため信号波の周波数が変化し
てもスイッチング素子のスイッチング周波数をほぼ一定
にするためには、信号波周波数に応じて搬送波周波数と
の倍率を切り替える必要がある。

【０００４】従来の三角波比較ＰＷＭ方式を用いたイン
バータ装置の一般的な構成としては、例えば、電気学会
技術報告第５９６号（１９９７年７月）に記載されてい
るが、上述したような信号波と搬送波とを同期させる同
期式インバータ装置に適用する従来のＰＷＭ回路の構成
を図１６に示す。図において、１はＰＬＬ回路であっ
て、ＰＷＭの信号波２の基となる周波数および位相情報
を含んだ信号波基準信号３を入力として動作する。ＰＬ
Ｌ回路１では信号波基準信号３の周波数のてい倍の周波
数のパルスを発生させ、さらに信号波基準信号３の特定
の位相を指示する位相基準信号４をも出力する。また、
５はＣＰＵであり、種々の制御情報の設定を行うと共
に、信号波基準信号３を入力として電圧指令となる信号
波２を出力する。

【０００５】ＰＬＬ回路１から出力されるパルスは、予
めＣＰＵ５で設定されレジスタ６で保持された分周比に
より分周器７で分周され、その出力がアップ／ダウン・
カウンタ８に入力される。このアップ／ダウン・カウン
タ８はアップ動作しているカウンタの値が上限所定値に
なるとダウン動作になり、ダウン動作しているカウンタ
の値が下限所定値になるとアップ動作に転じ、アップ／
ダウンカウントを繰り返す。さらにＰＬＬ回路１からの
位相基準信号４を受けて、そのタイミングでアップ／ダ
ウン・カウンタ８のカウンタ値は、予めＣＰＵ５で設定
され位相レジスタ９で保持された所定値に強制的にセッ
トされる。以上のアップ／ダウン・カウンタ８の動作が
インバータ装置のＰＷＭ回路における搬送波１０である
三角波となる。

【０００６】ＣＰＵ５から出力された信号波２は電圧指
令レジスタ１１に入力され、電圧指令レジスタ１１から
出力される信号波２とアップ／ダウン・カウンタ８から
出力される搬送波１０とを比較器１２に入力して、比較
器１２は、信号波２の値と搬送波１０の値とを比較しそ
の大小により１または０を出力するように動作する。こ
の出力がインバータ装置のスイッチング素子のＯＮ／Ｏ
ＦＦ制御を行うゲートパルス１３となりインバータ装置
の出力を制御する。搬送波１０の周波数の変更は分周器
７の分周比を変化させることにより実現でき、ＣＰＵ５
からレジスタ６に保持される分周比を設定することによ
り、分周比を変更しインバータ装置の搬送波１０の周波
数を任意に変化させることができる。

【０００７】以上の様に構成されるＰＷＭ回路におい
て、搬送波１０が信号波基準信号３に、即ち信号波２に
同期する様子を図１７を用いて説明する。図１７（ａ）
は、信号波基準信号３を基にＣＰＵ５から出力された電
圧指令となる信号波２と、搬送波１０となるアップ／ダ
ウン・カウンタ８の動作とを示したものであり、図１７
（ｂ）は位相基準信号４を、図１７（ｃ）は信号波２と
搬送波１０とを比較して得られるゲートパルス１３を示
すものである。ここではアップ／ダウン・カウンタ８の
ビット数を１２ビットとし、上限所定値を４０９５、下
限所定値を０とする。また、ＰＬＬ回路１から出力され
る位相基準信号４は信号波基準信号３が０゜の時に出力
されるものとし、さらに信号波基準信号３の４０９６×
２×１５倍のクロックとなるパルスも発生するように設
定してあるものとする。また、例えば、ＣＰＵ５は設定
値としてレジスタ６に分周比１／３を、位相レジスタ９
に２０４８を設定する。

【０００８】ＰＬＬ回路１から位相基準信号４を受信す
るとアップ／ダウン・カウンタ８のカウンタ値は強制的
に位相レジスタ９の値２０４８に設定され、その値から
カウント動作が継続される。ＰＬＬ回路１から出力され
たパルスが分周比１／３の分周器７を経由して、アップ
／ダウン・カウンタ８には信号波基準信号３の４０９６
×２×５倍の周波数のパルスが入力される。そのため、
アップ／ダウン・カウンタ８は０から４０９５の間アッ
プ／ダウンカウントを５回繰り返した後、次にＰＬＬ回
路１から位相基準信号４を受信した時点では必然的にア
ップ／ダウン・カウンタ８の値は２０４８となる。これ
は、位相レジスタ９の値が強制的に設定される／されな
いに関わらず自動的にアップ／ダウン・カウンタ８の値
は２０４８となる。

【０００９】以上の動作によりアップ／ダウン・カウン
タ８は、信号波基準信号３との相対的位相差を一定に維
持したまま、カウントを継続する。すなわち信号波基準
信号３の５倍の周波数で位相差は常に０゜の搬送波１０
が得られる。また電圧指令となる信号波２が図１７
（ａ）に示すように出力されれば、比較器１２で信号波
２と搬送波１０とを比較し、図１７（ｃ）に示すように
ゲートパルス１３を得ることができる。ところで、図１
８に示すように、搬送波１０を基準として、信号波２を
搬送波１０に対して位相を９０゜ずらした信号とするた
めには位相レジスタ９に０を設定しておく。ＰＬＬ回路
１から位相基準信号４が出力された時点でアップ／ダウ
ン・カウンタ８に位相レジスタ９の値０が設定されるた
め、信号波２は搬送波１０の９０゜位相をずらした信号
となる。

【００１０】信号波基準信号３の周波数の上昇に伴って
搬送波１０の周波数が上昇するのを防ぐためには、例え
ば、信号波基準信号３に対して周波数が５倍の搬送波１
０を出力しているのを、３倍に切り替える。これはＣＰ
Ｕ５からレジスタ６に分周比を１／３から１／５に設定
値を変更することにより実現できる。位相レジスタ９に
は２０４８を設定し、レジスタ６に分周比１／５を設定
すると、ＰＬＬ回路１からは信号波基準信号３の４０９
６×２×３倍の周波数のパルスがアップ／ダウン・カウ
ンタ８に入力され、同様にして信号波基準信号３の３倍
の周波数の搬送波１０を有するＰＷＭ回路が実現でき
る。

【００１１】

【発明が解決しようとする課題】従来のＰＷＭ回路は以
上のように構成されているため、信号波基準信号３の周
波数の上昇に伴う搬送波１０の周波数の上昇を防ぐため
に、信号波基準信号３に対する搬送波１０の周波数倍率
を切り替える際、図１９に示すように、搬送波１０とは
非同期に任意の時点、例えばＡ時点で分周比の設定変更
をした場合、次の位相基準信号４受信時点ではアップ／
ダウン・カウンタ８の値は２０４８であるとは限らな
い。そこで、この時点で強制的に位相レジスタ９の値２
０４８にアップ／ダウン・カウンタ８が設定されると、
搬送波１０が図に示すように不連続となる。その結果、
ゲートパルス１３も不正なパルス１４が発生することに
なり、インバータ装置のスイッチング素子のＯＮ／ＯＦ
Ｆ制御の信頼性が劣化するという問題点があった。

【００１２】この発明は上記のような問題点を解消する
ためになされたものであり、搬送波と信号波との周波数
の倍率を変更する場合、搬送波の連続性が常に保たれ
て、ゲートパルスに不正なパルスを発生させることの無
い、信頼性の高いＰＷＭ回路を提供することを目的とす
る。

【００１３】

【課題を解決するための手段】この発明に係わる請求項
１記載のＰＷＭ回路は、ＣＰＵで設定された分周器の分
周比を一旦保持する第１のレジスタと、一旦保持された
該分周比をＰＬＬ回路からの位相基準信号のタイミング
で入力して保持し、上記分周器に反映させる第２のレジ
スタとを備えたものである。

【００１４】この発明に係わる請求項２記載のＰＷＭ回
路は、ＣＰＵで設定された分周器の分周比を複数個保持
可能なＦＩＦＯと、ＰＬＬ回路からの位相基準信号を入
力として、上記ＦＩＦＯに保持された上記分周比を上記
分周器に順次反映させるタイミングを制御するＦＩＦＯ
制御回路とを備えたものである。

【００１５】この発明に係わる請求項３記載のＰＷＭ回
路は、ＰＬＬ回路からの位相基準信号のタイミングで、
分周比をＣＰＵからレジスタに入力するものである。

【００１６】この発明に係わる請求項４記載のＰＷＭ回
路は、ＰＬＬ回路のカウンタ出力をＣＰＵに入力し、該
カウンタ出力に対応する位相情報により、アップ／ダウ
ン・カウンタに所定の値を設定するタイミング、および
分周比を上記ＣＰＵからレジスタに入力するタイミング
をそれぞれ制御するものである。

【００１７】この発明に係わる請求項５記載のＰＷＭ回
路は、ＰＬＬ回路からパルスを入力して該パルスの周波
数を検出する周波数検出器と、予め分周比データが格納
され、検出された上記周波数に対応する分周比を検索し
て出力する分周比テーブルとを備え、上記ＰＬＬ回路か
らの位相基準信号のタイミングで、上記分周比テーブル
から出力される上記分周比をレジスタに入力するもので
ある。

【００１８】この発明に係わる請求項６記載のＰＷＭ回
路は、請求項１〜５のいずれかにおいて、分周器がレー
ト・マルチ・バイブレータである。

【００１９】この発明に係わる請求項７記載のＰＷＭ回
路は、外部から入力される信号波基準信号を基にした指
令値となる信号波の出力と制御情報の設定とを行うＣＰ
Ｕと、上記信号波基準信号を入力として、周波数が該信
号波基準信号の周波数のてい倍となるパルスおよび該信
号波基準信号が特定の位相になったことを示す位相基準
信号を出力するＰＬＬ回路と、該ＰＬＬ回路から出力さ
れるパルスをカウントし、該カウンタ値を上記ＰＬＬ回
路からの上記位相基準信号のタイミングでリセットする
カウンタと、上記信号波基準信号との周波数倍率が異な
る複数種の搬送波パターンが、上記カウンタ出力と上記
搬送波パターンの種類に対応する識別情報とから成るア
ドレスに対してそれぞれ格納され、予め上記ＣＰＵで設
定された上記識別情報により所望の搬送波を出力するＲ
ＯＭと、上記ＣＰＵで設定された上記識別情報を一旦保
持する第１のレジスタと、一旦保持された上記識別情報
を上記ＰＬＬ回路からの上記位相基準信号のタイミング
で入力して保持し、上記ＲＯＭに反映させる第２のレジ
スタと、上記搬送波と上記信号波とを比較してその大小
に応じて、電力変換器のスイッチング素子のＯＮ／ＯＦ
Ｆ制御を行うスイッチング信号を出力する比較器と、を
有するものである。

【００２０】この発明に係わる請求項８記載のＰＷＭ回
路は、外部から入力される信号波基準信号を基にした指
令値となる信号波の出力と制御情報の設定とを行うＣＰ
Ｕと、上記信号波基準信号を入力として、周波数が該信
号波基準信号の周波数のてい倍となるパルスおよび該信
号波基準信号が特定の位相になったことを示す位相基準
信号を出力するＰＬＬ回路と、該ＰＬＬ回路から出力さ
れるパルスをカウントし、該カウンタ値を上記ＰＬＬ回
路からの上記位相基準信号のタイミングでリセットする
カウンタと、上記信号波基準信号との周波数倍率が異な
る複数種の搬送波パターンが、該倍率切り替えのタイミ
ングデータと共に、上記カウンタ出力と上記搬送波パタ
ーンの種類に対応する識別情報とから成るアドレスに対
してそれぞれ格納され、予め上記ＣＰＵで設定された上
記識別情報により所望の搬送波を上記タイミングデータ
と共に出力するＲＯＭと、上記ＣＰＵで設定された上記
識別情報を一旦保持する第１のレジスタと、一旦保持さ
れた上記識別情報を上記ＲＯＭからの上記タイミングデ
ータ発生のタイミングで入力して保持し、上記ＲＯＭに
反映させる第２のレジスタと、上記搬送波と上記信号波
とを比較してその大小に応じて、電力変換器のスイッチ
ング素子のＯＮ／ＯＦＦ制御を行うスイッチング信号を
出力する比較器と、を有するものである。

【００２１】この発明に係わる請求項９記載のＰＷＭ回
路は、外部から回路に入力される信号波基準信号のてい
倍の周波数で上記回路の出力となるパルスを発生する電
圧制御発振器と、該パルスをカウントするカウンタと、
該カウンタの出力信号と上記信号波基準信号との位相を
比較し、位相差に応じた電圧を出力する位相比較器と、
該位相比較器の出力を平滑し、その出力信号を上記電圧
制御発振器に入力するループフィルタとを有するＰＬＬ
回路と、上記信号波基準信号を基にした指令値となる信
号波の出力と制御情報の設定とを行うＣＰＵと、上記信
号波基準信号との周波数倍率が異なる複数種の搬送波パ
ターンが、上記カウンタ出力と上記搬送波パターンの種
類に対応する識別情報とから成るアドレスに対してそれ
ぞれ格納され、予め上記ＣＰＵで設定された上記識別情
報により所望の搬送波を出力するＲＯＭと、上記ＣＰＵ
で設定された上記識別情報を一旦保持する第１のレジス
タと、一旦保持された上記識別情報を、上記ＰＬＬ回路
の上記カウンタからの位相情報によるタイミング制御で
入力して保持し、上記ＲＯＭに反映させる第２のレジス
タと、上記搬送波と上記信号波とを比較してその大小に
応じて、電力変換器のスイッチング素子のＯＮ／ＯＦＦ
制御を行うスイッチング信号を出力する比較器と、を有
するものである。

【００２２】この発明に係わる請求項１０記載のＰＷＭ
回路は、外部から回路に入力される信号波基準信号のて
い倍の周波数で上記回路の出力となるパルスを発生する
電圧制御発振器と、該パルスをカウントするカウンタ
と、該カウンタ出力を予め設定され保持された分周比で
分周する分周器と、該分周器の出力信号と上記信号波基
準信号との位相を比較し、位相差に応じた電圧を出力す
る位相比較器と、該位相比較器の出力を平滑し、その出
力信号を上記電圧制御発振器に入力するループフィルタ
とを有するＰＬＬ回路と、上記信号波基準信号を基にし
た指令値となる信号波の出力と制御情報の設定とを行う
ＣＰＵと、搬送波の基本パターンが格納され、上記ＰＬ
Ｌ回路の上記カウンタ出力を入力として上記基本パター
ンを所定の回数でカウントして所望の搬送波を出力する
ＲＯＭと、上記搬送波と上記信号波とを比較してその大
小に応じて、電力変換器のスイッチング素子のＯＮ／Ｏ
ＦＦ制御を行うスイッチング信号を出力する比較器と、
を有するものである。

【００２３】

【発明の実施の形態】実施の形態１．以下、この発明の
実施の形態１を図について説明する。図１は、この発明
の実施の形態１によるＰＷＭ回路の構成を示すものであ
る。図において、１５はＰＬＬ回路であって、ＰＷＭの
信号波１６の基となる周波数および位相情報を含んだ信
号波基準信号１７を入力として動作する。ＰＬＬ回路１
５では信号波基準信号１７の周波数のてい倍の周波数の
パルスを発生させ、さらに信号波基準信号１７の特定の
位相を指示する位相基準信号１８をも出力する。また、
１９はＣＰＵであり、種々の制御情報の設定を行うと共
に、信号波基準信号１７を入力として電圧指令となる信
号波１６を出力する。

【００２４】ＰＬＬ回路１５から出力されるパルスは、
予めＣＰＵ１９で設定された分周比により分周器２０で
分周される。この分周比はＣＰＵ１９で設定され、一旦
第１のレジスタ２１で保持された後、ＰＬＬ回路１５か
らの位相基準信号１８のタイミングで第２のレジスタ２
２に転送され、分周器２０の分周比として反映される。
分周器２０で分周されたパルスは、アップ／ダウン・カ
ウンタ２３に入力される。このアップ／ダウン・カウン
タ２３はアップ動作しているカウンタの値が上限所定値
になるとダウン動作になり、ダウン動作しているカウン
タの値が下限所定値になるとアップ動作に転じ、アップ
／ダウンカウントを繰り返す。さらにＰＬＬ回路１５か
らの位相基準信号１８を受けて、そのタイミングでアッ
プ／ダウン・カウンタ２３のカウンタ値は、予めＣＰＵ
１９で設定され位相レジスタ２４で保持された所定値に
強制的にセットされる。以上のアップ／ダウン・カウン
タ２３の動作がインバータ装置のＰＷＭ回路における搬
送波２５である三角波となる。

【００２５】ＣＰＵ１９から出力された信号波１６は電
圧指令レジスタ２６に入力され、電圧指令レジスタ２６
から出力される信号波１６とアップ／ダウン・カウンタ
２３から出力される搬送波２５とを比較器２７に入力し
て、比較器２７は、信号波１６の値と搬送波２５の値と
を比較し、信号波１６の方が搬送波２５より大きい場合
は１を出力し、小さい場合は０を出力するように動作す
る。この出力がインバータ装置のスイッチング素子のＯ
Ｎ／ＯＦＦ制御を行うスイッチング信号としてのゲート
パルス２８となりインバータ装置の出力を制御する。

【００２６】搬送波２５の周波数の変更は分周器２０の
分周比を変化させることにより実現でき、この分周比は
ＣＰＵ１９により設定され、一旦第１のレジスタ２１に
保持されるが、その値が実際に分周比として分周器２０
に反映されるのは位相基準信号１８を受けて第２のレジ
スタ２２に転送された時点である。この分周比をＣＰＵ
１９で変更することによりインバータの搬送波２５の周
波数を任意に変化させることができる。また、分周比の
変更の本来の目的は、信号波基準信号１７の周波数の上
昇に伴う搬送波２５の周波数の上昇を防ぐ、即ち、信号
波基準信号１７の周波数に関わりなく搬送波２５を常に
一定範囲内の周波数にすることであるが、上記方法と同
様にして所定の分周比に変更することにより、達成でき
る。

【００２７】以上の様に構成されるＰＷＭ回路におい
て、搬送波２５が信号波基準信号１７に、即ち信号波１
６に同期する様子を図２を用いて説明する。図２（ａ）
は、信号波基準信号１７を基にＣＰＵ１９から出力され
た電圧指令となる信号波１６と、搬送波２５となるアッ
プ／ダウン・カウンタ２３の動作とを示したものであ
り、図２（ｂ）は位相基準信号１８を、図２（ｃ）は信
号波１６と搬送波２５とを比較して得られるゲートパル
ス２８を示すものである。ここではアップ／ダウン・カ
ウンタ２３のビット数を１２ビットとし、上限所定値を
４０９５、下限所定値を０とする。また、ＰＬＬ回路１
５から出力される位相基準信号１８は信号波基準信号１
７が０゜の時に出力されるものとし、さらに信号波基準
信号１７の４０９６×２×１５倍のクロックとなるパル
スも発生するように設定してあるものとする。また、例
えば、ＣＰＵ１９は位相レジスタ２４に２０４８を設定
し、さらに分周比１／３を設定し、この分周比は第２の
レジスタ２２に保持されて分周器２０では分周比１／３
で動作しているとする。

【００２８】ＰＬＬ回路１５から位相基準信号１８を受
信するとアップ／ダウン・カウンタ２３のカウンタ値は
強制的に位相レジスタ２４の値２０４８に設定され、そ
の値からカウント動作が継続される。ＰＬＬ回路１５か
ら出力されたパルスが分周比１／３の分周器２０を経由
して、アップ／ダウン・カウンタ２３には信号波基準信
号１７の４０９６×２×５倍の周波数のパルスが入力さ
れる。そのため、アップ／ダウン・カウンタ２３は０か
ら４０９５の間アップ／ダウンカウントを５回繰り返し
た後、次にＰＬＬ回路１５から位相基準信号１８を受信
した時点では必然的にアップ／ダウン・カウンタ２３の
値は２０４８となる。これは、位相レジスタ２４の値が
強制的に設定される／されないに関わらず自動的にアッ
プ／ダウン・カウンタ２３の値は２０４８となる。

【００２９】以上の動作によりアップ／ダウン・カウン
タ２３は、信号波基準信号１７との相対的位相差を一定
に維持したまま、カウントを継続する。すなわち信号波
基準信号１７の５倍の周波数で位相差は常に０゜の搬送
波２５が得られる。また電圧指令となる信号波１６が図
２（ａ）に示すように出力されれば、比較器２７で信号
波１６と搬送波２５とを比較し、図２（ｃ）に示すよう
にゲートパルス２８を得ることができる。

【００３０】分周比を切り替える場合、例えば図２のＡ
時点でＣＰＵ１９が分周比を１／３から１／５に変更す
る。しかし、分周比は一旦第１のレジスタ２１に保持さ
れ、直ちには分周器２０に用いる新しい分周比とはなら
ず、次の位相基準信号１８受信時点であるＢ時点で、第
１のレジスタ２１の値が第２のレジスタ２２に転送さ
れ、はじめて分周器２０に用いる分周比が１／５とな
る。つまり、ＣＰＵ１９により分周比の設定を変更した
後、次にＰＬＬ回路１５から位相基準信号１８を受信す
るまでは、変更前の分周比で分周器２０は動作している
ため、位相基準信号１８により位相レジスタ２４の値を
アップ／ダウン・カウンタ２３に強制的に設定する時点
ではアップ／ダウン・カウンタ２３の値は必然的に２０
４８である。この時点で分周器２０に用いる分周比が新
しくなるため、アップ／ダウン・カウンタ２３は２０４
８から新しい分周比で分周されたパルスでカウントを継
続する。この様に、アップ／ダウン・カウンタ２３の動
作により得られる搬送波２５は連続したものとなるた
め、ゲートパルス２８においても不正パルスは発生しな
い。

【００３１】実施の形態２．上記実施の形態１では、分
周器２０は分周比１／ｎ（ｎ：整数）を用いるものであ
ったが、図３に示すように、分周器としてレート・マル
チ・バイブレータ２９を用いる。レート・マルチ・バイ
ブレータ２９は入力されたパルスの周波数をｍ／ｎ
（ｍ，ｎ：整数）にすることができる。４ビットのレー
ト・マルチ・バイブレータ２９の場合はｍ／１６とな
り、信号波基準信号１７の３倍、５倍および７倍の周波
数の搬送波２５をそれぞれ発生させる場合は、ＣＰＵ１
９によりｍとして３、５および７を設定すれば実現でき
る。

【００３２】上記実施の形態１で用いたような、通常の
分周比１／ｎの分周器２０では、例えば分周比の切り替
えによって、信号波基準信号１７の３倍、５倍および７
倍の周波数の搬送波２５をそれぞれ発生させる場合、Ｐ
ＬＬ回路１５からは搬送波２５を発生するのに必要とす
る倍率（３，５，７）の最小公倍数以上の周波数のパル
スを発生させなければならない。３、５、７の最小公倍
数は１０５であるため、１２ビットのアップ／ダウン・
カウンタ２３の場合、搬送波２５周波数の４０９６×２
×１０５倍の周波数のパルスをＰＬＬ回路１５から発生
させる必要がある。信号波基準信号１７の周波数が６０
Ｈｚの場合はＰＬＬ回路１５からは５０ＭＨｚものパル
スを発生させる必要がある。またこの時、搬送波２５を
信号波基準信号１７の３倍、５倍および７倍の周波数と
する場合はそれぞれ分周比は１／３５、１／２１および
１／１５と設定する。

【００３３】これに対しこの実施の形態では、分周器に
レート・マルチ・バイブレータ２９を用いたため、例え
ば４ビットのレート・マルチ・バイブレータ２９の場合
は、入力された周波数をｍ／１６にするため、ＰＬＬ回
路１５から出力は４０９６×２×１６倍の周波数のパル
スを出力するだけでよい。信号波基準信号１７が６０Ｈ
ｚの場合はＰＬＬ回路１５からの出力パルスの周波数は
７．７ＭＨｚとなる。このように分周器にレート・マル
チ・バイブレータ２９を用いることにより、上記実施の
形態１と同様にゲートパルス２８の不正パルスの発生防
止効果と、さらに回路内の信号の周波数を低く抑えるこ
とができるため、ノイズの影響によるＥＭＣ問題の発生
が抑制でき、プリント配線板の設計が容易となる等の効
果がある。

【００３４】実施の形態３．次に、この発明の実施の形
態３によるＰＷＭ回路について、図４に基づいて説明す
る。上記実施の形態１では、分周器２０の分周比をＣＰ
Ｕ１９で設定し、一旦第１のレジスタ２０で保持した
後、第２のレジスタ２２に転送したが、分周比の変更タ
イミングおよび切り替え推移があらかじめ判明している
場合、この実施の形態では、第１および第２のレジスタ
２１、２２を用いず、ＦＩＦＯ（First In First Out）
３０を用い、分周器２０の分周比を、その切り替え推移
に応じて予めＣＰＵ１９で設定し、全て格納しておく。
また、ＦＩＦＯ制御回路３１を備えて分周比の変更タイ
ミングを発生させることにより、分周比が予め設定され
た順序で自動的にＦＩＦＯ３０から出力されて変更され
る。ＦＩＦＯ制御回路３１は、ＰＬＬ回路１５から出力
される位相基準信号１８を入力として変更タイミングを
発生させるようにすると、分周比の変更は位相基準信号
１８発生時点に実施され、上記実施の形態１と同様に搬
送波２５は連続したものとなるため、ゲートパルス２８
の不正パルスの発生が防止できる。また、ＣＰＵ１９は
装置起動時に初期設定するのみで、以降は自動的に分周
比が変更されるＰＷＭ回路が実現でき、ＣＰＵ１９の負
荷が軽くなる。

【００３５】実施の形態４．次に、この発明の実施の形
態４によるＰＷＭ回路について、図５に基づいて説明す
る。図に示すように、ＰＬＬ回路１５から出力される位
相基準信号１８をＣＰＵ１９に入力させるようにしてお
く。分周器２０は、予めＣＰＵ１９で設定されレジスタ
３２で保持された分周比を用いて、ＰＬＬ回路１５から
出力されるパルスを分周する。搬送波２５周波数の信号
波基準信号１７の周波数に対する倍率を変更させる必要
が発生した場合には、ＣＰＵ１９は、ＰＬＬ回路１５か
ら発生する位相基準信号１８を割り込み信号として受信
し、そのタイミングで分周比をレジスタ３２に入力す
る。この実施の形態では、ＣＰＵ１９の割り込み処理時
間が搬送波２５の動作に比べて十分に短い場合、即ち、
ＰＬＬ回路１５からの位相基準信号１８を割り込み信号
として受信した後、直ちに分周比をレジスタ３２に入力
してほぼ位相基準信号１８発生時点から分周器２０で用
いる状態にできる場合に効果が得られ、上記実施の形態
１と同様に搬送波２５は連続したものとなり、ゲートパ
ルス２８の不正パルスの発生が防止できる。また、実施
の形態１のように分周比設定のためのレジスタを２個持
つ必要が無く、１個のレジスタ３２で済むため、回路構
成が簡略化できる。

【００３６】実施の形態５．次に、この発明の実施の形
態５によるＰＷＭ回路について、図６に基づいて説明す
る。一般にＰＬＬ回路１５は、外部からＰＬＬ回路１５
に入力される信号波基準信号１７のてい倍の周波数のパ
ルスを発生する電圧制御発振器３３と、その発振器３３
から出力されるパルスをカウントするカウンタ３４と、
このカウンタ３４から出力される信号と上記信号波基準
信号１７との位相を比較し、位相差に応じた電圧を出力
する位相比較器３５と、この位相比較器３５の出力を平
滑化して、その出力信号を上記電圧制御発振器３３に入
力するループフィルタ３６とで構成される。

【００３７】ところで、搬送波２５の信号波基準信号１
７に対する周波数倍率を変更させる場合、変更前と変更
後との搬送波２５を信号波基準信号１７の位相を０゜で
アップ／ダウン・カウンタ２３の値を一致させて比較す
ると、アップ／ダウン・カウンタ２３の値が一致し、か
つ勾配方向も一致する位相が存在する。後述する実施の
形態８で詳述するが、少なくとも信号波基準信号の０゜
と１８０゜でこの条件を満足し、この時に、分周比を切
り替えて搬送波２５の信号波基準信号１７に対する周波
数の倍率を変更させても、搬送波２５の連続性は確保で
きる。また、上記条件を満足する位相は、変更前と変更
後との搬送波２５の信号波基準信号１７に対する周波数
の倍率の組み合わせにより、予め計算できるものであ
る。

【００３８】この実施の形態では、ＰＬＬ回路１５内部
のカウンタ３４出力をＣＰＵ１９に入力する。ＰＬＬ回
路１５内部のカウンタ３４値は信号波基準信号１７の位
相と一致しており、例えば、カウンタ３４が１２ビット
であれば、カウンタ３４値が０の場合は信号波基準信号
１７が０゜の時であり、２０４８の時は１８０゜である
というようにカウンタ３４値と信号波基準信号１７の位
相とが１：１に対応している。そのため、カウンタ３４
出力をＣＰＵ１９に入力することにより、信号波基準信
号１７の位相を検出できるため、上述したような予め計
算されて設定された、搬送波２５の連続性が確保できる
位相になるタイミングで、ＣＰＵ１９により分周比を変
更する。これにより搬送波２５は連続し不正パルスは発
生しない。また、信号波基準信号１７が特定の位相にな
った時に位相レジスタ２４の値を強制的にアップ／ダウ
ン・カウンタ２３に設定するタイミングも、信号波基準
信号１７の位相を検出できるＣＰＵ１９で制御する。

【００３９】この実施の形態では、信号波基準信号１７
の０゜以外のタイミングでも分周比の変更を行うことが
できるため、分周比の変更可能なタイミングが増大し、
効率的に搬送波２５の信号波基準信号１７に対する周波
数の倍率を変更させることができる。また、実施の形態
１のように分周比設定のためのレジスタを２個持つ必要
が無く、１個のレジスタ３２で済むため、回路構成が簡
略化できる。

【００４０】実施の形態６．次に、この発明の実施の形
態６によるＰＷＭ回路について、図７に基づいて説明す
る。上述したように、分周比の変更の本来の目的は、信
号波基準信号１７の周波数の上昇に伴う搬送波２５の周
波数の上昇を防ぐ、即ち、信号波基準信号１７の周波数
に関わりなく搬送波２５を常に一定範囲内の周波数にす
ることである。このため信号波基準信号１７の周波数
と、搬送波２５の信号波基準信号１７に対する周波数の
倍率との間には１：１の関係ができ、それを予め計算す
るのは極めて容易である。つまり信号波基準信号１７の
周波数に対する分周器２０の分周比は１：１で決定する
ことができる。

【００４１】この実施の形態では、ＰＬＬ回路１５から
のパルスを入力して、そのパルスの周波数を検出する周
波数検出器３７と、上記のように１：１の関係である、
信号波基準信号１７の周波数と分周器２０の分周比との
関係を分周比テーブル３８として格納するＲＯＭなどの
メモリとを備え、ＰＬＬ回路１５から出力されるパルス
を分周器２０に入力するとともに、周波数検出器３７に
入力し、その出力を分周比テーブル３８に入力して分周
比を出力する。ＰＬＬ回路１５から出力されるパルスの
周波数と信号波基準信号１７の周波数とは一定の比例関
係にあるため、上記パルスの周波数を周波数検出器３７
で検出し、このパルスの周波数に対応する分周比データ
を分周比テーブル３８から検索することにより信号波基
準信号１７の周波数に対する分周比を選択することがで
きる。この分周比が選択された後、ＰＬＬ回路１５から
位相基準信号１８が発生すると、そのタイミングで、分
周比テーブル３８の選択された分周比がレジスタ３２に
転送され、分周器２０の分周比として反映される。ま
た、それと同時に予めＣＰＵ１９で設定され位相レジス
タ２４で保持された所定値は強制的にアップ／ダウン・
カウンタ２３にセットされ、その値よりカウント動作を
継続する。

【００４２】この実施の形態では、上記実施の形態１と
同様に搬送波２５は連続したものとなり、ゲートパルス
２８の不正パルスの発生が防止できると共に、ＣＰＵ１
９は全く分周比すなわち搬送波２５の信号波基準信号１
７に対する周波数の倍率を制御する必要がなく、自動的
に搬送波２５の周波数を一定の範囲内に収めることがで
きるため、ＣＰＵ１９の負担は大幅に減少する。

【００４３】なお、上記実施の形態３から実施の形態６
についても、上記実施の形態２を適用して分周器２０に
レート・マルチ・バイブレータ２９を用いることがで
き、回路内の信号の周波数を低く抑えることができるた
め、ノイズの影響によるＥＭＣ問題の発生が抑制でき、
プリント配線板の設計が容易となる等の効果が得られ
る。

【００４４】実施の形態７．次に、この発明の実施の形
態７によるＰＷＭ回路について、図８に基づいて説明す
る。上記実施の形態１〜６では分周器２０とアップ／ダ
ウン・カウンタ２３とを用いたが、この実施の形態で
は、単なるアップのみもしくはダウンのみのカウンタ３
９と、ＲＯＭ４０に搬送波パターン４１ａ、４１ｂを格
納したものを用いる。カウンタ３９では、ＰＬＬ回路１
５から出力されたパルスを入力してカウントし、このカ
ウンタ値をＰＬＬ回路１５からの位相基準信号１８のタ
イミングでリセットする。ＲＯＭ４０には、信号波基準
信号１７との倍率が異なる複数種の搬送波パターン４１
ａ、４１ｂが、カウンタ３９出力と搬送波パターン４１
ａ、４１ｂの種類に対応する識別情報とから成るアドレ
スにそれぞれ格納される。

【００４５】例えば図９のようにＲＯＭ４０にはあらか
じめ信号波基準信号１７の３倍および５倍の搬送波パタ
ーン４１ａ、４１ｂが格納されているものとする。ＲＯ
Ｍ４０を１３ビットのアドレスと１２ビットのデータを
持つものとし、０Ｈ番地（１６進法の０番地）から０Ｆ
ＦＦＨ番地には信号波基準信号１７の５倍、１０００Ｈ
番地から１ＦＦＦＨ番地には３倍の搬送波２５のデータ
（搬送波パターン４１ａ、４１ｂ）を格納しておく。ま
た、ＰＬＬ回路１５からは信号波基準信号１７の４０９
６倍の周波数を発生する設定にしておく。カウンタ３９
の出力は１２ビットとして（０００Ｈ〜ＦＦＦＨ）、Ｒ
ＯＭ４０の下位アドレスに割り当て、上位１ビットのア
ドレスは、予めＣＰＵ１９で設定された、搬送波パター
ン４１ａ、４１ｂの種類に対応する識別情報０または１
を割り当てる。カウンタ３９は１２ビットのため０００
ＨからＦＦＦＨの間を繰り返しカウントする。

【００４６】上記識別情報は、予めＣＰＵ１９で設定さ
れ、一旦第１のレジスタ４２に格納された後、ＰＬＬ回
路１５からの位相基準信号１８を受けて第２のレジスタ
４３に転送されて、ＲＯＭ４０に反映される。信号波基
準信号１７の５倍の搬送波２５を必要とする場合は、Ｃ
ＰＵ１９は識別情報として０を設定して、その値を一旦
第１のレジスタ４２に保持する。位相基準信号１８のタ
イミングで第２のレジスタ４３の値が０になると、カウ
ンタ３９出力を入力として、ＲＯＭ４０の００００Ｈ番
地から０ＦＦＦＨ番地のデータが繰り返し出力されるこ
とになる。その結果として信号波基準信号１７の５倍周
期の搬送波２５を得ることができる。位相基準信号１８
が入力されるとカウンタ３９はリセットされ０００Ｈに
なるが、カウンタ３９が１２ビットであり、ＰＬＬ回路
１５からの出力パルスの周波数が信号波基準信号１７の
４０９６倍であるため、位相基準信号１８が入力される
／されないにかかわらず自動的に位相基準信号１８入力
時にはカウンタ値は０００Ｈになる。

【００４７】信号波基準信号１７の周波数の上昇に伴う
搬送波２５の周波数の上昇を防ぐために、信号波基準信
号１７に対して周波数が５倍の搬送波２５を出力してい
るのを、３倍に切り替える必要が発生した場合、ＣＰＵ
１９により識別情報を１に設定し、一旦第１のレジスタ
４２に１を保持する。しかし、直ちにはこの識別情報１
はＲＯＭ４０の読み出しアドレスの一部にはならず、Ｐ
ＬＬ回路１５から位相基準信号１８を受けるタイミング
で、第１のレジスタ４２の値が第２のレジスタ４３に転
送されるとともにカウンタ３９がリセットされるためカ
ウンタ値は０００Ｈになる。この時点で初めてＲＯＭ４
０の読み出しアドレスの上位１ビットが１となる。その
ため、その後ＲＯＭ４０からは１０００Ｈ番地から１Ｆ
ＦＦＨ番地のデータが繰り返し出力されることになる。
すなわち信号波基準信号１７の３倍の周波数の搬送波２
５を発生させることができる。

【００４８】この実施の形態では、搬送波２５の信号波
基準信号１７に対する周波数の倍率を５倍から３倍に切
り替える際、ＲＯＭ４０の読み出しアドレスがＦＦＦＨ
の次は１０００Ｈとなるため、搬送波２５が連続するこ
とになる。また、５倍から３倍に切り替えたとしても、
ＲＯＭ４０の下位アドレスが０００Ｈの時点、即ち搬送
波パターン４１ａ、４１ｂの開始アドレスで実際の切り
替えが行われるため、搬送波２５は連続する。また搬送
波２５と信号波１６の位相差を搬送波２５を基準にして
９０゜にしたい場合は図１０のようなＲＯＭ４０にする
ことにより実現でき、ＲＯＭ４０の格納データを変更す
ることにより任意の位相差を得ることができる。

【００４９】この実施の形態では、上記実施の形態１と
同様に搬送波２５は連続したものとなり、ゲートパルス
２８の不正パルスの発生が防止できる。また、３倍周波
数データ（搬送波パターン４１ａ）も５倍周波数データ
（搬送波パターン４１ｂ）も１０００Ｈすなわち４０９
６のアドレス空間に格納している。どのような倍率の周
波数の搬送波パターン４１ａ、４１ｂも同じ１０００Ｈ
の領域に格納すれば、ＰＬＬ回路１５からは信号波基準
信号１７の４０９６倍という低い一定の周波数のパルス
を発生させるだけでよいため、回路内の信号の周波数を
格段と低く抑えることができるため、ノイズの影響によ
るＥＭＣ問題の発生が抑制でき、プリント配線板の設計
が容易となる等の効果がある。

【００５０】なお、この実施の形態では搬送波パターン
４１ａ、４１ｂは周波数が３倍と５倍との２パターンで
あるため、ＣＰＵ１９で設定し保持する識別情報は、１
ビットデータであったが、例えば８パターンの場合は３
ビットのデータを設定すればよい。また、搬送波パター
ン４１ａ、４１ｂの組み合わせを変更する場合は、必要
な搬送波パターンを格納したＲＯＭ４０に取り替えるこ
とにより容易に変更できる。

【００５１】実施の形態８．次に、この発明の実施の形
態８によるＰＷＭ回路について、図１１に基づいて説明
する。この実施の形態では、上記実施の形態７におい
て、信号波基準信号１７との周波数の倍率が異なる搬送
波パターン４１ａ、４１ｂが、倍率切り替えのタイミン
グデータとしての切り替え指令データ４４と共にＲＯＭ
４０に格納され、予めＣＰＵ１９で設定され第１のレジ
スタ４２で一旦保持された識別情報は、切り替え指令デ
ータ４４がＲＯＭ４０から発生されるタイミングで、Ｒ
ＯＭ４０に反映する第２のレジスタ４３に転送する。

【００５２】ＲＯＭ４０に格納された搬送波パターン４
１ａ、４１ｂが上記実施の形態７の場合と同じとして、
２つの搬送波パターン４１ａ、４１ｂを比較すると、図
１２に示すように、ＲＯＭ４０アドレスの下位１２ビッ
トが同じでかつデータも同じである箇所が必ず何箇所か
存在する。そのうち、さらに勾配の方向が同じ、即ち共
に上り勾配、あるいは共に下り勾配である条件を満足す
る箇所が存在する。２つの搬送波パターン４１ａ、４１
ｂがどのような組み合わせであっても、信号波１６と同
期する搬送波２５の搬送波パターン４１ａ、４１ｂで
は、少なくともＲＯＭ４０アドレスの下位１２ビットが
０００Ｈと８００Ｈとにおいて、アドレスおよびデータ
が共に一致し、しかも勾配方向が一致する。即ち、信号
波基準信号１７の少なくとも０゜と１８０゜でこの条件
を満足し、この条件を満たすかどうかの判別データを上
記切り替え指令データ４４として、搬送波パターン４１
ａ、４１ｂのデータ以外にＲＯＭ４０に１ビット追加
し、上記条件を満たす場合に該当アドレスに１、それ以
外を０の値を格納する。図１２では切り替え指令データ
４４が１のとき（以下、切り替え指令データ４４発生時
と称す）のみ↑で示した。

【００５３】上記のように、ＲＯＭ４０の下位１２ビッ
トのアドレスおよびデータが共に一致し、しかも勾配方
向が一致する時、即ち、切り替え指令データ４４発生
時、信号波基準信号１７に対する周波数の倍率を変更さ
せても、搬送波２５の連続性は確保できゲートパルス２
８の不正パルスの発生が防止できる。またこの様なアド
レスは、変更前と変更後との搬送波２５の信号波基準信
号１７に対する周波数の倍率の組み合わせにより、予め
計算できてＲＯＭ４０に格納できるものである。この実
施の形態では、予めＣＰＵ１９で設定され第１のレジス
タ４２で一旦保持された、搬送波パターン４１ａ、４１
ｂの種類に対応する識別情報（０または１）を、ＲＯＭ
４０から出力される上記切り替え指令データ４４発生の
タイミングで第２のレジスタ４３に転送し、ＲＯＭ４０
に反映させるため、上記のような、搬送波２５の連続性
は確保できゲートパルス２８の不正パルスの発生が防止
できる効果が得られる。

【００５４】上記実施の形態７では、ＣＰＵ１９が任意
のタイミングで搬送波パターン４１ａ、４１ｂの種類を
変更しても、位相基準信号１７は信号波１６に対し３６
０゜に１回しか発生しないため、信号波１６で最長３６
０゜の時間遅れでしか実際に、搬送波パターン４１ａ、
４１ｂが切り替われない場合がある。しかし、この実施
の形態では、少なくとも０゜と１８０゜で切り替え指令
データ４４が発生することになるため、、上記実施の形
態７と同様の効果が得られると共に、任意にＣＰＵ１９
が搬送波パターン４１ａ、４１ｂの種類を変更しても、
最悪１８０゜しか遅れなく、高速な切り替えが可能とな
る。また、搬送波パターン４１ａ、４１ｂの組み合わせ
によっては３６０゜間に２箇所以上その条件が満足する
時点があるため、さらに短時間に切り替えが可能とな
り、搬送波２５の信号波基準信号１７に対する周波数倍
率の変更が、高速で効率的に行える。

【００５５】実施の形態９．次に、この発明の実施の形
態９によるＰＷＭ回路について、図１３に基づいて説明
する。上記実施の形態７では、ＰＬＬ回路１５から出力
されるパルスをカウンタ３９でカウントしたが、この実
施の形態では、ＰＬＬ回路１５の内部のカウンタ３４を
用い、このカウンタ３４出力をＲＯＭ４０に入力する。
ＰＬＬ回路１５は、上記実施の形態５で示したように、
外部からＰＬＬ回路１５に入力される信号波基準信号１
７のてい倍の周波数のパルスを発生する電圧制御発振器
３３と、その発振器３３から出力されるパルスをカウン
トするカウンタ３４と、このカウンタ３４から出力され
る信号と上記信号波基準信号１７との位相を比較し、位
相差に応じた電圧を出力する位相比較器３５と、この位
相比較器３５の出力を平滑化して、その出力信号を上記
電圧制御発振器３３に入力するループフィルタ３６とで
構成される。

【００５６】この様な構成のＰＬＬ回路１５では、ＰＬ
Ｌ回路１５内部のカウンタ３４は上記実施の形態７で用
いたカウンタ３９と同じ働きをする。またＰＬＬ回路１
５内部のカウンタ３４値は信号波基準信号１７の位相と
一致しており、例えば、カウンタ３４が１２ビットであ
れば、カウンタ３４値が０の場合は信号波基準信号１７
が０゜の時であり、２０４８の時は１８０゜であるとい
うようにカウンタ３４値と信号波基準信号１７の位相と
が１：１に対応している。そのため、カウンタ３４出力
により信号波基準信号１７の位相を検出できるため、予
めＣＰＵ１９で設定され第１のレジスタ４２で一旦保持
された搬送波パターン４１ａ、４１ｂの種類に対応する
識別情報を第２のレジスタ４３に転送するタイミング
を、上記カウンタ３４出力に対応する位相情報により制
御する。これにより上記実施の形態７と同様の効果が得
られると共に、新たなカウンタが不要となるため回路構
成が簡略化できる。

【００５７】実施の形態１０．次に、この発明の実施の
形態１０によるＰＷＭ回路について、図１４に基づいて
説明する。この実施の形態では、搬送波２５を出力する
ＲＯＭ４０には図１５に示すような搬送波基本パターン
４５が格納され、またＰＬＬ回路１５内部において、カ
ウンタ３４の出力側に分周器４６を配置し、その出力を
位相比較器３５の信号波基準信号１７との比較信号とす
る。また、この分周器４６の分周比は予めＣＰＵ１９で
設定され、レジスタ３２に保持されたものを用いる。

【００５８】例えば、分周比として１／５を設定し、カ
ウンタ３４が１２ビットカウンタとした場合、０００Ｈ
からＦＦＦＨまでを５回カウントしてはじめて分周器４
６から１回信号が発生する。ＰＬＬ回路１５の機能とし
て、分周器４６からの発生信号と信号波基準信号１７と
が位相および周波数が一致するように動作するため、信
号波基準信号１７の１周期に対しカウンタ４６が５周期
カウントすることになる。すなわち図１５の搬送波基本
パターン４５がＲＯＭ４０から５回分読み出されて、信
号波基準信号１７に対する周波数倍率が５倍の搬送波２
５が出力される。

【００５９】例えば、ここでＣＰＵ１９により分周比を
１／３に変更すると、カウンタ３４は０００ＨからＦＦ
ＦＨまでを３回カウントしてはじめて分周器４６から１
回信号が発生することになる。ＰＬＬ回路１５は常に信
号波基準信号１７と分周器４６の出力とが位相および周
波数が一致するように動作するため、結果として、ルー
プフィルタ３６の応答速度に従って電圧制御発振器３３
からの周波数が徐々に減少し同期状態に移行する。そし
て、信号波基準信号１７の１周期に対しカウンタ３４が
３周期カウントすることになり、すなわち搬送波基本パ
ターン４５がＲＯＭ４０から３回分読み出されて、信号
波基準信号１７に対する周波数倍率が３倍に変化する。

【００６０】この実施の形態では、周波数倍率は徐々に
変化し、カウンタ３４の値も連続するため、搬送波２５
の波形も連続したものとなり、ゲートパルス２８の不正
パルスの発生はない。また、周波数倍率の変化はループ
フィルタ３６の応答速度に依存し、応答速度を遅くする
ことにより、移行を連続的かつ滑らかに行うことができ
緩やかに周波数倍率を変更できる。

【００６１】

【発明の効果】以上のように、この発明に係わる請求項
１記載のＰＷＭ回路は、ＣＰＵで設定された分周器の分
周比を一旦保持する第１のレジスタと、一旦保持された
該分周比をＰＬＬ回路からの位相基準信号のタイミング
で入力して保持し、上記分周器に反映させる第２のレジ
スタとを備えたため、信号波基準信号に対する搬送波の
周波数倍率を変更する際、搬送波は連続したものとなる
ため、スイッチング信号の不正パルスの発生が防止で
き、電力変換器のスイッチング素子のＯＮ／ＯＦＦ制御
の信頼性が向上する。

【００６２】またこの発明に係わる請求項２記載のＰＷ
Ｍ回路は、ＣＰＵで設定された分周器の分周比を複数個
保持可能なＦＩＦＯと、ＰＬＬ回路からの位相基準信号
を入力として、上記ＦＩＦＯに保持された上記分周比を
上記分周器に順次反映させるタイミングを制御するＦＩ
ＦＯ制御回路とを備えたため、信号波基準信号に対する
搬送波の周波数倍率を変更する際、搬送波は連続したも
のとなるため、スイッチング信号の不正パルスの発生が
防止でき、電力変換器のスイッチング素子のＯＮ／ＯＦ
Ｆ制御の信頼性が向上すると共に、ＣＰＵは初期設定す
るのみで以降は自動的に分周比が変更されるＰＷＭ回路
が実現でき、ＣＰＵの負荷が軽くなる。

【００６３】またこの発明に係わる請求項３記載のＰＷ
Ｍ回路は、ＰＬＬ回路からの位相基準信号のタイミング
で、分周比をＣＰＵからレジスタに入力するため、信号
波基準信号に対する搬送波の周波数倍率を変更する際、
搬送波は連続したものとなるため、スイッチング信号の
不正パルスの発生が防止でき、電力変換器のスイッチン
グ素子のＯＮ／ＯＦＦ制御の信頼性が向上すると共に、
回路構成が簡略化できる。

【００６４】またこの発明に係わる請求項４記載のＰＷ
Ｍ回路は、ＰＬＬ回路のカウンタ出力をＣＰＵに入力
し、該カウンタ出力に対応する位相情報により、アップ
／ダウン・カウンタに所定の値を設定するタイミング、
および分周比を上記ＣＰＵからレジスタに入力するタイ
ミングをそれぞれ制御するため、信号波基準信号に対す
る搬送波の周波数倍率を変更する際、搬送波は連続した
ものとなるため、スイッチング信号の不正パルスの発生
が防止でき、電力変換器のスイッチング素子のＯＮ／Ｏ
ＦＦ制御の信頼性が向上すると共に、効率的に分周比を
変更させることができ、また回路構成も簡略化できる。

【００６５】またこの発明に係わる請求項５記載のＰＷ
Ｍ回路は、ＰＬＬ回路からパルスを入力して該パルスの
周波数を検出する周波数検出器と、予め分周比データが
格納され、検出された上記周波数に対応する分周比を検
索して出力する分周比テーブルとを備え、上記ＰＬＬ回
路からの位相基準信号のタイミングで、上記分周比テー
ブルから出力される上記分周比をレジスタに入力するた
め、信号波基準信号に対する搬送波の周波数倍率を変更
する際、搬送波は連続したものとなるため、スイッチン
グ信号の不正パルスの発生が防止でき、電力変換器のス
イッチング素子のＯＮ／ＯＦＦ制御の信頼性が向上する
と共に、ＣＰＵの負担が大幅に低減できる。

【００６６】またこの発明に係わる請求項６記載のＰＷ
Ｍ回路は、請求項１〜５のいずれかにおいて、分周器が
レート・マルチ・バイブレータであるため、信号波基準
信号に対する搬送波の周波数倍率を変更する際、搬送波
は連続したものとなるため、スイッチング信号の不正パ
ルスの発生が防止でき、電力変換器のスイッチング素子
のＯＮ／ＯＦＦ制御の信頼性が向上すると共に、回路内
の信号の周波数を低く抑えることができるため、ノイズ
の影響によるＥＭＣ問題の発生が抑制でき、プリント配
線板の設計が容易となる等の効果がある。

【００６７】この発明に係わる請求項７記載のＰＷＭ回
路は、外部から入力される信号波基準信号を基にした指
令値となる信号波の出力と制御情報の設定とを行うＣＰ
Ｕと、上記信号波基準信号を入力として、周波数が該信
号波基準信号の周波数のてい倍となるパルスおよび該信
号波基準信号が特定の位相になったことを示す位相基準
信号を出力するＰＬＬ回路と、該ＰＬＬ回路から出力さ
れるパルスをカウントし、該カウンタ値を上記ＰＬＬ回
路からの上記位相基準信号のタイミングでリセットする
カウンタと、上記信号波基準信号との周波数倍率が異な
る複数種の搬送波パターンが、上記カウンタ出力と上記
搬送波パターンの種類に対応する識別情報とから成るア
ドレスに対してそれぞれ格納され、予め上記ＣＰＵで設
定された上記識別情報により所望の搬送波を出力するＲ
ＯＭと、上記ＣＰＵで設定された上記識別情報を一旦保
持する第１のレジスタと、一旦保持された上記識別情報
を上記ＰＬＬ回路からの上記位相基準信号のタイミング
で入力して保持し、上記ＲＯＭに反映させる第２のレジ
スタと、上記搬送波と上記信号波とを比較してその大小
に応じて、電力変換器のスイッチング素子のＯＮ／ＯＦ
Ｆ制御を行うスイッチング信号を出力する比較器と、を
有するため、信号波基準信号に対する搬送波の周波数倍
率を変更する際、搬送波は連続したものとなるため、ス
イッチング信号の不正パルスの発生が防止でき、電力変
換器のスイッチング素子のＯＮ／ＯＦＦ制御の信頼性が
向上すると共に、回路内の信号の周波数を格段と低く抑
えることができるため、ノイズの影響によるＥＭＣ問題
の発生が抑制でき、プリント配線板の設計が容易となる
等の効果がある。

【００６８】またこの発明に係わる請求項８記載のＰＷ
Ｍ回路は、外部から入力される信号波基準信号を基にし
た指令値となる信号波の出力と制御情報の設定とを行う
ＣＰＵと、上記信号波基準信号を入力として、周波数が
該信号波基準信号の周波数のてい倍となるパルスおよび
該信号波基準信号が特定の位相になったことを示す位相
基準信号を出力するＰＬＬ回路と、該ＰＬＬ回路から出
力されるパルスをカウントし、該カウンタ値を上記ＰＬ
Ｌ回路からの上記位相基準信号のタイミングでリセット
するカウンタと、上記信号波基準信号との周波数倍率が
異なる複数種の搬送波パターンが、該倍率切り替えのタ
イミングデータと共に、上記カウンタ出力と上記搬送波
パターンの種類に対応する識別情報とから成るアドレス
に対してそれぞれ格納され、予め上記ＣＰＵで設定され
た上記識別情報により所望の搬送波を上記タイミングデ
ータと共に出力するＲＯＭと、上記ＣＰＵで設定された
上記識別情報を一旦保持する第１のレジスタと、一旦保
持された上記識別情報を上記ＲＯＭからの上記タイミン
グデータ発生のタイミングで入力して保持し、上記ＲＯ
Ｍに反映させる第２のレジスタと、上記搬送波と上記信
号波とを比較してその大小に応じて、電力変換器のスイ
ッチング素子のＯＮ／ＯＦＦ制御を行うスイッチング信
号を出力する比較器と、を有するため、信号波基準信号
に対する搬送波の周波数倍率を変更する際、搬送波は連
続したものとなるため、スイッチング信号の不正パルス
の発生が防止でき、電力変換器のスイッチング素子のＯ
Ｎ／ＯＦＦ制御の信頼性が向上すると共に、上記周波数
倍率の変更が、高速で効率的に行える。

【００６９】またこの発明に係わる請求項９記載のＰＷ
Ｍ回路は、外部から回路に入力される信号波基準信号の
てい倍の周波数で上記回路の出力となるパルスを発生す
る電圧制御発振器と、該パルスをカウントするカウンタ
と、該カウンタの出力信号と上記信号波基準信号との位
相を比較し、位相差に応じた電圧を出力する位相比較器
と、該位相比較器の出力を平滑し、その出力信号を上記
電圧制御発振器に入力するループフィルタとを有するＰ
ＬＬ回路と、上記信号波基準信号を基にした指令値とな
る信号波の出力と制御情報の設定とを行うＣＰＵと、上
記信号波基準信号との周波数倍率が異なる複数種の搬送
波パターンが、上記カウンタ出力と上記搬送波パターン
の種類に対応する識別情報とから成るアドレスに対して
それぞれ格納され、予め上記ＣＰＵで設定された上記識
別情報により所望の搬送波を出力するＲＯＭと、上記Ｃ
ＰＵで設定された上記識別情報を一旦保持する第１のレ
ジスタと、一旦保持された上記識別情報を、上記ＰＬＬ
回路の上記カウンタからの位相情報によるタイミング制
御で入力して保持し、上記ＲＯＭに反映させる第２のレ
ジスタと、上記搬送波と上記信号波とを比較してその大
小に応じて、電力変換器のスイッチング素子のＯＮ／Ｏ
ＦＦ制御を行うスイッチング信号を出力する比較器と、
を有するため、信号波基準信号に対する搬送波の周波数
倍率を変更する際、搬送波は連続したものとなるため、
スイッチング信号の不正パルスの発生が防止でき、電力
変換器のスイッチング素子のＯＮ／ＯＦＦ制御の信頼性
が向上すると共に、回路構成が簡略化できる。

【００７０】またこの発明に係わる請求項１０記載のＰ
ＷＭ回路は、外部から回路に入力される信号波基準信号
のてい倍の周波数で上記回路の出力となるパルスを発生
する電圧制御発振器と、該パルスをカウントするカウン
タと、該カウンタ出力を予め設定され保持された分周比
で分周する分周器と、該分周器の出力信号と上記信号波
基準信号との位相を比較し、位相差に応じた電圧を出力
する位相比較器と、該位相比較器の出力を平滑し、その
出力信号を上記電圧制御発振器に入力するループフィル
タとを有するＰＬＬ回路と、上記信号波基準信号を基に
した指令値となる信号波の出力と制御情報の設定とを行
うＣＰＵと、搬送波の基本パターンが格納され、上記Ｐ
ＬＬ回路の上記カウンタ出力を入力として上記基本パタ
ーンを所定の回数でカウントして所望の搬送波を出力す
るＲＯＭと、上記搬送波と上記信号波とを比較してその
大小に応じて、電力変換器のスイッチング素子のＯＮ／
ＯＦＦ制御を行うスイッチング信号を出力する比較器
と、を有するため、信号波基準信号に対する搬送波の周
波数倍率を変更する際、搬送波は連続したものとなるた
め、スイッチング信号の不正パルスの発生が防止でき、
電力変換器のスイッチング素子のＯＮ／ＯＦＦ制御の信
頼性が向上すると共に、周波数倍率の変化はループフィ
ルタの応答速度に依存し、応答速度を遅くすることによ
り、移行を連続的かつ滑らかに行うことができ緩やかに
周波数倍率を変更できる。

【図面の簡単な説明】

【図１】この発明の実施の形態１によるＰＷＭ回路の
構成を示す図である。

【図２】この発明の実施の形態１によるＰＷＭ回路の
動作を説明する図である。

【図３】この発明の実施の形態２によるＰＷＭ回路の
構成を示す図である。

【図４】この発明の実施の形態３によるＰＷＭ回路の
構成を示す図である。

【図５】この発明の実施の形態４によるＰＷＭ回路の
構成を示す図である。

【図６】この発明の実施の形態５によるＰＷＭ回路の
構成を示す図である。

【図７】この発明の実施の形態６によるＰＷＭ回路の
構成を示す図である。

【図８】この発明の実施の形態７によるＰＷＭ回路の
構成を示す図である。

【図９】この発明の実施の形態７によるＰＷＭ回路の
ＲＯＭのデータを示す図である。

【図１０】この発明の実施の形態７によるＰＷＭ回路
のＲＯＭのデータの別例を示す図である。

【図１１】この発明の実施の形態８によるＰＷＭ回路
の構成を示す図である。

【図１２】この発明の実施の形態８によるＰＷＭ回路
のＲＯＭのデータを示す図である。

【図１３】この発明の実施の形態９によるＰＷＭ回路
の構成を示す図である。

【図１４】この発明の実施の形態１０によるＰＷＭ回
路の構成を示す図である。

【図１５】この発明の実施の形態１０によるＰＷＭ回
路のＲＯＭのデータを示す図である。

【図１６】従来のＰＷＭ回路の構成を示す図である。

【図１７】従来のＰＷＭ回路の動作を説明する図であ
る。

【図１８】従来のＰＷＭ回路の動作を説明する図であ
る。

【図１９】従来のＰＷＭ回路の問題点を説明する図で
ある。

【符号の説明】

１５ＰＬＬ回路、１６信号波、１７信号波基準信
号、１８位相基準信号、１９ＣＰＵ、２０分周
器、２１第１のレジスタ、２２第２のレジスタ、２
３アップ／ダウン・カウンタ、２５搬送波、２７
比較器、２８スイッチング信号としてのゲートパル
ス、２９レート・マルチ・バイブレータ、３０ＦＩ
ＦＯ、３１ＦＩＦＯ制御回路、３２レジスタ、３３
電圧制御発振器、３４カウンタ、３５位相比較
器、３６ループフィルタ、３７周波数検出器、３８
分周比テーブル、３９カウンタ、４０ＲＯＭ、４
１ａ，４１ｂ搬送波パターン、４２第１のレジス
タ、４３第２のレジスタ、４４倍率切り替えのタイ
ミングデータとしての切り替え指令データ、４５搬送
波基本パターン、４６分周器。

Claims

【特許請求の範囲】

【請求項１】外部から入力される信号波基準信号を基
にした指令値となる信号波の出力と制御情報の設定とを
行うＣＰＵと、上記信号波基準信号を入力として、周波
数が該信号波基準信号の周波数のてい倍となるパルスお
よび該信号波基準信号が特定の位相になったことを示す
位相基準信号を出力するＰＬＬ回路と、該ＰＬＬ回路か
ら出力される上記パルスを、予め上記ＣＰＵで設定され
た分周比で分周する分周器と、該分周器の出力を入力と
して、上記ＰＬＬ回路からの上記位相基準信号のタイミ
ングで予め設定された所定の値に設定し、その値から別
途設定された所定の二値間でアップ、ダウンカウントを
繰り返し搬送波を出力するアップ／ダウン・カウンタ
と、上記搬送波と上記信号波とを比較してその大小に応
じて、電力変換器のスイッチング素子のＯＮ／ＯＦＦ制
御を行うスイッチング信号を出力する比較器と、を有す
るＰＷＭ回路において、上記ＣＰＵで設定された上記分
周器の分周比を一旦保持する第１のレジスタと、一旦保
持された該分周比を上記ＰＬＬ回路からの上記位相基準
信号のタイミングで入力して保持し、上記分周器に反映
させる第２のレジスタとを備えたことを特徴とするＰＷ
Ｍ回路。
【請求項２】外部から入力される信号波基準信号を基
にした指令値となる信号波の出力と制御情報の設定とを
行うＣＰＵと、上記信号波基準信号を入力として、周波
数が該信号波基準信号の周波数のてい倍となるパルスお
よび該信号波基準信号が特定の位相になったことを示す
位相基準信号を出力するＰＬＬ回路と、該ＰＬＬ回路か
ら出力される上記パルスを、予め上記ＣＰＵで設定され
た分周比で分周する分周器と、該分周器の出力を入力と
して、上記ＰＬＬ回路からの上記位相基準信号のタイミ
ングで予め設定された所定の値に設定し、その値から別
途設定された所定の二値間でアップ、ダウンカウントを
繰り返し搬送波を出力するアップ／ダウン・カウンタ
と、上記搬送波と上記信号波とを比較してその大小に応
じて、電力変換器のスイッチング素子のＯＮ／ＯＦＦ制
御を行うスイッチング信号を出力する比較器と、を有す
るＰＷＭ回路において、上記ＣＰＵで設定された上記分
周器の分周比を複数個保持可能なＦＩＦＯと、上記ＰＬ
Ｌ回路からの上記位相基準信号を入力として、上記ＦＩ
ＦＯに保持された上記分周比を上記分周器に順次反映さ
せるタイミングを制御するＦＩＦＯ制御回路とを備えた
ことを特徴とするＰＷＭ回路。
【請求項３】外部から入力される信号波基準信号を基
にした指令値となる信号波の出力と制御情報の設定とを
行うＣＰＵと、上記信号波基準信号を入力として、周波
数が該信号波基準信号の周波数のてい倍となるパルスお
よび該信号波基準信号が特定の位相になったことを示す
位相基準信号を出力するＰＬＬ回路と、該ＰＬＬ回路か
ら出力される上記パルスを、予め上記ＣＰＵで設定され
レジスタで保持された分周比で分周する分周器と、分周
器の出力を入力として、上記ＰＬＬ回路からの上記位相
基準信号のタイミングで予め設定された所定の値に設定
し、その値から別途設定された所定の二値間でアップ、
ダウンカウントを繰り返し搬送波を出力するアップ／ダ
ウン・カウンタと、上記搬送波と上記信号波とを比較し
てその大小に応じて、電力変換器のスイッチング素子の
ＯＮ／ＯＦＦ制御を行うスイッチング信号を出力する比
較器と、を有するＰＷＭ回路において、上記ＰＬＬ回路
からの上記位相基準信号のタイミングで、上記分周比を
上記ＣＰＵから上記レジスタに入力することを特徴とす
るＰＷＭ回路。
【請求項４】外部から回路に入力される信号波基準信
号のてい倍の周波数で上記回路の出力となるパルスを発
生する電圧制御発振器と、該パルスをカウントするカウ
ンタと、該カウンタの出力信号と上記信号波基準信号と
の位相を比較し、位相差に応じた電圧を出力する位相比
較器と、該位相比較器の出力を平滑し、その出力信号を
上記電圧制御発振器に入力するループフィルタとを有す
るＰＬＬ回路と、上記信号波基準信号を基にした指令値
となる信号波の出力と制御情報の設定とを行うＣＰＵ
と、上記ＰＬＬ回路から出力される上記パルスを、予め
上記ＣＰＵで設定されレジスタで保持された分周比で分
周する分周器と、分周器の出力を入力として、上記信号
波基準信号が特定の位相になるタイミングで予め設定さ
れた所定の値に設定し、その値から別途設定された所定
の二値間でアップ、ダウンカウントを繰り返し搬送波を
出力するアップ／ダウン・カウンタと、上記搬送波と上
記信号波とを比較してその大小に応じて、電力変換器の
スイッチング素子のＯＮ／ＯＦＦ制御を行うスイッチン
グ信号を出力する比較器と、を有するＰＷＭ回路におい
て、上記ＰＬＬ回路のカウンタ出力を上記ＣＰＵに入力
し、該カウンタ出力に対応する位相情報により、上記ア
ップ／ダウン・カウンタに所定の値を設定する上記タイ
ミング、および上記分周比を上記ＣＰＵから上記レジス
タに入力するタイミングをそれぞれ制御することを特徴
とするＰＷＭ回路。
【請求項５】外部から入力される信号波基準信号を基
にした指令値となる信号波の出力と制御情報の設定とを
行うＣＰＵと、上記信号波基準信号を入力として、周波
数が該信号波基準信号の周波数のてい倍となるパルスお
よび該信号波基準信号が特定の位相になったことを示す
位相基準信号を出力するＰＬＬ回路と、該ＰＬＬ回路か
ら出力される上記パルスを、予め設定されレジスタで保
持された分周比で分周する分周器と、分周器の出力を入
力として、上記ＰＬＬ回路からの上記位相基準信号のタ
イミングで予め設定された所定の値に設定し、その値か
ら別途設定された所定の二値間でアップ、ダウンカウン
トを繰り返し搬送波を出力するアップ／ダウン・カウン
タと、上記搬送波と上記信号波とを比較してその大小に
応じて、電力変換器のスイッチング素子のＯＮ／ＯＦＦ
制御を行うスイッチング信号を出力する比較器と、を有
するＰＷＭ回路において、上記ＰＬＬ回路から上記パル
スを入力して該パルスの周波数を検出する周波数検出器
と、予め分周比データが格納され、検出された上記周波
数に対応する分周比を検索して出力する分周比テーブル
とを備え、上記ＰＬＬ回路からの上記位相基準信号のタ
イミングで、上記分周比テーブルから出力される上記分
周比を上記レジスタに入力することを特徴とするＰＷＭ
回路。
【請求項６】分周器がレート・マルチ・バイブレータ
であることを特徴とする請求項１〜５のいずれかに記載
のＰＷＭ回路。
【請求項７】外部から入力される信号波基準信号を基
にした指令値となる信号波の出力と制御情報の設定とを
行うＣＰＵと、上記信号波基準信号を入力として、周波
数が該信号波基準信号の周波数のてい倍となるパルスお
よび該信号波基準信号が特定の位相になったことを示す
位相基準信号を出力するＰＬＬ回路と、該ＰＬＬ回路か
ら出力されるパルスをカウントし、該カウンタ値を上記
ＰＬＬ回路からの上記位相基準信号のタイミングでリセ
ットするカウンタと、上記信号波基準信号との周波数倍
率が異なる複数種の搬送波パターンが、上記カウンタ出
力と上記搬送波パターンの種類に対応する識別情報とか
ら成るアドレスに対してそれぞれ格納され、予め上記Ｃ
ＰＵで設定された上記識別情報により所望の搬送波を出
力するＲＯＭと、上記ＣＰＵで設定された上記識別情報
を一旦保持する第１のレジスタと、一旦保持された上記
識別情報を上記ＰＬＬ回路からの上記位相基準信号のタ
イミングで入力して保持し、上記ＲＯＭに反映させる第
２のレジスタと、上記搬送波と上記信号波とを比較して
その大小に応じて、電力変換器のスイッチング素子のＯ
Ｎ／ＯＦＦ制御を行うスイッチング信号を出力する比較
器と、を有することを特徴とするＰＷＭ回路。
【請求項８】外部から入力される信号波基準信号を基
にした指令値となる信号波の出力と制御情報の設定とを
行うＣＰＵと、上記信号波基準信号を入力として、周波
数が該信号波基準信号の周波数のてい倍となるパルスお
よび該信号波基準信号が特定の位相になったことを示す
位相基準信号を出力するＰＬＬ回路と、該ＰＬＬ回路か
ら出力されるパルスをカウントし、該カウンタ値を上記
ＰＬＬ回路からの上記位相基準信号のタイミングでリセ
ットするカウンタと、上記信号波基準信号との周波数倍
率が異なる複数種の搬送波パターンが、該倍率切り替え
のタイミングデータと共に、上記カウンタ出力と上記搬
送波パターンの種類に対応する識別情報とから成るアド
レスに対してそれぞれ格納され、予め上記ＣＰＵで設定
された上記識別情報により所望の搬送波を上記タイミン
グデータと共に出力するＲＯＭと、上記ＣＰＵで設定さ
れた上記識別情報を一旦保持する第１のレジスタと、一
旦保持された上記識別情報を上記ＲＯＭからの上記タイ
ミングデータ発生のタイミングで入力して保持し、上記
ＲＯＭに反映させる第２のレジスタと、上記搬送波と上
記信号波とを比較してその大小に応じて、電力変換器の
スイッチング素子のＯＮ／ＯＦＦ制御を行うスイッチン
グ信号を出力する比較器と、を有することを特徴とする
ＰＷＭ回路。
【請求項９】外部から回路に入力される信号波基準信
号のてい倍の周波数で上記回路の出力となるパルスを発
生する電圧制御発振器と、該パルスをカウントするカウ
ンタと、該カウンタの出力信号と上記信号波基準信号と
の位相を比較し、位相差に応じた電圧を出力する位相比
較器と、該位相比較器の出力を平滑し、その出力信号を
上記電圧制御発振器に入力するループフィルタとを有す
るＰＬＬ回路と、上記信号波基準信号を基にした指令値
となる信号波の出力と制御情報の設定とを行うＣＰＵ
と、上記信号波基準信号との周波数倍率が異なる複数種
の搬送波パターンが、上記カウンタ出力と上記搬送波パ
ターンの種類に対応する識別情報とから成るアドレスに
対してそれぞれ格納され、予め上記ＣＰＵで設定された
上記識別情報により所望の搬送波を出力するＲＯＭと、
上記ＣＰＵで設定された上記識別情報を一旦保持する第
１のレジスタと、一旦保持された上記識別情報を、上記
ＰＬＬ回路の上記カウンタからの位相情報によるタイミ
ング制御で入力して保持し、上記ＲＯＭに反映させる第
２のレジスタと、上記搬送波と上記信号波とを比較して
その大小に応じて、電力変換器のスイッチング素子のＯ
Ｎ／ＯＦＦ制御を行うスイッチング信号を出力する比較
器と、を有することを特徴とするＰＷＭ回路。
【請求項１０】外部から回路に入力される信号波基準
信号のてい倍の周波数で上記回路の出力となるパルスを
発生する電圧制御発振器と、該パルスをカウントするカ
ウンタと、該カウンタ出力を予め設定され保持された分
周比で分周する分周器と、該分周器の出力信号と上記信
号波基準信号との位相を比較し、位相差に応じた電圧を
出力する位相比較器と、該位相比較器の出力を平滑し、
その出力信号を上記電圧制御発振器に入力するループフ
ィルタとを有するＰＬＬ回路と、上記信号波基準信号を
基にした指令値となる信号波の出力と制御情報の設定と
を行うＣＰＵと、搬送波の基本パターンが格納され、上
記ＰＬＬ回路の上記カウンタ出力を入力として上記基本
パターンを所定の回数でカウントして所望の搬送波を出
力するＲＯＭと、上記搬送波と上記信号波とを比較して
その大小に応じて、電力変換器のスイッチング素子のＯ
Ｎ／ＯＦＦ制御を行うスイッチング信号を出力する比較
器と、を有することを特徴とするＰＷＭ回路。