JP2000031302A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 基板側にビット線として機能する領域を有し
埋め込み素子分離方式を採用したフローティングゲート
型半導体記憶装置の超微細化を実現する。 【解決手段】 Ｓｉ基板１には、ソース・ドレイン領域
及びビット線として機能する埋め込み導体膜２及び拡散
層３と、埋め込み分離絶縁膜７とが設けられている。基
板上には、ゲート絶縁膜４と、フローティングゲート電
極５と、容量絶縁膜８と、コントロールゲート電極６
と、ゲート上絶縁膜１１と、側壁絶縁膜１２と、トンネ
ル絶縁膜１０と、消去ゲート電極９とが設けられてい
る。埋め込み分離絶縁膜７と埋め込み導体膜２との交差
部では、埋め込み分離絶縁膜７の方が深い。両部材の機
能を保持しながら、埋め込み分離絶縁膜７を島状でなく
線状に形成することができ、分離用溝を形成する際のフ
ォトリソグラフィーの分解能の向上により、メモリセル
部を超微細に形成することができる。
埋め込み素子分離方式を採用したフローティングゲート
型半導体記憶装置の超微細化を実現する。 【解決手段】 Ｓｉ基板１には、ソース・ドレイン領域
及びビット線として機能する埋め込み導体膜２及び拡散
層３と、埋め込み分離絶縁膜７とが設けられている。基
板上には、ゲート絶縁膜４と、フローティングゲート電
極５と、容量絶縁膜８と、コントロールゲート電極６
と、ゲート上絶縁膜１１と、側壁絶縁膜１２と、トンネ
ル絶縁膜１０と、消去ゲート電極９とが設けられてい
る。埋め込み分離絶縁膜７と埋め込み導体膜２との交差
部では、埋め込み分離絶縁膜７の方が深い。両部材の機
能を保持しながら、埋め込み分離絶縁膜７を島状でなく
線状に形成することができ、分離用溝を形成する際のフ
ォトリソグラフィーの分解能の向上により、メモリセル
部を超微細に形成することができる。
Description
【０００１】
【発明の属する技術分野】この発明は、埋め込み分離絶
縁膜を備えたフローティングゲート型ＥＥＰＲＯＭ（El
ectrically Erasable and Programable Read Only Memo
ry）からなる半導体記憶装置およびその製造方法に関す
るものである。
縁膜を備えたフローティングゲート型ＥＥＰＲＯＭ（El
ectrically Erasable and Programable Read Only Memo
ry）からなる半導体記憶装置およびその製造方法に関す
るものである。
【０００２】
【従来の技術】従来より、電気的に書き込み可能な不揮
発性メモリとして、フローティングゲート構造を有する
ＥＰＲＯＭ（Electrical Programable Read Only Memor
y） がよく知られている。このＥＰＲＯＭのメモリセル
は、半導体基板内に、ソース・ドレイン領域と、該ソー
ス・ドレイン領域に挟まれたチャネル領域とを有し、さ
らに半導体基板のチャネル領域上に、ゲート絶縁膜，フ
ローティングゲート電極，容量絶縁膜及びコントロール
ゲート電極を順次積層した構造を有している。このＥＰ
ＲＯＭの書き込みは、ドレイン領域とコントロールゲー
ト電極との間に高電圧を印加しながら、ソース・ドレイ
ン領域間に電流を流すことにより、チャネル領域のドレ
イン領域近傍の領域でホットエレクトロンを発生させ、
このホットエレクトロンを、コントロールゲート電極と
容量結合しているフローティングゲート電極に加速させ
て注入することにより行われる。また、ＥＰＲＯＭの消
去は、従来紫外線を照射することにより行われていた
が、近年、上記ゲート絶縁膜を薄膜化し、この薄いゲー
ト絶縁膜を介するトンネリング現象を利用して、フロー
ティングゲート電極からソース領域，ドレイン領域，ま
たはチャネル領域に電子を放出させることにより電気的
に消去する方法が採用されている。
発性メモリとして、フローティングゲート構造を有する
ＥＰＲＯＭ（Electrical Programable Read Only Memor
y） がよく知られている。このＥＰＲＯＭのメモリセル
は、半導体基板内に、ソース・ドレイン領域と、該ソー
ス・ドレイン領域に挟まれたチャネル領域とを有し、さ
らに半導体基板のチャネル領域上に、ゲート絶縁膜，フ
ローティングゲート電極，容量絶縁膜及びコントロール
ゲート電極を順次積層した構造を有している。このＥＰ
ＲＯＭの書き込みは、ドレイン領域とコントロールゲー
ト電極との間に高電圧を印加しながら、ソース・ドレイ
ン領域間に電流を流すことにより、チャネル領域のドレ
イン領域近傍の領域でホットエレクトロンを発生させ、
このホットエレクトロンを、コントロールゲート電極と
容量結合しているフローティングゲート電極に加速させ
て注入することにより行われる。また、ＥＰＲＯＭの消
去は、従来紫外線を照射することにより行われていた
が、近年、上記ゲート絶縁膜を薄膜化し、この薄いゲー
ト絶縁膜を介するトンネリング現象を利用して、フロー
ティングゲート電極からソース領域，ドレイン領域，ま
たはチャネル領域に電子を放出させることにより電気的
に消去する方法が採用されている。
【０００３】さらに、近年、フローティングゲート型Ｅ
ＥＰＲＯＭにおいて、超半導体装置中の各素子の超微細
化，半導体装置全体の高集積化，高性能化が求められて
いることから、分離絶縁膜を半導体基板内に埋め込むよ
うに形成した埋め込み素子分離方式による半導体記憶装
置の構造が広く採用されている。特に、半導体記憶装置
においては、この埋め込み素子分離方式に加えて、各メ
モリセル間に連続した不純物拡散層を設けて、この不純
物拡散層にソース・ドレイン領域及びビット線としての
機能をもたせるようにしたものが知られている。
ＥＰＲＯＭにおいて、超半導体装置中の各素子の超微細
化，半導体装置全体の高集積化，高性能化が求められて
いることから、分離絶縁膜を半導体基板内に埋め込むよ
うに形成した埋め込み素子分離方式による半導体記憶装
置の構造が広く採用されている。特に、半導体記憶装置
においては、この埋め込み素子分離方式に加えて、各メ
モリセル間に連続した不純物拡散層を設けて、この不純
物拡散層にソース・ドレイン領域及びビット線としての
機能をもたせるようにしたものが知られている。
【０００４】以下、このような従来の埋め込み素子分離
方式のフローティングゲートゲート型ＥＥＰＲＯＭ、特
に消去ゲート付構造を有するものを例にとって、図２０
〜図２３を参照しながら説明する。
方式のフローティングゲートゲート型ＥＥＰＲＯＭ、特
に消去ゲート付構造を有するものを例にとって、図２０
〜図２３を参照しながら説明する。
【０００５】ただし、この消去ゲート付構造のＥＥＰＲ
ＯＭとは、例えば、特開平４−３４０７６７号公報に開
示されるごとく、独立した消去用のゲート電極を別途設
けて、フローティングゲート電極から消去用のゲート電
極に電子を引き抜くことにより、電気的に消去を行うメ
モリセル構造を有するものである。
ＯＭとは、例えば、特開平４−３４０７６７号公報に開
示されるごとく、独立した消去用のゲート電極を別途設
けて、フローティングゲート電極から消去用のゲート電
極に電子を引き抜くことにより、電気的に消去を行うメ
モリセル構造を有するものである。
【０００６】図２０は、従来の埋め込み素子分離方式の
消去ゲート付フローティングゲート型の半導体記憶装置
の平面図、図２１は図２０のXXa-XXa 線における断面
図、図２２は図２０のXXb-XXb 線における断面図、図２
３は図２０のXXc-XXc 線における断面図である。
消去ゲート付フローティングゲート型の半導体記憶装置
の平面図、図２１は図２０のXXa-XXa 線における断面
図、図２２は図２０のXXb-XXb 線における断面図、図２
３は図２０のXXc-XXc 線における断面図である。
【０００７】図２０〜図２３に示すように、従来の半導
体記憶装置は、Ｓｉ基板１０１内に形成されたソース・
ドレイン領域となる拡散層１０３と、シリコン酸化膜に
より構成されるゲート絶縁膜１０４と、ポリシリコン膜
により構成されるフローティングゲート電極１０５と、
ポリシリコン膜により構成されるコントロールゲート電
極１０６と、フローティングゲート電極１０５とコント
ロールゲート電極１０６との間に介在する容量絶縁膜１
０８と、各メモリセル間を分離するための埋め込み分離
絶縁膜１０７と、消去ゲート電極１０９と、消去電極１
０９とフローティング電極１０４との間に介在するトン
ネル絶縁膜１１０と、コントロールゲート電極１０６の
上に設けられたゲート上絶縁膜１１１と、コントロール
ゲート電極１０６及びゲート上絶縁膜１１１の側面上に
形成された側壁絶縁膜１１２とを備えている。ここで、
上記拡散層３は各メモリセルのソース・ドレイン領域と
して機能すると同時に、各メモリセルのソース・ドレイ
ン領域間を接続するビット線としても機能するものであ
る。
体記憶装置は、Ｓｉ基板１０１内に形成されたソース・
ドレイン領域となる拡散層１０３と、シリコン酸化膜に
より構成されるゲート絶縁膜１０４と、ポリシリコン膜
により構成されるフローティングゲート電極１０５と、
ポリシリコン膜により構成されるコントロールゲート電
極１０６と、フローティングゲート電極１０５とコント
ロールゲート電極１０６との間に介在する容量絶縁膜１
０８と、各メモリセル間を分離するための埋め込み分離
絶縁膜１０７と、消去ゲート電極１０９と、消去電極１
０９とフローティング電極１０４との間に介在するトン
ネル絶縁膜１１０と、コントロールゲート電極１０６の
上に設けられたゲート上絶縁膜１１１と、コントロール
ゲート電極１０６及びゲート上絶縁膜１１１の側面上に
形成された側壁絶縁膜１１２とを備えている。ここで、
上記拡散層３は各メモリセルのソース・ドレイン領域と
して機能すると同時に、各メモリセルのソース・ドレイ
ン領域間を接続するビット線としても機能するものであ
る。
【０００８】
【発明が解決しようとする課題】このような従来の半導
体記憶装置の構造では、図２０に示されるように、Ｓｉ
基板１０１内で埋め込み分離絶縁膜１０７と拡散層１０
３とを交差させることができない構造となっている。す
なわち、埋め込み分離絶縁膜１０７によってビット線と
して機能すべき拡散層１０３の導通が遮断されないよう
にするためには（図２２参照）、埋め込み分離絶縁膜１
０７を島状に配置する必要がある。ところが、埋め込み
分離絶縁膜１０７を島状に配置すると、ライン＆スペー
スパターンでなくなることから、分離用溝を形成するた
めの工程におけるリソグラフィー工程での寸法制御が困
難であり、微細化の妨げとなっていた。
体記憶装置の構造では、図２０に示されるように、Ｓｉ
基板１０１内で埋め込み分離絶縁膜１０７と拡散層１０
３とを交差させることができない構造となっている。す
なわち、埋め込み分離絶縁膜１０７によってビット線と
して機能すべき拡散層１０３の導通が遮断されないよう
にするためには（図２２参照）、埋め込み分離絶縁膜１
０７を島状に配置する必要がある。ところが、埋め込み
分離絶縁膜１０７を島状に配置すると、ライン＆スペー
スパターンでなくなることから、分離用溝を形成するた
めの工程におけるリソグラフィー工程での寸法制御が困
難であり、微細化の妨げとなっていた。
【０００９】本発明は、上記問題点に鑑みてなされたも
のであり、その目的は、ソース・ドレイン領域及びビッ
ト線となる領域の導通を遮断することなく、かつ埋め込
み分離絶縁膜の機能を保持しながら、埋め込み分離絶縁
膜とソース・ドレイン領域及びビット線として機能する
領域とを交差させる手段を講ずることにより、リソグラ
フィーでの寸法制御が容易で、超微細化が可能なフロー
ティングゲート型半導体記憶装置及びその製造方法を提
供することを目的としている。
のであり、その目的は、ソース・ドレイン領域及びビッ
ト線となる領域の導通を遮断することなく、かつ埋め込
み分離絶縁膜の機能を保持しながら、埋め込み分離絶縁
膜とソース・ドレイン領域及びビット線として機能する
領域とを交差させる手段を講ずることにより、リソグラ
フィーでの寸法制御が容易で、超微細化が可能なフロー
ティングゲート型半導体記憶装置及びその製造方法を提
供することを目的としている。
【００１０】
【課題を解決するための手段】上記目的を達成するため
の本発明が講じた手段は、各メモリセルのソース・ドレ
イン領域及びビット線として機能する領域を埋め込み導
体膜により構成することにより、埋め込み分離絶縁膜と
埋め込み導体膜とを互いの機能を損ねることなく交差さ
せたものである。
の本発明が講じた手段は、各メモリセルのソース・ドレ
イン領域及びビット線として機能する領域を埋め込み導
体膜により構成することにより、埋め込み分離絶縁膜と
埋め込み導体膜とを互いの機能を損ねることなく交差さ
せたものである。
【００１１】本発明の半導体記憶装置は、半導体基板の
主面上に順次設けられたゲート絶縁膜，フローティング
ゲート電極，容量絶縁膜及びコントロールゲート電極を
有するメモリセルをアレイ状に配置してなる半導体記憶
装置であって、上記半導体基板の主面側において一方向
に延び、上記各メモリセル間を分離するための複数の線
状の埋め込み分離絶縁膜と、上記半導体基板の主面側に
おいて上記埋め込み分離絶縁膜と交差する方向に延び、
上記各メモリセルのソース・ドレイン領域及びビット線
として機能する複数の埋め込み導体膜とを備え、上記埋
め込み素子分用絶縁膜は、上記埋め込み導体膜と交差す
る部分で上記埋め込み導体膜よりも深く設けられてい
る。
主面上に順次設けられたゲート絶縁膜，フローティング
ゲート電極，容量絶縁膜及びコントロールゲート電極を
有するメモリセルをアレイ状に配置してなる半導体記憶
装置であって、上記半導体基板の主面側において一方向
に延び、上記各メモリセル間を分離するための複数の線
状の埋め込み分離絶縁膜と、上記半導体基板の主面側に
おいて上記埋め込み分離絶縁膜と交差する方向に延び、
上記各メモリセルのソース・ドレイン領域及びビット線
として機能する複数の埋め込み導体膜とを備え、上記埋
め込み素子分用絶縁膜は、上記埋め込み導体膜と交差す
る部分で上記埋め込み導体膜よりも深く設けられてい
る。
【００１２】これにより、埋め込み分離絶縁膜と埋め込
み導体膜とが互いに交差していても、埋め込み導体膜内
における導通が埋め込み分離絶縁膜によって遮断される
ことはなく、かつ、埋め込み分離絶縁膜の分離機能も保
持される。したがって、埋め込み分離絶縁膜を島状でな
く線状に設けることが可能となり、分離用溝を形成する
際にライン＆スペースパターンによるフォトリソグラフ
ィー分解能を高く発揮できる構造となる。すなわち、埋
め込み素子分離方式による微細構造と相俟って、メモリ
セル部の超微細化を図ることができる。
み導体膜とが互いに交差していても、埋め込み導体膜内
における導通が埋め込み分離絶縁膜によって遮断される
ことはなく、かつ、埋め込み分離絶縁膜の分離機能も保
持される。したがって、埋め込み分離絶縁膜を島状でな
く線状に設けることが可能となり、分離用溝を形成する
際にライン＆スペースパターンによるフォトリソグラフ
ィー分解能を高く発揮できる構造となる。すなわち、埋
め込み素子分離方式による微細構造と相俟って、メモリ
セル部の超微細化を図ることができる。
【００１３】上記半導体記憶装置において、上記フロー
ティングゲート電極の側面上に設けられトンネリング媒
体となりうるトンネル絶縁膜と、上記トンネル絶縁膜を
挟んで上記フローティングゲート電極に対向する消去ゲ
ート電極とをさらに備えることにより、消去ゲート付フ
ローティングゲート型の半導体記憶装置の超微細化を図
ることができる。
ティングゲート電極の側面上に設けられトンネリング媒
体となりうるトンネル絶縁膜と、上記トンネル絶縁膜を
挟んで上記フローティングゲート電極に対向する消去ゲ
ート電極とをさらに備えることにより、消去ゲート付フ
ローティングゲート型の半導体記憶装置の超微細化を図
ることができる。
【００１４】上記半導体記憶装置において、上記各メモ
リセルの上記ソース・ドレイン領域内に、上記半導体基
板内の上記埋め込み導体膜の周囲の領域に不純物を導入
してなる不純物拡散層を形成しておくことにより、メモ
リセルのスイッチングトランジスタとして機能する部分
の特性を良好に保持することができる。
リセルの上記ソース・ドレイン領域内に、上記半導体基
板内の上記埋め込み導体膜の周囲の領域に不純物を導入
してなる不純物拡散層を形成しておくことにより、メモ
リセルのスイッチングトランジスタとして機能する部分
の特性を良好に保持することができる。
【００１５】上記埋め込み導体膜は、高融点金属により
又は不純物を含んだ多結晶シリコンにより構成してもよ
いし、あるいは高融点金属膜を多結晶シリコン膜で挟ん
だ構造としてもよい。
又は不純物を含んだ多結晶シリコンにより構成してもよ
いし、あるいは高融点金属膜を多結晶シリコン膜で挟ん
だ構造としてもよい。
【００１６】本発明の第１の半導体記憶装置の製造方法
は、半導体基板の主面上に順次設けられたゲート絶縁
膜，フローティングゲート電極，容量絶縁膜及びコント
ロールゲート電極を有するメモリセルをアレイ状に配置
してなる半導体記憶装置を製造する方法であって、半導
体基板の主面側において一方向に延びる複数の線状の分
離用溝を形成する第１の工程と、上記分離用溝内に絶縁
性材料を埋め込んで埋め込み分離絶縁膜を形成する第２
の工程と、上記半導体基板の主面側において上記分離用
溝と交差する方向に延びる複数の導体膜用溝を上記分離
用溝よりも浅く形成する第３の工程と、上記導体膜用溝
内に導体材料を埋め込んで上記各メモリセルのソース・
ドレイン領域及びビット線として機能する埋め込み導体
膜を形成する第４の工程と、上記半導体基板の主面の上
記埋め込み分離絶縁膜と上記埋め込み導体膜とにより囲
まれる領域の上に、上記ゲート絶縁膜，フローティング
ゲート電極，容量絶縁膜及びコントロールゲート電極を
形成する第５の工程とを備えている。
は、半導体基板の主面上に順次設けられたゲート絶縁
膜，フローティングゲート電極，容量絶縁膜及びコント
ロールゲート電極を有するメモリセルをアレイ状に配置
してなる半導体記憶装置を製造する方法であって、半導
体基板の主面側において一方向に延びる複数の線状の分
離用溝を形成する第１の工程と、上記分離用溝内に絶縁
性材料を埋め込んで埋め込み分離絶縁膜を形成する第２
の工程と、上記半導体基板の主面側において上記分離用
溝と交差する方向に延びる複数の導体膜用溝を上記分離
用溝よりも浅く形成する第３の工程と、上記導体膜用溝
内に導体材料を埋め込んで上記各メモリセルのソース・
ドレイン領域及びビット線として機能する埋め込み導体
膜を形成する第４の工程と、上記半導体基板の主面の上
記埋め込み分離絶縁膜と上記埋め込み導体膜とにより囲
まれる領域の上に、上記ゲート絶縁膜，フローティング
ゲート電極，容量絶縁膜及びコントロールゲート電極を
形成する第５の工程とを備えている。
【００１７】この方法により、第１の工程で、ライン＆
スペースパターンによるフォトリソグラフィーの高い分
解能を利用して微細で形状精度のよい分離用溝を形成す
ることができる。したがって、超微細化された半導体記
憶装置を容易に形成することができる。
スペースパターンによるフォトリソグラフィーの高い分
解能を利用して微細で形状精度のよい分離用溝を形成す
ることができる。したがって、超微細化された半導体記
憶装置を容易に形成することができる。
【００１８】上記第１の半導体記憶装置の製造方法にお
いて、上記第５の工程に、上記フローティングゲート電
極の側面上にトンネリング媒体となりうるトンネル絶縁
膜を形成する工程と、上記トンネル絶縁膜を挟んで上記
フローティングゲート電極に対向する消去ゲート電極を
形成する工程とを含ませることにより、超微細化された
消去ゲート付半導体性記憶装置を形成することができ
る。
いて、上記第５の工程に、上記フローティングゲート電
極の側面上にトンネリング媒体となりうるトンネル絶縁
膜を形成する工程と、上記トンネル絶縁膜を挟んで上記
フローティングゲート電極に対向する消去ゲート電極を
形成する工程とを含ませることにより、超微細化された
消去ゲート付半導体性記憶装置を形成することができ
る。
【００１９】上記埋め込み導体膜に不純物を導入する工
程と、上記埋め込み導体膜からその周囲の半導体基板内
の領域に上記不純物を拡散させる工程とをさらに備える
ことが好ましい。
程と、上記埋め込み導体膜からその周囲の半導体基板内
の領域に上記不純物を拡散させる工程とをさらに備える
ことが好ましい。
【００２０】本発明の第２の半導体記憶装置の製造方法
は、半導体基板の主面上に順次設けられたゲート絶縁
膜，フローティングゲート電極，容量絶縁膜及びコント
ロールゲート電極を有するメモリセルをアレイ状に配置
してなる半導体記憶装置を製造する方法であって、半導
体基板の主面側において一方向に延びる複数の線状の分
離用溝を形成する第１の工程と、上記分離用溝内に絶縁
性材料を埋め込んで埋め込み分離絶縁膜を形成する第２
の工程と、上記半導体基板の主面側において上記分離用
溝と交差する方向に延びる複数の導体膜用溝を上記分離
用溝よりも深く形成する第３の工程と、上記導体膜用溝
内に導体材料を埋め込んで上記各メモリセルのソース・
ドレイン領域及びビット線として機能する埋め込み導体
膜を形成する第４の工程と、上記半導体基板の主面の上
記埋め込み分離絶縁膜と上記埋め込み導体膜とにより囲
まれる領域の上に、上記ゲート絶縁膜，フローティング
ゲート電極，容量絶縁膜及びコントロールゲート電極を
形成する第５の工程とを備えている。
は、半導体基板の主面上に順次設けられたゲート絶縁
膜，フローティングゲート電極，容量絶縁膜及びコント
ロールゲート電極を有するメモリセルをアレイ状に配置
してなる半導体記憶装置を製造する方法であって、半導
体基板の主面側において一方向に延びる複数の線状の分
離用溝を形成する第１の工程と、上記分離用溝内に絶縁
性材料を埋め込んで埋め込み分離絶縁膜を形成する第２
の工程と、上記半導体基板の主面側において上記分離用
溝と交差する方向に延びる複数の導体膜用溝を上記分離
用溝よりも深く形成する第３の工程と、上記導体膜用溝
内に導体材料を埋め込んで上記各メモリセルのソース・
ドレイン領域及びビット線として機能する埋め込み導体
膜を形成する第４の工程と、上記半導体基板の主面の上
記埋め込み分離絶縁膜と上記埋め込み導体膜とにより囲
まれる領域の上に、上記ゲート絶縁膜，フローティング
ゲート電極，容量絶縁膜及びコントロールゲート電極を
形成する第５の工程とを備えている。
【００２１】この方法により、最終的に埋め込み分子絶
縁膜は埋め込み導体膜によって分断されて島状になるも
のの、第１の工程では、ライン＆スペースパターンによ
るフォトリソグラフィーの高い分解能を利用して微細で
形状精度のよい分離用溝を形成することができる。した
がって、島状の埋め込み分離絶縁膜を有し、超微細化さ
れた半導体記憶装置を容易に形成することができる。
縁膜は埋め込み導体膜によって分断されて島状になるも
のの、第１の工程では、ライン＆スペースパターンによ
るフォトリソグラフィーの高い分解能を利用して微細で
形状精度のよい分離用溝を形成することができる。した
がって、島状の埋め込み分離絶縁膜を有し、超微細化さ
れた半導体記憶装置を容易に形成することができる。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら具体的に説明する。
を参照しながら具体的に説明する。
【００２３】（第１の実施形態）本発明の第１の実施形
態に係る半導体記憶装置の構造について、図１〜図４を
参照しながら説明する。図１は本実施形態に係る半導体
記憶装置の平面図、図２は図１のIa−Ia線における断面
図、図３は図１のIb−Ib線における断面図、図４は図１
のIc−Ic線における断面図である。
態に係る半導体記憶装置の構造について、図１〜図４を
参照しながら説明する。図１は本実施形態に係る半導体
記憶装置の平面図、図２は図１のIa−Ia線における断面
図、図３は図１のIb−Ib線における断面図、図４は図１
のIc−Ic線における断面図である。
【００２４】図１〜図４に示すように、本実施形態の半
導体記憶装置は、Ｓｉ基板１内に形成されソース・ドレ
イン領域及びビット線として機能する埋め込み導体膜２
及び拡散層３と、シリコン酸化膜により構成されるゲー
ト絶縁膜４と、多結晶シリコン膜により構成されるフロ
ーティングゲート電極５と、多結晶シリコン膜により構
成されるコントロールゲート電極６と、フローティング
ゲート電極５とコントロールゲート電極６との間に介在
する容量絶縁膜８と、各メモリセル間を分離するための
埋め込み分離絶縁膜７と、消去ゲート電極９と、消去電
極９とフローティング電極４との間に介在するトンネル
絶縁膜１０と、コントロールゲート電極６の上に設けら
れたゲート上絶縁膜１１と、コントロールゲート電極６
及びゲート上絶縁膜１１の側面上に形成された側壁絶縁
膜１２とを備えている。ただし、上記埋め込み導体膜２
はＳｉ基板１に形成された溝内に多結晶シリコンを埋め
込んで形成されるものであり、拡散層３はＳｉ基板１内
に不純物が導入されて形成されるものである。
導体記憶装置は、Ｓｉ基板１内に形成されソース・ドレ
イン領域及びビット線として機能する埋め込み導体膜２
及び拡散層３と、シリコン酸化膜により構成されるゲー
ト絶縁膜４と、多結晶シリコン膜により構成されるフロ
ーティングゲート電極５と、多結晶シリコン膜により構
成されるコントロールゲート電極６と、フローティング
ゲート電極５とコントロールゲート電極６との間に介在
する容量絶縁膜８と、各メモリセル間を分離するための
埋め込み分離絶縁膜７と、消去ゲート電極９と、消去電
極９とフローティング電極４との間に介在するトンネル
絶縁膜１０と、コントロールゲート電極６の上に設けら
れたゲート上絶縁膜１１と、コントロールゲート電極６
及びゲート上絶縁膜１１の側面上に形成された側壁絶縁
膜１２とを備えている。ただし、上記埋め込み導体膜２
はＳｉ基板１に形成された溝内に多結晶シリコンを埋め
込んで形成されるものであり、拡散層３はＳｉ基板１内
に不純物が導入されて形成されるものである。
【００２５】すなわち、フローティングゲート電極５か
らの電子の引き抜き（消去）は、消去ゲート電極９とフ
ローティングゲート電極５との間に電圧を印加すること
により、電子がトンネル絶縁膜１０内をトンネリングに
より通過して、フローティングゲート電極５から消去ゲ
ート電極９に移動するように構成されている。
らの電子の引き抜き（消去）は、消去ゲート電極９とフ
ローティングゲート電極５との間に電圧を印加すること
により、電子がトンネル絶縁膜１０内をトンネリングに
より通過して、フローティングゲート電極５から消去ゲ
ート電極９に移動するように構成されている。
【００２６】ここで、本実施形態に係る半導体記憶装置
の特徴は、Ｓｉ基板１内にソース・ドレイン領域及びビ
ット線として機能する埋め込み導体膜２が形成されてい
るとともに、埋め込み分離絶縁膜７が島状でなく線状に
形成されている点である。そして、図３に示すように、
埋め込み導体膜２と埋め込み分離絶縁膜７とが交差する
部分では、埋め込み導体膜２は、埋め込み分離絶縁膜７
に埋め込まれるように形成されている。つまり、埋め込
み導体膜２に比べ埋め込み分離絶縁膜７の方がより深い
領域まで形成されている。なお、Ｓｉ基板１内の埋め込
み分離絶縁膜７で挟まれた領域（図２参照）において
は、拡散層３が形成されていて、埋め込み導体膜２は拡
散層３によって囲まれている。
の特徴は、Ｓｉ基板１内にソース・ドレイン領域及びビ
ット線として機能する埋め込み導体膜２が形成されてい
るとともに、埋め込み分離絶縁膜７が島状でなく線状に
形成されている点である。そして、図３に示すように、
埋め込み導体膜２と埋め込み分離絶縁膜７とが交差する
部分では、埋め込み導体膜２は、埋め込み分離絶縁膜７
に埋め込まれるように形成されている。つまり、埋め込
み導体膜２に比べ埋め込み分離絶縁膜７の方がより深い
領域まで形成されている。なお、Ｓｉ基板１内の埋め込
み分離絶縁膜７で挟まれた領域（図２参照）において
は、拡散層３が形成されていて、埋め込み導体膜２は拡
散層３によって囲まれている。
【００２７】本実施形態に係る半導体記憶装置による
と、ソース・ドレイン領域となる領域に埋め込み導体膜
２を設けている。この埋め込み導体膜２は、図３に示す
断面において、埋め込み分離絶縁膜７に埋め込まれてい
るので、埋め込み分離絶縁膜７が線状に連続していて
も、ビット線として機能する埋め込み導体膜２の導通が
遮断されることはない。また、メモリセル同士を電気的
に分離するという埋め込み分離絶縁膜７の機能も保持さ
れている。そのため、埋め込み分離絶縁膜７を連続した
線状に形成することが可能になり、分離用溝を形成する
際のフォトリソグラフィー工程においてライン＆スペー
スパターンによる高い分解能を発揮することができる。
よって、半導体記憶装置の超微細化を図ることができ
る。
と、ソース・ドレイン領域となる領域に埋め込み導体膜
２を設けている。この埋め込み導体膜２は、図３に示す
断面において、埋め込み分離絶縁膜７に埋め込まれてい
るので、埋め込み分離絶縁膜７が線状に連続していて
も、ビット線として機能する埋め込み導体膜２の導通が
遮断されることはない。また、メモリセル同士を電気的
に分離するという埋め込み分離絶縁膜７の機能も保持さ
れている。そのため、埋め込み分離絶縁膜７を連続した
線状に形成することが可能になり、分離用溝を形成する
際のフォトリソグラフィー工程においてライン＆スペー
スパターンによる高い分解能を発揮することができる。
よって、半導体記憶装置の超微細化を図ることができ
る。
【００２８】なお、拡散層３は必ずしもなくてもよい
が、拡散層３があることによって、メモリセルのソース
・ドレイン領域間の距離を適宜調整することなどが可能
になるので、メモリセルの最下部のスイッチングトラン
ジスタの特性を向上させるという点では、拡散層３を設
けることが好ましい。
が、拡散層３があることによって、メモリセルのソース
・ドレイン領域間の距離を適宜調整することなどが可能
になるので、メモリセルの最下部のスイッチングトラン
ジスタの特性を向上させるという点では、拡散層３を設
けることが好ましい。
【００２９】本実施形態では、消去ゲート電極を備えた
フローティングゲート型ＥＥＰＲＯＭの例で説明した
が、埋め込み素子分離方式を用いた消去ゲート電極のな
いＥＥＰＲＯＭのソース・ドレイン領域に埋め込み導体
膜を用いて形成してもよいことは言うまでもない。
フローティングゲート型ＥＥＰＲＯＭの例で説明した
が、埋め込み素子分離方式を用いた消去ゲート電極のな
いＥＥＰＲＯＭのソース・ドレイン領域に埋め込み導体
膜を用いて形成してもよいことは言うまでもない。
【００３０】また、本実施形態では、埋め込み導体膜と
して多結晶シリコン膜を用いた例を示したが、多結晶シ
リコン以外にチタンシリサイドや高融点金属などの他の
材料により構成される導体膜を用いてもよいことは言う
までもない。
して多結晶シリコン膜を用いた例を示したが、多結晶シ
リコン以外にチタンシリサイドや高融点金属などの他の
材料により構成される導体膜を用いてもよいことは言う
までもない。
【００３１】次に、本実施形態に係る半導体記憶装置の
製造方法について、図５（ａ）−（ｃ）から図１２
（ａ）−（ｃ）までの各図を参照しながら説明する。こ
こで、図５（ａ）−（ｃ）から図１２（ａ）−（ｃ）ま
での各添付記号（ａ）−（ｃ）は、図１のIa−Ia線，Ib
−Ib線，Ic−Ic線における断面の構造をそれぞれ示して
いる。
製造方法について、図５（ａ）−（ｃ）から図１２
（ａ）−（ｃ）までの各図を参照しながら説明する。こ
こで、図５（ａ）−（ｃ）から図１２（ａ）−（ｃ）ま
での各添付記号（ａ）−（ｃ）は、図１のIa−Ia線，Ib
−Ib線，Ic−Ic線における断面の構造をそれぞれ示して
いる。
【００３２】まず、図５（ａ）−（ｃ）に示す工程で
は、Ｓｉ基板１の主面に沿って線状に延びる深さ３００
ｎｍ程度の分離用溝を形成し、エッチバックにより分離
用溝内にシリコン酸化膜を埋め込んで埋め込み分離絶縁
膜７を形成する。その後、Ｓｉ基板１の表面を熱酸化し
て、主面上に厚みが２０ｎｍ程度のシリコン酸化膜から
なる保護用酸化膜１３を形成する。
は、Ｓｉ基板１の主面に沿って線状に延びる深さ３００
ｎｍ程度の分離用溝を形成し、エッチバックにより分離
用溝内にシリコン酸化膜を埋め込んで埋め込み分離絶縁
膜７を形成する。その後、Ｓｉ基板１の表面を熱酸化し
て、主面上に厚みが２０ｎｍ程度のシリコン酸化膜から
なる保護用酸化膜１３を形成する。
【００３３】次に、図６（ａ）−（ｃ）に示す工程で、
基板上に、埋め込み分離絶縁膜７と直交する方向に延び
る線状のフォトレジスト膜からなる導体膜用マスクパタ
ーン１４を形成し、公知の異方性ドライエッチング法に
より、保護用酸化膜１３と埋め込み分離絶縁膜７および
Ｓｉ基板１をエッチング除去し、深さが２００ｎｍ程度
の導体膜用溝１５を形成する。つまり、この導体膜用溝
１５の深さ寸法は埋め込み分離絶縁膜７の厚み寸法より
も小さく、導体膜用溝１５と埋め込み分離絶縁膜７とが
交差する部分では、図６（ｂ）に示すように、埋め込み
分離絶縁膜７が導体膜用溝１５の底部下方に残存してい
る。
基板上に、埋め込み分離絶縁膜７と直交する方向に延び
る線状のフォトレジスト膜からなる導体膜用マスクパタ
ーン１４を形成し、公知の異方性ドライエッチング法に
より、保護用酸化膜１３と埋め込み分離絶縁膜７および
Ｓｉ基板１をエッチング除去し、深さが２００ｎｍ程度
の導体膜用溝１５を形成する。つまり、この導体膜用溝
１５の深さ寸法は埋め込み分離絶縁膜７の厚み寸法より
も小さく、導体膜用溝１５と埋め込み分離絶縁膜７とが
交差する部分では、図６（ｂ）に示すように、埋め込み
分離絶縁膜７が導体膜用溝１５の底部下方に残存してい
る。
【００３４】次いで、図７（ａ）−（ｃ）に示す工程
で、公知の減圧ＣＶＤ法により、厚み２００ｎｍ程度の
第１の多結晶シリコン膜１６を基板上に堆積し、導体膜
用溝１５を多結晶シリコン膜により埋める。
で、公知の減圧ＣＶＤ法により、厚み２００ｎｍ程度の
第１の多結晶シリコン膜１６を基板上に堆積し、導体膜
用溝１５を多結晶シリコン膜により埋める。
【００３５】さらに、図８（ａ）−（ｃ）に示す工程
で、公知の異方性ドライエッチングを行なって、導体膜
用溝１５以外の第１の多結晶シリコン膜１６を除去する
ことにより、導体膜用溝１５内に多結晶シリコンを埋め
込んだ後、保護用酸化膜１３をエッチングにより除去す
る。これにより、埋め込み導体膜２が形成される。その
後、配線用マスクパターン１７をフォトレジスト膜によ
り形成し、これをマスクとして基板内に砒素イオンを加
速電圧４０ＫｅＶ、注入量６×１０15ｃｍ-2の条件で注
入する。
で、公知の異方性ドライエッチングを行なって、導体膜
用溝１５以外の第１の多結晶シリコン膜１６を除去する
ことにより、導体膜用溝１５内に多結晶シリコンを埋め
込んだ後、保護用酸化膜１３をエッチングにより除去す
る。これにより、埋め込み導体膜２が形成される。その
後、配線用マスクパターン１７をフォトレジスト膜によ
り形成し、これをマスクとして基板内に砒素イオンを加
速電圧４０ＫｅＶ、注入量６×１０15ｃｍ-2の条件で注
入する。
【００３６】次に、図９（ａ）−（ｃ）に示す工程で、
配線用マスクパターン１７を除去し、公知の熱処理法に
よる熱処理、例えば温度９５０度，窒素雰囲気下で４０
分程度の熱処理を行なう。この工程により、埋め込み導
体膜２を構成する多結晶シリコンは低抵抗化されると同
時に、埋め込み導体膜２からＮ型砒素がＳｉ基板１内で
拡散されて拡散層３が形成される。
配線用マスクパターン１７を除去し、公知の熱処理法に
よる熱処理、例えば温度９５０度，窒素雰囲気下で４０
分程度の熱処理を行なう。この工程により、埋め込み導
体膜２を構成する多結晶シリコンは低抵抗化されると同
時に、埋め込み導体膜２からＮ型砒素がＳｉ基板１内で
拡散されて拡散層３が形成される。
【００３７】次に、図１０（ａ）−（ｃ）に示す工程
で、公知の熱酸化法によりＳｉ基板１の表面を酸化し
て、Ｓｉ基板１の上に厚みが３０ｎｍ程度のゲート絶縁
膜４を形成し、その後、公知の減圧ＣＶＤ法により厚み
が３００ｎｍ程度の第２の多結晶シリコン膜１８を堆積
する。次いで、公知のフォトエッチング法により、第２
の多結晶シリコン膜１８およびゲート絶縁膜４の所定の
部分を選択的に除去する。次いで、公知の減圧ＣＶＤ法
により厚みが１５ｎｍ程度のシリコン酸化膜からなる容
量絶縁膜８を１５ｎｍ程度堆積し、９００℃の熱処理を
施して緻密化を行う。次いで、公知の減圧ＣＶＤ法によ
り厚みが３００ｎｍ程度の第３の多結晶シリコン膜１９
と、厚みが３００ｎｍ程度のシリコン酸化膜からなるゲ
ート上絶縁膜１１とを順次形成する。
で、公知の熱酸化法によりＳｉ基板１の表面を酸化し
て、Ｓｉ基板１の上に厚みが３０ｎｍ程度のゲート絶縁
膜４を形成し、その後、公知の減圧ＣＶＤ法により厚み
が３００ｎｍ程度の第２の多結晶シリコン膜１８を堆積
する。次いで、公知のフォトエッチング法により、第２
の多結晶シリコン膜１８およびゲート絶縁膜４の所定の
部分を選択的に除去する。次いで、公知の減圧ＣＶＤ法
により厚みが１５ｎｍ程度のシリコン酸化膜からなる容
量絶縁膜８を１５ｎｍ程度堆積し、９００℃の熱処理を
施して緻密化を行う。次いで、公知の減圧ＣＶＤ法によ
り厚みが３００ｎｍ程度の第３の多結晶シリコン膜１９
と、厚みが３００ｎｍ程度のシリコン酸化膜からなるゲ
ート上絶縁膜１１とを順次形成する。
【００３８】次に、図１１（ａ）−（ｃ）に示す工程
で、公知のフォトエッチング法により、ゲート上絶縁膜
１１をコントロールゲート電極６となりうる部分を残す
ようにパターニングし、このゲート上絶縁膜１１をマス
クとして第３の多結晶シリコン膜１９をパターニングし
て、コントロールゲート電極６を形成する。次いで、公
知の減圧ＣＶＤ法により厚みが２００ｎｍ程度のシリコ
ン酸化膜を堆積した後、公知の異方性ドライエッチング
を行なって、コントロールゲート電極６およびゲート上
絶縁膜１１の側面上に側壁絶縁膜１２を形成する。
で、公知のフォトエッチング法により、ゲート上絶縁膜
１１をコントロールゲート電極６となりうる部分を残す
ようにパターニングし、このゲート上絶縁膜１１をマス
クとして第３の多結晶シリコン膜１９をパターニングし
て、コントロールゲート電極６を形成する。次いで、公
知の減圧ＣＶＤ法により厚みが２００ｎｍ程度のシリコ
ン酸化膜を堆積した後、公知の異方性ドライエッチング
を行なって、コントロールゲート電極６およびゲート上
絶縁膜１１の側面上に側壁絶縁膜１２を形成する。
【００３９】次に、図１２（ａ）−（ｃ）に示す工程
で、ゲート上絶縁膜１１及び側壁絶縁膜１２をマスクと
して異方性ドライエッチングを行なって、第２の多結晶
シリコン膜１８をパターニングして、フローティングゲ
ート電極５を形成する。そして、この状態で露出してい
るフローティングゲート電極５の側壁に、公知の熱酸化
法による処理例えば９００℃の水蒸気雰囲気中での熱酸
化を施して、厚みが３０ｎｍ程度のシリコン酸化膜から
なるトンネル絶縁膜１０を形成する。次いで、公知の減
圧ＣＶＤ法により厚みが４００ｎｍ程度の第４の多結晶
シリコン膜を堆積した後、公知のフォトエッチング法に
より、第４の多結晶シリコン膜を選択的に除去して、ト
ンネル絶縁膜１０を覆うように消去ゲート電極９を形成
する。
で、ゲート上絶縁膜１１及び側壁絶縁膜１２をマスクと
して異方性ドライエッチングを行なって、第２の多結晶
シリコン膜１８をパターニングして、フローティングゲ
ート電極５を形成する。そして、この状態で露出してい
るフローティングゲート電極５の側壁に、公知の熱酸化
法による処理例えば９００℃の水蒸気雰囲気中での熱酸
化を施して、厚みが３０ｎｍ程度のシリコン酸化膜から
なるトンネル絶縁膜１０を形成する。次いで、公知の減
圧ＣＶＤ法により厚みが４００ｎｍ程度の第４の多結晶
シリコン膜を堆積した後、公知のフォトエッチング法に
より、第４の多結晶シリコン膜を選択的に除去して、ト
ンネル絶縁膜１０を覆うように消去ゲート電極９を形成
する。
【００４０】なお、この後に続く金属配線工程、保護膜
形成工程およびボンディングパッド形成工程については
図示及び説明を省略するが、いずれも公知の方法を用い
て行なうことができる。
形成工程およびボンディングパッド形成工程については
図示及び説明を省略するが、いずれも公知の方法を用い
て行なうことができる。
【００４１】本実施形態の製造方法によると、図１〜図
４に示す半導体記憶装置の構造を容易に実現することが
できる。そして、図５（ａ）−図５（ｃ）に示す工程
で、分離用溝を形成する際、島状の溝ではなく、Ｓｉ基
板１の主面に沿って延びる線状の分離用溝を形成するこ
とができるので、分離用溝の精度が向上し、その結果、
埋め込み分離絶縁膜７の精度が向上する。つまり、信頼
性の向上を図ることができる。
４に示す半導体記憶装置の構造を容易に実現することが
できる。そして、図５（ａ）−図５（ｃ）に示す工程
で、分離用溝を形成する際、島状の溝ではなく、Ｓｉ基
板１の主面に沿って延びる線状の分離用溝を形成するこ
とができるので、分離用溝の精度が向上し、その結果、
埋め込み分離絶縁膜７の精度が向上する。つまり、信頼
性の向上を図ることができる。
【００４２】（第２の実施形態）次に、本発明の第２の
実施形態に係る半導体記憶装置の製造方法について、図
１３（ａ）−（ｃ）及び図１４（ａ）−（ｃ）を参照し
ながら説明する。ここで、図１３（ａ）−（ｃ）及び図
１４（ａ）−（ｃ）の各添付記号（ａ）−（ｃ）は、図
１のIa−Ia線，Ib−Ib線，Ic−Ic線における断面の構造
をそれぞれ示している。また、図１３（ａ）−（ｃ）及
び図１４（ａ）−（ｃ）は、上記第１の実施形態の製造
工程における図７（ａ）−（ｃ）から図９（ａ）−
（ｃ）までに相当する工程のみを示している。
実施形態に係る半導体記憶装置の製造方法について、図
１３（ａ）−（ｃ）及び図１４（ａ）−（ｃ）を参照し
ながら説明する。ここで、図１３（ａ）−（ｃ）及び図
１４（ａ）−（ｃ）の各添付記号（ａ）−（ｃ）は、図
１のIa−Ia線，Ib−Ib線，Ic−Ic線における断面の構造
をそれぞれ示している。また、図１３（ａ）−（ｃ）及
び図１４（ａ）−（ｃ）は、上記第１の実施形態の製造
工程における図７（ａ）−（ｃ）から図９（ａ）−
（ｃ）までに相当する工程のみを示している。
【００４３】まず、第１の実施形態の製造工程中の図５
（ａ）−（ｃ）及び図６（ａ）−（ｃ）と同様の処理を
行なう。すなわち、Ｓｉ基板１の主面上に深さ３００ｎ
ｍ程度の線状の分離用溝を形成した後、この分離用溝内
にシリコン酸化膜を埋め込んで埋め込み分離絶縁膜７を
形成する。その後、Ｓｉ基板１の主面上に厚みが２０ｎ
ｍ程度の保護用酸化膜１３を熱酸化法により形成し、さ
らに、Ｓｉ基板１の主面に沿って、埋め込み分離絶縁膜
７と直交する方向に導体膜用溝１５を形成する。
（ａ）−（ｃ）及び図６（ａ）−（ｃ）と同様の処理を
行なう。すなわち、Ｓｉ基板１の主面上に深さ３００ｎ
ｍ程度の線状の分離用溝を形成した後、この分離用溝内
にシリコン酸化膜を埋め込んで埋め込み分離絶縁膜７を
形成する。その後、Ｓｉ基板１の主面上に厚みが２０ｎ
ｍ程度の保護用酸化膜１３を熱酸化法により形成し、さ
らに、Ｓｉ基板１の主面に沿って、埋め込み分離絶縁膜
７と直交する方向に導体膜用溝１５を形成する。
【００４４】次いで、図１３（ａ）−（ｃ）に示す工程
で、公知の減圧ＣＶＤ法により、Ｎ型不純物を１×１０
20atoms ／ｃｍ3 程度含んだ厚み２００ｎｍ程度の第１
の多結晶シリコン膜２０を堆積する。そこで、公知の熱
処理法による処理、例えば９５０℃の窒素雰囲気下で４
０分程度の熱処理を行う。この時、第１の多結晶シリコ
ン膜２０中のＮ型不純物がＳｉ基板１内に拡散して拡散
層３が形成される。
で、公知の減圧ＣＶＤ法により、Ｎ型不純物を１×１０
20atoms ／ｃｍ3 程度含んだ厚み２００ｎｍ程度の第１
の多結晶シリコン膜２０を堆積する。そこで、公知の熱
処理法による処理、例えば９５０℃の窒素雰囲気下で４
０分程度の熱処理を行う。この時、第１の多結晶シリコ
ン膜２０中のＮ型不純物がＳｉ基板１内に拡散して拡散
層３が形成される。
【００４５】次に、図１４（ａ）−（ｃ）に示す工程
で、公知の異方性ドライエッチングを行なって、導体膜
用溝１５以外の第１の多結晶シリコン膜２０を除去する
ことにより、導体膜用溝１５内に多結晶シリコンを埋め
込んだ後、保護用酸化膜１３をエッチングにより除去す
る。これにより、低抵抗の埋め込み導体膜２が形成され
る。
で、公知の異方性ドライエッチングを行なって、導体膜
用溝１５以外の第１の多結晶シリコン膜２０を除去する
ことにより、導体膜用溝１５内に多結晶シリコンを埋め
込んだ後、保護用酸化膜１３をエッチングにより除去す
る。これにより、低抵抗の埋め込み導体膜２が形成され
る。
【００４６】その後、第１の実施形態の製造工程中の図
１０（ａ）−（ｃ）から図１２（ａ）−（ｃ）に示す工
程と同様の処理を行なう。
１０（ａ）−（ｃ）から図１２（ａ）−（ｃ）に示す工
程と同様の処理を行なう。
【００４７】本実施形態の製造方法によっても、図１〜
図４に示す半導体記憶装置の構造を容易に実現すること
ができる。特に、本実施形態の製造方法によると、ＣＶ
Ｄ工程で第１の多結晶シリコン膜２０内に不純物を導入
しているので、埋め込み導体膜２および拡散層３を形成
する工程の簡略化が実現でき、超微細のフローティング
ゲート型半導体記憶装置の低コスト化を容易に実現でき
る。
図４に示す半導体記憶装置の構造を容易に実現すること
ができる。特に、本実施形態の製造方法によると、ＣＶ
Ｄ工程で第１の多結晶シリコン膜２０内に不純物を導入
しているので、埋め込み導体膜２および拡散層３を形成
する工程の簡略化が実現でき、超微細のフローティング
ゲート型半導体記憶装置の低コスト化を容易に実現でき
る。
【００４８】（第３の実施形態）次に、第４の実施形態
に係る半導体記憶装置の製造方法について、図１５
（ａ）−（ｃ）から図１９（ａ）−（ｃ）までの各図を
参照しながら説明する。ここで、図１５（ａ）−（ｃ）
から図１９（ａ）−（ｃ）までの各添付記号（ａ）−
（ｃ）は、図１のIa−Ia線，Ib−Ib線，Ic−Ic線におけ
る断面の構造をそれぞれ示している。また、図１５
（ａ）−（ｃ）から図１９（ａ）−（ｃ）までの図面
は、上記第１の実施形態の製造工程における図７（ａ）
−（ｃ）から図９（ａ）−（ｃ）までに相当する工程の
みを示している。
に係る半導体記憶装置の製造方法について、図１５
（ａ）−（ｃ）から図１９（ａ）−（ｃ）までの各図を
参照しながら説明する。ここで、図１５（ａ）−（ｃ）
から図１９（ａ）−（ｃ）までの各添付記号（ａ）−
（ｃ）は、図１のIa−Ia線，Ib−Ib線，Ic−Ic線におけ
る断面の構造をそれぞれ示している。また、図１５
（ａ）−（ｃ）から図１９（ａ）−（ｃ）までの図面
は、上記第１の実施形態の製造工程における図７（ａ）
−（ｃ）から図９（ａ）−（ｃ）までに相当する工程の
みを示している。
【００４９】まず、第１の実施形態の製造工程中の図５
（ａ）−（ｃ）及び図６（ａ）−（ｃ）と同様の処理を
行なう。すなわち、Ｓｉ基板１の主面上に深さ３００ｎ
ｍ程度の線状の分離用溝を形成した後、この分離用溝内
にシリコン酸化膜を埋め込んで埋め込み分離絶縁膜７を
形成する。その後、Ｓｉ基板１の主面上に厚みが２０ｎ
ｍ程度の保護用酸化膜１３を熱酸化法により形成し、さ
らに、Ｓｉ基板１の主面に沿って、埋め込み分離絶縁膜
７と直交する方向に導体膜用溝１５を形成する。
（ａ）−（ｃ）及び図６（ａ）−（ｃ）と同様の処理を
行なう。すなわち、Ｓｉ基板１の主面上に深さ３００ｎ
ｍ程度の線状の分離用溝を形成した後、この分離用溝内
にシリコン酸化膜を埋め込んで埋め込み分離絶縁膜７を
形成する。その後、Ｓｉ基板１の主面上に厚みが２０ｎ
ｍ程度の保護用酸化膜１３を熱酸化法により形成し、さ
らに、Ｓｉ基板１の主面に沿って、埋め込み分離絶縁膜
７と直交する方向に導体膜用溝１５を形成する。
【００５０】次いで、図１５（ａ）−（ｃ）に示す工程
で、公知の減圧ＣＶＤ法により、Ｎ型不純物を１×１０
20atoms／ｃｍ3程度含んだ厚み２００ｎｍ程度の第１の
多結晶シリコン膜２０を堆積する。このとき、第１の多
結晶シリコン膜２０は、導体膜用溝１５の部分では厚み
が５００ｎｍに達している。その後、公知の熱処理法に
よる処理、例えば９５０℃の窒素雰囲気下で４０分程度
の熱処理を行う。このとき、第１の多結晶シリコン膜２
０中のＮ型不純物がＳｉ基板１内に拡散して拡散層３が
形成される。
で、公知の減圧ＣＶＤ法により、Ｎ型不純物を１×１０
20atoms／ｃｍ3程度含んだ厚み２００ｎｍ程度の第１の
多結晶シリコン膜２０を堆積する。このとき、第１の多
結晶シリコン膜２０は、導体膜用溝１５の部分では厚み
が５００ｎｍに達している。その後、公知の熱処理法に
よる処理、例えば９５０℃の窒素雰囲気下で４０分程度
の熱処理を行う。このとき、第１の多結晶シリコン膜２
０中のＮ型不純物がＳｉ基板１内に拡散して拡散層３が
形成される。
【００５１】次いで、図１６（ａ）−（ｃ）に示す工程
で、公知の異方性ドライエッチング法により、第１の多
結晶シリコン膜２０を除去する。その際、導体膜用溝１
５以外の領域の第１の多結晶シリコン膜２０はすべて除
去するとともに、導体膜用溝１５においては、上方から
厚み４２０ｎｍ分だけ除去し、導体膜用溝１５の底部に
溝底部用多結晶シリコン膜２１を厚み８０ｎｍ分だけ残
す。次いで、公知の減圧ＣＶＤ法により、基板上に厚み
８０ｎｍ程度の第２の多結晶シリコン膜２２を堆積す
る。
で、公知の異方性ドライエッチング法により、第１の多
結晶シリコン膜２０を除去する。その際、導体膜用溝１
５以外の領域の第１の多結晶シリコン膜２０はすべて除
去するとともに、導体膜用溝１５においては、上方から
厚み４２０ｎｍ分だけ除去し、導体膜用溝１５の底部に
溝底部用多結晶シリコン膜２１を厚み８０ｎｍ分だけ残
す。次いで、公知の減圧ＣＶＤ法により、基板上に厚み
８０ｎｍ程度の第２の多結晶シリコン膜２２を堆積す
る。
【００５２】次に、図１７（ａ）−（ｃ）に示す工程
で、公知の異方性ドライエッチ法により、第２の多結晶
シリコン膜２２を除去して、導体膜用溝１５の側壁に溝
側壁用多結晶シリコン膜２３を残す。次いで、公知のＣ
ＶＤ法により、基板上に厚み４００ｎｍ程度の高融点金
属膜２４（本実施形態ではタングステン膜）を堆積す
る。
で、公知の異方性ドライエッチ法により、第２の多結晶
シリコン膜２２を除去して、導体膜用溝１５の側壁に溝
側壁用多結晶シリコン膜２３を残す。次いで、公知のＣ
ＶＤ法により、基板上に厚み４００ｎｍ程度の高融点金
属膜２４（本実施形態ではタングステン膜）を堆積す
る。
【００５３】次に、図１８（ａ）−（ｃ）に示す工程
で、公知の異方性ドライエッチング法により、導体膜用
溝１５の以外の領域の高融点金属膜２４を除去し、導体
膜用溝１５内に高融点金属配線層２５を残す。次いで、
公知の減圧ＣＶＤ法により、基板上に厚み３００ｎｍ程
度の第３の多結晶シリコン膜２６を堆積する。
で、公知の異方性ドライエッチング法により、導体膜用
溝１５の以外の領域の高融点金属膜２４を除去し、導体
膜用溝１５内に高融点金属配線層２５を残す。次いで、
公知の減圧ＣＶＤ法により、基板上に厚み３００ｎｍ程
度の第３の多結晶シリコン膜２６を堆積する。
【００５４】次に、図１９（ａ）−（ｃ）に示す工程
で、公知の異方性ドライエッチング法により、導体膜用
溝１５以外の領域の第３の多結晶シリコン膜２６を除去
し、導体膜用溝１５の上部に溝上部用多結晶シリコン膜
２７を残す。これにより、溝底部用多結晶シリコン膜２
１，溝側壁用多結晶シリコン膜２３，高融点金属配線層
２５及び溝上部用多結晶シリコン膜２７により構成され
る埋め込み導体膜２が形成される。
で、公知の異方性ドライエッチング法により、導体膜用
溝１５以外の領域の第３の多結晶シリコン膜２６を除去
し、導体膜用溝１５の上部に溝上部用多結晶シリコン膜
２７を残す。これにより、溝底部用多結晶シリコン膜２
１，溝側壁用多結晶シリコン膜２３，高融点金属配線層
２５及び溝上部用多結晶シリコン膜２７により構成され
る埋め込み導体膜２が形成される。
【００５５】その後、第１の実施形態の製造工程中の図
１０（ａ）−（ｃ）から図１２（ａ）−（ｃ）に示す工
程と同様の処理を行なう。
１０（ａ）−（ｃ）から図１２（ａ）−（ｃ）に示す工
程と同様の処理を行なう。
【００５６】本実施形態の半導体記憶装置の製造方法に
よると、上記第１，第２の実施形態における製造方法に
比べ、埋め込み導体膜２の抵抗を１０分の１以下にまで
大幅に低抵抗化することができ、超微細のフローティン
グゲート型半導体記憶装置のさらなる高性能化を実現で
きる。
よると、上記第１，第２の実施形態における製造方法に
比べ、埋め込み導体膜２の抵抗を１０分の１以下にまで
大幅に低抵抗化することができ、超微細のフローティン
グゲート型半導体記憶装置のさらなる高性能化を実現で
きる。
【００５７】（第４の実施形態）次に、第４の実施形態
に係る半導体記憶装置の製造方法について、図２４
（ａ）−（ｃ）から図２６（ａ）−（ｃ）までの各図を
参照しながら説明する。ここで、図２４（ａ）−（ｃ）
から図２６（ａ）−（ｃ）までの各添付記号（ａ）−
（ｃ）は、図１のIa−Ia線，Ib−Ib線，Ic−Ic線におけ
る断面の構造をそれぞれ示している。
に係る半導体記憶装置の製造方法について、図２４
（ａ）−（ｃ）から図２６（ａ）−（ｃ）までの各図を
参照しながら説明する。ここで、図２４（ａ）−（ｃ）
から図２６（ａ）−（ｃ）までの各添付記号（ａ）−
（ｃ）は、図１のIa−Ia線，Ib−Ib線，Ic−Ic線におけ
る断面の構造をそれぞれ示している。
【００５８】まず、図２４（ａ）−（ｃ）に示す工程で
は、Ｓｉ基板１の主面に沿って線状に延びる深さ３００
ｎｍ程度の分離用溝を形成し、エッチバックにより分離
用溝内にシリコン酸化膜を埋め込んで埋め込み分離絶縁
膜７を形成する。その後、Ｓｉ基板１の表面を熱酸化し
て、主面上に厚みが２０ｎｍ程度のシリコン酸化膜から
なる保護用酸化膜１３を形成する。
は、Ｓｉ基板１の主面に沿って線状に延びる深さ３００
ｎｍ程度の分離用溝を形成し、エッチバックにより分離
用溝内にシリコン酸化膜を埋め込んで埋め込み分離絶縁
膜７を形成する。その後、Ｓｉ基板１の表面を熱酸化し
て、主面上に厚みが２０ｎｍ程度のシリコン酸化膜から
なる保護用酸化膜１３を形成する。
【００５９】次に、図２５（ａ）−（ｃ）に示す工程
で、基板上に、埋め込み分離絶縁膜７と直交する方向に
延びる線状のフォトレジスト膜からなる導体膜用マスク
パターン１４を形成し、公知の異方性ドライエッチング
法により、保護用酸化膜１３と埋め込み分離絶縁膜７お
よびＳｉ基板１をエッチング除去し、深さが３５０ｎｍ
程度の導体膜用溝１５を形成する。つまり、この導体膜
用溝１５の深さ寸法は埋め込み分離絶縁膜７の厚み寸法
よりも大きく、導体膜用溝１５と埋め込み分離絶縁膜７
とが交差する部分では、図２５（ｂ）に示すように、埋
め込み分離絶縁膜７は導体膜用溝１５により分断されて
いる。さらに、基板内に砒素イオンを加速電圧４０Ｋｅ
Ｖ、注入量６×１０15ｃｍ-2の条件で注入する。
で、基板上に、埋め込み分離絶縁膜７と直交する方向に
延びる線状のフォトレジスト膜からなる導体膜用マスク
パターン１４を形成し、公知の異方性ドライエッチング
法により、保護用酸化膜１３と埋め込み分離絶縁膜７お
よびＳｉ基板１をエッチング除去し、深さが３５０ｎｍ
程度の導体膜用溝１５を形成する。つまり、この導体膜
用溝１５の深さ寸法は埋め込み分離絶縁膜７の厚み寸法
よりも大きく、導体膜用溝１５と埋め込み分離絶縁膜７
とが交差する部分では、図２５（ｂ）に示すように、埋
め込み分離絶縁膜７は導体膜用溝１５により分断されて
いる。さらに、基板内に砒素イオンを加速電圧４０Ｋｅ
Ｖ、注入量６×１０15ｃｍ-2の条件で注入する。
【００６０】次いで、図２６（ａ）−（ｃ）に示す工程
で、公知の減圧ＣＶＤ法により、厚み２００ｎｍ程度の
第１の多結晶シリコン膜１６を基板上に堆積し、導体膜
用溝１５を多結晶シリコン膜により埋める。
で、公知の減圧ＣＶＤ法により、厚み２００ｎｍ程度の
第１の多結晶シリコン膜１６を基板上に堆積し、導体膜
用溝１５を多結晶シリコン膜により埋める。
【００６１】その後、第１の実施形態における図８
（ａ）−（ｃ）から図１２（ａ）−（ｃ）までに示す工
程と同様の処理を行なう。ただし、拡散層３は既に形成
されているので、砒素のイオン注入は行なう必要がな
い。
（ａ）−（ｃ）から図１２（ａ）−（ｃ）までに示す工
程と同様の処理を行なう。ただし、拡散層３は既に形成
されているので、砒素のイオン注入は行なう必要がな
い。
【００６２】本実施形態の製造方法により、図２４
（ａ）−（ｃ）に示す工程では、分離用溝を形成する際
に、島状の溝ではなくＳｉ基板１の主面に沿った延びる
線状の分離用溝を形成することができる。その後、図２
５（ａ）−（ｃ）に示す工程で、埋め込み分離絶縁膜７
が分断されて島状になるものの、各セル間の分離特性は
それ程低下することはない。したがって、製造工程中に
おける分離用溝の形成の際には、ライン＆スペースパタ
ーンによるフォトリソグラフィー精度の向上により、微
細なセル構造を有する半導体記憶装置を形成することが
できる。
（ａ）−（ｃ）に示す工程では、分離用溝を形成する際
に、島状の溝ではなくＳｉ基板１の主面に沿った延びる
線状の分離用溝を形成することができる。その後、図２
５（ａ）−（ｃ）に示す工程で、埋め込み分離絶縁膜７
が分断されて島状になるものの、各セル間の分離特性は
それ程低下することはない。したがって、製造工程中に
おける分離用溝の形成の際には、ライン＆スペースパタ
ーンによるフォトリソグラフィー精度の向上により、微
細なセル構造を有する半導体記憶装置を形成することが
できる。
【００６３】なお、上記第１〜第４の実施形態に係る製
造方法においては、消去ゲート電極を備えたフローティ
ングゲート型ＥＥＰＲＯＭを例にとって説明したが、本
発明は、埋め込み分離絶縁膜を設けた構造であれば適用
でき、消去ゲート電極のないＥＥＰＲＯＭのソース・ド
レイン領域に埋め込み導体膜を用いたものにも適用する
ことができることは言うまでもない。
造方法においては、消去ゲート電極を備えたフローティ
ングゲート型ＥＥＰＲＯＭを例にとって説明したが、本
発明は、埋め込み分離絶縁膜を設けた構造であれば適用
でき、消去ゲート電極のないＥＥＰＲＯＭのソース・ド
レイン領域に埋め込み導体膜を用いたものにも適用する
ことができることは言うまでもない。
【００６４】
【発明の効果】本発明の半導体記憶装置によれば、フロ
ーティングゲート型半導体記憶装置において、線状の埋
め込み分離絶縁膜と、ソース・ドレイン領域及びビット
線として機能する埋め込み導体膜とを交差させるととも
に、この交差部で埋め込み導体膜を埋め込み分離絶縁膜
に埋め込んだので、両部材の機能を確実に保持しなが
ら、埋め込み分離絶縁膜を島状でなく線状に設けること
が可能となり、フォトリソグラフィー分解能の高い構造
による半導体記憶装置の超微細化を図ることができる。
ーティングゲート型半導体記憶装置において、線状の埋
め込み分離絶縁膜と、ソース・ドレイン領域及びビット
線として機能する埋め込み導体膜とを交差させるととも
に、この交差部で埋め込み導体膜を埋め込み分離絶縁膜
に埋め込んだので、両部材の機能を確実に保持しなが
ら、埋め込み分離絶縁膜を島状でなく線状に設けること
が可能となり、フォトリソグラフィー分解能の高い構造
による半導体記憶装置の超微細化を図ることができる。
【００６５】本発明の第１の半導体記憶装置の製造方法
によれば、線状の分離用溝を形成した後これに絶縁性材
料を埋め込んで埋め込み分離絶縁膜を形成し、分離用溝
と交差する方向に導体膜用溝を分離用溝よりも浅く形成
して、これに導体材料を埋め込んでソース・ドレイン領
域及びビット線として機能する埋め込み導体膜を形成す
るようにしたので、ライン＆スペースパターンによるフ
ォトリソグラフィーの高い分解能を利用して微細で形状
精度のよい分離用溝を形成することができ、よって、超
微細化された半導体記憶装置を容易に形成することがで
きる。
によれば、線状の分離用溝を形成した後これに絶縁性材
料を埋め込んで埋め込み分離絶縁膜を形成し、分離用溝
と交差する方向に導体膜用溝を分離用溝よりも浅く形成
して、これに導体材料を埋め込んでソース・ドレイン領
域及びビット線として機能する埋め込み導体膜を形成す
るようにしたので、ライン＆スペースパターンによるフ
ォトリソグラフィーの高い分解能を利用して微細で形状
精度のよい分離用溝を形成することができ、よって、超
微細化された半導体記憶装置を容易に形成することがで
きる。
【００６６】本発明の第２の半導体記憶装置の製造方法
によれば、線状の分離用溝を形成した後これに絶縁性材
料を埋め込んで埋め込み分離絶縁膜を形成し、分離用溝
と交差する方向に導体膜用溝を分離用溝よりも深く形成
して、これに導体材料を埋め込んでソース・ドレイン領
域及びビット線として機能する埋め込み導体膜を形成す
るようにしたので、ライン＆スペースパターンによるフ
ォトリソグラフィーの高い分解能を利用して微細で形状
精度のよい分離用溝を形成することができ、よって、島
状の埋め込み分離絶縁膜を有し超微細化された半導体記
憶装置を容易に形成することができる。
によれば、線状の分離用溝を形成した後これに絶縁性材
料を埋め込んで埋め込み分離絶縁膜を形成し、分離用溝
と交差する方向に導体膜用溝を分離用溝よりも深く形成
して、これに導体材料を埋め込んでソース・ドレイン領
域及びビット線として機能する埋め込み導体膜を形成す
るようにしたので、ライン＆スペースパターンによるフ
ォトリソグラフィーの高い分解能を利用して微細で形状
精度のよい分離用溝を形成することができ、よって、島
状の埋め込み分離絶縁膜を有し超微細化された半導体記
憶装置を容易に形成することができる。
【図１】本発明の第１の実施形態に係る半導体記憶装置
の平面図である。
の平面図である。
【図２】図１のIa−Ia線における断面図である。
【図３】図１のIb−Ib線における断面図である。
【図４】図１のIc−Ic線における断面図である。
【図５】第１の実施形態の半導体記憶装置の製造方法に
おける熱酸化膜を形成した状態を示す図１のIa−Ia線，
Ib−Ib線，Ic−Ic線に相当する断面の断面図である。
おける熱酸化膜を形成した状態を示す図１のIa−Ia線，
Ib−Ib線，Ic−Ic線に相当する断面の断面図である。
【図６】第１の実施形態の半導体記憶装置の製造方法に
おける埋め込み導体膜形成用溝を形成した状態を示す図
１のIa−Ia線，Ib−Ib線，Ic−Ic線に相当する断面の断
面図である。
おける埋め込み導体膜形成用溝を形成した状態を示す図
１のIa−Ia線，Ib−Ib線，Ic−Ic線に相当する断面の断
面図である。
【図７】第１の実施形態の半導体記憶装置の製造方法に
おける埋め込み導体膜形成用溝に多結晶シリコン膜を埋
め込んだ状態を示す図１のIa−Ia線，Ib−Ib線，Ic−Ic
線に相当する断面の断面図である。
おける埋め込み導体膜形成用溝に多結晶シリコン膜を埋
め込んだ状態を示す図１のIa−Ia線，Ib−Ib線，Ic−Ic
線に相当する断面の断面図である。
【図８】第１の実施形態の半導体記憶装置の製造方法に
おける配線用マスクパターンを形成し、砒素イオンを注
入した状態を示す図１のIa−Ia線，Ib−Ib線，Ic−Ic線
に相当する断面の断面図である。
おける配線用マスクパターンを形成し、砒素イオンを注
入した状態を示す図１のIa−Ia線，Ib−Ib線，Ic−Ic線
に相当する断面の断面図である。
【図９】第１の実施形態の半導体記憶装置の製造方法に
おける拡散層を形成した状態を示す図１のIa−Ia線，Ib
−Ib線，Ic−Ic線に相当する断面の断面図である。
おける拡散層を形成した状態を示す図１のIa−Ia線，Ib
−Ib線，Ic−Ic線に相当する断面の断面図である。
【図１０】第１の実施形態の半導体記憶装置の製造方法
における第２の層間絶縁膜を形成した状態を示す図１の
Ia−Ia線，Ib−Ib線，Ic−Ic線に相当する断面の断面図
である。
における第２の層間絶縁膜を形成した状態を示す図１の
Ia−Ia線，Ib−Ib線，Ic−Ic線に相当する断面の断面図
である。
【図１１】第１の実施形態の半導体記憶装置の製造方法
におけるサイドウォール絶縁膜を形成した状態を示す図
１のIa−Ia線，Ib−Ib線，Ic−Ic線に相当する断面の断
面図である。
におけるサイドウォール絶縁膜を形成した状態を示す図
１のIa−Ia線，Ib−Ib線，Ic−Ic線に相当する断面の断
面図である。
【図１２】第１の実施形態の半導体記憶装置の製造方法
における消去ゲート電極を形成した状態を示す図１のIa
−Ia線，Ib−Ib線，Ic−Ic線に相当する断面の断面図で
ある。
における消去ゲート電極を形成した状態を示す図１のIa
−Ia線，Ib−Ib線，Ic−Ic線に相当する断面の断面図で
ある。
【図１３】第２の実施形態の半導体記憶装置の製造方法
における拡散層を形成した状態を示す図１のIa−Ia線，
Ib−Ib線，Ic−Ic線に相当する断面の断面図である。
における拡散層を形成した状態を示す図１のIa−Ia線，
Ib−Ib線，Ic−Ic線に相当する断面の断面図である。
【図１４】第２の実施形態の半導体記憶装置の製造方法
における第２のゲート絶縁膜を除去した状態を示す図１
のIa−Ia線，Ib−Ib線，Ic−Ic線に相当する断面の断面
図である。
における第２のゲート絶縁膜を除去した状態を示す図１
のIa−Ia線，Ib−Ib線，Ic−Ic線に相当する断面の断面
図である。
【図１５】第３の実施形態の半導体記憶装置の製造方法
における拡散層を形成した状態を示す図１のIa−Ia線，
Ib−Ib線，Ic−Ic線に相当する断面の断面図である。
における拡散層を形成した状態を示す図１のIa−Ia線，
Ib−Ib線，Ic−Ic線に相当する断面の断面図である。
【図１６】第３の実施の形態の半導体記憶装置の製造方
法における第２の多結晶シリコン膜を形成した状態を示
す図１のIa−Ia線，Ib−Ib線，Ic−Ic線に相当する断面
の断面図である。
法における第２の多結晶シリコン膜を形成した状態を示
す図１のIa−Ia線，Ib−Ib線，Ic−Ic線に相当する断面
の断面図である。
【図１７】第３の実施形態の半導体記憶装置の製造方法
における高融点金属膜を形成した状態を示す図１のIa−
Ia線，Ib−Ib線，Ic−Ic線に相当する断面の断面図であ
る。
における高融点金属膜を形成した状態を示す図１のIa−
Ia線，Ib−Ib線，Ic−Ic線に相当する断面の断面図であ
る。
【図１８】第３の実施形態の半導体記憶装置の製造方法
における第３の多結晶シリコン膜を形成した状態を形成
した状態を示す図１のIa−Ia線，Ib−Ib線，Ic−Ic線に
相当する断面の断面図である。
における第３の多結晶シリコン膜を形成した状態を形成
した状態を示す図１のIa−Ia線，Ib−Ib線，Ic−Ic線に
相当する断面の断面図である。
【図１９】第３の実施の形態の半導体記憶装置の製造方
法における埋め込み導体膜を形成した状態を示す図１の
Ia−Ia線，Ib−Ib線，Ic−Ic線に相当する断面の断面図
である。
法における埋め込み導体膜を形成した状態を示す図１の
Ia−Ia線，Ib−Ib線，Ic−Ic線に相当する断面の断面図
である。
【図２０】従来の埋め込み素子分離方式の消去ゲート付
フローティングゲート型の半導体記憶装置の平面図であ
る
フローティングゲート型の半導体記憶装置の平面図であ
る
【図２１】図２０のXXa-XXa 線における断面図である。
【図２２】図２０のXXb-XXb 線における断面図である。
【図２３】図２０のXXb-XXb 線における断面図である。
【図２４】第４の実施形態の半導体記憶装置の製造方法
における熱酸化膜を形成した状態を示す図１のIa−Ia
線，Ib−Ib線，Ic−Ic線に相当する断面の断面図であ
る。
における熱酸化膜を形成した状態を示す図１のIa−Ia
線，Ib−Ib線，Ic−Ic線に相当する断面の断面図であ
る。
【図２５】第４の実施形態の半導体記憶装置の製造方法
における埋め込み導体膜形成用溝を形成した状態を示す
図１のIa−Ia線，Ib−Ib線，Ic−Ic線に相当する断面の
断面図である。
における埋め込み導体膜形成用溝を形成した状態を示す
図１のIa−Ia線，Ib−Ib線，Ic−Ic線に相当する断面の
断面図である。
【図２６】第４の実施形態の半導体記憶装置の製造方法
における埋め込み導体膜形成用溝に多結晶シリコン膜を
埋め込んだ状態を示す図１のIa−Ia線，Ib−Ib線，Ic−
Ic線に相当する断面の断面図である。
における埋め込み導体膜形成用溝に多結晶シリコン膜を
埋め込んだ状態を示す図１のIa−Ia線，Ib−Ib線，Ic−
Ic線に相当する断面の断面図である。
１ Ｓｉ基板 ２ 埋め込み導体膜 ３ 拡散層 ４ ゲート絶縁膜 ５ フローティングゲート電極 ６ コントロールゲート電極 ７ 埋め込み分離絶縁膜 ８ 容量絶縁膜 ９ 消去ゲート電極 １０ トンネル絶縁膜 １１ ゲート上絶縁膜 １２ 側壁絶縁膜 １３ 保護用酸化膜 １４ 導体膜形成用マスクパターン １５ 導体膜用溝 １６ 多結晶シリコン膜 １７ 配線用マスクパターン １８ 第２の多結晶シリコン膜 １９ 第３の多結晶シリコン膜 ２０ 第１の多結晶シリコン膜 ２１ 溝底部用多結晶シリコン膜 ２２ 第２の多結晶シリコン膜 ２３ 溝側壁用多結晶シリコン膜 ２４ 高融点金属膜 ２５ 高融点金属配線層 ２６ 第３の多結晶シリコン膜 ２７ 溝上部用多結晶シリコン膜
フロントページの続き Ｆターム(参考） 5F001 AA02 AA09 AA22 AA23 AA25 AA26 AA64 AB03 AB07 AD15 AD60 AE08 AG07 AG10 5F083 EP13 EP25 EP30 EP42 EP62 ER18 ER21 GA02 GA09 JA39 KA07 KA08 NA01 PR03 PR09 PR29
Claims (10)
- 【請求項１】 半導体基板の主面上に順次設けられたゲ
ート絶縁膜，フローティングゲート電極，容量絶縁膜及
びコントロールゲート電極を有するメモリセルをアレイ
状に配置してなる半導体記憶装置であって、 上記半導体基板の主面側において一方向に延び、上記各
メモリセル間を分離するための複数の線状の埋め込み分
離絶縁膜と、 上記半導体基板の主面側において上記埋め込み分離絶縁
膜と交差する方向に延び、上記各メモリセルのソース・
ドレイン領域及びビット線として機能する複数の埋め込
み導体膜とを備え、 上記埋め込み分離絶縁膜は、上記埋め込み導体膜と交差
する部分で上記埋め込み導体膜よりも深く設けられてい
ることを特徴とする半導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置におい
て、 上記フローティングゲート電極の側面上に設けられトン
ネリング媒体となりうるトンネル絶縁膜と、 上記トンネル絶縁膜を挟んで上記フローティングゲート
電極に対向する消去ゲート電極とをさらに備えているこ
とを特徴とする半導体記憶装置。 - 【請求項３】 請求項１又は２記載の半導体記憶装置に
おいて、 上記各メモリセルの上記ソース・ドレイン領域内には、
上記半導体基板内の上記埋め込み導体膜の周囲の領域に
不純物を導入してなる不純物拡散層が形成されているこ
とを特徴とする半導体記憶装置。 - 【請求項４】 請求項１〜３のうちいずれか１つに記載
の半導体記憶装置において、 上記埋め込み導体膜は、高融点金属により構成されてい
ることを特徴とする半導体記憶装置。 - 【請求項５】 請求項１〜３のうちいずれか１つに記載
の半導体記憶装置において、 上記埋め込み導体膜は、不純物を含んだ多結晶シリコン
により構成されていることを特徴とする半導体記憶装
置。 - 【請求項６】 請求項１〜３のうちいずれか１つに記載
の半導体記憶装置において、 上記埋め込み導体膜は、高融点金属膜を多結晶シリコン
膜で挟んで形成されていることを特徴とする半導体記憶
装置。 - 【請求項７】 半導体基板の主面上に順次設けられたゲ
ート絶縁膜，フローティングゲート電極，容量絶縁膜及
びコントロールゲート電極を有するメモリセルをアレイ
状に配置してなる半導体記憶装置を製造する方法であっ
て、 半導体基板の主面側において一方向に延びる複数の線状
の分離用溝を形成する第１の工程と、 上記分離用溝内に絶縁性材料を埋め込んで埋め込み分離
絶縁膜を形成する第２の工程と、 上記半導体基板の主面側において上記分離用溝と交差す
る方向に延びる複数の導体膜用溝を上記分離用溝よりも
浅く形成する第３の工程と、 上記導体膜用溝内に導体材料を埋め込んで上記各メモリ
セルのソース・ドレイン領域及びビット線として機能す
る埋め込み導体膜を形成する第４の工程と、 上記半導体基板の主面の上記埋め込み分離絶縁膜と上記
埋め込み導体膜とにより囲まれる領域の上に、上記ゲー
ト絶縁膜，フローティングゲート電極，容量絶縁膜及び
コントロールゲート電極を形成する第５の工程とを備え
ていることを特徴とする半導体記憶装置の製造方法。 - 【請求項８】 請求項７記載の半導体記憶装置の製造方
法において、 上記第５の工程は、 上記フローティングゲート電極の側面上にトンネリング
媒体となりうるトンネル絶縁膜を形成する工程と、 上記トンネル絶縁膜を挟んで上記フローティングゲート
電極に対向する消去ゲート電極を形成する工程とを含む
ことを特徴とする半導体性記憶装置の製造方法。 - 【請求項９】 請求項７又は８記載の半導体記憶装置の
製造方法において、 上記埋め込み導体膜に不純物を導入する工程と、 上記埋め込み導体膜からその周囲の半導体基板内の領域
に上記不純物を拡散させる工程とをさらに備えているこ
とを特徴とする半導体記憶装置の製造方法。 - 【請求項１０】 半導体基板の主面上に順次設けられた
ゲート絶縁膜，フローティングゲート電極，容量絶縁膜
及びコントロールゲート電極を有するメモリセルをアレ
イ状に配置してなる半導体記憶装置を製造する方法であ
って、 半導体基板の主面側において一方向に延びる複数の線状
の分離用溝を形成する第１の工程と、 上記分離用溝内に絶縁性材料を埋め込んで埋め込み分離
絶縁膜を形成する第２の工程と、 上記半導体基板の主面側において上記分離用溝と交差す
る方向に延びる複数の導体膜用溝を上記分離用溝よりも
深く形成する第３の工程と、 上記導体膜用溝内に導体材料を埋め込んで上記各メモリ
セルのソース・ドレイン領域及びビット線として機能す
る埋め込み導体膜を形成する第４の工程と、 上記半導体基板の主面の上記埋め込み分離絶縁膜と上記
埋め込み導体膜とにより囲まれる領域の上に、上記ゲー
ト絶縁膜，フローティングゲート電極，容量絶縁膜及び
コントロールゲート電極を形成する第５の工程とを備え
ていることを特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10192621A JP2000031302A (ja) | 1998-07-08 | 1998-07-08 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10192621A JP2000031302A (ja) | 1998-07-08 | 1998-07-08 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000031302A true JP2000031302A (ja) | 2000-01-28 |
Family
ID=16294310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10192621A Withdrawn JP2000031302A (ja) | 1998-07-08 | 1998-07-08 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000031302A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100719983B1 (ko) | 2003-08-06 | 2007-05-21 | 가부시끼가이샤 르네사스 테크놀로지 | 반도체 기억 장치 및 그 제조 방법 |
-
1998
- 1998-07-08 JP JP10192621A patent/JP2000031302A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100719983B1 (ko) | 2003-08-06 | 2007-05-21 | 가부시끼가이샤 르네사스 테크놀로지 | 반도체 기억 장치 및 그 제조 방법 |
| KR100726908B1 (ko) * | 2003-08-06 | 2007-06-11 | 가부시끼가이샤 르네사스 테크놀로지 | 반도체 기억 장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20040319 |