JP2000031289A

JP2000031289A - 半導体集積回路装置

Info

Publication number: JP2000031289A
Application number: JP10193468A
Authority: JP
Inventors: Eiji Takechi; 英司武市
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1998-07-08
Filing date: 1998-07-08
Publication date: 2000-01-28

Abstract

(57)【要約】【課題】複数のＭＯＳトランジスタを接続して回路を
構成する場合に、構成される回路に必要十分な素子サイ
ズを実現することができる半導体集積回路装置の提供を
課題(目的)とする。【解決手段】Ｓｉ基板２０上に拡散層を介さずに隣接
して形成された第１、第２ゲート層３１，３２と、第１
ゲート層３１の外側に形成されたドレイン用拡散層２１
と、第２ゲート層３２の外側に形成されたソース用拡散
層２２と、第１、第２ゲート層３１，３２を覆ってＳｉ
基板２０上に形成された層間絶縁膜４０とを含む。コン
タクト電極５０，５１は、層間絶縁膜４０の表面からド
レイン用拡散層２１およびソース用拡散層２２に達する
コンタクトホール内に形成されている。第１、第２ゲー
ト層３１，３２の間の距離は、規定電圧の印加により両
ゲート間にチャンネル層が形成されるに十分な短さに設
定されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、複数のＭＯＳト
ランジスタを含む半導体集積回路装置に関し、特に、複
数のＭＯＳトランジスタが回路上接続される場合に、ト
ランジスタの配置スペースを小さくするための技術に関
する。

【０００２】

【従来の技術】半導体集積回路装置に利用されるＣＭＯ
Ｓインバータを用いた基本的な要素回路としては、図５
に回路図を示すようなＮＡＮＤ回路がある。この回路
は、直列接続された２つのＮＭＯＳトランジスタＮ1、
Ｎ2と、並列に接続された２つのＰＭＯＳトランジスタ
Ｐ1、Ｐ2とを組み合わせて構成されている。

【０００３】ＰＭＯＳトランジスタＰ1、Ｐ2の共通ソー
スが電源電位Ｈ、一方のＮＭＯＳトランジスタＮ2のソ
ースが基板電位Ｌに接続されている。また、トランジス
タＮ1、Ｐ2のゲートに第１の入力端子ＩＮ1、トランジ
スタＮ2、Ｐ1のゲートに第２の入力端子ＩＮ2が接続さ
れ、トランジスタＰ1、Ｐ2、Ｎ2の共通ドレインが出力
端子ＯＵＴが接続されている。

【０００４】上記の構成によるＮＡＮＤ回路の入出力の
論理関係は以下の通りである。ＩＮ1 ＩＮ2 ＯＵＴＨＨＬＨＬＨＬＨＨＬＬＨ

【０００５】図６(Ａ)は上記のＮＡＮＤ回路の平面パタ
ーン図、図６(Ｂ)はそのＡ−Ａ'線に沿うＮＭＯＳトラ
ンジスタＮ1、Ｎ2の部分の断面図である。このような集
積回路は、例えば以下のようなプロセスで形成される。
まず、Ｐ型基板１に比較的低濃度のＮ型のウェル２ａ、
２ｂ、２ｃを形成し、チッ化膜を用いた選択酸化により
隣接するトランジスタとの境界を画するフィールド酸化
膜３を形成する。また、ＣＶＤ法とフォトリソグラフィ
の手法を用いて各Ｎウェルの間に多結晶シリコンによる
ゲート電極４ａ、４ｂを形成する。続いて、両側のＮウ
ェル２ａ、２ｃに、オーミックコンタクトを得るための
比較的高濃度のＮ＋拡散層６ａ、６ｂをイオン打ち込み
により形成する。図６(Ａ)中の太線５は、選択酸化範囲
から除外されるチッ化膜の形成範囲を示す。

【０００６】拡散層の形成後、表面にＢＰＳＧ膜を堆積
してアニールし、層間絶縁膜７を形成する。そして、層
間絶縁膜７に形成されたコンタクトホール内にコンタク
ト電極８を形成し、層間絶縁膜７の表面に図６(Ａ)に示
すような配線金属９を形成する。なお、ＰＭＯＳトラン
ジスタＰ1、Ｐ2の領域においは、ソース・ドレイン拡散
層と同様の拡散層が図６(Ａ)に示したように全体的にＮ
ウェル１０として形成され、その内部にＰ＋拡散層１１
ａ、１１ｂ、１１ｃが形成されている。

【０００７】一般には、単一のトランジスタは、基板上
に積層された多結晶シリコン層をゲートとし、このゲー
トを挟む領域で基板内部に打ち込まれた拡散層をソー
ス、ドレインとして構成される。図６の例では、互いに
接続された２つのトランジスタの接続点である同電位の
拡散層を共通化し、３つの拡散層により２つのトランジ
スタを構成している。

【０００８】

【発明が解決しようとする課題】しかしながら、上述し
たような従来の半導体集積回路装置は、基板工程までが
共通工程として実行され、配線工程で品種毎に異なった
配線が形成されるため、接続の態様によっては素子サイ
ズが必要以上に大きくなるという問題がある。上記の例
では、ＮＭＯＳトランジスタＮ1、Ｎ2の接続点であるソ
ース・ドレイン拡散層２ｂは、ＮＡＮＤ回路以外の回路
を構成する場合に備えて形成されているが、ＮＡＮＤ回
路を形成する場合にはコンタクト電極８が接続されいた
め不要であり、これが素子サイズを必要以上に大きくす
る原因となっている。

【０００９】この発明は、上述した従来技術の問題点に
鑑みてなされたものであり、複数のＭＯＳトランジスタ
を接続して回路を構成する場合に、構成される回路に必
要十分な素子サイズを実現することができる半導体集積
回路装置の提供を課題(目的)とする。

【００１０】

【課題を解決するための手段】この発明にかかる半導体
集積回路装置は、上記の目的を達成させるため、直列に
接続された２つのＭＯＳトランジスタを含む半導体集積
回路装置において、基板上に拡散層を介さずに隣接して
形成された第１、第２ゲート層と、第１ゲート層の外側
に形成されたドレイン用拡散層と、第２ゲート層の外側
に形成されたソース用拡散層と、第１、第２ゲート層を
覆って基板上に形成された層間絶縁膜と、層間絶縁膜の
表面からドレイン用拡散層およびソース用拡散層に達す
るコンタクト電極とを備え、規定電圧の印加により第
１、第２ゲート層間にチャンネル層が形成されて両ゲー
ト間が導通するよう構成されていることを特徴とする。

【００１１】上記の構成によれば、第１、第２ゲート層
の間に拡散層を設けなくとも、規定電圧が印加された際
には両ゲート間にはチャンネル層が形成されて導通し、
直列に接続された２つのトランジスタとして機能する。

【００１２】チャンネル層を形成するためには、第１、
第２ゲート層の距離を、規定電圧の印加により両ゲート
間にチャンネル層が形成されるに十分な短さに設定すれ
ばよい。また、層間絶縁膜の表面に、第１、第２ゲート
層間を跨ぐように電源電圧に接続された配線金属層を形
成した場合には、この配線金属層によりチャンネル層が
常時形成される。さらに、第１、第２ゲート層の表面に
絶縁層を形成し、絶縁層上に第１、第２ゲート層間を跨
ぐように第３ゲート層を形成し、第３ゲート層と第１、
第２ゲート層のいずれか一方とを配線金属で接続しても
よい。

【００１３】なお、上記のようにゲート層間に拡散層を
形成しない場合には、第１、第２ゲート層に交差する方
向での各ゲート層の幅を、単独で用いられるＭＯＳトラ
ンジスタに必要なゲート層の幅より小さく設定してもよ
い。

【００１４】

【発明の実施の形態】以下、この発明にかかる半導体集
積回路装置の実施形態を４例説明する。図１は、第１の
実施形態にかかる半導体集積回路装置の構成を示し、
(Ａ)が平面図、(Ｂ)が断面図である。

【００１５】図１の半導体集積回路装置は、例えば図５
に示した２入力ＮＡＮＤ回路において、直列に接続され
た２つの高耐圧ＮＭＯＳトランジスタＮ1，Ｎ2に相当す
る部分を構成する。この装置は、Ｐ型のＳｉ基板２０上
に拡散層を介さずに隣接して形成された第１、第２ゲー
ト層３１，３２と、第１ゲート層３１の外側に形成され
たドレイン用拡散層２１と、第２ゲート層３２の外側に
形成されたソース用拡散層２２と、第１、第２ゲート層
３１，３２を覆ってＳｉ基板２０上に形成されたＢＰＳ
Ｇ膜から成る層間絶縁膜４０とを含む。

【００１６】各拡散層２１，２２は、比較的低濃度のＮ
型のウェル２１ａ，２２ａと、その内部にオーミックコ
ンタクトを得るために形成された比較的高濃度のＮ＋拡
散層２１ｂ，２２ｂとを含む。コンタクト電極５０，５
１は、層間絶縁膜４０の表面からドレイン用拡散層２１
およびソース用拡散層２２に達するコンタクトホール内
に形成されており、層間絶縁膜４０の表面にはコンタク
ト電極５０，５１に接続された配線金属５２が配設され
ている。

【００１７】第１の実施形態では、第１、第２ゲート層
３１，３２の間の距離を、規定電圧の印加により両ゲー
ト間にチャンネル層が形成されるに十分な短さに設定し
ている。これにより、両ゲート層３１，３２下に形成さ
れるチャンネル層Ｃ1，Ｃ2が横広がりにより接続され、
第１、第２ゲート層３１，３２の間に拡散層を設けなく
とも、２つのトランジスタを作動させることができる。
例えば、規定の電源電圧が４０Ｖである場合、ゲート間
の距離Ｄ1を１μｍ以下とすることにより、２つのトラ
ンジスタを作動させることができる。

【００１８】上記の半導体積層回路装置は、前述した従
来技術と同様のプロセスにより製造される。図中の符号
３３はゲート酸化膜、３４は素子間を分離するフィール
ド酸化膜であり、太線３５はこのフィールド酸化膜形成
時の選択酸化範囲から除外されるチッ化膜の形成範囲を
示す。

【００１９】従来のようにゲート層間に拡散層を形成す
る場合、スループットの高い反射型プロジェクション装
置を用い、必要とされる拡散深さ、濃度を確保するため
には、ゲート層間に約４μｍ以上のスペースが必要とな
る。これに対して、第１の実施形態によれば、ゲート層
間の拡散層を約１μｍ以下にすることができ、両ゲート
層に交差する方向での素子のサイズを従来より３μｍ程
度縮小することができる。

【００２０】図２は、第２の実施形態にかかる半導体集
積回路装置の構成を示し、(Ａ)が平面図、(Ｂ)が断面図
である。図２の半導体集積回路装置では、上述した第１
の実施形態の構成に加え、層間絶縁膜４０の表面に、第
１、第２ゲート層３１，３２間を跨ぐように電源電圧に
接続された配線金属層５３が形成されている。

【００２１】このように両ゲート層間を跨ぐように電源
電圧に接続された配線金属層５３を形成することによ
り、Ｓｉ基板２０内の両ゲート層３１，３２の間にチャ
ンネル層Ｃ3が常時形成される。したがって、各トラン
ジスタのオン時にのみチャンネル層が形成される第１の
実施形態と比較して、回路のスイッチング速度を向上さ
せることができる。

【００２２】図３は、第３の実施形態にかかる半導体集
積回路装置の構成を示し、(Ａ)が平面図、(Ｂ)が断面図
である。図３の半導体集積回路装置は、上述した第１の
実施形態の構成に加え、第１、第２ゲート層３１，３２
の表面に絶縁層３６が形成され、この絶縁層３６上に第
１、第２ゲート層３１，３２間を跨ぐように第３ゲート
層３７が形成されている。また、第２ゲート層３２と第
３ゲート層３７とは、配線金属５４により接続されてい
る。

【００２３】このように第２ゲート層３２と第３ゲート
層３６とを配線金属５４で接続した場合には、これらの
ゲート層が同電位となるため、トランジスタＮ2がオン
した際に、直ちに第１、第２ゲート層間にチャンネル層
Ｃ3が形成され、第１の実施形態と比較してスイッチン
グ速度を向上させることができる。また、第２の実施形
態のように層間絶縁膜４０の表面にゲート層間の導通の
ための配線金属層を広範に形成する必要がないため、第
２の実施形態と比較して配線パターンの自由度を著しく
向上させることができる。

【００２４】図４は、第４の実施形態にかかる半導体集
積回路装置の構成を示し、(Ａ)が平面図、(Ｂ)が断面図
である。図４の半導体集積回路装置は、概略構成は上述
した第１の実施形態と同様であるが、第１、第２ゲート
層に交差する方向での各ゲート層の幅Ｌが、単独で用い
られるＭＯＳトランジスタに必要なゲート層の幅より小
さく設定されている。

【００２５】一般に、高耐圧トランジスタのゲート層の
幅は、ドレイン拡散層とソース拡散層との間のパンチス
ルーを防ぐために十分な値に設定される。この発明のよ
うに２つのトランジスタをゲート層間に拡散層を形成し
ないで並設する場合には、第１のトランジスタＮ1のド
レイン用拡散層２１と、第２のトランジスタＮ2のソー
ス用拡散層２２との間でパンチスルーが防止できれば足
りるため、ゲート層の幅は単独で用いられるトランジス
タより小さく設定することができる。具体的には、規格
の電源電圧が４０Ｖの場合、単独で、あるいは従来例の
ようにゲート層間に拡散層を形成して用いられるトラン
ジスタのゲート層の幅は約６μｍであるのに対し、第４
の実施形態のゲート層の幅は約４μｍである。

【００２６】第１、第４の実施形態の効果を合わせる
と、電源電圧４０Ｖの場合、従来例と比較して、ゲート
層間の拡散層を用いないことによりゲート層間の間隔を
約３μｍ短縮し、ゲート層３１，３２の幅をそれぞれ２
μｍ短くできるため、合計で約７μｍの短縮が可能とな
る。

【００２７】

【発明の効果】以上説明したように、この発明の構成に
よれば、直列接続された２つのＭＯＳトランジスタの接
続点にコンタクトが不要な場合には、第１、第２ゲート
層の間の拡散層を設けずに構成することにより、スペー
スの無駄を省き、構成される回路に必要十分な素子サイ
ズを実現することができる。

【００２８】また、請求項２のように、第１、第２ゲー
ト層の距離を、規定電圧の印加により両ゲート間にチャ
ンネル層が形成されるに十分な短さに設定した場合に
は、何ら付加的な構成を加えることなく、回路を構成す
ることができる。一方、請求項３のように、層間絶縁膜
の表面に、第１、第２ゲート層間を跨ぐように電源電圧
に接続された配線金属層を形成した場合には、この配線
金属層によりチャンネル層が常時形成されるため、回路
のスイッチング速度を請求項２の場合より向上させるこ
とができる。

【００２９】さらに、請求項４のように、第１、第２ゲ
ート層の表面に絶縁層を形成し、絶縁層上に第１、第２
ゲート層間を跨ぐように第３ゲート層を形成し、第３ゲ
ート層と第１、第２ゲート層のいずれか一方とを配線金
属で接続した場合には、スイッチング速度の向上という
請求項３と同等の効果を発揮させつつ、層間絶縁膜の表
面にゲート層間の導通のための配線金属を広範に形成す
る必要がなく、配線パターンの自由度を著しく向上させ
ることができる。

【００３０】なお、この発明ではゲート層間に拡散層が
形成されないため、請求項５のように、第１、第２ゲー
ト層に交差する方向での各ゲート層の幅を、単独で用い
られるＭＯＳトランジスタに必要なゲート層の幅より小
さく設定することができ、このように設定した場合に
は、回路サイズをより小さくすることができる。

【図面の簡単な説明】

【図１】第１の実施形態にかかる半導体集積回路装置
の構成を示し、(Ａ)が平面図、(Ｂ)が断面図である。

【図２】第２の実施形態にかかる半導体集積回路装置
の構成を示し、(Ａ)が平面図、(Ｂ)が断面図である。

【図３】第３の実施形態にかかる半導体集積回路装置
の構成を示し、(Ａ)が平面図、(Ｂ)が断面図である。

【図４】第４の実施形態にかかる半導体集積回路装置
の構成を示し、(Ａ)が平面図、(Ｂ)が断面図である。

【図５】ＣＭＯＳインバータを用いたＮＡＮＤ回路の
回路図である。

【図６】従来の半導体集積回路装置の構成を示し、
(Ａ)が平面図、(Ｂ)が(Ａ)のＡ−Ａ'線に沿う断面図で
ある。

【符号の説明】

２０Ｓｉ基板２１ドレイン用拡散層２２ソース用拡散層３１第１ゲート層３２第２ゲート層４０層間絶縁膜５０コンタクト電極５３配線電極Ｎ1，Ｎ2 ＮＭＯＳトランジスタ

Claims

【特許請求の範囲】

【請求項１】直列に接続された２つのＭＯＳトランジ
スタを含む半導体集積回路装置において、基板上に拡散
層を介さずに隣接して形成された第１、第２ゲート層
と、前記第１ゲート層の外側に形成されたドレイン用拡
散層と、前記第２ゲート層の外側に形成されたソース用
拡散層と、前記第１、第２ゲート層を覆って前記基板上
に形成された層間絶縁膜と、該層間絶縁膜の表面から前
記ドレイン用拡散層および前記ソース用拡散層に達する
コンタクト電極とを備え、規定電圧の印加により前記第
１、第２ゲート層間にチャンネル層が形成されて両ゲー
ト間が導通するよう構成されていることを特徴とする半
導体集積回路装置。
【請求項２】前記第１、第２ゲート層の距離は、規定
電圧の印加により両ゲート間にチャンネル層が形成され
るよう定められていることを特徴とする請求項１に記載
の半導体集積回路装置。
【請求項３】前記層間絶縁膜の表面に、前記第１、第
２ゲート層間を跨ぐように電源電圧に接続された配線金
属層が形成され、該配線金属層により前記チャンネル層
が常時形成されることを特徴とする請求項１に記載の半
導体集積回路装置。
【請求項４】前記第１、第２ゲート層の表面に絶縁層
を形成し、該絶縁層上に前記第１、第２ゲート層間を跨
ぐように第３ゲート層を形成し、前記第３ゲート層と前
記第１、第２ゲート層のいずれか一方とを配線金属で接
続したことを特徴とする請求項１に記載の半導体集積回
路装置。
【請求項５】前記第１、第２ゲート層に交差する方向
での各ゲート層の幅が、単独で用いられるＭＯＳトラン
ジスタに必要なゲート層の幅より小さく設定されている
ことを特徴とする請求項１に記載の半導体集積回路装
置。