JP2000021878A - 半導体装置およびその製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】 封止材内のフィラーに起因するパッシベーシ
ョン膜のクラックの発生を抑制する。 【解決手段】 最上層配線である第３層配線Ｍ３の配線
間距離をフィラー２０の粒径（２・ｘ）よりも十分に小
さい距離ｄ１たとえば１μｍ以下、またはフィラー２０
の粒径よりも十分に大きい距離ｄ２たとえば４μｍ以上
とする。また、距離ｄ２は、２（ｘ＋ｙ）ｃｏｓθ以上
とすることができる。ただし、ｘはフィラー２０の半径
ｘ、ｙは第３層配線Ｍ３の上端からパッシベーション膜
１７とフィラー２０の接触点までの距離ｙ、θはフィラ
ー２０の中心点を含み半導体基板１に平行な面と中心点
から接触点に引いた動径とのなす角度θである。
ョン膜のクラックの発生を抑制する。 【解決手段】 最上層配線である第３層配線Ｍ３の配線
間距離をフィラー２０の粒径（２・ｘ）よりも十分に小
さい距離ｄ１たとえば１μｍ以下、またはフィラー２０
の粒径よりも十分に大きい距離ｄ２たとえば４μｍ以上
とする。また、距離ｄ２は、２（ｘ＋ｙ）ｃｏｓθ以上
とすることができる。ただし、ｘはフィラー２０の半径
ｘ、ｙは第３層配線Ｍ３の上端からパッシベーション膜
１７とフィラー２０の接触点までの距離ｙ、θはフィラ
ー２０の中心点を含み半導体基板１に平行な面と中心点
から接触点に引いた動径とのなす角度θである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造技術に関し、特に、樹脂封止された半導体装置
に適用して有効な技術に関するものである。
その製造技術に関し、特に、樹脂封止された半導体装置
に適用して有効な技術に関するものである。
【０００２】
【従来の技術】半導体チップの外周雰囲気からの汚染や
破損からの保護の目的で、一般の半導体装置では、半導
体チップおよびリード（インナーリード）が封止され
る。この封止には、セラミックスや金属のふたを用いて
気密封止する方式や、樹脂でチップを取り囲み、樹脂封
止する方式が知られている。樹脂封止方式は、コストが
安く、広く用いられる方式である。
破損からの保護の目的で、一般の半導体装置では、半導
体チップおよびリード（インナーリード）が封止され
る。この封止には、セラミックスや金属のふたを用いて
気密封止する方式や、樹脂でチップを取り囲み、樹脂封
止する方式が知られている。樹脂封止方式は、コストが
安く、広く用いられる方式である。
【０００３】樹脂封止の方法には、ポッティング法、キ
ャスティング法等が知られているが、トランスファモー
ルド法が最も一般的に用いられる。トランスファモール
ド法は、リードフレームのダイパッドにダイボンディン
グされた半導体チップの表面のボンディングパッドとリ
ードフレームのインナーリード部とをたとえば金等の細
線でワイヤボンディングした後に金型に樹脂を注入して
封止する方法である。樹脂は、粉末状またはタブレット
状の樹脂を温度と圧力をかけて溶融させ、この溶融され
た樹脂をリードフレームが固定された金型に注入し、固
化させて成型する。樹脂の材料には、ベースとしてエポ
キシ系の樹脂が用いられ、フェノール系の硬化剤が用い
られる。
ャスティング法等が知られているが、トランスファモー
ルド法が最も一般的に用いられる。トランスファモール
ド法は、リードフレームのダイパッドにダイボンディン
グされた半導体チップの表面のボンディングパッドとリ
ードフレームのインナーリード部とをたとえば金等の細
線でワイヤボンディングした後に金型に樹脂を注入して
封止する方法である。樹脂は、粉末状またはタブレット
状の樹脂を温度と圧力をかけて溶融させ、この溶融され
た樹脂をリードフレームが固定された金型に注入し、固
化させて成型する。樹脂の材料には、ベースとしてエポ
キシ系の樹脂が用いられ、フェノール系の硬化剤が用い
られる。
【０００４】なお、半導体装置の封止技術を詳しく記載
している例としては、たとえば、昭和５９年１１月３０
日、株式会社オーム社発行、「ＬＳＩハンドブック」、
ｐ４１１〜ｐ４１２がある。
している例としては、たとえば、昭和５９年１１月３０
日、株式会社オーム社発行、「ＬＳＩハンドブック」、
ｐ４１１〜ｐ４１２がある。
【０００５】
【発明が解決しようとする課題】しかし、本発明者ら
は、以下の問題が存在することを認識した。すなわち、
樹脂封止材には、その流動性を増加させる等の目的か
ら、たとえばシリコン酸化物（シリカ）からなるフィラ
ーが添加されている。このフィラーが存在する状況で前
記したトランスファモールド法を実施すると、図１３に
示すように、最上層配線１０１により形成されたパッシ
ベーション膜１０２の表面凹部１０３にフィラー１０４
が入り込み、モールドの圧力１０５を受けてパッシベー
ション膜１０２にクラック１０６が発生する。パッシベ
ーション膜１０２は一般にシリコン窒化膜で構成され、
その耐湿性は優れているが、このようなクラック１０６
の発生により、パッシベーション膜１０２の耐湿性を低
下し、最上層配線１０１あるいはその下層の配線の腐食
または半導体素子性能の低下の原因となる。この結果、
半導体装置の信頼性を低下することとなる。
は、以下の問題が存在することを認識した。すなわち、
樹脂封止材には、その流動性を増加させる等の目的か
ら、たとえばシリコン酸化物（シリカ）からなるフィラ
ーが添加されている。このフィラーが存在する状況で前
記したトランスファモールド法を実施すると、図１３に
示すように、最上層配線１０１により形成されたパッシ
ベーション膜１０２の表面凹部１０３にフィラー１０４
が入り込み、モールドの圧力１０５を受けてパッシベー
ション膜１０２にクラック１０６が発生する。パッシベ
ーション膜１０２は一般にシリコン窒化膜で構成され、
その耐湿性は優れているが、このようなクラック１０６
の発生により、パッシベーション膜１０２の耐湿性を低
下し、最上層配線１０１あるいはその下層の配線の腐食
または半導体素子性能の低下の原因となる。この結果、
半導体装置の信頼性を低下することとなる。
【０００６】なお、このような障害は、パッシベーショ
ン膜１０２上に形成されたポリイミド系の樹脂膜等で構
成される保護膜１０７の開口部で発生する。そのため、
障害の発生頻度は一般に低く、従来検知することが困難
であった。ところが本発明者らの検討により他の不良発
生モードと分離して検知することが可能となったもので
ある。今後、他の不良モードの発生率が低減されること
により、このような障害による不良率が支配的となり、
問題が顕著に発生すると考えられる。
ン膜１０２上に形成されたポリイミド系の樹脂膜等で構
成される保護膜１０７の開口部で発生する。そのため、
障害の発生頻度は一般に低く、従来検知することが困難
であった。ところが本発明者らの検討により他の不良発
生モードと分離して検知することが可能となったもので
ある。今後、他の不良モードの発生率が低減されること
により、このような障害による不良率が支配的となり、
問題が顕著に発生すると考えられる。
【０００７】本発明の目的は、封止材内のフィラーに起
因するパッシベーション膜のクラックの発生を抑制する
ことにある。
因するパッシベーション膜のクラックの発生を抑制する
ことにある。
【０００８】本発明の他の目的は、半導体装置の信頼性
を向上することにある。
を向上することにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１１】（１）本発明の半導体装置は、半導体基板
の最上配線層に形成された配線と、配線を覆う絶縁膜
と、絶縁膜上の保護膜と、半導体基板を封止する封止部
材とを含む半導体装置であって、配線のうち保護膜の開
口領域に形成された配線は、封止部材に含まれる粒状部
材の粒径よりも小さい第１線間距離以下または粒径より
も大きい第２線間距離以上の線間距離を有するものであ
る。
の最上配線層に形成された配線と、配線を覆う絶縁膜
と、絶縁膜上の保護膜と、半導体基板を封止する封止部
材とを含む半導体装置であって、配線のうち保護膜の開
口領域に形成された配線は、封止部材に含まれる粒状部
材の粒径よりも小さい第１線間距離以下または粒径より
も大きい第２線間距離以上の線間距離を有するものであ
る。
【００１２】このような半導体装置によれば、配線間距
離を粒状部材（フィラー）の粒径よりも小さく、たとえ
ば配線を覆う絶縁膜の表面が平坦化される程度に離間し
て配線を形成することにより配線上の絶縁膜表面を平坦
にし、粒状部材が入り込むような凹部を形成しないよう
にすることができる。これにより凹部に入り込む粒状部
材による絶縁膜（パッシベーション膜）のクラックの発
生を防止できる。
離を粒状部材（フィラー）の粒径よりも小さく、たとえ
ば配線を覆う絶縁膜の表面が平坦化される程度に離間し
て配線を形成することにより配線上の絶縁膜表面を平坦
にし、粒状部材が入り込むような凹部を形成しないよう
にすることができる。これにより凹部に入り込む粒状部
材による絶縁膜（パッシベーション膜）のクラックの発
生を防止できる。
【００１３】また、配線間距離を粒状部材の粒径よりも
大きく、たとえば配線により形成される絶縁膜表面の凹
形状の上端部の両方に粒状部材が接しない程度に離間し
て配線を形成することにより絶縁膜の凹部の幅を広く
し、凹部に粒状部材が入り込んでも凹部上端部に応力が
加わらないようにして絶縁膜のクラックの発生を抑制で
きる。
大きく、たとえば配線により形成される絶縁膜表面の凹
形状の上端部の両方に粒状部材が接しない程度に離間し
て配線を形成することにより絶縁膜の凹部の幅を広く
し、凹部に粒状部材が入り込んでも凹部上端部に応力が
加わらないようにして絶縁膜のクラックの発生を抑制で
きる。
【００１４】なお、凹部の幅が広い場合、つまり前記し
た第２線間距離は、２（ｘ＋ｙ）ｃｏｓθ、以上とする
ことができる。ただし、ｘは粒状部材の半径、ｙは配線
の上端から絶縁膜と粒状部材の接触点までの距離、θは
粒状部材の中心点を含み半導体基板に平行な面と中心点
から接触点に引いた動径とのなす角度である。
た第２線間距離は、２（ｘ＋ｙ）ｃｏｓθ、以上とする
ことができる。ただし、ｘは粒状部材の半径、ｙは配線
の上端から絶縁膜と粒状部材の接触点までの距離、θは
粒状部材の中心点を含み半導体基板に平行な面と中心点
から接触点に引いた動径とのなす角度である。
【００１５】（２）また、本発明の半導体装置は、半導
体基板の最上配線層に形成された配線と、配線を覆う絶
縁膜と、絶縁膜上の保護膜と、半導体基板を封止する封
止部材とを含む半導体装置であって、絶縁膜の表面が平
坦化されているものである。
体基板の最上配線層に形成された配線と、配線を覆う絶
縁膜と、絶縁膜上の保護膜と、半導体基板を封止する封
止部材とを含む半導体装置であって、絶縁膜の表面が平
坦化されているものである。
【００１６】このような半導体装置によれば、配線間隔
によらず絶縁膜の表面が平坦化されているため、絶縁膜
に粒状部材が入り込むような凹部が存在せず、凹部に入
り込む粒状部材による絶縁膜のクラックの発生を防止で
きる。
によらず絶縁膜の表面が平坦化されているため、絶縁膜
に粒状部材が入り込むような凹部が存在せず、凹部に入
り込む粒状部材による絶縁膜のクラックの発生を防止で
きる。
【００１７】なお、絶縁膜の平坦化は、絶縁膜を、流動
性を有する絶縁膜たとえばＳＯＧ（Spin On Glass ）膜
で構成することにより実現できる。また、絶縁膜の表面
を、たとえばＣＭＰ法を用いて研磨することにより実現
できる。さらに、配線間の距離が大きい領域にダミー部
材を配置することにより配線とダミー部材との距離を絶
縁膜が平坦化される程度に小さくして実現することがで
きる。
性を有する絶縁膜たとえばＳＯＧ（Spin On Glass ）膜
で構成することにより実現できる。また、絶縁膜の表面
を、たとえばＣＭＰ法を用いて研磨することにより実現
できる。さらに、配線間の距離が大きい領域にダミー部
材を配置することにより配線とダミー部材との距離を絶
縁膜が平坦化される程度に小さくして実現することがで
きる。
【００１８】（３）本発明の半導体装置の製造方法は、
半導体基板の最上配線層に配線を形成する工程と、配線
を覆う絶縁膜を形成する工程と、絶縁膜上に保護膜を形
成し、配線のボンディングパッドが形成された領域を開
口する工程と、半導体基板を封止部材により封止する工
程とを含む半導体装置の製造方法であって、配線が、封
止部材に含まれる粒状部材の粒径よりも十分に小さく、
または十分に大きく離間して形成されるようにパターニ
ングされるものである。
半導体基板の最上配線層に配線を形成する工程と、配線
を覆う絶縁膜を形成する工程と、絶縁膜上に保護膜を形
成し、配線のボンディングパッドが形成された領域を開
口する工程と、半導体基板を封止部材により封止する工
程とを含む半導体装置の製造方法であって、配線が、封
止部材に含まれる粒状部材の粒径よりも十分に小さく、
または十分に大きく離間して形成されるようにパターニ
ングされるものである。
【００１９】このような半導体装置の製造方法によれ
ば、前記した（１）の半導体装置が製造できる。
ば、前記した（１）の半導体装置が製造できる。
【００２０】なお、前記のようなパターニングは、絶縁
膜の表面が平坦化される程度の配線間距離以下である第
１の条件と、配線間の距離が、２（ｘ＋ｙ）ｃｏｓθ、
以上となる第２の条件（ただし、ｘは粒状部材の半径、
ｙは配線の上端から絶縁膜と粒状部材の接触点までの距
離、θは粒状部材の中心点を含み半導体基板に平行な面
と中心点から接触点に引いた動径とのなす角度であ
る。）、をともに満足することにより実現できる。
膜の表面が平坦化される程度の配線間距離以下である第
１の条件と、配線間の距離が、２（ｘ＋ｙ）ｃｏｓθ、
以上となる第２の条件（ただし、ｘは粒状部材の半径、
ｙは配線の上端から絶縁膜と粒状部材の接触点までの距
離、θは粒状部材の中心点を含み半導体基板に平行な面
と中心点から接触点に引いた動径とのなす角度であ
る。）、をともに満足することにより実現できる。
【００２１】また、本発明の半導体装置の製造方法は、
半導体基板の最上配線層に配線を形成する工程と、配線
を覆う絶縁膜を形成する工程と、絶縁膜上に保護膜を形
成し、配線のボンディングパッドが形成された領域を開
口する工程と、半導体基板を封止部材により封止する工
程とを含む半導体装置の製造方法であって、絶縁膜をＣ
ＭＰ法を用いて平坦化するものである。
半導体基板の最上配線層に配線を形成する工程と、配線
を覆う絶縁膜を形成する工程と、絶縁膜上に保護膜を形
成し、配線のボンディングパッドが形成された領域を開
口する工程と、半導体基板を封止部材により封止する工
程とを含む半導体装置の製造方法であって、絶縁膜をＣ
ＭＰ法を用いて平坦化するものである。
【００２２】このような半導体装置の製造方法によれ
ば、絶縁膜の表面を平坦化することにより粒状部材の入
り込む凹部をなくし、絶縁膜のクラックの発生を防止で
きる。
ば、絶縁膜の表面を平坦化することにより粒状部材の入
り込む凹部をなくし、絶縁膜のクラックの発生を防止で
きる。
【００２３】さらに、本発明の半導体装置の製造方法
は、半導体基板の最上配線層に配線を形成する工程と、
配線を覆う絶縁膜を形成する工程と、絶縁膜上に保護膜
を形成し、配線のボンディングパッドが形成された領域
を開口する工程と、半導体基板を封止部材により封止す
る工程とを含む半導体装置の製造方法であって、配線間
にダミー部材を配置し、配線とダミー部材との間隔が、
絶縁膜の表面が平坦化される程度の距離以下となるよう
に、配線およびダミー部材をパターニングするものであ
る。
は、半導体基板の最上配線層に配線を形成する工程と、
配線を覆う絶縁膜を形成する工程と、絶縁膜上に保護膜
を形成し、配線のボンディングパッドが形成された領域
を開口する工程と、半導体基板を封止部材により封止す
る工程とを含む半導体装置の製造方法であって、配線間
にダミー部材を配置し、配線とダミー部材との間隔が、
絶縁膜の表面が平坦化される程度の距離以下となるよう
に、配線およびダミー部材をパターニングするものであ
る。
【００２４】このような半導体装置の製造方法によれ
ば、絶縁膜の下層を構成する配線とダミー部材との間隔
が十分に狭いため、絶縁膜表面に凹部が形成されず、粒
状部材の入り込む凹部をなくして絶縁膜のクラックの発
生を防止できる。
ば、絶縁膜の下層を構成する配線とダミー部材との間隔
が十分に狭いため、絶縁膜表面に凹部が形成されず、粒
状部材の入り込む凹部をなくして絶縁膜のクラックの発
生を防止できる。
【００２５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００２６】（実施の形態１）図１は、本発明の一実施
の形態である半導体装置の一例を示した断面図である。
また、図２は、実施の形態１の半導体装置の一部を示し
た平面図である。
の形態である半導体装置の一例を示した断面図である。
また、図２は、実施の形態１の半導体装置の一部を示し
た平面図である。
【００２７】本実施の形態１の半導体装置は、半導体基
板１上に形成されたｎチャネルＭＩＳＦＥＴ（Metal In
sulator Semiconductor Field Effect Transistor ）Ｑ
ｎおよびｐチャネルＭＩＳＦＥＴＱｐを有する。ｎチャ
ネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱ
ｐは、ＣＭＩＳＦＥＴ（Complimentary-MISFET）を構成
して半導体集積回路を構成することができ、半導体集積
回路には、図示はしないが、抵抗、コンデンサ等の受動
素子を含めることができる。
板１上に形成されたｎチャネルＭＩＳＦＥＴ（Metal In
sulator Semiconductor Field Effect Transistor ）Ｑ
ｎおよびｐチャネルＭＩＳＦＥＴＱｐを有する。ｎチャ
ネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱ
ｐは、ＣＭＩＳＦＥＴ（Complimentary-MISFET）を構成
して半導体集積回路を構成することができ、半導体集積
回路には、図示はしないが、抵抗、コンデンサ等の受動
素子を含めることができる。
【００２８】なお、本実施の形態ではＣＭＩＳＦＥＴを
例示するが、ｎチャネルＭＩＳＦＥＴＱｎまたはｐチャ
ネルＭＩＳＦＥＴＱｐの単一チャネルのＭＩＳＦＥＴで
半導体集積回路を構成してもよい。さらに、本実施の形
態ではＭＩＳＦＥＴを例示するが、バイポーラトランジ
スタまたはＢｉ−ＣＭＩＳＦＥＴ等他のトランジスタ構
造の素子を用いて半導体集積回路を構成してもよい。
例示するが、ｎチャネルＭＩＳＦＥＴＱｎまたはｐチャ
ネルＭＩＳＦＥＴＱｐの単一チャネルのＭＩＳＦＥＴで
半導体集積回路を構成してもよい。さらに、本実施の形
態ではＭＩＳＦＥＴを例示するが、バイポーラトランジ
スタまたはＢｉ−ＣＭＩＳＦＥＴ等他のトランジスタ構
造の素子を用いて半導体集積回路を構成してもよい。
【００２９】半導体基板１には、その主面近傍に素子分
離領域２が形成され、素子分離領域２で囲まれた活性領
域には、ｐ型の不純物（たとえばボロン（Ｂ））が低濃
度に導入されたｐ型ウェル３およびｎ型の不純物（たと
えばリン（Ｐ）、ヒ素（Ａｓ））が低濃度に導入された
ｎ型ウェル４が形成されている。ｎチャネルＭＩＳＦＥ
ＴＱｎはｐ型ウェル３の活性領域主面に、ｐチャネルＭ
ＩＳＦＥＴＱｐは、ｎ型ウェル４の活性領域主面に形成
されている。素子分離領域２は、半導体基板１の主面の
浅溝内に形成され、たとえばシリコン酸化膜からなる。
なお、本実施の形態１では半導体基板１として半導体か
らなる基板を例示しているが、表面に単結晶の半導体層
を有するＳＯＩ基板、あるいは表面に多結晶シリコン膜
を有するガラス基板であってもよい。
離領域２が形成され、素子分離領域２で囲まれた活性領
域には、ｐ型の不純物（たとえばボロン（Ｂ））が低濃
度に導入されたｐ型ウェル３およびｎ型の不純物（たと
えばリン（Ｐ）、ヒ素（Ａｓ））が低濃度に導入された
ｎ型ウェル４が形成されている。ｎチャネルＭＩＳＦＥ
ＴＱｎはｐ型ウェル３の活性領域主面に、ｐチャネルＭ
ＩＳＦＥＴＱｐは、ｎ型ウェル４の活性領域主面に形成
されている。素子分離領域２は、半導体基板１の主面の
浅溝内に形成され、たとえばシリコン酸化膜からなる。
なお、本実施の形態１では半導体基板１として半導体か
らなる基板を例示しているが、表面に単結晶の半導体層
を有するＳＯＩ基板、あるいは表面に多結晶シリコン膜
を有するガラス基板であってもよい。
【００３０】ｎチャネルＭＩＳＦＥＴＱｎは、ｐ型ウェ
ル３の主面上にゲート絶縁膜５を介して形成されたゲー
ト電極６と、ゲート電極６の両側の半導体基板１の主面
に形成された不純物半導体領域７とを有する。また、ｐ
チャネルＭＩＳＦＥＴＱｐは、ｎ型ウェル４の主面上に
ゲート絶縁膜５を介して形成されたゲート電極６と、ゲ
ート電極６の両側の半導体基板１の主面に形成された不
純物半導体領域８とを有する。
ル３の主面上にゲート絶縁膜５を介して形成されたゲー
ト電極６と、ゲート電極６の両側の半導体基板１の主面
に形成された不純物半導体領域７とを有する。また、ｐ
チャネルＭＩＳＦＥＴＱｐは、ｎ型ウェル４の主面上に
ゲート絶縁膜５を介して形成されたゲート電極６と、ゲ
ート電極６の両側の半導体基板１の主面に形成された不
純物半導体領域８とを有する。
【００３１】ゲート絶縁膜５は、数ｎｍの膜厚を有する
シリコン酸化膜からなりたとえば熱ＣＶＤ法により形成
することができる。ゲート電極６は、たとえば低抵抗多
結晶シリコン膜からなり、その上層に、タングステン
（Ｗ）、コバルト（Ｃｏ）等のシリサイド層、あるいは
窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）等の
バリアメタルを介したタングステン（Ｗ）、モリブデン
（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）等の金属
層を形成して低抵抗化を図ってもよい。
シリコン酸化膜からなりたとえば熱ＣＶＤ法により形成
することができる。ゲート電極６は、たとえば低抵抗多
結晶シリコン膜からなり、その上層に、タングステン
（Ｗ）、コバルト（Ｃｏ）等のシリサイド層、あるいは
窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）等の
バリアメタルを介したタングステン（Ｗ）、モリブデン
（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）等の金属
層を形成して低抵抗化を図ってもよい。
【００３２】不純物半導体領域７、８は、ｎチャネルＭ
ＩＳＦＥＴＱｎ、ｐチャネルＭＩＳＦＥＴＱｐのソース
・ドレイン領域として機能するものである。不純物半導
体領域７にはｎ型不純物（たとえばリンまたはヒ素）が
導入され、不純物半導体領域８にはｐ型不純物（たとえ
ばボロン）が導入される。不純物半導体領域７、８は、
不純物が低濃度に導入された低濃度不純物半導体領域
と、不純物が高濃度に導入された高濃度不純物半導体領
域とからなるいわゆるＬＤＤ（Lightly Doped Drain ）
構造としてもよい。また、不純物半導体領域７、８の上
部には、タングステンシリサイド（ＷＳｉx ）、モリブ
デンシリサイド（ＭｏＳｉx ）、チタンシリサイド（Ｔ
ｉＳｉx ）、タンタルシリサイド（ＴａＳｉx ）などの
高融点金属シリサイド膜を形成してもよい。
ＩＳＦＥＴＱｎ、ｐチャネルＭＩＳＦＥＴＱｐのソース
・ドレイン領域として機能するものである。不純物半導
体領域７にはｎ型不純物（たとえばリンまたはヒ素）が
導入され、不純物半導体領域８にはｐ型不純物（たとえ
ばボロン）が導入される。不純物半導体領域７、８は、
不純物が低濃度に導入された低濃度不純物半導体領域
と、不純物が高濃度に導入された高濃度不純物半導体領
域とからなるいわゆるＬＤＤ（Lightly Doped Drain ）
構造としてもよい。また、不純物半導体領域７、８の上
部には、タングステンシリサイド（ＷＳｉx ）、モリブ
デンシリサイド（ＭｏＳｉx ）、チタンシリサイド（Ｔ
ｉＳｉx ）、タンタルシリサイド（ＴａＳｉx ）などの
高融点金属シリサイド膜を形成してもよい。
【００３３】ゲート電極６の側面および上面にはサイド
ウォールスペーサ９およびキャップ絶縁膜１０がそれぞ
れ形成されている。サイドウォールスペーサ９およびキ
ャップ絶縁膜１０は、たとえばシリコン酸化膜あるいは
シリコン窒化膜とすることができ、シリコン窒化膜を用
いる場合には、そのシリコン窒化膜からなるサイドウォ
ールスペーサ９およびキャップ絶縁膜１０をマスクとし
て用い、後に説明する層間絶縁膜に自己整合的に接続孔
を開口することができる。
ウォールスペーサ９およびキャップ絶縁膜１０がそれぞ
れ形成されている。サイドウォールスペーサ９およびキ
ャップ絶縁膜１０は、たとえばシリコン酸化膜あるいは
シリコン窒化膜とすることができ、シリコン窒化膜を用
いる場合には、そのシリコン窒化膜からなるサイドウォ
ールスペーサ９およびキャップ絶縁膜１０をマスクとし
て用い、後に説明する層間絶縁膜に自己整合的に接続孔
を開口することができる。
【００３４】半導体基板１、ｎチャネルＭＩＳＦＥＴＱ
ｎおよびｐチャネルＭＩＳＦＥＴＱｐの上面には層間絶
縁膜１１が形成されている。層間絶縁膜１１として、Ｂ
ＰＳＧ（Boro-Phospho-Silicate Glass ）膜またはＰＳ
Ｇ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）
膜等のリフロー膜を用いることができるが、層間絶縁膜
１１の下部もしくは上部にＣＶＤ法またはスパッタ法に
より形成されたシリコン酸化膜とＳＯＧ（ＳｐｉｎＯｎ
Ｇｌａｓｓ ）膜の積層膜とすることもできる。層間
絶縁膜１１の表面はＣＭＰ（Chemical Mechanical Poli
shing ）法により平坦化することができる。
ｎおよびｐチャネルＭＩＳＦＥＴＱｐの上面には層間絶
縁膜１１が形成されている。層間絶縁膜１１として、Ｂ
ＰＳＧ（Boro-Phospho-Silicate Glass ）膜またはＰＳ
Ｇ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）
膜等のリフロー膜を用いることができるが、層間絶縁膜
１１の下部もしくは上部にＣＶＤ法またはスパッタ法に
より形成されたシリコン酸化膜とＳＯＧ（ＳｐｉｎＯｎ
Ｇｌａｓｓ ）膜の積層膜とすることもできる。層間
絶縁膜１１の表面はＣＭＰ（Chemical Mechanical Poli
shing ）法により平坦化することができる。
【００３５】不純物半導体領域７、８上の層間絶縁膜１
１には、接続孔が設けられ、接続孔の内部には接続プラ
グ１２が形成される。接続プラグ１２は、たとえばチタ
ン膜、窒化チタン膜、タングステン膜の積層膜とするこ
とができる。層間絶縁膜１１と接続プラグ１２の上面に
は第１層配線Ｍ１が形成される。第１層配線Ｍ１は、た
とえば窒化チタン膜、アルミニウム膜および窒化チタン
膜の積層膜とすることができる。
１には、接続孔が設けられ、接続孔の内部には接続プラ
グ１２が形成される。接続プラグ１２は、たとえばチタ
ン膜、窒化チタン膜、タングステン膜の積層膜とするこ
とができる。層間絶縁膜１１と接続プラグ１２の上面に
は第１層配線Ｍ１が形成される。第１層配線Ｍ１は、た
とえば窒化チタン膜、アルミニウム膜および窒化チタン
膜の積層膜とすることができる。
【００３６】第１層配線Ｍ１上には、層間絶縁膜１３、
接続プラグ１４、第２層配線Ｍ２が形成され、さらに、
第２層配線Ｍ２上には、層間絶縁膜１５、接続プラグ１
６が形成される。層間絶縁膜１３、１５、接続プラグ１
４、１６、第２層配線Ｍ２は、各々、層間絶縁膜１１、
接続プラグ１２、第１層配線Ｍ１と同様である。
接続プラグ１４、第２層配線Ｍ２が形成され、さらに、
第２層配線Ｍ２上には、層間絶縁膜１５、接続プラグ１
６が形成される。層間絶縁膜１３、１５、接続プラグ１
４、１６、第２層配線Ｍ２は、各々、層間絶縁膜１１、
接続プラグ１２、第１層配線Ｍ１と同様である。
【００３７】層間絶縁膜１５および接続プラグ１６上に
は、最上層の配線層である第３層配線Ｍ３が形成され、
第３層配線Ｍ３上にはシリコン酸化膜１７ａおよびシリ
コン窒化膜１７ｂからなるパッシベーション膜１７が形
成される。パッシベーション膜１７上には保護膜１８が
形成され、保護膜１８には開口１９が形成される。開口
１９の領域ではモールド樹脂内のフィラー２０がパッシ
ベーション膜１７に直接接触している。
は、最上層の配線層である第３層配線Ｍ３が形成され、
第３層配線Ｍ３上にはシリコン酸化膜１７ａおよびシリ
コン窒化膜１７ｂからなるパッシベーション膜１７が形
成される。パッシベーション膜１７上には保護膜１８が
形成され、保護膜１８には開口１９が形成される。開口
１９の領域ではモールド樹脂内のフィラー２０がパッシ
ベーション膜１７に直接接触している。
【００３８】第３層配線Ｍ３を構成する材質は第１層配
線Ｍ１または第２層配線Ｍ２と同様である。シリコン酸
化膜１７ａおよびシリコン窒化膜１７ｂの膜厚は各々、
たとえば３００ｎｍ、1.３μｍとすることができ、保護
膜１８は、ＰＩＱ等のポリイミド系の樹脂膜で構成でき
る。また、フィラー２０は、たとえばシリカ（シリコン
酸化物）で構成される。
線Ｍ１または第２層配線Ｍ２と同様である。シリコン酸
化膜１７ａおよびシリコン窒化膜１７ｂの膜厚は各々、
たとえば３００ｎｍ、1.３μｍとすることができ、保護
膜１８は、ＰＩＱ等のポリイミド系の樹脂膜で構成でき
る。また、フィラー２０は、たとえばシリカ（シリコン
酸化物）で構成される。
【００３９】第３層配線Ｍ３の線間距離は、フィラー２
０の粒径よりも狭く、または、広く形成される。すなわ
ち、第３層配線Ｍ３の線間距離は、フィラー２０の直径
（２・ｘ）よりも狭い距離ｄ１（第１線間距離）以下ま
たは広い距離ｄ２（第２線間距離）以上でパターニング
される。このため、第３層配線Ｍ３上に形成されるシリ
コン酸化膜１７ａおよびシリコン窒化膜１７ｂからなる
パッシベーション膜１７の表面に形成される凹部２１
は、距離ｄ２の領域にのみ形成され、距離ｄ１の領域で
は第３層配線Ｍ３の間がパッシベーション膜１７で埋め
込まれて凹部が形成されない。従って、凹部が形成され
ない距離ｄ１の領域ではフィラー２０が凹部に入り込む
余地がなく、距離ｄ２の領域では、凹部２１の上端部の
両方にフィラー２０が接触することがない。つまり、フ
ィラー２０は凹部２１の底部に接触し、トランスファモ
ールド法による圧力が加わってもフィラー２０からの圧
力は凹部２１の底部に分散されパッシベーション膜１７
にクラックが発生することはない。
０の粒径よりも狭く、または、広く形成される。すなわ
ち、第３層配線Ｍ３の線間距離は、フィラー２０の直径
（２・ｘ）よりも狭い距離ｄ１（第１線間距離）以下ま
たは広い距離ｄ２（第２線間距離）以上でパターニング
される。このため、第３層配線Ｍ３上に形成されるシリ
コン酸化膜１７ａおよびシリコン窒化膜１７ｂからなる
パッシベーション膜１７の表面に形成される凹部２１
は、距離ｄ２の領域にのみ形成され、距離ｄ１の領域で
は第３層配線Ｍ３の間がパッシベーション膜１７で埋め
込まれて凹部が形成されない。従って、凹部が形成され
ない距離ｄ１の領域ではフィラー２０が凹部に入り込む
余地がなく、距離ｄ２の領域では、凹部２１の上端部の
両方にフィラー２０が接触することがない。つまり、フ
ィラー２０は凹部２１の底部に接触し、トランスファモ
ールド法による圧力が加わってもフィラー２０からの圧
力は凹部２１の底部に分散されパッシベーション膜１７
にクラックが発生することはない。
【００４０】また、距離ｄ２は、２（ｘ＋ｙ）ｃｏｓθ
以上とすることができる。ただし、ｘはフィラー２０の
半径ｘ、ｙは第３層配線Ｍ３の上端からパッシベーショ
ン膜１７とフィラー２０の接触点までの距離ｙ、θはフ
ィラー２０の中心点を含み半導体基板１に平行な面と中
心点から接触点に引いた動径とのなす角度θである。こ
のような条件を満足する限り、凹部２１の上端部の両方
にフィラー２０が接触することがない。
以上とすることができる。ただし、ｘはフィラー２０の
半径ｘ、ｙは第３層配線Ｍ３の上端からパッシベーショ
ン膜１７とフィラー２０の接触点までの距離ｙ、θはフ
ィラー２０の中心点を含み半導体基板１に平行な面と中
心点から接触点に引いた動径とのなす角度θである。こ
のような条件を満足する限り、凹部２１の上端部の両方
にフィラー２０が接触することがない。
【００４１】なお、距離ｄ１としては、たとえば１μｍ
以下、距離ｄ２としては、たとえば４μｍ以上を例示で
きる。また、上記のようなフィラー２０とパッシベーシ
ョン膜１７との接触は、保護膜１８の開口１９の領域に
おいてのみ発生することから、開口１９以外の領域で
は、第３層配線Ｍ３の線間距離ｄ１、ｄ２が前記の条件
に限られることはない。
以下、距離ｄ２としては、たとえば４μｍ以上を例示で
きる。また、上記のようなフィラー２０とパッシベーシ
ョン膜１７との接触は、保護膜１８の開口１９の領域に
おいてのみ発生することから、開口１９以外の領域で
は、第３層配線Ｍ３の線間距離ｄ１、ｄ２が前記の条件
に限られることはない。
【００４２】次に、本実施の形態の半導体装置の製造方
法について説明する。図３〜図７は、実施の形態１の半
導体装置の製造方法の一例を工程順に示した断面図であ
る。
法について説明する。図３〜図７は、実施の形態１の半
導体装置の製造方法の一例を工程順に示した断面図であ
る。
【００４３】まず、図３に示すように、ｐ- 形の単結晶
シリコンからなる半導体基板１を用意し、素子分離領域
２が形成される領域に開口を有するフォトレジスト膜を
パターニングし、半導体基板１に浅溝を形成する。次
に、フォトレジスト膜を除去し、前記浅溝を埋め込むシ
リコン酸化膜を半導体基板１の全面に堆積して、このシ
リコン酸化膜をＣＭＰ法により研磨する。これにより浅
溝以外の領域の半導体基板１上の前記シリコン酸化膜を
除去して浅溝内に素子分離領域２を形成する。
シリコンからなる半導体基板１を用意し、素子分離領域
２が形成される領域に開口を有するフォトレジスト膜を
パターニングし、半導体基板１に浅溝を形成する。次
に、フォトレジスト膜を除去し、前記浅溝を埋め込むシ
リコン酸化膜を半導体基板１の全面に堆積して、このシ
リコン酸化膜をＣＭＰ法により研磨する。これにより浅
溝以外の領域の半導体基板１上の前記シリコン酸化膜を
除去して浅溝内に素子分離領域２を形成する。
【００４４】次に、ｐ型ウェル３が形成される領域に開
口を有するフォトレジスト膜をパターニングし、このフ
ォトレジスト膜をマスクとして、ｐ型の導電型にするた
めの不純物、たとえばボロンをイオン注入する。前記フ
ォトレジスト膜を除去した後、ｎ型ウェル４が形成され
る領域に開口を有するフォトレジスト膜をパターニング
し、このフォトレジスト膜をマスクとして、ｎ型の導電
型にするための不純物、たとえばリンをイオン注入す
る。さらに、前記フォトレジスト膜を除去した後、半導
体基板１に熱処理を施して前記不純物を活性化し、ｐ型
ウェル３およびｎ型ウェル４を形成する。
口を有するフォトレジスト膜をパターニングし、このフ
ォトレジスト膜をマスクとして、ｐ型の導電型にするた
めの不純物、たとえばボロンをイオン注入する。前記フ
ォトレジスト膜を除去した後、ｎ型ウェル４が形成され
る領域に開口を有するフォトレジスト膜をパターニング
し、このフォトレジスト膜をマスクとして、ｎ型の導電
型にするための不純物、たとえばリンをイオン注入す
る。さらに、前記フォトレジスト膜を除去した後、半導
体基板１に熱処理を施して前記不純物を活性化し、ｐ型
ウェル３およびｎ型ウェル４を形成する。
【００４５】次に、図４に示すように、半導体基板１の
主面上にゲート絶縁膜５となるシリコン酸化膜、ゲート
電極６となる多結晶シリコン膜およびキャップ絶縁膜１
０となるシリコン酸化膜を順次形成して積層膜を構成
し、フォトリソグラフィによりパターニングされたフォ
トレジスト膜をマスクとして前記積層膜をエッチング
し、ゲート絶縁膜５、ゲート電極６およびキャップ絶縁
膜１０を形成する。ゲート絶縁膜５はたとえば熱ＣＶＤ
法により堆積することができ、ゲート電極６はＣＶＤ法
により形成することができるが、その抵抗値を低減する
ためにｎ型の不純物（例えばＰ）をドープしてもよい。
なお、ゲート電極６の上部にタングステンシリサイド
（ＷＳｉx ）、モリブデンシリサイド（ＭｏＳｉx ）、
チタンシリサイド（ＴｉＳｉx ）、タンタルシリサイド
（ＴａＳｉx ）などの高融点金属シリサイド膜を積層し
てもよく、窒化チタン（ＴｉＮ）、窒化タングステン
（ＷＮ）等のバリア層を介してタングステン（Ｗ）、モ
リブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）
等の金属層を形成してもよい。キャップ絶縁膜１０はた
とえばＣＶＤ法により堆積することができる。
主面上にゲート絶縁膜５となるシリコン酸化膜、ゲート
電極６となる多結晶シリコン膜およびキャップ絶縁膜１
０となるシリコン酸化膜を順次形成して積層膜を構成
し、フォトリソグラフィによりパターニングされたフォ
トレジスト膜をマスクとして前記積層膜をエッチング
し、ゲート絶縁膜５、ゲート電極６およびキャップ絶縁
膜１０を形成する。ゲート絶縁膜５はたとえば熱ＣＶＤ
法により堆積することができ、ゲート電極６はＣＶＤ法
により形成することができるが、その抵抗値を低減する
ためにｎ型の不純物（例えばＰ）をドープしてもよい。
なお、ゲート電極６の上部にタングステンシリサイド
（ＷＳｉx ）、モリブデンシリサイド（ＭｏＳｉx ）、
チタンシリサイド（ＴｉＳｉx ）、タンタルシリサイド
（ＴａＳｉx ）などの高融点金属シリサイド膜を積層し
てもよく、窒化チタン（ＴｉＮ）、窒化タングステン
（ＷＮ）等のバリア層を介してタングステン（Ｗ）、モ
リブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）
等の金属層を形成してもよい。キャップ絶縁膜１０はた
とえばＣＶＤ法により堆積することができる。
【００４６】次に、ｎチャネルＭＩＳＦＥＴＱｎが形成
される領域に開口を有するフォトレジスト膜をパターニ
ングし、このフォトレジスト膜とキャップ絶縁膜１０と
をマスクとしてｎ型の導電型の不純物、たとえばリンを
イオン注入し、不純物半導体領域７をゲート電極６に対
して自己整合的に形成する。前記フォトレジスト膜を除
去した後、ｐチャネルＭＩＳＦＥＴＱｐが形成される領
域に開口を有するフォトレジスト膜をパターニングし、
このフォトレジスト膜とキャップ絶縁膜１０とをマスク
としてｐ型の導電型の不純物、たとえばボロンをイオン
注入し、不純物半導体領域８をゲート電極６に対して自
己整合的に形成する。さらに、半導体基板１上にＣＶＤ
法で酸化シリコン膜を堆積した後、反応性イオンエッチ
ング（ＲＩＥ）法でこの酸化シリコン膜を異方性エッチ
ングすることにより、ゲート電極６の側壁にサイドウォ
ールスペーサ９を形成する。なお、さらに、フォトレジ
スト膜、キャップ絶縁膜１０およびサイドウォールスペ
ーサ９をマスクとして不純物半導体領域７または不純物
半導体領域８にその導電型に応じた不純物を高濃度にイ
オン注入し、いわゆるＬＤＤ構造の不純物半導体領域を
形成してもよい。
される領域に開口を有するフォトレジスト膜をパターニ
ングし、このフォトレジスト膜とキャップ絶縁膜１０と
をマスクとしてｎ型の導電型の不純物、たとえばリンを
イオン注入し、不純物半導体領域７をゲート電極６に対
して自己整合的に形成する。前記フォトレジスト膜を除
去した後、ｐチャネルＭＩＳＦＥＴＱｐが形成される領
域に開口を有するフォトレジスト膜をパターニングし、
このフォトレジスト膜とキャップ絶縁膜１０とをマスク
としてｐ型の導電型の不純物、たとえばボロンをイオン
注入し、不純物半導体領域８をゲート電極６に対して自
己整合的に形成する。さらに、半導体基板１上にＣＶＤ
法で酸化シリコン膜を堆積した後、反応性イオンエッチ
ング（ＲＩＥ）法でこの酸化シリコン膜を異方性エッチ
ングすることにより、ゲート電極６の側壁にサイドウォ
ールスペーサ９を形成する。なお、さらに、フォトレジ
スト膜、キャップ絶縁膜１０およびサイドウォールスペ
ーサ９をマスクとして不純物半導体領域７または不純物
半導体領域８にその導電型に応じた不純物を高濃度にイ
オン注入し、いわゆるＬＤＤ構造の不純物半導体領域を
形成してもよい。
【００４７】また、この段階で、不純物半導体領域７、
８の表面に、タングステンまたはコバルトのシリサイド
膜を形成し、不純物半導体領域７、８のシート抵抗およ
び接続プラグ１２との接触抵抗を低減するようにしても
よい。
８の表面に、タングステンまたはコバルトのシリサイド
膜を形成し、不純物半導体領域７、８のシート抵抗およ
び接続プラグ１２との接触抵抗を低減するようにしても
よい。
【００４８】次に、図５に示すように、半導体基板１上
にスパッタ法またはＣＶＤ法で酸化シリコン膜を堆積
し、層間絶縁膜１１を形成する。層間絶縁膜１１の表面
は、ＣＭＰ法を用いて平坦化することができる。さら
に、半導体基板１の主面の不純物半導体領域７、８上の
層間絶縁膜１１に、フォトリソグラフィ技術およびエッ
チング技術を用いて接続孔を開口する。
にスパッタ法またはＣＶＤ法で酸化シリコン膜を堆積
し、層間絶縁膜１１を形成する。層間絶縁膜１１の表面
は、ＣＭＰ法を用いて平坦化することができる。さら
に、半導体基板１の主面の不純物半導体領域７、８上の
層間絶縁膜１１に、フォトリソグラフィ技術およびエッ
チング技術を用いて接続孔を開口する。
【００４９】次に、たとえばスパッタ法によりチタン
膜、窒化チタン膜を堆積し、さらにたとえばＣＶＤ法に
よりタングステン膜を堆積する。その後、接続孔以外の
層間絶縁膜１１上のチタン膜、窒化チタン膜およびタン
グステン膜をＣＭＰ法により研磨して除去し、接続プラ
グ１２を形成する。
膜、窒化チタン膜を堆積し、さらにたとえばＣＶＤ法に
よりタングステン膜を堆積する。その後、接続孔以外の
層間絶縁膜１１上のチタン膜、窒化チタン膜およびタン
グステン膜をＣＭＰ法により研磨して除去し、接続プラ
グ１２を形成する。
【００５０】次に、半導体基板１の全面にたとえばスパ
ッタ法により窒化チタン膜、アルミニウム膜および窒化
チタン膜の積層膜を堆積し、これをフォトリソグラフィ
によりパターニングされたフォトレジスト膜をマスクと
してエッチングし、第１層配線Ｍ１を形成する。
ッタ法により窒化チタン膜、アルミニウム膜および窒化
チタン膜の積層膜を堆積し、これをフォトリソグラフィ
によりパターニングされたフォトレジスト膜をマスクと
してエッチングし、第１層配線Ｍ１を形成する。
【００５１】次に、図６に示すように、第１層配線Ｍ１
上に層間絶縁膜１３を形成する。層間絶縁膜１３は、層
間絶縁膜１１と同様に形成する。その後、層間絶縁膜１
３に接続孔を形成し、接続孔内に接続プラグ１４を形成
する。接続プラグ１４は、接続プラグ１２と同様に形成
する。さらに層間絶縁膜１３および接続プラグ１４上
に、第１層配線Ｍ１と同様に第２層配線Ｍ２を形成し、
層間絶縁膜１１、１３と同様に層間絶縁膜１５を形成
し、層間絶縁膜１５の接続孔内に接続プラグ１６を形成
する。接続プラグ１６は、接続プラグ１２、１４と同様
に形成する。
上に層間絶縁膜１３を形成する。層間絶縁膜１３は、層
間絶縁膜１１と同様に形成する。その後、層間絶縁膜１
３に接続孔を形成し、接続孔内に接続プラグ１４を形成
する。接続プラグ１４は、接続プラグ１２と同様に形成
する。さらに層間絶縁膜１３および接続プラグ１４上
に、第１層配線Ｍ１と同様に第２層配線Ｍ２を形成し、
層間絶縁膜１１、１３と同様に層間絶縁膜１５を形成
し、層間絶縁膜１５の接続孔内に接続プラグ１６を形成
する。接続プラグ１６は、接続プラグ１２、１４と同様
に形成する。
【００５２】次に、第１層配線Ｍ１、第２層配線Ｍ２と
同様に、最上層配線である第３層配線Ｍ３を形成する。
ただし、第３層配線Ｍ３のパターニングは、フィラー２
０の粒径よりも小さい配線間距離ｄ１またはフィラー２
０の粒径よりも大きい配線間距離ｄ２で行う。配線間距
離ｄ１はたとえば１μｍ以下、配線間距離ｄ２はたとえ
ば４μｍ以上とすることができる（図６）。
同様に、最上層配線である第３層配線Ｍ３を形成する。
ただし、第３層配線Ｍ３のパターニングは、フィラー２
０の粒径よりも小さい配線間距離ｄ１またはフィラー２
０の粒径よりも大きい配線間距離ｄ２で行う。配線間距
離ｄ１はたとえば１μｍ以下、配線間距離ｄ２はたとえ
ば４μｍ以上とすることができる（図６）。
【００５３】次に、第３層配線Ｍ３上にシリコン酸化膜
１７ａおよびシリコン窒化膜１７ｂを順次堆積し、パッ
シベーション膜１７を形成する（図７）。シリコン酸化
膜１７ａは、たとえばＴＥＯＳ（テトラエトキシシラ
ン）を用いたＣＶＤ法により堆積でき、シリコン窒化膜
１７ｂは、たとえばＣＶＤ法により堆積できる。
１７ａおよびシリコン窒化膜１７ｂを順次堆積し、パッ
シベーション膜１７を形成する（図７）。シリコン酸化
膜１７ａは、たとえばＴＥＯＳ（テトラエトキシシラ
ン）を用いたＣＶＤ法により堆積でき、シリコン窒化膜
１７ｂは、たとえばＣＶＤ法により堆積できる。
【００５４】配線間距離ｄ１が十分に小さいため、距離
ｄ１の領域ではパッシベーション膜１７が第３層配線Ｍ
３の間に埋め込まれ、その表面は平坦化されている。こ
の結果、この部分にフィラー２０が接触してもパッシベ
ーション膜１７にクラックが発生することがなく、半導
体装置の耐湿性等の信頼性を低下させることがない。
ｄ１の領域ではパッシベーション膜１７が第３層配線Ｍ
３の間に埋め込まれ、その表面は平坦化されている。こ
の結果、この部分にフィラー２０が接触してもパッシベ
ーション膜１７にクラックが発生することがなく、半導
体装置の耐湿性等の信頼性を低下させることがない。
【００５５】また、配線間距離ｄ２がフィラー２０の粒
径よりも十分に大きいため、距離ｄ２の領域の第３層配
線Ｍ３により形成されるパッシベーション膜１７表面の
凹部２１が形成されても、フィラー２０は凹部２１の上
端部の両方に接触することがなく、フィラー２０に加わ
る応力は凹部２１の底面にも分散されてパッシベーショ
ン膜１７にクラックが発生することがない。この結果、
半導体装置の耐湿性等の信頼性を低下させることがな
い。
径よりも十分に大きいため、距離ｄ２の領域の第３層配
線Ｍ３により形成されるパッシベーション膜１７表面の
凹部２１が形成されても、フィラー２０は凹部２１の上
端部の両方に接触することがなく、フィラー２０に加わ
る応力は凹部２１の底面にも分散されてパッシベーショ
ン膜１７にクラックが発生することがない。この結果、
半導体装置の耐湿性等の信頼性を低下させることがな
い。
【００５６】最後に、パッシベーション膜１７上にＰＩ
Ｑ等のポリイミド系の樹脂膜を形成して保護膜１８を形
成し、保護膜１８に開口１９を形成した後、半導体基板
１をスクライブして分離し、リードフレームにダイボン
ディングした後、たとえば金線によりワイヤボンドを施
し、トランスファモールド法により半導体基板１を封止
して、図１に示す半導体装置をほぼ完成する。
Ｑ等のポリイミド系の樹脂膜を形成して保護膜１８を形
成し、保護膜１８に開口１９を形成した後、半導体基板
１をスクライブして分離し、リードフレームにダイボン
ディングした後、たとえば金線によりワイヤボンドを施
し、トランスファモールド法により半導体基板１を封止
して、図１に示す半導体装置をほぼ完成する。
【００５７】本実施の形態の半導体装置および製造方法
によれば、最上層配線である第３層配線Ｍ３の間隔をフ
ィラー２０の粒径よりの狭い距離ｄ１以下、または広い
距離ｄ２以上で形成するため、フィラー２０に起因する
パッシベーション膜１７のクラックの発生を防止し、半
導体装置の信頼性を向上することができる。
によれば、最上層配線である第３層配線Ｍ３の間隔をフ
ィラー２０の粒径よりの狭い距離ｄ１以下、または広い
距離ｄ２以上で形成するため、フィラー２０に起因する
パッシベーション膜１７のクラックの発生を防止し、半
導体装置の信頼性を向上することができる。
【００５８】（実施の形態２）図８は、本発明の他の実
施の形態である半導体装置の一例を示した断面図であ
る。
施の形態である半導体装置の一例を示した断面図であ
る。
【００５９】本実施の形態の半導体装置は、パッシベー
ション膜２２の構成および製造方法において実施の形態
１と相違するのみであり、その他の部材の構成および製
造方法は同様である。従って、その相違する部分につい
てのみ説明し、その他の説明は省略する。
ション膜２２の構成および製造方法において実施の形態
１と相違するのみであり、その他の部材の構成および製
造方法は同様である。従って、その相違する部分につい
てのみ説明し、その他の説明は省略する。
【００６０】本実施の形態の半導体装置のパッシベーシ
ョン膜２２は、最上層配線である第３層配線Ｍ３上に形
成される点は実施の形態１と同様である。ただし、パッ
シベーション膜２２の表面は、実施の形態１と相違して
第３層配線Ｍ３の配線間隔によらず平坦である。このよ
うに第３層配線Ｍ３の配線間隔によらず平坦なパッシベ
ーション膜２２となるのは、実施の形態１のシリコン酸
化膜１７ａに代えて、表面が平坦なシリコン酸化膜２２
ａを形成した後、実施の形態１のシリコン窒化膜１７ｂ
と同様なシリコン窒化膜２２ｂを形成して構成するため
である。このため、フィラー２０に起因するパッシベー
ション膜２２のクラックの発生を防止できる。これは、
フィラー２０が入り込むような凹部がパッシベーション
膜２２に形成されないことに基づく。この結果、半導体
装置の信頼性を向上できる。
ョン膜２２は、最上層配線である第３層配線Ｍ３上に形
成される点は実施の形態１と同様である。ただし、パッ
シベーション膜２２の表面は、実施の形態１と相違して
第３層配線Ｍ３の配線間隔によらず平坦である。このよ
うに第３層配線Ｍ３の配線間隔によらず平坦なパッシベ
ーション膜２２となるのは、実施の形態１のシリコン酸
化膜１７ａに代えて、表面が平坦なシリコン酸化膜２２
ａを形成した後、実施の形態１のシリコン窒化膜１７ｂ
と同様なシリコン窒化膜２２ｂを形成して構成するため
である。このため、フィラー２０に起因するパッシベー
ション膜２２のクラックの発生を防止できる。これは、
フィラー２０が入り込むような凹部がパッシベーション
膜２２に形成されないことに基づく。この結果、半導体
装置の信頼性を向上できる。
【００６１】次に、本実施の形態の半導体装置の製造方
法を説明する。図９および図１０は、実施の形態２の半
導体装置の製造方法の一例を工程順に示した断面図であ
る。本実施の形態の半導体装置の製造方法は、実施の形
態１の図６までの工程を同様である。
法を説明する。図９および図１０は、実施の形態２の半
導体装置の製造方法の一例を工程順に示した断面図であ
る。本実施の形態の半導体装置の製造方法は、実施の形
態１の図６までの工程を同様である。
【００６２】実施の形態１と同様に第３層配線Ｍ３を形
成した後、第３層配線Ｍ３上にシリコン酸化膜２３を堆
積する。シリコン酸化膜２３はたとえばＴＥＯＳを用い
たＣＶＤ法を用いることができる。ここで、シリコン酸
化膜２３は、第３層配線Ｍ３の膜厚よりも厚い膜厚で堆
積し、第３層配線Ｍ３を埋め込むように堆積する（図
９）。
成した後、第３層配線Ｍ３上にシリコン酸化膜２３を堆
積する。シリコン酸化膜２３はたとえばＴＥＯＳを用い
たＣＶＤ法を用いることができる。ここで、シリコン酸
化膜２３は、第３層配線Ｍ３の膜厚よりも厚い膜厚で堆
積し、第３層配線Ｍ３を埋め込むように堆積する（図
９）。
【００６３】次に、シリコン酸化膜２３の表面をＣＭＰ
法を用いて研磨し平坦化する。これによりパッシベーシ
ョン膜２２を構成するシリコン酸化膜２２ａを形成する
（図１０）。このようにシリコン酸化膜２２ａの上面が
平坦化されているため、パッシベーション膜２２の表面
も平坦化されることとなる。なお、ＣＭＰ法には硬質パ
ッドを用いてディッシングを抑制することが可能であ
る。また、ディッシングを発生するような配線間隔の広
い領域を設けないように第３層配線Ｍ３をパターニング
することも可能である。
法を用いて研磨し平坦化する。これによりパッシベーシ
ョン膜２２を構成するシリコン酸化膜２２ａを形成する
（図１０）。このようにシリコン酸化膜２２ａの上面が
平坦化されているため、パッシベーション膜２２の表面
も平坦化されることとなる。なお、ＣＭＰ法には硬質パ
ッドを用いてディッシングを抑制することが可能であ
る。また、ディッシングを発生するような配線間隔の広
い領域を設けないように第３層配線Ｍ３をパターニング
することも可能である。
【００６４】なお、ここでは、シリコン酸化膜２３の表
面の平坦化にＣＭＰ法による研磨を例示しているが、エ
ッチバック法等を用いることも可能である。
面の平坦化にＣＭＰ法による研磨を例示しているが、エ
ッチバック法等を用いることも可能である。
【００６５】この後、シリコン酸化膜２２ａ上にＣＶＤ
法によりシリコン窒化膜２２ｂを堆積する。この後の工
程は実施の形態１と同様である。
法によりシリコン窒化膜２２ｂを堆積する。この後の工
程は実施の形態１と同様である。
【００６６】本実施の形態の半導体装置および製造方法
によれば、パッシベーション膜２２の表面を平坦化し
て、フィラー２０に起因するパッシベーション膜２２の
クラックの発生を抑制し、半導体装置の信頼性を向上で
きる。なお、パッシベーション膜２２の表面平坦化は、
第３層配線Ｍ３の配線間隔に依存せずに実現できるた
め、実施の形態１のように配線間隔に条件を設ける必要
はない。
によれば、パッシベーション膜２２の表面を平坦化し
て、フィラー２０に起因するパッシベーション膜２２の
クラックの発生を抑制し、半導体装置の信頼性を向上で
きる。なお、パッシベーション膜２２の表面平坦化は、
第３層配線Ｍ３の配線間隔に依存せずに実現できるた
め、実施の形態１のように配線間隔に条件を設ける必要
はない。
【００６７】（実施の形態３）図１１は、本発明のさら
に他の実施の形態である半導体装置の一例を示した断面
図である。
に他の実施の形態である半導体装置の一例を示した断面
図である。
【００６８】本実施の形態の半導体装置は、パッシベー
ション膜２４の構成および製造方法において実施の形態
１または実施の形態２と相違するのみであり、その他の
部材の構成および製造方法は同様である。従って、その
相違する部分についてのみ説明し、その他の説明は省略
する。
ション膜２４の構成および製造方法において実施の形態
１または実施の形態２と相違するのみであり、その他の
部材の構成および製造方法は同様である。従って、その
相違する部分についてのみ説明し、その他の説明は省略
する。
【００６９】本実施の形態の半導体装置のパッシベーシ
ョン膜２４は、最上層配線である第３層配線Ｍ３上に形
成される点は実施の形態１、２と同様である。ただし、
パッシベーション膜２４は、自己流動性を有するシリコ
ン酸化膜２４ａと実施の形態１、２のシリコン窒化膜１
７ｂ、２２ｂと同様なシリコン窒化膜２４ｂとから構成
される点で相違する。
ョン膜２４は、最上層配線である第３層配線Ｍ３上に形
成される点は実施の形態１、２と同様である。ただし、
パッシベーション膜２４は、自己流動性を有するシリコ
ン酸化膜２４ａと実施の形態１、２のシリコン窒化膜１
７ｂ、２２ｂと同様なシリコン窒化膜２４ｂとから構成
される点で相違する。
【００７０】自己流動性を有するシリコン酸化膜２４ａ
としては、たとえばＳＯＧ（Spin On Glass ）膜が例示
できる。このようにパッシベーション膜２４を構成する
シリコン酸化膜２４ａに自己流動性を有するたとえばＳ
ＯＧ膜を用いるため、パッシベーション膜２４の表面に
形成される凹部２５がなだらかになり、フィラー２０に
より応力を受けても凹部上端の一部に集中することがな
い。このため、凹部２５の表面すなわちパッシベーショ
ン膜２４の表面の全体で応力を受けることとなり、パッ
シベーション膜２４のクラックの発生が抑制される。こ
の結果、半導体装置の信頼性を向上できる。なお、この
ようなパッシベーション膜２４の表面形状のなだらか
さ、たとえばパッシベーション膜２４の断面形状の曲率
半径が、フィラー２０の半径よりも十分に大きい場合に
は、フィラー２０との相対的な寸法スケールではパッシ
ベーション膜２４の表面が平坦化されているともること
もできる。従って、パッシベーション膜２４の表面には
フィラー２０の入り込むような凹部が形成されていない
と考えることも可能である。なお、このようなパッシベ
ーション膜２４の表面の平坦化は第３層配線Ｍ３の配線
間隔によらず実現されるため、実施の形態１のように配
線間隔に条件を設ける必要はない。
としては、たとえばＳＯＧ（Spin On Glass ）膜が例示
できる。このようにパッシベーション膜２４を構成する
シリコン酸化膜２４ａに自己流動性を有するたとえばＳ
ＯＧ膜を用いるため、パッシベーション膜２４の表面に
形成される凹部２５がなだらかになり、フィラー２０に
より応力を受けても凹部上端の一部に集中することがな
い。このため、凹部２５の表面すなわちパッシベーショ
ン膜２４の表面の全体で応力を受けることとなり、パッ
シベーション膜２４のクラックの発生が抑制される。こ
の結果、半導体装置の信頼性を向上できる。なお、この
ようなパッシベーション膜２４の表面形状のなだらか
さ、たとえばパッシベーション膜２４の断面形状の曲率
半径が、フィラー２０の半径よりも十分に大きい場合に
は、フィラー２０との相対的な寸法スケールではパッシ
ベーション膜２４の表面が平坦化されているともること
もできる。従って、パッシベーション膜２４の表面には
フィラー２０の入り込むような凹部が形成されていない
と考えることも可能である。なお、このようなパッシベ
ーション膜２４の表面の平坦化は第３層配線Ｍ３の配線
間隔によらず実現されるため、実施の形態１のように配
線間隔に条件を設ける必要はない。
【００７１】本実施の形態の半導体装置の製造方法は、
実施の形態１とほぼ同様である。ただし、ＣＶＤ法によ
るシリコン酸化膜１７ａの形成に代えて、シリコン酸化
膜２４ａとしてＳＯＧ膜の堆積を行う。ＳＯＧ膜は、有
機または無機のシラノール結合（Ｓｉ−Ｏ）を有するオ
リゴマー液を回転塗布し、その後４００℃程度の熱処理
を行って形成できる。
実施の形態１とほぼ同様である。ただし、ＣＶＤ法によ
るシリコン酸化膜１７ａの形成に代えて、シリコン酸化
膜２４ａとしてＳＯＧ膜の堆積を行う。ＳＯＧ膜は、有
機または無機のシラノール結合（Ｓｉ−Ｏ）を有するオ
リゴマー液を回転塗布し、その後４００℃程度の熱処理
を行って形成できる。
【００７２】本実施の形態の半導体装置によれば、パッ
シベーション膜２４の表面段差をなだらかにして、フィ
ラー２０との相対的な寸法スケールおいて表面を平坦化
し、フィラー２０に起因するパッシベーション膜２４の
クラックの発生を抑制し、半導体装置の信頼性を向上で
きる。
シベーション膜２４の表面段差をなだらかにして、フィ
ラー２０との相対的な寸法スケールおいて表面を平坦化
し、フィラー２０に起因するパッシベーション膜２４の
クラックの発生を抑制し、半導体装置の信頼性を向上で
きる。
【００７３】（実施の形態４）図１２は、本発明のさら
に他の実施の形態である半導体装置の一例を示した断面
図である。
に他の実施の形態である半導体装置の一例を示した断面
図である。
【００７４】本実施の形態の半導体装置は、第３層配線
Ｍ３と同層にダミー部材２６を有するものであり、その
他の構成は実施の形態１と同様である。従って、その相
違する部分についてのみ説明し、その他の説明は省略す
る。
Ｍ３と同層にダミー部材２６を有するものであり、その
他の構成は実施の形態１と同様である。従って、その相
違する部分についてのみ説明し、その他の説明は省略す
る。
【００７５】本実施の形態の半導体装置では、最上層配
線である第３層配線Ｍ３と同層にダミー部材２６を形成
している。ダミー部材２６は、第３層配線Ｍ３と同一の
材料で構成され、第３層配線Ｍ３がパターニングされる
際に同時にパターニングされて形成できる。すなわち、
第３層配線Ｍ３を形成するためのマスクパターンにダミ
ー部材２６のためのダミーパターンを加えてこれをマス
クパターンとして用いることができる。そして、第３層
配線Ｍ３およびダミー部材２６で構成される部材間の間
隔を実施の形態１の距離ｄ１以下とする。これにより、
パッシベーション膜１７の表面にはフィラー２０が入り
込むような凹部が形成されず、フィラー２０に起因する
パッシベーション膜１７のクラックの発生を抑制して半
導体装置の信頼性を向上できる。
線である第３層配線Ｍ３と同層にダミー部材２６を形成
している。ダミー部材２６は、第３層配線Ｍ３と同一の
材料で構成され、第３層配線Ｍ３がパターニングされる
際に同時にパターニングされて形成できる。すなわち、
第３層配線Ｍ３を形成するためのマスクパターンにダミ
ー部材２６のためのダミーパターンを加えてこれをマス
クパターンとして用いることができる。そして、第３層
配線Ｍ３およびダミー部材２６で構成される部材間の間
隔を実施の形態１の距離ｄ１以下とする。これにより、
パッシベーション膜１７の表面にはフィラー２０が入り
込むような凹部が形成されず、フィラー２０に起因する
パッシベーション膜１７のクラックの発生を抑制して半
導体装置の信頼性を向上できる。
【００７６】なお、ダミー部材２６は接地電位に維持す
ることが好ましい。また、ダミー部材２６を設けず、ダ
ミー部材２６が設けられる領域に第３層配線Ｍ３を本来
の設計ルール以上の大きさに形成してダミー部材２６の
代用としてもよい。
ることが好ましい。また、ダミー部材２６を設けず、ダ
ミー部材２６が設けられる領域に第３層配線Ｍ３を本来
の設計ルール以上の大きさに形成してダミー部材２６の
代用としてもよい。
【００７７】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００７８】たとえば、本実施の形態では配線層が３層
の場合を例示しているが、それ以上の配線層を有してい
てもよく、逆にそれ以下の配線層であってもよい。
の場合を例示しているが、それ以上の配線層を有してい
てもよく、逆にそれ以下の配線層であってもよい。
【００７９】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００８０】（１）封止材内のフィラーに起因するパッ
シベーション膜のクラックの発生を抑制することができ
る。
シベーション膜のクラックの発生を抑制することができ
る。
【００８１】（２）半導体装置の信頼性を向上できる。
【図１】本発明の一実施の形態である半導体装置の一例
を示した断面図である。
を示した断面図である。
【図２】実施の形態１の半導体装置の一部を示した平面
図である。
図である。
【図３】実施の形態１の半導体装置の製造方法の一例を
工程順に示した断面図である。
工程順に示した断面図である。
【図４】実施の形態１の半導体装置の製造方法の一例を
工程順に示した断面図である。
工程順に示した断面図である。
【図５】実施の形態１の半導体装置の製造方法の一例を
工程順に示した断面図である。
工程順に示した断面図である。
【図６】実施の形態１の半導体装置の製造方法の一例を
工程順に示した断面図である。
工程順に示した断面図である。
【図７】実施の形態１の半導体装置の製造方法の一例を
工程順に示した断面図である。
工程順に示した断面図である。
【図８】本発明の他の実施の形態である半導体装置の一
例を示した断面図である。
例を示した断面図である。
【図９】実施の形態２の半導体装置の製造方法の一例を
工程順に示した断面図である。
工程順に示した断面図である。
【図１０】実施の形態２の半導体装置の製造方法の一例
を工程順に示した断面図である。
を工程順に示した断面図である。
【図１１】本発明のさらに他の実施の形態である半導体
装置の一例を示した断面図である。
装置の一例を示した断面図である。
【図１２】本発明のさらに他の実施の形態である半導体
装置の一例を示した断面図である。
装置の一例を示した断面図である。
【図１３】発明が解決しようとする課題を説明するため
の断面図である。
の断面図である。
１ 半導体基板 ２ 素子分離領域 ３ ｐ型ウェル ４ ｎ型ウェル ５ ゲート絶縁膜 ６ ゲート電極 ７、８ 不純物半導体領域 ９ サイドウォールスペーサ １０ キャップ絶縁膜 １１、１３、１５ 層間絶縁膜 １２、１４、１６ 接続プラグ １７、２２、２４ パッシベーション膜 １７ａ、２２ａ、２３、２４ａ シリコン酸化膜 １７ｂ、２２ｂ、２４ｂ シリコン窒化膜 １８ 保護膜 １９ 開口 ２０ フィラー ２１、２５ 凹部 ２６ ダミー部材 Ｍ１ 第１層配線 Ｍ２ 第２層配線 Ｍ３ 第３層配線 Ｑｎ ｎチャネルＭＩＳＦＥＴ Ｑｐ ｐチャネルＭＩＳＦＥＴ １０１ 最上層配線 １０２ パッシベーション膜 １０３ 表面凹部 １０４ フィラー １０５ 圧力 １０６ クラック １０７ 保護膜
Claims (9)
- 【請求項１】 半導体基板の最上配線層に形成された配
線と、前記配線を覆う絶縁膜と、前記絶縁膜上の保護膜
と、前記半導体基板を封止する封止部材とを含む半導体
装置であって、 前記配線のうち前記保護膜の開口領域に形成された配線
は、前記封止部材に含まれる粒状部材の粒径よりも小さ
い第１線間距離以下または前記粒径よりも大きい第２線
間距離以上の線間距離を有することを特徴とする半導体
装置。 - 【請求項２】 請求項１記載の半導体装置であって、 前記第１線間距離は、前記配線を覆う前記絶縁膜の表面
が平坦化される程度に前記配線が離間する距離であり、
前記第２線間距離は、前記配線により形成される前記絶
縁膜表面の凹形状の上端部の両方に前記粒状部材が接し
ない程度に前記配線が離間する距離であることを特徴と
する半導体装置。 - 【請求項３】 請求項２記載の半導体装置であって、 前記第２線間距離は、２（ｘ＋ｙ）ｃｏｓθ、以上の条
件（ただし、ｘは前記粒状部材の半径、ｙは前記配線の
上端から前記絶縁膜と前記粒状部材の接触点までの距
離、θは前記粒状部材の中心点を含み前記半導体基板に
平行な面と前記中心点から前記接触点に引いた動径との
なす角度である。）、を満足することを特徴とする半導
体装置。 - 【請求項４】 半導体基板の最上配線層に形成された配
線と、前記配線を覆う絶縁膜と、前記絶縁膜上の保護膜
と、前記半導体基板を封止する封止部材とを含む半導体
装置であって、 前記絶縁膜の表面が平坦化されていることを特徴とする
半導体装置。 - 【請求項５】 請求項４記載の半導体装置であって、 前記平坦化は、前記絶縁膜が流動性を有する絶縁膜で形
成されることにより実現される第１の構成、前記絶縁膜
の表面が研磨されることにより実現される第２の構成、
前記配線間の距離が大きい領域にダミー部材を配置し、
前記配線とダミー部材との距離を前記絶縁膜が平坦化さ
れる程度に小さくすることにより実現される第３の構
成、の何れかの構成を有することを特徴とする半導体装
置。 - 【請求項６】 半導体基板の最上配線層に配線を形成す
る工程と、前記配線を覆う絶縁膜を形成する工程と、前
記絶縁膜上に保護膜を形成し、前記配線のボンディング
パッドが形成された領域を開口する工程と、前記半導体
基板を封止部材により封止する工程とを含む半導体装置
の製造方法であって、 前記配線が、前記封止部材に含まれる粒状部材の粒径よ
りも十分に小さく、または十分に大きく離間して形成さ
れるようにパターニングされることを特徴とする半導体
装置の製造方法。 - 【請求項７】 請求項６記載の半導体装置の製造方法で
あって、 前記絶縁膜の表面が平坦化される程度の配線間距離以下
である第１の条件と、前記配線間の距離が、２（ｘ＋
ｙ）ｃｏｓθ、以上となる第２の条件（ただし、ｘは前
記粒状部材の半径、ｙは前記配線の上端から前記絶縁膜
と前記粒状部材の接触点までの距離、θは前記粒状部材
の中心点を含み前記半導体基板に平行な面と前記中心点
から前記接触点に引いた動径とのなす角度である。）、
をともに満足するように前記配線がパターニングされる
ことを特徴とする半導体装置の製造方法。 - 【請求項８】 半導体基板の最上配線層に配線を形成す
る工程と、前記配線を覆う絶縁膜を形成する工程と、前
記絶縁膜上に保護膜を形成し、前記配線のボンディング
パッドが形成された領域を開口する工程と、前記半導体
基板を封止部材により封止する工程とを含む半導体装置
の製造方法であって、 前記絶縁膜をＣＭＰ法を用いて平坦化することを特徴と
する半導体装置の製造方法。 - 【請求項９】 半導体基板の最上配線層に配線を形成す
る工程と、前記配線を覆う絶縁膜を形成する工程と、前
記絶縁膜上に保護膜を形成し、前記配線のボンディング
パッドが形成された領域を開口する工程と、前記半導体
基板を封止部材により封止する工程とを含む半導体装置
の製造方法であって、 前記配線間にダミー部材を配置し、前記配線とダミー部
材との間隔が、前記絶縁膜の表面が平坦化される程度の
距離以下となるように、前記配線およびダミー部材をパ
ターニングすることを特徴とする半導体装置の製造方
法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10189961A JP2000021878A (ja) | 1998-07-06 | 1998-07-06 | 半導体装置およびその製造方法 |
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|---|---|---|---|
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10189961A Pending JP2000021878A (ja) | 1998-07-06 | 1998-07-06 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000021878A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004038229A (ja) * | 2002-06-28 | 2004-02-05 | Shiyakubai Tei | 被服の寸法直し受付システム |
| JP2005244111A (ja) * | 2004-02-27 | 2005-09-08 | Seiko Epson Corp | 成膜方法、ＳｉＯ２膜、電子部品および電子機器 |
| JP2006147979A (ja) * | 2004-11-24 | 2006-06-08 | Fujitsu Ltd | 半導体装置 |
-
1998
- 1998-07-06 JP JP10189961A patent/JP2000021878A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004038229A (ja) * | 2002-06-28 | 2004-02-05 | Shiyakubai Tei | 被服の寸法直し受付システム |
| JP2005244111A (ja) * | 2004-02-27 | 2005-09-08 | Seiko Epson Corp | 成膜方法、ＳｉＯ２膜、電子部品および電子機器 |
| JP2006147979A (ja) * | 2004-11-24 | 2006-06-08 | Fujitsu Ltd | 半導体装置 |
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