JP2000004008A - Method for manufacturing semiconductor device - Google Patents
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Abstract
(57)【要約】
【課題】 ボーダレス（合せ余裕ゼロ）構造が正確に制
御可能であり、又絶縁膜に孔径の小さいコンタクト孔が
形成される半導体装置の製造方法を提供する。
【解決手段】 半導体基板１上に絶縁膜５がその上面に
形成された第１の配線４を被覆するように絶縁膜６を形
成する。絶縁膜６を後退させて第１の配線４上の絶縁膜
５表面を露出させる。絶縁膜５、６上に少なくとも絶縁
膜５の所定の領域を開口するマスクパターンを形成す
る。マスクパターンの開口部分をエッチングして絶縁膜
５の所定の領域を除去し第１の配線４を部分的に露出さ
せる。マスクパターンを除去してから半導体基板１上に
第１の配線４に接続する第２の配線を形成する。この方
法によると合わせズレの問題が発生せず、またコンタク
ト孔のリソグラフィで形成するレジスト形状はホール形
状ではなくライン／スペース形状であるのでライン／ス
ペースの解像度まで微細化されたコンタクト孔の形成が
可能となる。
(57) Abstract: Provided is a method for manufacturing a semiconductor device in which a borderless (zero alignment margin) structure can be accurately controlled and a contact hole having a small hole diameter is formed in an insulating film. SOLUTION: An insulating film 6 is formed on a semiconductor substrate 1 so that the insulating film 5 covers a first wiring 4 formed on an upper surface thereof. The surface of the insulating film 5 on the first wiring 4 is exposed by retracting the insulating film 6. A mask pattern that opens at least a predetermined region of the insulating film 5 is formed on the insulating films 5 and 6. The opening of the mask pattern is etched to remove a predetermined region of the insulating film 5 and partially expose the first wiring 4. After removing the mask pattern, a second wiring connected to the first wiring 4 is formed on the semiconductor substrate 1. According to this method, the problem of misalignment does not occur, and the resist hole formed by lithography of the contact hole is not a hole shape but a line / space shape. It becomes possible.
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、多層配線層を有す
る半導体装置の製造方法に係り、とくに配線層間を接続
する技術に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device having a multilayer wiring layer, and more particularly to a technique for connecting wiring layers.
【０００２】[0002]
【従来の技術】半導体装置の製造では、ウェーハ処理工
程において、金属、ポリシリコン、シリコン酸化膜（Ｓ
ｉＯ2 ）などの材料を堆積した後にその表面を平坦化す
ることが行われていた。その平坦化方法としてエッチバ
ックＲＩＥ(Reactive Ion Etching)法が知られている。
しかし、エッチバックＲＩＥ法は、エッチバックレジス
トの塗布などの工程が多くなること、ウェーハ表面にＲ
ＩＥダメージが入りやすいこと、良好な平坦化が難しい
こと、また真空系の装置を用いるため、構造が複雑で、
危険なエッチングガスを使用することなどから様々な問
題点が多い。そこで最近ではこれに代わって化学的機械
的研磨法（ＣＭＰ：Chemical MechanicalPolishing)法
が用いられるようになってきた。ＣＭＰを実施するため
のポリッシング装置は、研磨盤を有し、この研磨盤上に
はウェーハをポリッシングする研磨布が張り付けられて
いる。ウェーハは、研磨布と対向する位置に配置され、
真空又は水張りにより吸着盤に取り付けられた吸着布に
固定されている。吸着盤は、モータを介して回転され、
上下する駆動台に固定された駆動シャフトに接続されて
いる。吸着盤は、駆動シャフトによって上下移動され
る。吸着盤に固定されたウェーハと研磨布の間には研磨
剤が供給され、その間でウェーハのポリッシングが行わ
れる。2. Description of the Related Art In the manufacture of semiconductor devices, a metal, polysilicon, silicon oxide film (S
After depositing a material such as iO 2 ), its surface has been planarized. As a flattening method, an etch back RIE (Reactive Ion Etching) method is known.
However, the etch-back RIE method requires many steps such as application of an etch-back resist,
The structure is complicated because IE damage easily occurs, good flattening is difficult, and a vacuum system is used.
There are many problems due to the use of dangerous etching gas. Therefore, recently, a chemical mechanical polishing (CMP) method has been used instead. A polishing apparatus for performing CMP has a polishing board, on which a polishing cloth for polishing a wafer is adhered. The wafer is placed at a position facing the polishing cloth,
It is fixed to the suction cloth attached to the suction board by vacuum or water filling. The suction cup is rotated via a motor,
It is connected to a drive shaft fixed to a drive base that moves up and down. The suction disk is moved up and down by a drive shaft. An abrasive is supplied between the wafer fixed to the suction disk and the polishing cloth, and the wafer is polished between them.
【０００３】このポリッシング装置を用い、半導体基板
上の多層配線として用いられ、他の配線と接続配線を介
して接続される配線を埋め込んだ絶縁膜を平坦化する工
程を図１５を参照して説明する。まず、シリコン半導体
基板１００上にＳｉＯ2 酸化膜などの絶縁膜１０１を形
成する。この絶縁膜１０１上にＡｌ−Ｃｕからなる金属
配線１０２を形成する。その後化学的気相成長法（ＣＶ
Ｄ：Chemical VapourDeposition）によりシリコン酸化
膜（ＳｉＯ2 膜）（以下、ＣＶＤ酸化膜という。）１０
３を堆積する（図１５（ａ））。次に、シリコン酸化膜
１０３をその膜厚方向の途中までポリッシングして平坦
化させる（図１５（ｂ））。次に、ＣＶＤ酸化膜１０３
を被覆するように半導体基板１００上にＣＶＤ酸化膜１
０４を形成する。このＣＶＤ酸化膜１０４の上に開口部
が形成された所定パターンを有するフォトレジスト膜１
０５を形成する。そして、このフォトレジスト膜１０５
をマスクにしてＣＶＤ酸化膜１０３、１０４をエッチン
グし、コンタクト孔１０６をＣＶＤ酸化膜１０３、１０
４に形成する（図１５（ｃ））。後工程により、この開
口部１０６に接続配線を埋め込み、さらにＣＶＤ酸化膜
１０４上に上層の金属配線（図示せず）を形成してこれ
を接続配線を介して金属配線１０２と電気的に接続させ
る。A process of flattening an insulating film, which is used as a multilayer wiring on a semiconductor substrate and is embedded with a wiring connected to another wiring through a connecting wiring, using this polishing apparatus, will be described with reference to FIG. I do. First, an insulating film 101 such as a SiO 2 oxide film is formed on a silicon semiconductor substrate 100. On the insulating film 101, a metal wiring 102 made of Al-Cu is formed. After that, chemical vapor deposition (CV)
D: Silicon oxide film (SiO 2 film) by chemical vapor deposition (hereinafter referred to as CVD oxide film) 10
3 is deposited (FIG. 15A). Next, the silicon oxide film 103 is polished and flattened halfway in the film thickness direction (FIG. 15B). Next, the CVD oxide film 103
Oxide film 1 on semiconductor substrate 100 so as to cover
04 is formed. Photoresist film 1 having a predetermined pattern in which an opening is formed on CVD oxide film 104
05 is formed. Then, the photoresist film 105
Using the mask as a mask, the CVD oxide films 103 and 104 are etched, and the contact holes 106 are formed in the CVD oxide films 103 and 10.
4 (FIG. 15C). In a later step, a connection wiring is buried in the opening 106, and an upper metal wiring (not shown) is formed on the CVD oxide film 104, and this is electrically connected to the metal wiring 102 via the connection wiring. .
【０００４】[0004]
【発明が解決しようとする課題】従来は、以上のような
方法でボーダレス（合わせ余裕ゼロ）構造のコンタクト
孔を形成することは非常に難しかった。また、コンタク
ト孔を形成する際に、レジストパターンは、孔形状に形
成するので、余りに小さい径のコンタクト孔は形成でき
なかった。本発明は、このような事情によりなされたも
のであり、ボーダレス（合せ余裕ゼロ）構造が正確にコ
ントロール可能であり、また、絶縁膜に孔径の小さいコ
ンタクト孔が形成される半導体装置の製造方法を提供す
る。Heretofore, it has been extremely difficult to form a contact hole having a borderless (zero alignment margin) structure by the above-described method. Further, when forming the contact hole, the resist pattern is formed in a hole shape, so that a contact hole having an excessively small diameter cannot be formed. The present invention has been made in view of such circumstances, and a method of manufacturing a semiconductor device in which a borderless (zero alignment margin) structure can be accurately controlled and a contact hole having a small hole diameter is formed in an insulating film. provide.
【０００５】[0005]
【課題を解決するための手段】本発明は、導電膜上にポ
リッシングレートの小さい絶縁膜を推積させ、これらを
同時に加工して金属配線とこの上のポリッシングレート
の小さい絶縁膜の積層体を形成し、この絶縁膜をポリッ
シングの過剰研磨の制御に利用してＣＭＰを行なうこと
を特徴としている。これにより、過剰研磨に対する余裕
が発生し、従来の途中でＣＭＰを止める難しさがなくな
る。また、前記絶縁膜に形成されるコンタクト孔より広
い面積の開口部を有するマスクパターンをこの絶縁膜上
に形成して、前記絶縁膜を選択的にエッチングしコンタ
クト孔加工を行うことを特徴としている。この方法によ
ると合わせズレの問題が発生しせず、さらに、コンタク
ト孔のリソグラフィで形成するレジスト形状はホール形
状ではなくライン／スペース形状であるので、ライン／
スペースの解像度まで微細化されたコンタクト孔の形成
が可能となる。According to the present invention, an insulating film having a small polishing rate is deposited on a conductive film, and these are processed at the same time to form a laminate of metal wiring and an insulating film having a small polishing rate thereon. It is characterized in that CMP is performed by using this insulating film to control excessive polishing in polishing. As a result, a margin for excessive polishing is generated, and the difficulty of stopping the CMP during the conventional process is eliminated. Further, a mask pattern having an opening having an area larger than a contact hole formed in the insulating film is formed on the insulating film, and the insulating film is selectively etched to perform contact hole processing. . According to this method, the problem of misalignment does not occur, and the resist formed by lithography of the contact hole is not a hole but a line / space shape.
It is possible to form a contact hole miniaturized to the resolution of the space.
【０００６】すなわち、本発明の半導体装置の製造方法
は、半導体基板上に第１の絶縁膜を形成する工程と、前
記第１の絶縁膜上に第１の導電膜を形成する工程と、前
記第１の導電膜上に第２の絶縁膜を形成する工程と、前
記第１の導電膜及び第２の絶縁膜をパターニングして前
記第１の絶縁膜上に前記第２の絶縁膜がその上に被覆さ
れた第１の配線を形成する工程と、前記第１の絶縁膜、
第１の配線及び前記第２の絶縁膜を被覆するように前記
半導体基板上に第３の絶縁膜を形成する工程と、前記第
３の絶縁膜を後退させて前記第１の配線上に形成された
前記第２の絶縁膜表面を露出させる工程と、前記第２及
び第３の絶縁膜上に少なくとも前記第２の絶縁膜の所定
の領域を開口するマスクパターンを形成する工程と、前
記マスクパターンの開口部分をエッチングして前記第２
の絶縁膜の所定の領域を除去して前記第１の配線を部分
的に露出させる工程と、前記マスクパターンを除去して
から露出した前記第１の配線を被覆するように第２の導
電膜を前記半導体基板上に形成する工程と、前記第２の
導電膜をパターニングして第２の配線を形成する工程と
を備えていることを第１の特徴としている。前記第２の
絶縁膜のエッチングレートは、前記第３の絶縁膜のエッ
チングレートより大きしても良い。That is, a method of manufacturing a semiconductor device according to the present invention comprises the steps of: forming a first insulating film on a semiconductor substrate; forming a first conductive film on the first insulating film; Forming a second insulating film on the first conductive film; and patterning the first conductive film and the second insulating film so that the second insulating film is formed on the first insulating film. Forming a first wiring covered thereon, the first insulating film,
Forming a third insulating film on the semiconductor substrate so as to cover the first wiring and the second insulating film; and forming the third insulating film on the first wiring by retreating the third insulating film. Exposing the formed second insulating film surface, forming a mask pattern on at least a predetermined region of the second insulating film on the second and third insulating films, and The opening of the pattern is etched to form the second
Removing a predetermined region of the insulating film to partially expose the first wiring, and removing the mask pattern to cover the exposed first wiring. A first step of forming a second wiring on the semiconductor substrate and a step of patterning the second conductive film to form a second wiring. The etching rate of the second insulating film may be higher than the etching rate of the third insulating film.
【０００７】また、本発明の半導体装置の製造方法は、
半導体基板上に第１の絶縁膜を形成する工程と、前記第
１の絶縁膜上に第１の導電膜を形成する工程と、前記第
１の導電膜上に第２の絶縁膜を形成する工程と、前記第
１の導電膜及び第２の絶縁膜をパターニングして前記第
１の絶縁膜上に前記第２の絶縁膜がその上に被覆された
第１の配線を形成する工程と、前記第１の絶縁膜、第１
の配線及び前記第２の絶縁膜を被覆するように前記半導
体基板上に第３の絶縁膜を形成する工程と、前記第３の
絶縁膜を後退させて前記第１の配線上に形成された前記
第２の絶縁膜表面を露出させる工程と、前記第２及び第
３の絶縁膜上に第４の絶縁膜を形成する工程と、前記第
４の絶縁膜上に第５の絶縁膜を形成する工程と、前記第
５の絶縁膜をエッチングして前記第４の絶縁膜が露出す
る所定パターンの溝を形成する工程と、前記第４及び第
５の絶縁膜上に少なくとも前記第２の絶縁膜の所定の領
域直上を開口するマスクパターンを形成する工程と、前
記マスクパターンの開口部分をエッチングして前記第４
の絶縁膜を除去し、前記第２の絶縁膜の前記所定の領域
を除去して前記第１の配線を部分的に露出させる工程
と、前記マスクパターンを除去してから前記溝の中に第
２の導電膜を堆積させてこの溝中に第２の配線を形成す
る工程とを備えていることを第２の特徴としている。Further, a method of manufacturing a semiconductor device according to the present invention
Forming a first insulating film on the semiconductor substrate, forming a first conductive film on the first insulating film, and forming a second insulating film on the first conductive film Patterning the first conductive film and the second insulating film to form a first wiring on which the second insulating film is coated, on the first insulating film; The first insulating film, the first
Forming a third insulating film on the semiconductor substrate so as to cover the wiring and the second insulating film; and forming the third insulating film on the first wiring by retreating the third insulating film. Exposing the surface of the second insulating film, forming a fourth insulating film on the second and third insulating films, and forming a fifth insulating film on the fourth insulating film Forming a groove having a predetermined pattern exposing the fourth insulating film by etching the fifth insulating film; and forming at least the second insulating film on the fourth and fifth insulating films. Forming a mask pattern opening directly above a predetermined area of the film; and etching the opening portion of the mask pattern to form the fourth pattern.
Removing the insulating film, removing the predetermined region of the second insulating film to partially expose the first wiring, and removing the mask pattern and then removing the first wiring in the groove. A step of depositing a second conductive film and forming a second wiring in the groove.
【０００８】前記第４の絶縁膜は、前記第５の絶縁膜を
エッチングする際のエッチングストッパーとして用いら
れるようにしても良い。前記第２の絶縁膜及び前記第４
の絶縁膜のエッチングレートは、前記第３の絶縁膜のエ
ッチングレートより大きくしても良い。前記第２の絶縁
膜のポリッシングレートは、前記第３の絶縁膜のポリッ
シングレートより小さくしても良い。前記第１の配線が
露出する前記第２の絶縁膜の所定の領域の面積は、前記
フォトレジストの前記開口部分の面積より狭くしても良
い。[0008] The fourth insulating film may be used as an etching stopper for etching the fifth insulating film. The second insulating film and the fourth
The etching rate of the third insulating film may be higher than that of the third insulating film. The polishing rate of the second insulating film may be lower than the polishing rate of the third insulating film. The area of a predetermined region of the second insulating film where the first wiring is exposed may be smaller than the area of the opening of the photoresist.
【０００９】[0009]
【発明の実施の形態】以下、図面を参照して、発明の実
施の形態を説明する。まず、図１乃至図９を参照して半
導体基板上の金属配線とその上層の金属配線を接続する
第１の実施例を説明する。図１は、第１の実施例の製造
工程を説明する半導体基板の断面図、図２は、半導体基
板の断面図及び平面図、図３は、半導体基板の断面図、
図４は、半導体基板の断面図及び平面図、図５は、半導
体基板の平面図、図６は、半導体基板の断面図及び平面
図、図７は、半導体基板の平面図、図８は、半導体基板
の断面図及び平面図、図９は、半導体基板の断面図及び
平面図である。なお図２、図４、図６、図８及び図９に
おいて、各図の断面図は、それぞれ対応する各平面図の
Ａ−Ａ′線に沿う部分を表わしている。Embodiments of the present invention will be described below with reference to the drawings. First, a first embodiment for connecting a metal wiring on a semiconductor substrate and a metal wiring on an upper layer thereof will be described with reference to FIGS. FIG. 1 is a cross-sectional view of a semiconductor substrate illustrating a manufacturing process of a first embodiment, FIG. 2 is a cross-sectional view and a plan view of a semiconductor substrate, FIG.
4 is a sectional view and a plan view of the semiconductor substrate, FIG. 5 is a plan view of the semiconductor substrate, FIG. 6 is a sectional view and a plan view of the semiconductor substrate, FIG. 7 is a plan view of the semiconductor substrate, and FIG. FIG. 9 is a cross-sectional view and a plan view of the semiconductor substrate, and FIG. 9 is a cross-sectional view and a plan view of the semiconductor substrate. 2, 4, 6, 8, and 9, the cross-sectional views of the respective drawings represent portions along the line AA ′ in the corresponding plan views.
【００１０】半導体基板１には、例えば、Ｐ型シリコン
半導体単結晶基板を用いる。半導体基板１上に既に知ら
れている技術によりＭＯＳＦＥＴなどのトランジスタを
形成し（図示せず）、その上にトランジスタと上層の金
属配線との絶縁を行なうために、膜厚４００ｎｍのシリ
コン酸化膜（ＳｉＯ2 ）２及び膜厚８００ｎｍのシリコ
ン酸化膜３をＣＶＤ技術により堆積し、続いてスパッタ
リング技術によりＡｌ−Ｃｕ膜４を５００ｎｍ程度堆積
させる。その後ＣＶＤ技術により、例えば、シリコン窒
化膜（ＳｉＮ）５を５００ｎｍ程度Ａｌ−Ｃｕ膜４上に
堆積させる（図１）。次に、リソグラフィ技術をＲＩＥ
技術を使用して、Ａｌ−Ｃｕ膜４をパターニングし、配
線として使用する部分を残し、その直上にシリコン窒化
膜５を形成して他の部分を除去する。この工程により、
その上面にシリコン窒化膜５が載置された第１の金属配
線４が形成される（図２）。次に、例えば、シリコン酸
化膜（ＳｉＯ2 ）６を１５００ｎｍ程度堆積させる（図
３）。その後、ＣＭＰ技術により、このシリコン酸化膜
表面を均一にポリッシングする。この時に、シリコン窒
化膜５とシリコン酸化膜６との間には選択比を持たせて
ポリッシングを行なう。ポリッシングは、シリコン窒化
膜５が露出するまで行い、シリコン窒化膜５とシリコン
酸化膜６とで実質的に平坦な面を形成する（図４）。次
に、リソグラフィ技術によりコンタクト孔をシリコン酸
化膜６の必要箇所に形成するために、シリコン窒化膜５
とシリコン酸化膜６に渡る開口部を有するフォトレジス
ト７を形成する（図５）。As the semiconductor substrate 1, for example, a P-type silicon semiconductor single crystal substrate is used. A transistor such as a MOSFET is formed on the semiconductor substrate 1 by a known technique (not shown), and a 400 nm-thick silicon oxide film (not shown) is formed thereon to insulate the transistor from an upper metal wiring. An SiO 2 film 2 and a silicon oxide film 3 having a thickness of 800 nm are deposited by a CVD technique, and an Al—Cu film 4 is deposited to a thickness of about 500 nm by a sputtering technique. Thereafter, for example, a silicon nitride film (SiN) 5 is deposited on the Al-Cu film 4 to a thickness of about 500 nm by a CVD technique (FIG. 1). Next, lithography technology
The Al-Cu film 4 is patterned using a technique, leaving a portion to be used as a wiring, and a silicon nitride film 5 is formed immediately above the remaining portion to remove other portions. By this process,
The first metal wiring 4 on which the silicon nitride film 5 is mounted is formed on the upper surface (FIG. 2). Next, for example, a silicon oxide film (SiO 2 ) 6 is deposited to a thickness of about 1500 nm (FIG. 3). Thereafter, the surface of the silicon oxide film is polished uniformly by the CMP technique. At this time, polishing is performed with a selectivity between the silicon nitride film 5 and the silicon oxide film 6. Polishing is performed until the silicon nitride film 5 is exposed, and a substantially flat surface is formed by the silicon nitride film 5 and the silicon oxide film 6 (FIG. 4). Next, in order to form a contact hole in a necessary portion of the silicon oxide film 6 by a lithography technique, the silicon nitride film 5 is formed.
And a photoresist 7 having an opening extending over the silicon oxide film 6 is formed (FIG. 5).
【００１１】このフォトレジスト７をマスクにしてシリ
コン窒化膜５を選択的にウェットエッチングなどにより
エッチングし、上記開口部内のシリコン酸化膜６は残し
シリコン窒化膜５を除去する。すなわち、開口部内にお
いてシリコン窒化膜５が除去された部分がシリコン酸化
膜６のコンタクト孔９になっている。このエッチングに
おいて、シリコン窒化物よりシリコン酸化物の方がエッ
チングレートの小さいエッチャントを用いる（図６）。
コンタクト孔９を形成してから、マスクとして使用した
フォトレジスト７を除去する（図７）。次に、コンタク
ト孔９が形成された半導体基板１の表面に、スパッタリ
ング技術により、Ａｌ−Ｃｕ膜８を５００ｎｍ堆積する
（図８）。そして、リソグラフィ技術とＲＩＥ技術によ
りこのＡｌ−Ｃｕ膜８をパターニングし、配線として使
用する部分を残し、他の部分を除去する。この工程によ
り、第２の金属配線８が形成される（図９）。Using the photoresist 7 as a mask, the silicon nitride film 5 is selectively etched by wet etching or the like to remove the silicon nitride film 5 while leaving the silicon oxide film 6 in the opening. That is, the portion of the opening where the silicon nitride film 5 is removed becomes the contact hole 9 of the silicon oxide film 6. In this etching, an etchant having a lower etching rate is used for silicon oxide than for silicon nitride (FIG. 6).
After forming the contact holes 9, the photoresist 7 used as a mask is removed (FIG. 7). Next, an Al-Cu film 8 is deposited to a thickness of 500 nm by sputtering on the surface of the semiconductor substrate 1 on which the contact holes 9 are formed (FIG. 8). Then, the Al-Cu film 8 is patterned by the lithography technique and the RIE technique, and a portion used as a wiring is left, and other portions are removed. By this step, the second metal wiring 8 is formed (FIG. 9).
【００１２】そして、この後、周知技術により更に層間
絶縁膜の形成を行ない、必要な箇所の層間絶縁膜を除去
して配線と電気的に接続されるパッド電極を形成する。
以上のような方法により、過剰研磨に対する余裕が発生
し、従来のように途中でＣＭＰを止める難しさがなくな
る。また、前記絶縁膜に形成されるコンタクト孔より広
い面積の開口部を有するフォトレジストパターンをこの
絶縁膜上に施した後、絶縁膜を選択的にエッチングして
コンタクト孔加工を行うので、合わせズレの問題が発生
しない、さらに、コンタクト孔のリソグラフィで形成す
るレジスト形状はホール形状ではなくライン／スペース
形状であるので、前記開口部より面積の小さなコンタク
ト孔をライン／スペースの解像度まで微細化して形成す
ることができる。After that, an interlayer insulating film is further formed by a well-known technique, and a necessary portion of the interlayer insulating film is removed to form a pad electrode electrically connected to the wiring.
According to the above-described method, a margin for excessive polishing is generated, and it is not difficult to stop CMP on the way as in the related art. Further, after a photoresist pattern having an opening having an area larger than the contact hole formed in the insulating film is formed on the insulating film, the insulating film is selectively etched to perform contact hole processing. In addition, since the resist shape formed by lithography of the contact hole is not a hole shape but a line / space shape, a contact hole having an area smaller than the opening is formed finer to a line / space resolution. can do.
【００１３】次に、図１０乃至図１３を参照して第２の
実施例を説明する。この実施例では、多層配線構造の配
線を絶縁膜に掘り込んだ溝に導電体層を埋め込むデュア
ルダマシン(dual damascene)法により形成している。図
１０乃至図１３は、半導体装置の製造工程断面図及びそ
の平面図である。なお各図の断面図は、対応するその平
面図のＡ−Ａ′線に沿う部分を表わしている。半導体基
板１には、例えば、Ｐ型シリコン半導体単結晶基板を用
いる。半導体基板１上に既に知られている技術によりＭ
ＯＳＦＥＴなどのトランジスタを形成し（図示せず）、
その上にトランジスタと上層の金属配線との絶縁を行な
うために、膜厚４００ｎｍのシリコン酸化膜（Ｓｉ
Ｏ2 ）２及び膜厚８００ｎｍのシリコン酸化膜３をＣＶ
Ｄ技術により堆積する。シリコン酸化膜３の上には膜厚
５００ｎｍのシリコン窒化膜５が載置されたＡｌ−Ｃｕ
からなる膜厚５００ｎｍの第１の金属配線４が形成され
ている。シリコン酸化膜３上にはこの第１の金属配線４
とその直上のシリコン窒化膜５の側面を被覆し、シリコ
ン窒化膜５の上面を露出するようにシリコン酸化膜６が
形成されている。この実施例では前述の第１の実施例で
行われた方法で第１の金属配線４及びＣＭＰのポリッシ
ングストッパーとして用いられるシリコン窒化膜５を形
成している。Next, a second embodiment will be described with reference to FIGS. In this embodiment, the wiring of the multilayer wiring structure is formed by a dual damascene method in which a conductor layer is buried in a trench dug in an insulating film. 10 to 13 are a cross-sectional view and a plan view of a manufacturing process of the semiconductor device. Note that the cross-sectional views in the respective drawings represent portions along the AA 'line of the corresponding plan views. As the semiconductor substrate 1, for example, a P-type silicon semiconductor single crystal substrate is used. On the semiconductor substrate 1, M
Forming a transistor such as an OSFET (not shown),
On top of this, a 400 nm-thick silicon oxide film (Si
O 2 ) 2 and a 800 nm thick silicon oxide film 3
Deposited by D technique. Al-Cu on which a silicon nitride film 5 having a thickness of 500 nm is mounted on the silicon oxide film 3
A first metal wiring 4 having a thickness of 500 nm is formed. The first metal wiring 4 is formed on the silicon oxide film 3.
And a silicon oxide film 6 is formed so as to cover the side surface of the silicon nitride film 5 immediately above and expose the upper surface of the silicon nitride film 5. In this embodiment, the first metal wiring 4 and the silicon nitride film 5 used as a polishing stopper for CMP are formed by the method used in the first embodiment.
【００１４】次に、シリコン酸化膜６及びシリコン窒化
膜５の上にシリコン窒化膜１０を堆積させ、さらに、そ
の上にシリコン酸化膜１１を堆積させる。このシリコン
酸化膜１１にはリソグラフィ技術により配線が埋め込ま
れる溝１３が形成される（図１０）。溝１３は、図に対
して横長に形成され、第１の配線４は、図の点線で示す
ように縦長に形成され、両者は互いに交差している。ま
た、シリコン窒化膜１０は、シリコン酸化膜１１をエッ
チングするときにエッチングストッパーとして用いられ
る。次に、溝１３内の所定の領域１４のみを露出させ、
他を被覆するようにフォトレジスト１２を半導体基板１
上に形成する。この所定の領域１４の下には少なくとも
一部に第１の配線４を含むようにする（図１１）。次
に、このフォトレジスト１２をマスクにしてシリコン窒
化膜５、１０をウェットエッチングなどによりエッチン
グし、所定の領域１４内のシリコン酸化膜６は残しシリ
コン窒化膜５、１０を除去する。つまり、シリコン窒化
物のエッチングレ−トがシリコン酸化物のエッチングレ
ートより高いエッチングにより処理する。エッチング終
了後マスクとして使用したフォトレジスト１２を除去
し、溝１３内にコンタクト孔１５を形成する（図１
２）。次に、コンタクト孔１５が形成された溝１３にＡ
ｌ−Ｃｕ膜を埋め込んで第２の配線８とする。第２の配
線８は、コンタクト孔１５を介して第１の配線４と電気
的に接続される（図１３）。Next, a silicon nitride film 10 is deposited on the silicon oxide film 6 and the silicon nitride film 5, and a silicon oxide film 11 is further deposited thereon. A groove 13 in which a wiring is buried is formed in the silicon oxide film 11 by a lithography technique (FIG. 10). The groove 13 is formed horizontally long with respect to the figure, and the first wiring 4 is formed vertically long as shown by a dotted line in the figure, and both cross each other. The silicon nitride film 10 is used as an etching stopper when etching the silicon oxide film 11. Next, only a predetermined area 14 in the groove 13 is exposed,
The photoresist 12 is coated on the semiconductor substrate 1 so as to cover the others.
Form on top. The first wiring 4 is included at least partially below the predetermined region 14 (FIG. 11). Next, using the photoresist 12 as a mask, the silicon nitride films 5 and 10 are etched by wet etching or the like, and the silicon nitride films 5 and 10 are removed while leaving the silicon oxide film 6 in a predetermined region 14. That is, processing is performed by etching in which the etching rate of silicon nitride is higher than the etching rate of silicon oxide. After the etching, the photoresist 12 used as a mask is removed, and a contact hole 15 is formed in the groove 13 (FIG. 1).
2). Next, A is formed in the groove 13 in which the contact hole 15 is formed.
The second wiring 8 is formed by embedding an l-Cu film. The second wiring 8 is electrically connected to the first wiring 4 via the contact hole 15 (FIG. 13).
【００１５】以上のようにデュアルダマシン技術を用い
た場合でも、過剰研磨に対する余裕が発生し、従来のよ
うに途中でＣＭＰを止める難しさがなくなる。また、前
記絶縁膜に形成されるコンタクト孔より広い面積の開口
部を有するフォトレジストパターンをこの絶縁膜上に施
した後、絶縁膜を選択的にエッチングしてコンタクト孔
加工を行うのであるから、合わせズレの問題が発生しな
い。さらに、コンタクト孔のリソグラフィ技術で形成す
るレジスト形状はホール形状ではなく、ライン／スペー
ス形状であるので、前記開口部より面積の小さなコンタ
クト孔をライン／スペースの解像度まで微細化して形成
することができる。As described above, even when the dual damascene technique is used, there is a margin for excessive polishing, and it is no longer difficult to stop CMP on the way as in the prior art. Further, since a photoresist pattern having an opening having a larger area than the contact hole formed in the insulating film is formed on the insulating film, the insulating film is selectively etched to perform contact hole processing. The problem of misalignment does not occur. Further, since the resist shape formed by the lithography technique for the contact hole is not a hole shape but a line / space shape, the contact hole having an area smaller than the opening can be formed to a finer line / space resolution. .
【００１６】次に、図１４を参照して本発明の製造方法
を用いて形成した半導体装置を説明する。図は、半導体
装置の断面図である。Ｐ型シリコンなどからなる半導体
基板１には素子分離領域としてシリコン酸化物が埋め込
まれたＳＴＩ(Shallow Trench Isolation)１６が形成さ
れている。素子領域にはＮ型ソース／ドレイン領域１
７、１８が形成されている。ソース／ドレイン領域１
７、１８間の上には、ゲート酸化膜を介してポリシリコ
ンからなるゲート１９が形成されている。ゲート１９の
側面にはシリコン窒化物もしくは酸化物の絶縁側壁２８
が形成されている。Next, a semiconductor device formed by using the manufacturing method of the present invention will be described with reference to FIG. The figure is a cross-sectional view of the semiconductor device. An STI (Shallow Trench Isolation) 16 in which silicon oxide is embedded is formed as an element isolation region on a semiconductor substrate 1 made of P-type silicon or the like. N-type source / drain region 1 in the element region
7, 18 are formed. Source / drain region 1
A gate 19 made of polysilicon is formed between the gates 7 and 18 via a gate oxide film. On the side surface of the gate 19, an insulating sidewall 28 of silicon nitride or oxide is provided.
Are formed.
【００１７】ソース領域１７、ドレイン領域１８、ゲー
ト１９の表面はシリサイド化されて、例えば、それぞれ
チタンシリサイド（ＴｉＳｉ）膜１７′、１８′、１
９′が形成されている。半導体基板１上にはゲート１９
を被覆するようにシリコン酸化膜（ＳｉＯ2 ）２０が形
成されている。シリコン酸化膜２０の上にはＢＰＳＧ(B
orn-doped Phospho-Silicate Glass) 膜２１が形成され
ている。ＢＰＳＧ膜２１の上には第１の配線２２が形成
されている。第１の配線２２は、下層にＴｉＮ／Ｔｉ
層、上層にＴｉＮ層が形成されたＡｌ−Ｃｕ膜から構成
されている。第１の配線２２は、その上にシリコン窒化
膜（ＳｉＮ）２３が形成されており、さらに、積層され
た第１の配線２２とシリコン窒化膜２３は、表面が露出
されるようにシリコン酸化膜２４に埋め込まれている。
すなわち、シリコン酸化膜２４は、これら積層体を被覆
し、表面がＣＭＰによりポリッシングされて平坦化処理
がなされており、本発明の製造方法を用いている。The surfaces of the source region 17, the drain region 18, and the gate 19 are silicided, for example, titanium silicide (TiSi) films 17 ', 18',
9 'is formed. A gate 19 is provided on the semiconductor substrate 1.
A silicon oxide film (SiO 2 ) 20 is formed so as to cover. On the silicon oxide film 20, BPSG (B
orn-doped Phospho-Silicate Glass) film 21 is formed. A first wiring 22 is formed on the BPSG film 21. The first wiring 22 has a lower layer of TiN / Ti
And an Al-Cu film having a TiN layer formed thereon. The first wiring 22 has a silicon nitride film (SiN) 23 formed thereon, and the stacked first wiring 22 and the silicon nitride film 23 have a silicon oxide film so that the surface is exposed. 24 embedded.
That is, the silicon oxide film 24 covers these laminates, and the surface thereof is polished by CMP to be planarized, and the manufacturing method of the present invention is used.
【００１８】シリコン窒化膜２３及びシリコン酸化膜２
４の上には第２の配線２５が形成されている。その構成
は、第１の配線２２と同じである。第１の配線２２と第
２の配線２５とはシリコン窒化膜２３に形成されたコン
タクト孔に埋め込まれた接続配線２７を介して電気的に
接続されている。また、第１の配線２２とソース／ドレ
イン領域１７、１８とを電気的に接続する接続配線２６
は、ＢＰＳＧ膜２１に形成されたコンタクト孔に埋め込
まれている。接続配線２６、２７は、ＴｉＮ／Ｔｉ層か
らなる下地層とタングステン（Ｗ）膜から構成されてい
る。半導体基板１の最上層には、シリコン窒化膜やシリ
コン酸化膜などからなる保護絶縁膜２９が形成されてい
る。The silicon nitride film 23 and the silicon oxide film 2
The second wiring 25 is formed on 4. The configuration is the same as that of the first wiring 22. The first wiring 22 and the second wiring 25 are electrically connected via a connection wiring 27 embedded in a contact hole formed in the silicon nitride film 23. Also, a connection wiring 26 for electrically connecting the first wiring 22 to the source / drain regions 17 and 18.
Are embedded in the contact holes formed in the BPSG film 21. The connection wirings 26 and 27 are composed of a base layer made of a TiN / Ti layer and a tungsten (W) film. On the uppermost layer of the semiconductor substrate 1, a protective insulating film 29 made of a silicon nitride film, a silicon oxide film, or the like is formed.
【００１９】ここでのシリコン窒化膜２３におけるコン
タクト孔の加工処理も、シリコン窒化膜２３に形成され
るコンタクト孔より広い面積の開口部を有するフォトレ
ジストパターンをこのシリコン窒化膜２３上に施した
後、シリコン窒化膜２３を選択的にエッチングしてコン
タクト孔加工を行う本発明の製造方法を用いている。し
たがって、合わせズレの問題が発生せず、さらに、コン
タクト孔のリソグラフィ技術で形成するレジスト形状は
ホール形状ではなくライン／スペース形状であるので、
前記開口部より面積の小さなコンタクト孔をライン／ス
ペースの解像度まで微細化して形成することができる。The processing of the contact holes in the silicon nitride film 23 is also performed after a photoresist pattern having an opening having a larger area than the contact holes formed in the silicon nitride film 23 is formed on the silicon nitride film 23. The manufacturing method according to the present invention is used in which a contact hole is formed by selectively etching the silicon nitride film 23. Therefore, the problem of misalignment does not occur, and the resist shape formed by the lithography technique of the contact hole is not a hole shape but a line / space shape.
A contact hole having a smaller area than the opening can be formed to be finer to a line / space resolution.
【００２０】[0020]
【発明の効果】以上のように、本発明はＣＭＰの残膜の
制御を途中でやめる形でなく、配線の直上に形成された
ポリッシングストッパを用いているので制御が容易とな
る。また、コンタクト孔形成時におけるフォトレジスト
の開口部が大きくてもそれより孔径の小さいコンタクト
孔が形成でき、出来上り形状も理想的なボーダレス構造
とすることができる。As described above, according to the present invention, the control of the remaining film of the CMP is not stopped halfway, but the control is facilitated by using the polishing stopper formed immediately above the wiring. Further, even if the opening of the photoresist is large at the time of forming the contact hole, a contact hole having a smaller hole diameter can be formed, and the finished shape can be an ideal borderless structure.
【図面の簡単な説明】[Brief description of the drawings]
【図１】本発明の半導体装置の製造工程断面図。FIG. 1 is a cross-sectional view illustrating a manufacturing process of a semiconductor device according to the present invention.
【図２】本発明の半導体装置の製造工程断面図及び平面
図。2A and 2B are a cross-sectional view and a plan view illustrating a manufacturing process of a semiconductor device according to the present invention.
【図３】本発明の半導体装置の製造工程断面図。FIG. 3 is a cross-sectional view illustrating a manufacturing process of the semiconductor device of the present invention.
【図４】本発明の半導体装置の製造工程断面図及び平面
図。FIG. 4 is a cross-sectional view and a plan view of a manufacturing process of the semiconductor device of the present invention.
【図５】本発明の半導体装置の製造工程平面図。FIG. 5 is a plan view of the manufacturing process of the semiconductor device of the present invention.
【図６】本発明の半導体装置の製造工程断面図及び平面
図。FIG. 6 is a cross-sectional view and a plan view of a manufacturing process of the semiconductor device of the present invention.
【図７】本発明の半導体装置の製造工程平面図。FIG. 7 is a plan view of the manufacturing process of the semiconductor device of the present invention.
【図８】本発明の半導体装置の製造工程断面図及び平面
図。FIG. 8 is a cross-sectional view and a plan view of a manufacturing process of the semiconductor device of the present invention.
【図９】本発明の半導体装置の製造工程断面図及び平面
図。9A and 9B are a cross-sectional view and a plan view illustrating a manufacturing process of the semiconductor device of the present invention.
【図１０】本発明の半導体装置の製造工程断面図及び平
面図。10A and 10B are a cross-sectional view and a plan view illustrating a manufacturing process of a semiconductor device according to the present invention.
【図１１】本発明の半導体装置の製造工程断面図及び平
面図。11A and 11B are a cross-sectional view and a plan view illustrating a manufacturing process of a semiconductor device according to the present invention.
【図１２】本発明の半導体装置の製造工程断面図及び平
面図。12A and 12B are a cross-sectional view and a plan view illustrating a manufacturing process of a semiconductor device according to the present invention.
【図１３】本発明の半導体装置の製造工程断面図及び平
面図。FIG. 13 is a cross-sectional view and a plan view of a manufacturing process of the semiconductor device of the present invention.
【図１４】本発明により製造される半導体装置の断面
図。FIG. 14 is a sectional view of a semiconductor device manufactured according to the present invention.
【図１５】従来の半導体装置の製造工程断面図。FIG. 15 is a sectional view showing a manufacturing process of a conventional semiconductor device.
１・・・半導体基板、 ２、３、６、１１、２０、２
４・・・シリコン酸化膜（ＳｉＯ2 ）、 ４・・・Ａ
ｌ−Ｃｕ膜、第１の金属配線、５、１０、２３・・・シ
リコン窒化膜（ＳｉＮ）、７、１２・・・フォトレジス
ト、 ８・・・Ａｌ−Ｃｕ膜、第２の金属配線、９、１
５・・・コンタクト孔、 １３・・・・・溝、１４・
・・フォトレジスト開口部、 １６・・・ＳＴＩ（素
子分離領域）、１７、１８・・・ソース／ドレイン領
域、 １９・・・ゲート、１７′、１８′、１９′・
・・チタンシリサイド膜（ＴｉＳｉ）、２１・・・ＢＰ
ＳＧ膜、 ２２・・・第１の金属配線、２５・・・第
２の金属配線、 ２６、２７・・・接続配線、２８・
・・側壁絶縁膜、 ２９・・・保護絶縁膜。1 ... semiconductor substrate, 2, 3, 6, 11, 20, 2
4 ... silicon oxide film (SiO 2 ), 4 ... A
1-Cu film, first metal wiring, 5, 10, 23 ... silicon nitride film (SiN), 7, 12 ... photoresist, 8 ... Al-Cu film, second metal wiring, 9, 1
5 contact hole, 13 groove, 14
..Photoresist opening, 16 ... STI (element isolation region), 17, 18 ... source / drain region, 19 ... gate, 17 ', 18', 19 '
..Titanium silicide film (TiSi), 21 ... BP
SG film, 22 first metal wiring, 25 second metal wiring, 26, 27 connection wiring, 28
..Sidewall insulating films, 29 ... protective insulating films.
Claims (7)
工程と、 前記第１の絶縁膜上に第１の導電膜を形成する工程と、 前記第１の導電膜上に第２の絶縁膜を形成する工程と、 前記第１の導電膜及び第２の絶縁膜をパターニングして
前記第１の絶縁膜上に、前記第２の絶縁膜がその上に被
覆された第１の配線を形成する工程と、 前記第１の絶縁膜、第１の配線及び前記第２の絶縁膜を
被覆するように前記半導体基板上に第３の絶縁膜を形成
する工程と、 前記第３の絶縁膜を後退させて前記第１の配線上に形成
された前記第２の絶縁膜表面を露出させる工程と、 前記第２及び第３の絶縁膜上に少なくとも前記第２の絶
縁膜の所定の領域を開口するマスクパターンを形成する
工程と、 前記マスクパターンの開口部分をエッチングして前記第
２の絶縁膜の所定の領域を除去して前記第１の配線を部
分的に露出させる工程と、 前記マスクパターンを除去してから露出した前記第１の
配線を被覆するように第２の導電膜を前記半導体基板上
に形成する工程と、 前記第２の導電膜をパターニングして第２の配線を形成
する工程とを備えていることを特徴とする半導体装置の
製造方法。A step of forming a first insulating film on the semiconductor substrate; a step of forming a first conductive film on the first insulating film; and a second step of forming a second conductive film on the first conductive film. Forming an insulating film; and patterning the first conductive film and the second insulating film to form a first wiring on the first insulating film and the second insulating film covering the first wiring. Forming a third insulating film on the semiconductor substrate so as to cover the first insulating film, the first wiring, and the second insulating film; and forming the third insulating film. Retreating the film to expose the surface of the second insulating film formed on the first wiring; and at least a predetermined region of the second insulating film on the second and third insulating films Forming a mask pattern that opens the second opening; and etching the opening portion of the mask pattern to form the second opening. Removing a predetermined region of the insulating film to partially expose the first wiring; and removing the mask pattern to form a second conductive film so as to cover the exposed first wiring. A method of manufacturing a semiconductor device, comprising: forming a second wiring on the semiconductor substrate; and patterning the second conductive film to form a second wiring.
は、前記第３の絶縁膜のエッチングレートより大きいこ
とを特徴とする請求項１に記載の半導体装置の製造方
法。2. The method according to claim 1, wherein an etching rate of the second insulating film is higher than an etching rate of the third insulating film.
工程と、 前記第１の絶縁膜上に第１の導電膜を形成する工程と、 前記第１の導電膜上に第２の絶縁膜を形成する工程と、 前記第１の導電膜及び第２の絶縁膜をパターニングして
前記第１の絶縁膜上に前記第２の絶縁膜がその上に被覆
された第１の配線を形成する工程と、 前記第１の絶縁膜、第１の配線及び前記第２の絶縁膜を
被覆するように前記半導体基板上に第３の絶縁膜を形成
する工程と、 前記第３の絶縁膜を後退させて前記第１の配線上に形成
された前記第２の絶縁膜表面を露出させる工程と、 前記第２及び第３の絶縁膜上に第４の絶縁膜を形成する
工程と、 前記第４の絶縁膜上に第５の絶縁膜を形成する工程と、 前記第５の絶縁膜をエッチングして前記第４の絶縁膜が
露出する所定パターンの溝を形成する工程と、 前記第４及び第５の絶縁膜上に少なくとも前記第２の絶
縁膜の所定の領域直上を開口するマスクパターンを形成
する工程と、 前記マスクパターンの開口部分をエッチングして前記第
４の絶縁膜を除去し、前記第２の絶縁膜の前記所定の領
域を除去して前記第１の配線を部分的に露出させる工程
と、 前記フォトレジストを除去してから前記溝の中に第２の
導電膜を堆積させてこの溝中に第２の配線を形成する工
程とを備えていることを特徴とする半導体装置の製造方
法。A step of forming a first insulating film on the semiconductor substrate; a step of forming a first conductive film on the first insulating film; and a second step of forming a second conductive film on the first conductive film. Forming an insulating film; patterning the first conductive film and the second insulating film to form a first wiring on which the second insulating film is coated on the first insulating film; Forming; forming a third insulating film on the semiconductor substrate so as to cover the first insulating film, the first wiring, and the second insulating film; and forming the third insulating film. Retreating to expose the surface of the second insulating film formed on the first wiring; forming a fourth insulating film on the second and third insulating films; Forming a fifth insulating film on the fourth insulating film; etching the fifth insulating film to expose the fourth insulating film; Forming a groove having a predetermined pattern; forming a mask pattern on at least a predetermined region of the second insulating film on the fourth and fifth insulating films; and forming an opening in the mask pattern. Etching the portion to remove the fourth insulating film, removing the predetermined region of the second insulating film to partially expose the first wiring, and removing the photoresist. Depositing a second conductive film in the groove and forming a second wiring in the groove.
をエッチングする際のエッチングストッパーとして用い
られることを特徴とする請求項３に記載の半導体装置の
製造方法。4. The method according to claim 3, wherein the fourth insulating film is used as an etching stopper when etching the fifth insulating film.
のエッチングレートは、前記第３の絶縁膜のエッチング
レートより大きいことを特徴とする請求項３又は請求項
４に記載の半導体装置の製造方法。5. The semiconductor according to claim 3, wherein an etching rate of the second insulating film and the fourth insulating film is higher than an etching rate of the third insulating film. Device manufacturing method.
は、前記第３の絶縁膜のポリッシングレートより小さい
ことを特徴とする請求項１乃至請求項５のいずれかに記
載の半導体装置の製造方法。6. The method of manufacturing a semiconductor device according to claim 1, wherein a polishing rate of said second insulating film is lower than a polishing rate of said third insulating film. .
縁膜の所定の領域の面積は、前記マスクパターンの前記
開口部分の面積より狭いことを特徴とする請求項１乃至
請求項６のいずれかに記載の半導体装置の製造方法。7. The area of a predetermined region of the second insulating film from which the first wiring is exposed is smaller than the area of the opening of the mask pattern. The method for manufacturing a semiconductor device according to any one of the above.
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| JP (1) | JP2000004008A (en) |
-
1998
- 1998-06-15 JP JP10183397A patent/JP2000004008A/en active Pending
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